TW403949B - Method of manufacturing a lightly doped drain - Google Patents
Method of manufacturing a lightly doped drain Download PDFInfo
- Publication number
- TW403949B TW403949B TW87112106A TW87112106A TW403949B TW 403949 B TW403949 B TW 403949B TW 87112106 A TW87112106 A TW 87112106A TW 87112106 A TW87112106 A TW 87112106A TW 403949 B TW403949 B TW 403949B
- Authority
- TW
- Taiwan
- Prior art keywords
- manufacturing
- semiconductor substrate
- item
- thermal oxidation
- rapid thermal
- Prior art date
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
4〇δ^4θ 32 Ο 3 twf .η do c/ Ο Ο 6 A7 B7 經浐部屮央权率Λ只工消於合作.#印紫 五、發明説明(/ ) 本發明是有關於一種積體電路(IntegratedCircuit ’ ic)的製造方法,且特別是有關於一種形成金氧半導體 (Metal 〇xide Semiconductor,M0S)元件的方法。 隨著半導體技術的演進,一般皆朝向較大晶片的製 作,及較小線寬的M0S元件設計’如此才能使大小相同的 積體電路具有較強的功能與較低的成本。然而’隨著元件 持續縮小至次四分之一微米(Sub-Quarter Micron),例 如線寬達〇.18//m或更小時,由於M0S元件的通道長度縮 短,所引發的短通道效應(Short Channel Effects)及 源/汲極摻雜離子區的打穿(Punch-through)問題,將 變得非常難以控制。 當上述之短通道效應發生時’ M0S元件的源/汲極所 產生的缺乏區(Depletion Region)已相互影響到彼此與 通道的連接,使得原本存在於通道的次啓始電流 (Subthreshold Current),因爲有更多的電子通過而升 高。如此一來,不管在M0S元件的閘極上是否存有電壓的 控制,M0S元件便可能已處於“開”或“關”的狀態,因 此造成閘極失去了對M0S元件進行開關控制的意義。 當上述之短通道效應發生時,M0S元件的源/汲極所 產生的缺乏區(Depletion Region)已相互影響到彼此與 通道的連接,使得原本存在於通道的次啓始電流 (Subthreshold Current),因爲有更多的電子通過而升 高。如此一來,不管在M0S元件的閘極上是否存有電壓的 控制,M0S元件便可能已處於“開”或“關”的狀態’因 請 先 讀 背 意 再 訂 線 本紙張尺度適川中固國家樣半·( CNS } A4規格(210X297公釐) 40S⑽ 3203twf.doc/006 A7 ________B7 _ 五、發明説明(爻) 此造成閘極失去了對M0S元件進行開關控制的意義。 另一方面,熱電子效應(Hot Electron Effects)現 象,也會隨著通道長度的縮短而影響M0S電晶體的操作。 當施加於M0S元件上的電壓大小保持不變,通道內的橫向 電場將會增加,於是便可能產生一些能量比其他尙處於熱 平衡狀態(Thermal Equilibrium)還高的熱電子(Hot Electrons) »經由這些熱電子的作用,將產生一底材電 流(Substrate Current),此電流將影響正常通道的連 接狀態,最後還可能引發電崩潰(Electrical Breakdown) 的情形。 解決短通道效應最有效的方法之一,便是在原來M0S 元件的源/汲極接近通道的地方,再增加一組摻雜程度較 原來低的區域。而這種設計便稱之爲輕摻雜汲極,簡稱爲 LDD。 第1A圖至第1D圖繪示的爲習知一種形成LDD的製造 流程剖面圖。 首先,請參照第1A圖,提供一已摻雜一第一型離子 的半導體基底10,例如爲一摻雜硼離子的P型矽基底,且 半導體基底10上已形成一場氧化層12及一閘極14。之後, 以約l〇13/cm 2左右的離子濃度,對半導體基底10植入一 第二型離子11,例如爲一砷或磷離子,以定義出淡摻雜汲 極(LDD) 16。 接著,請參照第1B圖,在半導體基底10上形成一二 氧化矽層18,例如以化學氣相沈積法(CVD)沈積在基底 4 本紙張尺度適國固家梯準(CNS ) A4规格(210X297公釐) " " ---------¾------1T------^ (誚先昤讀背面,之注意事項再填寫本頁) 經衆部中决^^/Jh Η消费合作妇印" 403949 3203twf.d〇c/006 A7 ______ __B7 五、發明説明($ ) 上。之後,以約900到lOOOt:左右的高溫,進行第二型離 子11的擴散,同時將因離子植入,而被破壞的部份半導 體基底10的結構,加以回火(Annealing)。 後繪,g靑參照第1C圖,以非等向性餓刻(An i s 〇 t r 〇p i c Etch)方式’進行間隙壁(Spacer )蝕刻。利用乾蝕刻法 將大部份形成於半導體基底1〇上的二氧化矽層18,以其 所形成的厚度爲基準來加以去除。因爲位於閘極12側壁 (Sidewall) 19上的二氧化矽層18厚度較其他部份高, 因此在非等向性的乾蝕刻之後,部份依附在閛極14間隙 壁上的二氧化矽層18 ’將不會完全被除去,而形成一間隙 壁 18a。 最後,請參照第1D圖,利用整個含有間隙壁18a的閘 極14,及場氧化層12爲罩幕,對半導體基底1〇進行淡摻 雜汲極16的重摻雜(Heavy Doping),例如以濃度約爲ι〇ΐ5 /cm 2左右’將另一第二型離子π摻入,以形成具有一淡 摻雜汲極16的源/汲極(S/D) 17。 然而,上述的製程方法,在M0S元件之最小線寬愈趨 縮小化,例如已達0·25#ηι以下時,將產生一些問題。由 於上述接合面(Junction)係藉由離子植入,或者也可利用 爐管製程(Furance)形成。 爐管會使製程所需要的時間較常,且需要較多的熱預 算(Thermal Budget)。而離子植入將會造成元件的損傷, 通常需要利用快速熱氧化法的步驟,進行回火修復,但這 會使得接合變的更深。因爲源/汲極摻入離子的打穿區界 本紙張尺度通用中國國家棣準(CNS ) A4規格(210X297公釐) ---------^------ΐτ------.^ (請先Μ*讀背面-之注意事項再功寫本頁) 3 twf . doc/0 06 A7 B7 好浐部屮央榀^-^M工消费合竹社印ίί 五、發明说明(仏) 限(Punch-Through Margin),隨著電晶體元件的積集度 增加’而愈來愈接近;因此,接合變深會造成造成電晶體 兀件產生漏電流(Leakage Current)的現象,使製作出 的電晶體元件良率降低。 另外’作爲間隙壁的二氧化矽係以爐管或化學氣相沈 積法形成,此步驟亦需要較長的製程時間。 有鑑於此’本發明的主要目的就是在提供一種輕摻雜 汲極的製造方法’在同一部機台中,利用快速熱氧化法 (Rapid Thermal Process,RTP)形成輕摻雜汲極的接面與 間隙壁’以節省製程的所耗費的時間,不需要利用離子植 入、化學氣相沈積法或爐管製程,故製程之步驟較爲簡單, 且可避免接合因爲離子植入後進行的回火動作而加深❶ 根據本發明的上述及其他目的,提出一種輕摻雜汲極 的製造方法。首先,提供一半導體基底,其上已形成有場 氧化層’以及定義作爲閘極的多晶矽層;以具有欲導入離 子的氣體作爲氣體源,進行第一道快速熱氧化法的步驟, 在基底中形成輕慘雜的淺接面(Shallow Junction)。接著, 通入氧氣,進行第二道快速熱氧化法的步驟,在整個結構 上形成一層二氧化矽層,回蝕此二氧化矽層,以在多晶矽 的閘極側壁形成間隙壁。之後,進行第三道快速熱氧化步 驟,透過閘極與間隙壁,在半導體基底暴露出來的部分, 形成濃度較濃的重摻雜接面,至此即形成具輕摻雜汲極的 結構。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂, 6 本紙張尺度速用t國闽家栋準(CNS ) Α4規格(2丨0X297公釐) ^— (請先阶讀背两之注意事項再填寫本頁) 訂 線 403949 五、發明説明(f) 下文特舉一較佳實施例,並配合所附圖式,作詳細說明如 下: 圖式之簡單說明: 第1A圖至第1D圖繪示習知形成金氧半元件中輕摻雜 汲極的製造方法之剖面流程圖;以及 第2A圖至第2E圖繪示本發明之較佳實施例,一種形 成輕摻雜汲極的製造方法之剖面流程圖。 圖示簡單說明: 10.200 半導體基底 12.202 場氧化層 14.204 閘極 16.206 輕摻雜汲極 11.13 植入離子 18.208 二氧化矽層 19 閘極側壁 17.210具輕摻雜汲極的源/汲極區 208’ 間隙壁 實施例 好矛-部中决i?.準而只-T消費合作右印掣 U3- (請先«-·讀背*.、之注意事項再填寫本页) 首先,請參照第圖,提供一半導體基底200,此基 底200比如爲P型或n型在其上已形成用以作爲隔離的場 氧化層202’以及由多晶矽定義形成的閘極204。由於此 結構係以習知方法相同,應爲熟悉此技藝者能輕易完成, 且其形成方式無關乎本發明之重點,故在此不予贅述。 接著’請參照第2B圖,進行第一道快速熱氧化步驟, 7 本紙張尺度適用中國國家榡準(CNS ) A4規格(2丨0x297公釐) 好浐部中戎樣卒而只工消費合作社印掣 403949 3203twf.doc/006 A/ ____B7 五、發明説明(g) 使P(N)型的離子利用擴散的方式進入到N(P)型的半導體 基底200中,以在半導體基底200中形成具有較低濃度的 輕摻雜接面206。其中,假若半導體基底200爲N型,則 以比如含有氧化磷(P2〇5)的氣體作爲氣體源,反過來說, 假若半導體基底200爲P型,則以比如含有硼烷(B2H6)的 氣體作爲氣體源。 之後,請參照第2C圖,進行第二道快速熱氧化步驟, 導入氧氣作爲氣體源’藉以在上述的結構上形成一層二氧 化砍層208。 接著,請參照第2D圖,去除部分的二氧化矽層208, 以在閘極204之側壁形成間隙壁208’,並暴露出半導體基 底200的部分輕摻雜接面206之表面,去除方法比如爲蝕 刻法。 之後,請參照第2E圖,進行第三道快速熱氧化步驟, 透過閘極204與間隙壁208’,將以比如含有氧化磷(P2〇5), 或是硼烷(B2H6)的氣體作爲氣體源,使P(N)型的離子利 用擴散的方式進入到N(P)型的半導體基底200中,摻入離 子的類型要與第一道快速熱氧化步驟相同,藉以增加暴露 出來的輕摻雜接面206的部分的摻質(Dopant)的濃度,而 進一步的在半導體基底200中形成具輕摻雜汲極206的源 /汲極區210,至此即形成輕摻雜汲極區的結構。 由上面的敘述可以得知,本發明的特徵在於利用快速 熱氧化法,使摻質擴散進入半導體基底中,形成輕摻雜的 汲極接面;此外,閘極間隙壁也是利用快速熱氧化法形成。 8 本紙張尺度速用中闽國家梯準(CNS ) A4規格(210XW7公 ---------^------II------^ (讀先町讀背雨之注意事項再填寫本頁) A7 B7 403349 3 2 03 twf . doc/0 06 五、發明説明( 兩結構均在同一機台中進行,省卻習知進行離子植入的步 驟,或是爐管的製程,藉此可避免需要多餘的熱預算與較 長的製程時間。另外亦可避免習知利用離子植入,對基底 造成損害的問題,也無須擔心因回火而使接面深度加深的 問題。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 ----------f------ΪΤ------^ (請先W讀背Φ.之注意事項再填寫本頁) 好浐部中央^'^^只工消货合作^卬繁 本紙張尺度適用中國國家梯準(CNS ) A4現格(2丨0X297公釐)
Claims (1)
- 經濟部中央標準局員工消費合作社印製 403949 A8 3203twf.doc/006 B8 C8 ’ D8 六、申請專利範圍 1. 一種輕摻雜汲極的製造方法,包括下列步驟: 提供一半導體基底,該半導體基底上至少已設有一閘 極與一場氧化層; 進行一第一快速熱氧化步驟,以在該閘極之兩側的該 半導體基底中形成一輕摻雜接面; 形成一間隙壁於該閘極之側壁;以及 進行一第二快速熱氧化步驟,使暴露出之該輕摻雜接 面之濃度增加,以形成一具輕摻雜汲極之源/汲極區。 2. 如申請專利範圍第1項所述之製造方法,其中該半 導體基底爲P型,而該第一、第二快速熱氧化步驟係導入 一 N型離子。 3. 如申請專利範圍第2項所述之製造方法,其中該N 型離子係來自於氧化磷。 4. 如申請專利範圍第1項所述之製造方法,其中該半 導體基底爲N型,而該第一、第二快速熱氧化步驟係導入 一 P型離子。 5. 如申請專利範圍第4項所述之製造方法,其中該P 型離子係來自於硼烷。 6. 如申請專利範圍第1項所述之製造方法,其中該間 隙壁之材質爲二氧化矽。 7. 如申請專利範圍第6項所述之製造方法,其中該間 隙壁的形成更包括下列步驟: 進行一第三快速熱氧化步驟,形成一二氧化矽層於包 括該閘極與該氧化層之該半導體基底上;以及 裝------訂-----—線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準(CNS ) A4規格(210X297公釐) 經濟部中央標準局貝工消費合作社印製 403949 3203twf . doc/ 006 A8 B8 C8 _______ D8 六、申請專利範圍 去除部分該-氧化砂層,以在該鬧極之麵形成該間 隙壁。 8.如申δ靑賴賴第7項所述之製造施,其中該第 三快速熱氧化步驟係以氧氣作爲一氣體源。 9·如申請專獅圍第7項所述之製造方法,其中去除 該間隙壁的方法係以触刻法進行。 10. -種輕摻雜汲極的製造方法,包括下列步驟: 提供一半導體基底’該半導體基底上至少已設有一閛 極與一場氧化層; 進行一第一快速熟氧化步驟,以在該閘極之兩側的該 半導體基底中形成一輕摻雜接面; 進行一第一快速熱氧化步驟’以在包括該閘及與該氧 化層之該半導體基底上形成一二氧化砂層; 去除部分該二氧化矽層,以在該閘極之側壁形成一間 隙壁;以及 進行一第三快速熱氧化步驟,使暴露出之該輕摻雜接 面之濃度增加,以形成一·具輕摻雜汲極之源/汲極區。 11. 如申請專利範圍第10項所述之製造方法,其中該 半導體基底爲P型,而該第一、第三快速熱氧化步驟係導 入一 N型離子。 12. 如申請專利範圍第11項所述之製造方法,其中該 N型離子係來自於氧化磷。 13. 如申請專利範圍第10項所述之製造方法,其中該 半導體基底爲N型,而該第一、第三快速熱氧化步驟係導 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) ---------^— (請知閲讀t.面之注$項再填寫本頁) 訂 •線· 403949 3203twf.d〇c/006 A8 B8 C8 D8 申請專利範圍 入一 p型離子。 14. 如申請專利範圍第13項所述之製造方法,其中該 P型離子係來自於硼烷。 15. 如申請專利範圍第10項所述之製造方法,其中該 第二快速熱氧化步驟係以氧氣作爲一氣體源。 16. 如申請專利範圍第10項所述之製造方法,其中去 除該間隙壁的方法係以蝕刻法進行。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 12 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87112106A TW403949B (en) | 1998-07-24 | 1998-07-24 | Method of manufacturing a lightly doped drain |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW87112106A TW403949B (en) | 1998-07-24 | 1998-07-24 | Method of manufacturing a lightly doped drain |
Publications (1)
Publication Number | Publication Date |
---|---|
TW403949B true TW403949B (en) | 2000-09-01 |
Family
ID=21630791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW87112106A TW403949B (en) | 1998-07-24 | 1998-07-24 | Method of manufacturing a lightly doped drain |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW403949B (zh) |
-
1998
- 1998-07-24 TW TW87112106A patent/TW403949B/zh not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW312810B (en) | The manufacturing method for LDD forming in MOS device | |
TW490799B (en) | Semiconductor device for reducing junction leakage current and narrow width effect, and fabrication method thereof | |
TW473917B (en) | Step-like structure of silicon on insulation (SOI) | |
TW544814B (en) | Double diffused field effect transistor and method of forming the same | |
TW475210B (en) | Structure and formation method of metal oxide semiconductor transistor | |
CN101271896B (zh) | 半导体结构 | |
TW413887B (en) | Method for forming trench-type power metal oxide semiconductor field effect transistor | |
TW403949B (en) | Method of manufacturing a lightly doped drain | |
KR100540341B1 (ko) | 반도체 소자 제조방법 | |
TW471175B (en) | Method for fabricating high voltage transistor | |
TW399270B (en) | Method for fabricating a field effect transistor with T-type gate electrode | |
TW396427B (en) | Method for fabricating double gates in semiconductor | |
TW506080B (en) | Manufacture method of deep sub-micro complementary metal oxide semiconductor with ultrashallow junction | |
TW417180B (en) | Metnod of forming transistor component with ITLDD structure | |
TW301798B (en) | Manufacturing method of transistor with local channel doping and titanium silicide gate | |
KR100252858B1 (ko) | 반도체소자 및 이의 제조방법 | |
TW412790B (en) | Manufacturing method of metal oxide semiconductor device | |
KR960008736B1 (ko) | 모스펫트(mosfet) 및 그 제조방법 | |
TW464964B (en) | Manufacturing method and structure of MOS | |
KR100503745B1 (ko) | 반도체 소자의 제조방법 | |
TW313705B (en) | Manufacturing method of field effect device with fully overlap gate structure | |
CN100423214C (zh) | 金属氧化物半导体晶体管的制造方法 | |
Hilleringmann | Developments for High-Density Integrated Circuits | |
TW396410B (en) | The structure of self-aligned salicide and method of manufacturing the same | |
TW311247B (en) | Manufacturing method of deep-sub-micron field effect device with tungsten gate |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |