TW399219B - Pointer-circuit with small space requirement, higher speed and smaller power loss - Google Patents

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87 1 1274- Α7 Β7 年 1

補充I 綱請委员Ε1示.-太裳修正後是否變更原實質.内容 經浼部十央樣率局只工消费合作社印製 五、發明説明（18 ) Η 1 Ό 0相連接之可控制的開關S是與時脈信號Φ：ί或Φ 2相 連接）以及開關S (其與下一個記憶體1之另一端點I 相連接^ 之間的中間開關s 1之控制端點2 1相連接，而且 亦與另一相郡記憶體1之特定端點Q相連接之開關S之 控制端點20相連接。例如，屬於輸出Anq之記憶體1之 特定端點Q不但與一連接在可施加時脈信號Φ2之端& 10 (與記憶體1之特定端點Q相連接之可控制的開關S 是與時脈信號Φ 2相連接）Μ及’開 _ S (其與屬於 下一輸出Αη之記憶體1之另一端點0相連接）之間的 中間開關 S1之控制端點21相連接，而且亦與屬於另 一相鄰輸出Αμ9之未顯示之記憶體1之特定端點Q相連 接之時脈信號S之控制端點20相連接；靥於輸出An之 記憶髖1之特定端鲇Q不但與一連接在可施加時脈信號 之端點10 (與記憶體1之特定端點Q相相鄰之可控 制的開關S是與時脈信號相連接）以及開關s (其 與屬於下一輸出A n+1之記憶體1之另一端點$相連接） 之間的中間開關S 1之控制端點2 1相連接，而且亦與屬於 另一相郯輸出A ，之記憶體1之特定端點Q相連接之開 n-1 關S之控制端點20相連接等等。 此外，在第4圖所示之電路中，記憶體1之另一端點 0"是與另一中間開關S2之控制輸入端22相連接，中間開 闞S2是連接在與下一記億體1之另一端鮎"0相連接之開 關之控制端點2 0 Μ及參考電位V %之間。例如，屬於輸 出之記憶體1之另一端點0是與另一中間開翮S2之 本紙张尺度ίΐ川中國Κ家榡蜱（（'NS ) Λ4規格（2ΙΟΧ 297公釐） -----^----裝-----.—訂·—------旅 - · * - - V. (对先閱讀背面之注意事項再填寫本頁) A7 B7 对濟部中"桴準局β-τ·消fr合作社印奴 五、發明説明 ( 1 ) 1 在 一 特 定 之 電 路 技 術 配 置 中 需 要 所 m 指 標 -電路 1 .-| 其 具 有 特 定 數 巨 之 輸 出 且 須 由 這 些 輸 出 中 正 確 地 選 取 —* 1 r- 1 個 輸 出 f 使 只 有 此 一 輪 出 是 位 於 二 個 不 同 邏 輯 狀 態 之 指 ' A 請 1 先 定 的 —· 種 吠 態 中 » 反 之 1 其 餘 輸 出 則 位 於 另 —. 理 輯 狀 態 閱 ik 1 中 且 不 能 被 選 取 0 背 J 之 1 藉 由 輸 入 一 移 位 (S hi ft >時脈（ C ] 0 C k i η P U 1 s e ) 9 則 其 注 意 1 I 中 __. 種 理 輯 狀 態 可 由 所 選 取 之 輸 出 進 · 步 移 位 至 _· :>輸 事 項 1 1 再 I 出 相 鄰 之 下 __· 個 輸 出 > 使 下 —^- 輸 出 位 於 所 選 取 之 遲 輯 狀 填 窍 本 1 裝 態 中 而 被 選 取 y 而 所 有 其 餘 輸 出 ( 包 括 上 次 被 選 取 之 輸 頁 1 I 出 ) 則 位 於 另 一 理 輯 吠 態 中 且 不 能 被 選 取 0 Ί 此 種 指 標 -電路例如可用來選取記憶體矩陣中之記憶 1 體 單 胞 ( 例 如 請 參 閲 說 明 書 後 附 之 參 考 文 件 [1] ) 0 1 訂 在 g .%,Λ. 刖 習 知 之 此 種 電 路 中 須 使 用 傳 統 之 移 位 暫 存 器 電 路 t 其 中 所 有 暫 存 器 之 輸 出 除 了 一 個 之 外 都 具 有 相 同 之 1 | 理 輯 狀 態 〇 1 | 所 有 巨 前 這 些 習 知 之 電 路 在 每 一 輸 出 端 都 需 要 較 大 數 1 目 之 元 件 而 和 所 使 用 之 技 術 無 顢 〇 此 種 較 高 之 空 間 需 求 特 別 是 在 應 用 到 記 憶 體 矩 陣 中 Μ 選 擇 記 憶 體 簞 胞 時 是 一 1 1 種 很 大 之 缺 點 > 這 是 因 為 在 單 胞 陣 列 之 特 定 技 術 或 特 定 1 1 结 構 型 態 中 列 (Γ 0 W ) 端 點 及 行 (C 〇 1 u m Ώ) 端 點 之 間 具 有 很 1 小 之 間 距 ( 請 參 閲 後 附 之 參 考 文 件 [1 ]， [4] 9 [5]) 0 1 請 專 利 範 圃 第 1 項 中 所 述 之 本 發 明 的' 巨 的 是 提 供 一 \ 種 指 標 -電路， 其空間需求小於上述之習知電路者。 1 I 和 上 述 移 位 暫 存 器 形 式 之 習 知 電 路 不 同 的 是 本 發 明 1 -3 1 1 1 1 本紙張尺度1¾州中國1¾家標埤（rNS ) Λ4規格（210X297公釐） ΑΊ ___ Β7 五、發明説明（邛） 符號對照表

1 記憶體 2 移位電路 S，SR, Sl，Sl’，S2, SR’ 開關 Q, Q 記憶體端點 Φ, Φ2，Φ3, Φ4, 時脈信號 10 端點 20, 20' 控制端點 vss 參考電位 -37，- -II - I I - n II I n I I _ _ T* I n n _ n l "V i 知 * - ' - ' \ 、· V {却先閱锖背面之注意事項寫本頁) 本紙张尺及询川屮（<’NS ) A4«L格（2IOX 297公釐） 經满部中贞標準局只-T消於合作社印" A7 ___B7_ 五、發明説明（2 ) 之指標-電路有利的是不需中間記憶级（stage)。瑄表示 :在本發明之指標-電路中每一輸出端可有利地只需一 j 個記憶體。這樣可使所需組件的費用大大地降低，相對 於上述習知電路而言亦可大大地降低空間需求。本發明 之指標-電路有利於在記憶體矩陣中選取記憶體單胞Μ 供使用，其中列導線或行等線具有非常小之間距。此外 ,本發明之指標-電路之特徵是可簡易地進行起始 (initia丨ization)且是一種高速率和低損耗功率之功能 強大的靜態指標-電路。 本發明之指標-電路之較佳且有利之構成方式則敘述 在申請專利範園各附靨項中。 本發明Μ下將依據範例中之圖式作詳细說明。圖式簡 靡說明如下： 第1圖本發明之指標-電路之第一型式的方塊圖。 第la圖施加至第1圖之電路上之移位作用所需之時脈 (clock pulse)圖，此種移位作用可使特定之理輯狀態 作進一步之移位（shift)所選取之輸出即處於特定之理 輯狀態中。 第2圖本發明之指標-電路的第二型式之方塊圖。 第2a圖施加至第2圖之電路上之移位作用所需之時脈 圖，此種移位作用可使特定之理輯狀態作進一步之移位 &可使記憶體重置（reset),其中所選取乏輸出即處於 特定之理輯狀態中。 第3圖本發明之指標-電路（其具有特殊之起始選擇 -4- 本紙张尺度適用中國囤家榡埤（（’NS ) Μ現格（210X 297公釐） ----------^|_一--I— 訂'-----▲ -*"先閱讀背面之注意事項再填寫本頁) 五、發明説明（ A7 B7 脈 時 之 需 所 用 作 位 移 之 上 〇 路 圖電 塊之 方圖 之 3 式第 型至 三加 第施 的圖 a ) 3 式第 方 位理 移之 之定 步特 一 於 進處 作即 態出 狀輸 輯之 埵取 之選 定所 特中 使其 可 ， 用置 震 位體 移憶 _種記 仕使 ，可_a 可 關 開 之 用 所 程 過 置。 重式 體方 憶擇 記選 種始 此起 貴之 負殊 由特 藉有 ，路 中電 態種 狀此 輯使 之 式 型 四 第 的 路 I电Ϊ-- 一 第 標之 指圖 之 3 性第 殊及 特圖 有 2 具第 明像 發中 本其 鬮 ， 4 圖 第塊 方 之 中 式 型 三 第 及 e C 3號 的信 關脈 相時 不個 互二 全需 完只 是時 程較 過比 丨式 et型 U三 定第 設及 和二 程第 過和 置但 i 冩 ， 態中 移^態 之輯狀 JJ 茸 電€之 ® i特 4引於 第 處 至¥即 ⑽位* life移㈱ 0 ^ Z 4a了 第,«« _ 所 脈 時 之 需 所 用 作 位 位 移 之 步 進 作 關 標之 指性 之特 性制 殊控 特補 有互 具有 明具 發用 本使 圖 ， 5 圖 第塊 方 之 式 型 五 第 的 路 電 個1 Μ 只 能 則 脈 時 之 需 所 用 作 位 移 之 上 路 電 。 之 路圖 電 5 此第 作至 操加 來施 號圖 信5a 脈第 時 (誚先閱讀背面之注意事項再填寫本頁) -裝.

、1T -線 經Μ部中央標準局兵-T消費合作社印^. «/ 鬮所 移 « 此 位 移 之 步1 進 作 態 狀 輯 理 之 定 特 使 可 用 作 處 即 出 輸 之 取 選 中 態 狀 輯 埵 之 定 特 圖 塊 方 之 式 型 六 第 之 路 電 第 為 成 而 闞 之 性 標特 指制 之控 具補 明互 發有 本具 圖於 6 肋 第藉 其 示 所 圖 脈 時 之 需 所 用 、作 位 移 之 上 路 電 之 圖 6 〇 第 型至 變加 之施 式圖 型6a 一 第 第 位 移 之 步1 進 作 態 狀 輯 理 之 定 特 使 可 用 作 位 移 桶 此 t 圖 本紙张尺度珣州中國囤家標埤（（'NS ) Λ4規格（2丨0X297公嫠） 經淖部中决標卑局β-τ·消於合作衽印52 ΑΊ __Β7 五、發明説明（4 ) 所選取之輪出即處於特定之理輯狀態中。 第7圖本發明具之指標-電路之第七型式之方塊圖， 其藉肋於具有互補控制特性之開關而成為第4圖所示 第四型式之變型，其中重置過程和設定過程完全互不 相關（de-coup led)且只需二個時脈信號。 第7a__加至第7圖之電路上之移位作用所需之時脈 鬮，此種移位作用可使特定之邏輯狀態作進一步之移位 所選取之輸出即處於特定之趣輯狀態中。 第8 _本發明之M CMOS-技術製成之指標-電路之依據 第1圖所示第一型式之實施形式。 第9鬭本發明之WCM0S-技術製成之指標-電路之依據 第2圖所示第二型式之實施形式。 第10鬮本發明之MCM0S -技術製成之指標-電路之依據 第3圖所示第三型式之實施形式。 第11圖本發明之以CMOS-技術製成之指標-電路之依據 第5圖所示第五型式之實施形式。 第12圖本發明之MCM0S-技術製成之指標-電路之依據 第6圖所示第六型式之實施肜式。 第13圖本發明之M CMOS -技術製成之指標-電路之依據 第7圖所示第七型式之實施形式。 第14a-14d圖用來起始本發明之指標-電路用之各種 不同之開顒，其中第14a圖顯示記憶體之> 各接點和參考 電位Vi'S之間起始時所用之開鼷，第14b圖顯示記憶體 之各接點和電源電位之間起始時所用之開闞，第14c -6- 本紙张尺度滴州中國國家棉肀（（’NS ) Λ4規格（210Χ297公嫠） ---餐-----—IT,-----^ f ' - (請先閱讀背面之注意事項再填寫本頁) A7 B7 經淖部中决標準局貝工消費合作社印聚 五、發明説明 ( 5 ) 1 圖 顯 示記 憶 體 之 各 接 點 和 參 考 電 位 V SS 之 間 起 始 時 所 用 1 之 開 瞄， 第 圖 顯 示 記 憶 體 之 各 接 點 和 電 源 電 位 v DI) 1 之 間 ! 起始 時 所 用 之 開 關 〇 !~~N 請 1 先 第 15a 和 15b 圖 藉 由 電 源 電 壓 之 供 應 Μ 起 始 本 發 明 之 閱 讀 1 指 標 -電路所用之接線圖， 其中第1 5 a 圖顯不Vbii -電源 背 面 1 | 之 1 之 分 解情 況 ， 其 中 在 記 憶 髑 內 部 直 接 位 在 ν〇ώ - 電 位 上 之 % 1 I 各 節 點通 常 分 配 成 V VSS1 ,Latch 和 V SS2 ,Latch t 而 事 項 再 1 V SS2 ,Latch 端 點 則 連 接 至 一 ( Η (高） -驅動之） 信號 填 寫 本 1 裝 RESET ； 第 15b 圖 顯 示 VDD - 電 源 之 分 解 情 況 * 其 中 在 記 頁 1 1 憶 體 内部 直 接 位 在 VD1)- 電 位 上 之 各 節 點 通 常 分 配 成 '1 V皿 和 V DD2 ,Latch t 而 V OD1 ,Latch 端 點 直 接 位 於 1 電位 * VDD2 ,LatcJi 端 點 則 連 接 接 至 一 ( L (低） -驅 1 訂 動 之 )信 號 RESET ο 第 16a 和 16b 圖 依 據 第 14 a 和 14b 圖 起 始 時 所 用 之 方 1 I 法 在 電路 技 術 上 之 轉 換 > 其 在 第 16 a 圖 之 情 況 中 是 添 加 1 1 一 個 n-MOS 重 置 電 晶 體 ( 圓 形 所 示 者 ) 至 本 發 明 指 標 - 1 電 路 之每 一 記 憶 體 在 第 16b 圖 之 情 況 中 是 添 加 一 個 線 I P- M0S重 置 電 晶 體 ( 圓 形 所 示 者 ) 至 每 一 記 憶 體 0 1 1 第 17圖 指 標 -電路之輸出信號在各種不同時間點時之 1 1 圖 解 〇 第 18圖 藉 助 於 行 指 標 和 列 指 標 而 在 記 憶 體 矩 陣 中 正 確 1 地 m 取記 憶 體 單 胞 0 1 第 19a 圖 傳 統 主 從 (Μ as t e r - sl a v e ) 式 具 有 D 型 正 反 器 I I (F 1 ί p " F 1 0 P ) 之 移 位 暫 存 器 之 構 造 0 1 -7 1 1 1 1 本紙張尺度诚川中國B)家榡彳（（’NS ) Λ4規格（2丨0X297公釐） A7 B7 五、發明説明（Ο 第19b圏藉肋於4 «NAHD閘來構成D型正反器時之例 子。 第20画藉肋於閂鎖（Latch) W及閂鎖之間的開闞來構 成傳铳之主從式杉位暫存器。 第21画MCM0S技術製成之第20圓所示之主從式移位暫 存器的一種例子。 經濟部肀次標準局员-T-消費合作社印ί木 本發明 定數目之 • · · A I ίΐ— 2 出之«擇 一特定狀 被選取， 输出之特 一個輸出 定之邏輯 之輸出（ 則位於另 上述二 之瘕設對 即，此處 之指檷-電路（請參考第1至第23圈）具有預 出· · · A n—2，A * Α η * A n+i * A η十 2 ·..(或 a ,7,1 . T 。...）且可進行埴些输 η-1 η η+1 η+2 ，使得只有一 _出是位於二種不同奪輯狀戆之 態中，而其餘输出則位於另一 «輯狀懸而不會 Μ及藉由移位時脈之輪入使上述所選取之唯一 定的理輯狀態進一步移位至與該輪出相鄰之下 中，因此在此種移位之後下一個_出即位於特 狀戆中且是一種已被_取之_出，而所有其餘 包括原來位於特定之《輯狀態中之此一 _出 一钃輯狀態中而不被選取。 個不同之理輯狀態是和”0”表示。下述 本說明軎Κ後之說明不會造成一般性之限制， 假設：在输出... n-2 η-1 η’ η+1 ’ η+2 ..時，磨取其中一輸出時其所在之遲輯狀態是狀戆 -1，A η，，Αη+2 ·..(其是和 ^ ^η+1 9 ^ ϊι+2 * * * 互補）而言· 龌取其中一输出時其所在之《輯狀態是吠》”〇” 。 丨~：--,---''丨裝----J--訂：-----.線 (請先閱讀背面之注意事項再填寫本頁) 就 _ 出...An_2 , 輸出...A n_2 , A n_；j_

例如若是由_出...A 2 ·

A

A n+1 n+2 本紙张尺度诮州中國囤家榡？9 (('NS ) Λ4規格（2]0；X297公嫠） -8- A7 __B7 五、發明説明（7 ) ...中所選取之輸出時，則所表示之意義是：此一輪出 是在狀態"1”巨所有其餘之輸出.../ 2 n+l 2 ...是在 ” 〇 ”。 藉由輸入一移位時脈，則狀態” 由輸出”An ”進 步移位至與輸出八„相郯之下一個輸出Αη+1，使得在此 妗淖部中决標準局兵工消处合作社印髮 即位於埵輯狀態 ”1”而成為一種被選取之輸出，而所有其餘之輸出 ...A ,A , A , Α 包含上次被選取之輸 n-2 η-1 η $Αη )是在另一狀態”0”而不會被選取。 此種闞係Μ圖示方式顯示在第17圖中，其中在時間t = to時輸出狀態是假設：此指標-電路是處於起始（即， 重置）狀態中，因此所有輸出... ，A n+2...都是”0 ” 。在下 第一輸出At是”1”且所有其餘之輸出A2 ,A3____是 ”0” 。在圖示之所有其它時間點t = ti(i22)中，第17圖 所顯示的是分別在接收另一個移位時脈之後此電路之狀 態，瑄樣會使狀態”1”分別往前移位至各輪出中。 上述對輸出...A , A , A , A ,Αυ..之描 η-2 一 一 述亦缠用於對互補之輸出 Υ十9...(其是以狀態” 〇 ”作為基準） η 2 禰移位時脈之後下一個相鄰之輸出A n+1 λ-2 ' α-1’ λ’ n+l 個時脈之時間點t = t 1時， t ^ —裝--^---訂^-----^線 ("先閱讀背面之注意事項再填寫本頁) -1 η ' _η+1 ' —η+2_ 0 , A , A , Α +Ί , -2 η-1 η η+1 在此處所描述之本發明的指標-電路中，每一輸出 A η+1 ’ A η+2 . ♦.(或'...A η-2，A ti_i )分別配置於每一靜態記憶體1 n+l’ n+2' ，每一記憶艚都有一對互補之記憶體端點Q和ΐ，使此 -9 本紙張尺度诮用中國阀家榡埤（（、NS ) Λ4規格（210X 297公釐） A7 __B7 五、發明説明（8 ) 對端點Q和万持績地處於二種互不相同之儲存狀態”1” 和”0"中或”0”和”1”中，其中每一記憶體1之一特定 記憶艚端點是與龎於此記憶體1之輸出相連接。 例如在輸出...A _ , Α Ί , A , A , A 之情 η-2 η-1 η η+1 η+2 況下每一記憶體1之端點Q (在輸出...i ^ , A , η-2 η-1 I, A , A 之情況下是端點Q )是與屬於記憶 n η+1 η+2 體1之端點相連接。相反情況亦可。Κ下是假設上述之 第一種情況而不會造成一般性之限制。 此外，本發明設有一與每一記憶體1之特定的記憶體 端點Q (或U )相連接之移位電路2 Μ便在記憶體1之特 定的端點Q (或i )上產生狀態”1” （或”0”）且藉由輸入 至少一移位時脈而將記憶體” 1 ” （或” 0 ”）之特定的端點 Q (或$)之狀態”1” （或”0")進一步移位至與此記憶體 1相鄰之下一個記憶體1之特定的端點Q (或"0 ),同時 可產生下述之结果：除了相闞記憶體1之特定接點Q (或"0 )位於狀態” 1 ” （或” 0 ”）Μ外，所有其餘記憶體1 之特定接點Q (或$)都在另一理輯狀態（或”1”）中。 移位電路2最好（且亦是有利的）在每一記憶體1中 具有一個各別國於此記憶體1之可控制的開關S ,開關 S連接在記憶體〗之特定端點Q (或i )以及端點10 (可 施加一種電位）之間且具有一控制輸入端20 W便施加一 種切換脈波使開闞20選擇性地閉合及/或~斷開；移位電 路2在每一記憶體1中具有一個各別颺於此記憶體1之 可控制的開鼷S ,開MS連接在記億體1之另一端點1 -10- 本紙張尺度適州中國阄家樣呤（（'NS ) Λ4現格（210X297公f ) --.--：----—餐-- (請先閱讀背面之注意事項再填寫本頁)

、1T 線 .^¾-部中决桴準扃MJ-消贽合作社印繁 A7 ___B7 五、發明説明（9 ) (或Q)M及端點10 (可施加一種電位）之間且同樣具有 一個控制輸入端20M便施加一種切換脈波使開闞20選擇 性地閉合及/或斷開。 具有上述構成方式之移位電路2之本發明的指標-電 路構成第17圖中所示之許多實施例的基礎。 就Μ下第1至第7圖之電路功能的詳细描述而言，其 適用Μ下之傳統方式而不會造成一般性之限制： 當狀態”1”經由控制輸入端20施加至開闞S時，開關 S是閉合的。當控制輸入”0”胞加至控制輸入端20時， 則開闞S斷開。在第5至第7圖所示之型式中須使用其 它開關S’，開關S’具有一種和開關S怡巧互補之控制特 性，即，施加狀態” 0 ”至控制輸入端2 0 ’時開闢S ’閉合 ,而狀態M”拖加至控制輸入端20’時開關S’斷開而截 lh。開關S’另一特激是在控制輸人端20’上K 一個小圓 形來表示。 狀態” 1 ”對應於高電壓位準Η ,狀態” 0 ”則是低電壓 位準L 。 在第1圖之指標-電路中每一個都是各別配鼷於記憶 體之可控制的開翮S ,開闞S —方面是與此記憶體1 之特定的端點Q相連接，另一方面是與端點10連接K便 可拖加參考電位Vss 。 此外，每一個都是各別配鼷於記憶體1$之可控制的開 瞄S ,開關S —方面與此記億體1之另一端點i相連接 ,另一方面則須與端點10連接Μ便可施加時臁信號Φι -11- 本紙張尺度诚用屮國國家榡埤（（'NS ) Λ4規格（210Χ 297公楚） ---：-----裝--，---^---訂^-----線 (讀先閱讀背面之注意事項再填寫本頁) 經"·部屮次摞準局Μ-τ消贽合作社印紫 A7 __B7_ 五、發明説明（10 ) 或Φ 2,使瑄一系列開關交替地與端點10相連接K便可 胞加時脈信號Φ i或〇 2 Μ及又與端點10相連接Μ便可 施加另一時脈信號Φ2或Φι 。例如，與屬於輪出Αλ1 Π—丄 之記憶體1之另一端點ΰ相連接之開闞是與端點ίο相連 接Μ便可胞加時脈信號Φι,與鼷於輪出An (其與輸 出相鄰）之記憶體1之另一端點0相連接之開闞是 與端點10相連接以便可施加另一時脈信號Φ 2 ,與屬於 輸出Αη+1 (其與輸出h相鄰）之記憶體1之另一端點 "5相埋接之開胡則又與端點〗〇相連接Μ便可施加時脈信 號Φ i等等。 此外，目前記憶體1之特定端點Q是與靥於下一個記 憶體1之開關S (其是與目前記憶體1之端點Q相連） 的控制輸入端20相連接且與靨於另一記憶體1 (其亦與 目前記憶體1相鄰接）之開闞S其是與目前記憶體1之 另一端點Ϊ相連）之控制輸入端20相連接。 假設：其中之一記憶體1之特定端點Q在”1” ，亦即 在位準Η (高）處，則對應於上述假設之傳統方式恰巧有 二個開RSS , S閉合，即，連接在下一記憶體1之特定 端點Q和可施加參考電位V沾之此一端點10之間的開闞 S Κ及連接在另一相鄰記憶體1之另一端點5和可拖加 時脈信號之此一端點10之間的開闞S 。 在第1 _之例子中若靨於輸出An之記5憶體1之與输 $An相連接之特定端點Q是在狀態”1” ，則連接在輸 mAn+1和參考電位Vss之間的開關S Μ及連接在輸出 -12- 本紙張尺廋璉州t國國家榡蜱(('NS ) Λ4規格（210'/297公« ) ； , —裝--_---—訂：-------Τ -線 (誚先閱讀背面之注意事項再填寫本頁) A7 B7 細？湞部屮央if.準局KX.T消f合作社印來 n-1 閉合的。 若=可ife (高）電位 涸已閉合 示此種電 個相鄰之 Μ下述方 位準，則 (latch) 會在輸出 準，即， 脈信號Φ 位V心之 使相對應 ”0”以及 在又設定 瑄即為下 之輸出.. 類似之情 …An-2， 相對應 K及節點 是閉合的 和可施加時脈信號Φ i之端點10之間的開關S都是 五、發明説明（11 加時脈信號Φ i或〇 2之二種端點10都位於Η ,則指撢-電路之所有開關S (特別是上述二 之開關）是在無電流狀態。此種狀態因此是表 路之統計上之靜止狀態。狀態”1”移位至下一 輸出（例如，由輸出Α„移位至輸出Α+1)是 式達成··藉由移位時脈信號Φ：ί下降至L (低） 輸出A n+1亦由Η變化至L 。相對應地，在閂鎖 或記憶體1之短暫的反應時間之後互補之位準 Αη+1上自動調整，即，輸出Α 随後會在Η位 狀態” 1 ” 。於是開關s (其位在輸出in+2與時 2用之端點10之間Μ及位在端點A„與參考電 間）閉合。端點A „因此處於L電位，這樣會 之記憶體1重置（reset),使得端點^又位於 互補之端點"L是位於”1” ，時脈信號Φι現 成Η電位。此一電路同樣又位於靜態狀態中， 述之情況：輸出A n+1位於狀態” 1 ” ，所有其餘 .A 〇) A ^ , A , A ...則處於狀態 ” 0 ” 。 n-2 η-1 η η+2 況是輸出Ιη+1位於狀態”0” Μ及所有其餘輸出 Α Ί , A , A 。...則處於狀態’1 ” 。 η-1 η η+2 的是現在輸出Αη參考電位Vsb之間的開關S 7 n+2和時脈信號Φ 2用之端點10之間的開IMS ，其中由於輸出之先前狀態K及二個時脈信號 -13- 本紙張尺度適川中國國家榡彳（（’NS ) Λ4規格（2丨OX297公釐） _ ' —裝--·----訂'-----一線 (請先閱讀背面之注意事項再填寫本頁) 五、發明説明 ( 12 ) Φ 1 或 Φ 2 在 Η 電 位 ( 即 » Φ 1 =Φ 2 = :Η)此種條件下 此 二 個 開 m S » S 是 無 電 流 的 〇 狀 態 J ，，1 ” 重 新 移 位 至 輸 出 An+2 是 Μ 類 Μ 方 式 進 行 只 是 在 此 情 況 下 時 脈 信 號 Φ 2 ( 而 不 是 時 脈 信 號 φ 1 ) 必 須 下 降 9 Μ 便 在 相 對 應 之 記 億 體 1 中 準 備 進 行 一 種 設 定 (S e t ) 程 序 〇 可 用 來 操 作 第 1 圖 之 電 路 的 此 種 時 脈 信 號 Φ 1 和 Φ 2 是 Μ 時 序 方 式 顯 示 在 第 1 a 圖 中 〇 第 2 圈 之 電 路 和 第 1 圖 不 同 處 只 在 於 每 一 各 別 配 靨 於 記 憶 髖 1 之 可 控 制 的 開 關 S 9 開 m S 一 方 面 與 記 憶 體 1 之 特 定 的 端 點 Q 相 連 接 > 另 一 方 面 則 不 與 參 考 電 位 Vss 相 連 接 而 是 與 端 點 10 ( 其 上 可 施 加 另 一 種 時 脈 信 號 Φ 3 或 Φ 4 形 式 之 電 位 ) 相 連 接 * 使 一 系 列 之 此 種 開 關 S 交 替 地 與 端 點 10 其 上 可 施 加 時 脈 信 號 Φ 3 或 Φ 4 ) 相 連 接 或 與 另 一 端 點 10 ( 其 上 可 施 加 另 一 種 移 位 時 脈 φ 4 或 Φ 3 ) 相 連 接 〇 例 如 • 與 鼷 於 輸 出 A r 卜1 之 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 醑 是 與 可 施 加 時 脈 信 號 Φ 3 之 端 點 10相 連 接 > 與 臑 於 下 一 輸 出 A„ (其與输出A η— ；L相鄰） 之 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 闞 是 與 可 施 加 另 一 時 脈 信 號 Φ 4 之 端 點 10相 連 接 » 與 屬 於 下 一 輸 出 An+1 ( 其 與 輸 出 An 相鄰） 之記憶體1 之特定端點Q 相連接之 開 鼷 又 與 可 施 加 時 脈 信 號 Φ 3 之 端 點 10疳 連 接 等 等 〇 第 1 圖 之 電 路 的 上 述 功 能 是 採 用 Μ 卞 方 式 記 憶 體 1 之 設 定 (S e t ) 程 序 之 進 行 可 白 動 造 成 一 記 憶 體 1 之 重 置 -1 4- 本紙張尺度ii州中國國家標埤（CNS ) Λ4規格（210X297公釐） 經漭部中央標準局貝工消費合作社印繁 A7 ___B7_五、發明説明（15 ) (reset),其中已提供此種設定程序所需之信號。但此 種電路之功能是以下述方式來確保：所有存在於此電路 中之記1憶體1和開闞S具有某種程度之傳送時間或反懕 時間。因此，在可設定之記憶艚1之設定程序已完成之 後，在實際電路中已重置之記憶體1首先在其特定之端 點Q具有一種稍後才來之L-電位。 藉由第2禰所示之電路，當重置程序Μ第2a圖中之時 序謂所示之時脈信號Oi ,Φ2，Φ3和來控制時， 刖重置（reset)程序可有利地完全與設定程序之過程不 相闢（de-coupled)。先決條件是：第2圖之電路首先處 於靜態中，其中輸出/U位於狀態”1”。可施加時脈信號 Φ 1及Φ 2之端點1〇於是位於電位Η或位準Η中。反之， 可施加其它時脈信號Φ 3和Φ 4之端點1 0則位於電位L 或位準匕中，即，此時<1)1=<1)2={1且<1)3=<1>4=1；。 輪出A 之設定程序和第1圈之電路者相同，其中時 脈信號Φ 1切換至位準L 。但先前在第2圖之電路中可施加 另一時脈信虢Φ4之端點是位於高電位Η 。時臌信號 Φί之資料由位準Η切換至位準L之後很短時間内，連 接於輸出八„和端點10 (其上可豳加時脈信號Φ4)之 間的開R8S即變成導通狀態，這是因為輪出Αη+1和開翡 S之與此輸出Α Ί相連接之控制輸入端20是處於狀態”1 ” η+1 (即，位準Η )中。但由於此時An =Φ4=Η,則Αη之 資料仍未改變。只有當時脈信號Φ4又卞降至位準L時 ，輪出Αη才又簠置（reset)成位準L 。 狀態"1"進一步移位至輪出An+2M及輸出An+1之簠置 -1 5 - (讀先閱讀背面之注意^^?再填寫本頁} α -裝 '11 線 本紙張尺度ill用中S國家榡埤（CNS ) Λ4规格（2丨0X297公釐） A7 B7 經濟部中央標準局貝-x消於合作社印來 五、發明説明 (14 ) 是 以 類 方 式 進 行 9 其 中 在 上 述 之 詳 细 描 述 中 時 脈 信 號 Φ 1 和 Φ 4 須 相 對 於 時 脈 信 號 Φ 2 和 Φ 3 而 互 換 〇 在 第 t 3 _ 所 示 之 電 路 中 » 每 一 個 都 是 各 別 配 靥 於 於 記 憶 體 1 之 可 控 制 的 開 闞 S » 開 關 S 一 方 面 與 記 億 體 1 之 端 點 Q 相 連 接 » 另 —_. 方 面 是 與 可 施 加 特 定 參 考 電 位 V SS 之 端 點 1 0相 連 接 〇 此 外 t 每 一 個 都 是 各 別 配 靨 於 記 憶 體 1 之 可 控 制 的 開 關 S » 開 關 S —· 方 面 與 記 憶 體 1 之 另 一 端 點 Q 相 連 接 • 另 一 方 面 是 與 可 施 加 時 脈 信 號 Φ 1 或 Φ 2 之 端 點 10相 連 接 ， 使 此 種 一 系 列 之 開 關 S 交 替 地 與 可 施 加 時 脈 信 號 Φ 1 或 Φ 2 之 端 點 10 相 連 接 及 與 可 腌 加 另 一 時 脈 信 號 Φ 2 或 Φ 1 之 中 另 一 種 端 點 1 0 相 連 接 〇 例 如 » 與 鼷 於 輸 出 Ar L-1 之 記 憶 體 1 之 另 一 端 點 Q 相 連 接 之 開 關 是 與 可 施 加 時 脈 信 號 Φ 1 之 端 點 10相 連 接 與 屬 於 輸 出 An (其 與 輸 出 J r 广1 相 鄰 ) 之 記 憶 體 1 之 另 一 端 點 ¥ 相 連 接 之 開 關 是 與 可 胞 加 另 一 時 脈 Φ 2 中 之 端 點 10相 連 接 9 與 娜 於 輸 出 A r 1,1 ( 其 與 輸 出 In 相鄰） 之記憶體1 之另- -端點 Q 相 連 接 之 開 關 又 輿 可 施 加 時 脈 信 號 Φ 1 中 之 端 點 10相 連 接 等 等 〇 此 外 > 記 憶 體 1 之 特 定 端 點 Q 連 接 至 開 關 S 之 控 制 輸 入 端 20 9 開 闞 S 配 屬 於 與 巨 前 記 憶 體 1 相 鄰 之 下 一 個 記 憶 體 1 a 與 其 所 鼷 記 憶 體 1 之 另 — 端 點 Q ^ 相 連 接 0 第 3 _ 之 電 路 的 特 殊 性 是 : 與 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 闞 S 之 控 制 _ 入 端 20是 與 可 施 加 其 它 時 脈 信 -16- 本紙張尺度读用中家標埤（（’NS ) Λ4規格（2丨0X297公釐） 經滴部屮决標準局兵工消費合作社印^- A7 ___B7_五、發明説明（15 ) 號Φ A或Φ4之端點10相連接，使一系列此種開闞s之 控制輸入端20交替地與可施加其它時脈信號φ 3或φ 4 之端點10相連接Μ及與可施加另一時脈信號Φ 4或0 3 之另一種端點10相連接。例如，與鼷於輸出A&i之記憶 照1之特定端點Q相連接之開關的控制端點20是與可 施加時脈信號Φ 3之端點10相連接，與鼷於輸出An2 記憶體]之特定端點Q相連接之開關的控制端點20是與 可施加時哌信號Φ 4之另一種端點10相連接，與臑於輸 出An+1之記憶體1之特定端點Q相連接之開翮的控制端 點20又與可_加時脈信號Φ 3之端點10相連接等等。 在第3圖所示之電路中，重置程序是和設定程序之過 稈不相關的。和第2圖之電路比較時，第3圖之電路中 的電置信虢不只可到達一種在電路技術上位於最後已設 定之記憶體1之前的記憶體1 ;而且，在第3圖之電路 中開顢S (其係配置在特定端點Q和參考電位VSS之間） 用之重置信號並不是由特端點Q導出，而是由其它時脈 信號Φ3或Φ4產生。 就具體描述第3圖之電路功能而言所作之假設是：此 電路首先是在靜態中，其中輸出Αη是在狀態"1”，所有 其餘之輸出是在狀態”0” 。可施加時脈信號Φ i和中2 之端點10因此是在電位Η或位準Η，反之，可施加其它 時脈信號中3和〇4之端點10是在電位U或位準L ,即 ，此’時 Φ 1 =Φ 2 =Η 且 Φ 3 =Φ 4 =L。 進行輸出An+1之設定程序，其中移位時脈01切換至 ---------1¾衣------1T-----^---Φ - -(讀先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用+國围家榡肀（（'NS〉Λ4%格（2丨0X297公釐〉 A7 B7 經消部中决標準局員-τ消費合作社印^ 五、發明説明 (16 ) 1 位 準 L 〇 在 第 3 a 圖 之 時 序 圖 來 表 示 之 時 脈 信 號 Φ 1 » 1 Φ 2 ,Φ ，和〇4來進行控制時， 首先在可設定之記憶 1 膊 1 之 1 設 定 程 序 结 束 之 後 » 可 施 加 時 脈 信 號 Φ 4 之端 點 ^—> 請 1 先 10即 處 於 高 電 位 Η 9 是 於 屬 於 輸 出 & ri十2k (其中k = 1,2 ,3 閱 1 ) 之 開 關 S 使 這 輸 出 A 與參考電位V So 成為 短 背 1 1 n+2k 之 1 路 〇 輸 出 An 之狀態即重置於電位L * ㈣ mn+2k 意 1 在 相 對 應 之 開 關 S 閉 合 之 -1—<-刖 已 在 位 準 L 處 〇 在 輪 出Ar 事 項 1 1 ： + 1 再 | 之 設 定 程 序 和 輸 出 An 之重置程序结束之後， 時脈信號 填 寫 本 1 裝 Φ 1 和 φ 4 又 處 於 Φ 1 =Φ 2 = HM及Φ 3 = Φ 4- =L之狀 態 頁 1 1 中 〇 1 在 第 4 _ 中 所 示 之 電 路 中 t 每 一 個 都 是 各 別 配 屬於 記 1 憶 m 1 之 可 控 制 的 開 關 S 1 開 關 S —. 方 面 與 記 憶 體1 之 訂 特 定 端 點 Q 相 連 接 » 另 —. 方 面 是 與 可 施 加 時 脈 信 號Φ 1 或 φ 2 之 端 點 1 0 相 連 接 9 使 一 系 列 之 所 有 這 開 關S 交 1 | 替 地 與 可 施 加 時 脈 信 號 Φ 1 或 Φ 2 之 端 點 10 相 連 接K 及 1 I 與 可 拖 加 另 —· 時 脈 信 號 Φ 2 或 Φ 1 之 另 一 種 端 點 10相 連 1 接 〇 例 如 9 與 屬 於 輸 出 Αχ 1-2之 記 憶 體 1 之 特 定 端 點Q 相 線 I 連 接 之 開 m 是 與 可 拖 加 時 脈 信 號 Φ X 之 端 點 10 相 連接 9 1 1 與 鼷 於 輸 出 A η -1 ( 其 與 輸 出 A η .-2 相 鄰 ) 之 記 憶 體 1之 特 1 1 定 端 點 Q 相 連 接 之 開 關 是 與 可 施 加 另 一 時 脈 信 號 Φ 2 之 1 端 點 10 相 連 接 9 與 鼷 於 輪 出 An (其與輸出A η- i相鄰） 1 之 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 闞 又、 與 可 施 加時 脈 I 1 信 號 Φ 1 之 端 點 10相 連 接 等 等 〇 I 此 外 > 每 —* 個 都 是 各 別 配 靨 於 記 憶 體 1 之 可 控 制的 開 1 1 -18- 1 1 1 1 本紙張尺度適州中國S家；ff4M CNS〉Λ4说格（2)0X 297公釐） 經肩部屮夾標隼局貝1消"合作社印裝 A7 _B7_ 五、發明説明（Γ7) 黼S ,開鼷S —方面是與記憶鱷1另一螬點¥相連接· 另一方丽則與可嫌加一特定參考霣位vsii之皤點10相連 接。1 另外，可雎加時哌信號Φΐ或Φ 2 ( —與記憧鱷1之 特定端點Q相速接之可控制的開WS是與時脈信號Oi 或中2相缠接）之此種端點10是經由一可控制之中間開 MSI而與下一傾相鄺之記憶體1之另一嫌I點ά相連接之 開闢S之控制蟠點20相連接。例如，可嫌加時脈信號 Φ i之端點10(與靨於輸出Au9之未顬示之記憶體1之特 定端點Q相連接之可控制的開WS是與時脈倍號4>1相 連接）經由一可控制之中間開鼷S1而與屬於下一輪出 之記憶體1之另一端點0相連接之WWS之控制端 點20相連接，可施加時鼷信號Φ 2之皤點1〇 (與颺於輪 出An_l之記憶體1之特定端點Q相連接之可控制的開闢 S是與時賊倍號Φ 2相逋接）«由一可控脚之中間開鼷 S1而與鼸於下一輪出Απ之記憧體1之另一皤點i相* 接之開顒S的控制皤點20相埋接，可施加時脈信KOi 之端點10 (與臛於An之記憶髖1之特定端點Q相連接 之可控制的開WS是與時赈信《Φι相連接 > 經由一可 控制之中藺開翡S1而與鼷於下一輪出Αη+1之記懂賵1之 另一端點3相逋接之開WS的控W靖點20相埋接等等。 tt外，記憧»1之特定鳙黏〇不但與u建接在可腌加 時朦信《Φ i或0> 2之嫌點10 (輿記憧髑1之特定*點 -1 9 - 本紙張尺度埔（rNS) Λ4規格（210><297公嫠y I — |抑衣— I I I —訂— — .'線 . - : ； (請先閱讀背面之注意事項再填寫本頁) 87 1 1274- Α7 Β7 年 1

補充I 綱請委员Ε1示.-太裳修正後是否變更原實質.内容 經浼部十央樣率局只工消费合作社印製 五、發明説明（18 ) Η 1 Ό 0相連接之可控制的開關S是與時脈信號Φ：ί或Φ 2相 連接）以及開關S (其與下一個記憶體1之另一端點I 相連接^ 之間的中間開關s 1之控制端點2 1相連接，而且 亦與另一相郡記憶體1之特定端點Q相連接之開關S之 控制端點20相連接。例如，屬於輸出Anq之記憶體1之 特定端點Q不但與一連接在可施加時脈信號Φ2之端& 10 (與記憶體1之特定端點Q相連接之可控制的開關S 是與時脈信號Φ 2相連接）Μ及’開 _ S (其與屬於 下一輸出Αη之記憶體1之另一端點0相連接）之間的 中間開關 S1之控制端點21相連接，而且亦與屬於另 一相鄰輸出Αμ9之未顯示之記憶體1之特定端點Q相連 接之時脈信號S之控制端點20相連接；靥於輸出An之 記憶髖1之特定端鲇Q不但與一連接在可施加時脈信號 之端點10 (與記憶體1之特定端點Q相相鄰之可控 制的開關S是與時脈信號相連接）以及開關s (其 與屬於下一輸出A n+1之記憶體1之另一端點$相連接） 之間的中間開關S 1之控制端點2 1相連接，而且亦與屬於 另一相郯輸出A ，之記憶體1之特定端點Q相連接之開 n-1 關S之控制端點20相連接等等。 此外，在第4圖所示之電路中，記憶體1之另一端點 0"是與另一中間開關S2之控制輸入端22相連接，中間開 闞S2是連接在與下一記億體1之另一端鮎"0相連接之開 關之控制端點2 0 Μ及參考電位V %之間。例如，屬於輸 出之記憶體1之另一端點0是與另一中間開翮S2之 本紙张尺度ίΐ川中國Κ家榡蜱（（'NS ) Λ4規格（2ΙΟΧ 297公釐） -----^----裝-----.—訂·—------旅 - · * - - V. (对先閱讀背面之注意事項再填寫本頁) 經滴部中决枒準局負-1·-消费合作社印製 A7 ___B7 五、發明説明（19 ) 控制輪人端22相連接，中間開藺S2是連接在與屬於輸出

An之記憶艚1之另一端點相連接之開藺之控制端點 20以及1參考電位Vss之間；鼷於輸出An之記億體1之 另一端點石是與另一中間開關S2之控制輸入端22相連接 ，中間開關S2是連接在與鼷於輸出A n+1之記憶體1之另 一端點5相連接之開闞之控制端點20M及參考電位Vss 之間；國於輸出A ^之記憶體1之另一端點0是與另一 中間開闞S2之端點22相連接，中間開翮S2是連接在與屬 於輸出Α ^之記憶體1之另一端點i相連接之開闞之控 n+2 . 制端點2 0 Μ及參考電位V ss之間等等。 其它中間開闞S 2並非絕對必需的，在完全確定之情況 (其是與記憶體1之其它端點0相連接之開關之技術上 的製作方式有關）下可省略其它之中間開闞S2。 在第4圖所示之電路中，設定程序和重置程序亦完全 互不相關，雖然和第2及第3圖比較時其只使用二個時 昵信號Φι和Φ2 。這在原理上是Μ下述方式達成：開 關S1之設定程序是藉由羼於記億體1之端點10 (可施加 時脈信號Φι和Φ2)上之Η來起始，而位於前面之記 憶體1之重置程序是藉由同一端點10上之位準L來觸發 。但就此種原理之實現而言，每次由記憶體1轉換至下 一個記憶體1時至少需要三涸可控制之開闞S而不是像 目前在其它形式中只需二個。 彳 就詳细描述第4圖所示電路之功能而言，其是假設： 此一電路首先處在靜態中，其中输出Αη是在狀態”1”， -21- 本紙張尺度ϋ用中國國家標埤（CNS ) Λ4規格（210Χ297公釐） J ^ -裝 ^ .丨訂丨/ (請先閱讀背面之注意事項再填寫本頁) 經满部中央標準局員工消費合作社印掣 A7 ___B7_ 五、發明説明（2〇 ) 所有其餘之輪出是在狀態”0” 。可施加時脈信號 Φ 2之端點10於是處在電位L或位準L中，即，此時

I Φΐ=Φ2=ί。 在此稱情況下，配置在輪出AH和輪出i 間的中 η十1

間開關S1K及與靨於輸出Α ^之記憶體1之特定端點Q n-1 相連接之開闞S都是閉合的。此外，所有其它中間開闞 S 2亦是閉合的。所有其它開闞S和S1是斷開的。配置在 輸出An和輸出間的中間開關S1因此可將與龎於 "A ，之記憶髖1之另一端點"0相連接之開闞S之控制端 點20連接牵時脈信號4>1 。與記憶體1之另一端點*0相 連接之開WS (在所有輸出中除了輸出A η+1Μ外）之控 制端點20經由另一中間開RSS2而與參考電位Vss (例如 ，接地）相連接。此外，與输出An_；L相連接之開關S使 輪出Ap q與時脈信號Φ i相連接。由於在所有下述之輪 出Anfl之設定過程K及輸出An之重置過程期間信號Oi Μ及輸出A 都是在位準L ,則與輪出An-1相連接之開 關S之狀態在此種關係中是無闞緊要的。當時脈信號 φ 1切換至位準Η時，則與輸出(其與輪出Α η+1互 補）相連接之開闞s使輸出]η+1與參考電位vss (位準 L )變成短路，於是輸出An+1中之理輯狀態往下降。只 要時脈信號Φα保持在位準Η ,則整個電路即處於下述 狀態：输出A η和Αη+1都位在狀態”1” ，反之，所有其 餘之輸出都處於狀態”0” ，即， A n+2 = . . .=0以及 An = An+1 = 1。 -22- 本紙張尺度诮州中國國家標埤（（、NS ) ΛΊ規格（2丨OX 297公漦） ---------f—— Γ (請先閲讀背面之注意事項再填寫本頁)

、1T A7 B7 五、發明説明 (21 ) 除 了 上 述 已 閉 合 之 開 翡 以 外 > 與 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 闞 S Μ 及 中 間 開 闞 S1現 在 亦 閉 合 〇 於 是 輸 出 Ar ,可連接至信號Φ 1 。現在若信號φ i又下降至1 立 準 L 則輸出声 η 亦 被 重 置 (Γ e s »e t ) 〇 狀 態 ，’ 1 " 進 一 步 移 位 至 輸 出 An+2 及 輸 出 An+1^ 重 置 是 Η 類 U 上 述 之 方 式 來 進 行 t 但 其 是 Μ 時 脈 信 號 φ 2 ( 而 不 是 信 •m Φ 1 ) 來 進 行 Η- 週 期 f cy c 1 € ) 〇 W 上 之 描 述 是 假 設 • 若 與 互 補 之 輸 出 * · ./ 1 ιη-1 * A A A .相連接之開關S 之控制端點不是經 η n+1 η十幺 由 中 間 開 闞 SI 而 與 時 脈 信 號 Φ 1 或 φ 2 相 連 接 時 t 則 其 它 中 間 開 關 S2 α 是 用 來 使 瑄 Ifti 開 關 S 之 控 制 端 點 處 於 一 樺 確 定 之 電 位 中 〇 當 與 互 補 之 輸 出 相 連 接 之 開 翮 S 是 由 η _ M0S- 電 晶 體 構 成 時 > 則 上 述 方 式 是 有 意 義 的 0 在 此 種 情 U 中 > 開 關 S 之 控 制 端 點 20即 為 電 晶 體 之 閘 極 端 這 樣 所 表 示 之 意 義 是 開 m S 之 控 制 輸 人 端 是 有 極 高 歐 姆 之 m 抗 的 〇 在 此 種 倩 況 中 若 其 它 中 間 開 Μ S2不 存 在 則 在 此 種 開 闞 S 之 閘 極 節 點 上 會 造 成 電 容 性 耦 合 或 在 電 路 内 部 產 生 漏 電 流 9 使 此 種 開 闞 S 之 閘 極 上 產 生 電 位 t 這 樣 會 使 電 晶 體 導 通 0 於 是 可 觸 發 —· 些 不 可 預 期 之 切 換 過 稈 .〇 反 之 » 若 與 互 補 之 輸 出 相 連 接 之 開 闞 S 是 K η ρ η - 雙 極 性 電 晶 體 製 成 9 則 此 棰 電 晶 體 之 基 極 形 成 開 m S 之 控 制 端 點 f 射 極 刖 處 於 參 考 電 位 ( 例 如 ， 接 地 ) 中 > 集 極 則 在 閂 鎖 1 或 記 億 體 1 之 互 補 的 端 點· Q 處 9 開 闞 S 是 與 記 -23- 本紙張尺度ill用中國國家標哗（CNS ) Λ4規格（2丨0X297公釐） A7 B7 經滴部中央標準局負工消費合作社印$i 五、發明説明（22) 1 1 憶 體 1 相 連 接 〇 在 此 種 情 況 中 可 省 略 其 它 中 間 開 闞 S2， 1 1 1 1 這 是 因 為 構 成 此 種 開 m S ( 其 是 與 互 補 之 端 點 Q 相 連 接） 之 電 晶 體 中 亦 處 於 不 導 電 狀 態 之 基 極 射極- 路 徑 對 接 地 ^—v 請 先 1 而 言 已 經 是 __. 種 較 小 歐 姆 之 連 接 區 t 使 電 容 性 之 耦 合 作 閱 I 用 或 漏 電 流 所 產 生 之 影 響 大 大 地 減 低 〇 P 有 當 構 成 此 棰 背 面 1 1 之 J 開 闞 S 之 電 晶 體 中 已 有 某 種 程 度 之 基 極 電 流 時 9 則 與 互 注 意 1 I 補 之 端 點 Q 相 連 接 之 開 關 S 才 會 產 生 切 換 之 功 能 〇 但 這 事 項 再 1 I P 在 下 述 情 況 才 發 生 9 即 t 當 ___- 種 這 樣 之 開 關 S 之 基 極 填 寫 本 袈 係 經 由 閉 合 之 中 間開闞S1而與時脈信號 Φ 1 或 Φ 2 相 連 頁 1 I 接 目 信 號 Φ 1 或 Φ 2 是 在 位 準 Η 時 〇 1 1 操 作 第 4 圖 之 電 路 所 用 之 時 脈 信 號 Φ 1 和 φ 2 的 一 種 1 1 範 例 是 顯 示 在 第 4 a 圖 中 之 時 序 m 〇 f 訂 在 第 5 圖 所 示 之 電 路 中 > 每 „· 個 都 是 各 別 配 靨 於 記 憶 1 辕 1 之 可 控 制 的 開 ae 關 S 開 m S 一 方 面 與 記 憶 體 1 之 特 1 1 定 端 點 Q 相 連 接 9 另 一 方 面 是 與 可 施 加 特 定 之 參 考 電 位 1 I ( 例 如 参 Vss) 之端點（1 0 )相連接c 1 1 在 一 系 列 記 億 體 1 中 每 一 個 作 一 涸 記 憶 體 1 都 各 別 配 1| 鼷 於 每 一 可 控 制 的 開 關 S f 開 闞 S —* 方 面 與 此 一 下 一 個 1 | 記 憶 體 1 之 另 一 端 點 Q 相 連 接 f 另 方 面 是 與 可 施 加 時 1 1 哌 信 號 Φ 之端點10相連接 〇 1 此 外 » 每 一 在 二 個 相 m 之 下 一 個 記 憶 體 1 之 間 的 記 憶 ί 1 體 1 之 特 定 端 點 Q 是 與 相 鄰 之 下 一 個記€體 1 之 特 定 端 :| 點 Q 相 連 接 之 閭 闞 S 之控制輪入端20相連接且與另 一 相 1 I 鄰 之 下 一 個 記 憶 體 1 之 另 一 端 點 Q 相 連 接 之 開 m S 之 控 1 1 广 -24- 1 1 1 本紙張尺度读州中國國家標埤（（’NS ) Λ4現格（2丨0X297公釐） A7 B7 經消部中央標率局K3C.T.消费合作社印^ 五、發明説明 ( 23 ) 1 制 輸 入碟點2 0相 連 接 〇 另 外 » 在 與 每 一 個 下 一 個 記 憶 體 1 1 1 之 特 定 端 點 Q 相 連 接 之 開 關 S 之 控 制 端 點 20和 可 胞 加 時 1 脈 信 號 Φ 之 端 點 1 0 之 間 連 接 另 — 個 開 關 S t 開 闞 S 具 有 請 | 捽 制 輸 入 端 20 ' 而 可 施 加 一 種 切 換 脈 衝 Μ 便 選 擇 性 地 使 先 閱 ik 1 開 關 S ' 閉 合 及 / 或 斷 開 且 開 關 S 具 有 一 棰 和 開 m S 互 補 背 δ 1 I 之 之 控 制 特 性 t 其 中 下 . 個 記 憶 體 1 之 另 —· 端 點 Q 是 與 此 意 1 I __. 開 關 S ' 之 控 制 輸 入 端 20 ' 相 連 接 〇 事 項 1 I 再r 1 例 如 > 在 第 5 圖 中 9 屬 於 輸 出 * * •^n-2 * A η. A n+2. 4 寫 本 裝 * * • 之 記 憶 m 1 稱 為 下 —^- 涸 記 憶 體 1 ， 其 另 —. 端 點 Q 是 頁 1 I 與 可 施 加 時 脈 信 虢 Φ 之 端 點 10 相 連 接 〇 每 一 配 置 在 二 涸 1 1 相 鄰 之 下 一 個 記 憶 體 1 之 間 且 屬 於 輸 出 △η-Ι 1 An+1 或 1 | An+3 之 記 憶 體 1 之 另 一 端 點 Q 只 和 輸 出 Ar 1-1 9 An+1 或 :丨 訂 △η屮5 相 連 接 〇 圈 於 輸 出 A n-1 f A n+1 或 A η+5 之 記 憶 體 1 之 特 定 端 點 Q 是 與 屬 於 輪 出 Απ -2 或 A r A α+2之 相 郞 的 下 一 1 1 個 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 瞄 S 之 控 制 輸 入 端 1 I 20相 連 接 且 與 另 一 相 鄰 之 屬 於 輸 出 A η 或 A n+2 或 A n+4 ( 未 1 ( 顯 示 ) 之 下 一 個 記 億 體 1 之 另 —. 端 點- ~Q 相 連 接 之 開 闞 S A I 之 控 制 輸 入 端 20相 連 接 等 等 〇 在 與 羼 於 輸 出 A η -2 t A 或 Ϊ 1 An+2 之 下 __. 個 記 憶 體 1 之 特 定 端 點 Q 相 連 接 之 開 闞 S 之 1 控 制 端 點 20和 可 施 加 時 脈 信 號 Φ 之 端 點 10 之 間 連 接 另 —. 1 個 開 闞 S ' 9 開 翡 S ' 具 有 控 制 輸 入 端 20 « 而 可 施 加 一 種 切 1 換 m 衝 U 便 選 擇 性 地 使 開 關 S ' 閉 合 及 / 斷 開 且 開 關 ；| S ' 具 有 一 種 與 開 關 S 互 補 之 控 制 特 性 > 其 中 此 種 下 一 個 I 記 憶 體 1 之 另 一 端 點 Q 是 與 開 關 S， 之 控 制 輸 入 端 20 f 相 1 -25- 1 1 本紙張尺度適用中國國家標埤（CNS ) Λ4規格（210X297公嫠） 經湞部中Λ標準局員工消贽合作社印奴 A7 __B7_五、發明説明（24 ) 連接。 在第5圖所示之電路中，時脈信號Φ之每一次改變都 可使狀1態”1”進一步移位。於是在由位準L切換至位準 Η時，輸出An+k (其中k是奇數，例如An±1, Aai3, A 等等）之狀態”1”都會發生切換現象。若信號Φ由 η士 5 位準Η改變至位準L ,則A n+k (其中k 是偶敝）被設定 成狀態” Τ’ 。只Μ時脈信虢Φ來操作在第5圖之電路中 是Μ下述方式達成：須使用時脈信號Φ之二種可能的位 準切換。其结論是：與目前記憶體1相鄰之下一個記憶 賻1必須自動地和目前記憶體1之構成方式不同，而每 一個下一個記憶體1都具有相同之構造且所有配置在每 二個相鄰之下一個記憶體1之間的記憶體1又都具有相 同之構造。 Μ下將詳述第5圖之電路的功能。此處又假設··此種 電路首先是處於靜態中，其中輪出Αη處於狀態”1”，所 有其餘之輸出刖處於狀態”0” 。依據此種起始狀態Μ及 Μ上有闞開IMS和開闞S’之特性上的假設，則恰巧有二 傾開闞S閉合，即，連接在輸出A 和參考電位V 之 n-l SS 間的開關S Μ及連接在輸出A n+1和參考電位V ss之開闞 S 。時脈信號Φ處於位準L中。此二個閉合之開關S在 此稱狀態中是無電滾的，即，此電路處於靜態中。狀態 ” 1 ”移位至輸出An+1是藉由信號Φ改變戒位準Η而達成 ,其中藉由連接在輸出Αη+1和可施加時脈信號Φ之端點 10之間的另一開闞S’（其是閉合的）使輸出Αη+1改變成 -26- n - n n IJ — --, 民 I I I 丁 * * * , · :一\各 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度进川中阐Κ家梯埤（CNS ) Λ4規格（2丨ΟΧ 297公楚） A7 _ _B7 五、發明説明（25 ) 位準Η 。此種在輸出An+1上之可達成之位準Η使連接在 輸出A η和參考電位Vss之間的開闞S閉合，即，輸出 An重^於狀態”0”。此電路又處於靜態中，其中...= A n-2 = A n-l= An = A n+2 =心+3 = . · . = ” 0 ” 旦 An十;L = ” 1 " W 及·..： "且 Sn+l=”〇”以及①=”1”。 當時哌信號Φ又下降至吠態” 0 ”時，則狀態” 1 ”進一 步移位至輸出A n+2。於是輸出A n+2之設定程序以及輸出 A 1之重置程序可完全Μ類似於第1圖之電路中所使用 η+1 之原理來進行。 操作第5圖之電路所使用之時脈信號Φ的一種例子以 時序鬮顯示在第5a圖中。 在第6 _所示之電路中，每一個都是各別配鼷於記憶 腾1之可控制的開關S ,開關S —方面與記憶體1之特 定端點Q相連接，另一方面是與可施加特定參考電位 vss之端點10相連接；且每一個都是各別配靨於記憶體 1之可控制的開關S ，開關S —方面與記憶體1之另一 端點δ相連接，另一方面是與可施加特定參考電位VsS 之端點10相連接。 經满部中央標準局負工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 茌與每一記憶體1之另一端點ΰ相連接之開閫s’之控 制端點20 Μ及可_加時脈信號Φ 1或Φ 2之端點10之間 各連接一個羼於記憶體1之另一開闞S’，開闞S’具有一 個控制端點20’而可胞加一種切換脈衝鉍便可選擇性地 使開翮S’閉合及/或斷開，旦開MS’具有一種和開翮S 互補之控制特性；一系列此種開IWS’交替地和可施加時 -27- 本紙張尺廋诮川中國S家標肀（（’NS ) Λ4規格（210X297公釐） A7 B7 經消部中央標準局1¾ Η消於合竹社印來 五、發明説明 ( 26 ) 1 脈 信 號 φ 1 或 Φ 2 之 端 點 1C >相 連 接 Μ 及 與 可施 加 另 — 時 1 1 脈 信 號 φ 2 或 Φ 1 之 端 點 相 連 接 0 ί 此 外 1 > 饜 於 記 憶 體 1 之 另 一 開 闞 S 之 控 制端 點 20 ' 是 讀 先 1 與 鄰 接 於 記 憶 體 1 之 下 __· 個 記 憶 體 1 之 另 一端 點 Q 相 連 閱 i# 接 〇 背 面 1 1 之 在 第 6 面 圖 所 示 之 電 路 中 1 例 如 9 薦 於 記 億體 1 ( 其 輸 注 意 1 I 出 為 An ) 之另- -開關S ’是與可施加時脈信號Φ 2之端 事 項 1 1 再 1 點 1 0相 連 接 9 麵 於 記 憶 體 1 ( 其 輸 出 為 An+1 ) 之 另 —_. 開 填 寫 本 裝 關 S ' 是 與 可 施 加 時 脈 信 α出 Φ 1 之 端 點 10相 連接 » 靨 於 記 頁 ^^ 1 1 憶 照 1 ( 其 輸 出 為 An+2 ) 之 另 一 開 關 S ' 是 與可 施 加 時 脈 1 1 信 〇c^ Φ 2 之 端 點 10 相 連 接 等 等 〇 輸 出 A r L-1 是與 配 鼷 於 記 1 | 憶 體 1 ( 其 輸 出 為 An ) 之另- -開關S ’之控制端點2 0 ’ 相 1 訂 連 接 9 輸 出 An 是與鼷於記憶體1 (其輸出為A n+1 > 之 另 __. 開 闞 s， 之 控 制 端 點 20 t 相 連 接 » 輸 出 An+1 是 與 屬 於 1 | 記 憶 體 1 ( 其 輪 出 為 ^n+2 ) 之 另 一 開 翮 S , 之控 制 端 點 20 ' 1 | 相 連 接 等 等 〇 1 Ϊ 為 了 詳 细 說 明 第 6 ΙΞί 画 所 示 電 路 之 功 能 » 此處 假 設 • « 此 I 電 路 首 先 是 處 於 靜 態 中 » 其 中 輸 出 An 處於狀態” 1 " 中 1 1 所 有 其 餘 之 輸 出 處 於 狀 態 ，，0 ” 中 0 在 此 種 起始 情 況 下 > 1 當 時 脈 信 號 Φ 1 和 Φ 2 都 在 位 準 L 時 則 開醑 S ( 其 使 1 輸 出 △η -1 和 參 考 電 位 v SS 相 連 接 ) Μ 及 另 一開 醑 S' ( 使 1 其 輸 出 和 參 考 電 位 V SS 之 間 的 開 m s' 之控 制 端 點 20 ； 連 接 至 可 施 加 時 脈 信 號 Φ 1 之 端 點 20) 都 是閉 合 的 〇 此 -L I 電 路 即 處 在 睜 態 中 〇 1 1 -28- 1 1 本紙張尺度诚州中國囷家標f ( rNS ) Λ4規格（210X297公釐） A7 B7 五、發明説明（27 ) 當信虢φ 1具有位準Η時，則吠態” 1 ”移位至輸出A n+1 。於是輸出Kn+1和參考電位VSS之間的開闞S閉合，端 點^因此具有位準L 。輸出A ，之資料相對應地變成 n+1 n+1 位準Η ,於是開關S (其位於輸出An和參考電位Vss之 間）又閉合。瑄樣又使輸出An重置（reset)。在狀態 ” 1”移位牵輸出An+1此種過程結束之後，信號又下 降至位準L 。 狀態” 1 ”進一步移位至輸出A n+2是K類似方式進行. R是在此情況下此種移位過程之起始是藉由時脈信號 Φ 2來驅動而不是由時脈信號Φ i來驅動。 搡作第6 _之電路所用之時脈信號Φ α和4> 2的一種 例子是K時序圖顯示在第6a圖中。 第7圖之電路只是第4圖所示電路的一種微小改變， ^濟部中央標隼局貝Η消费合作社印製 (請先閱讀背面之注意事項再填寫本頁) 如下所述：在第7鼸之電路中，每一 M S1·表示之中間開 鼸具有一種和開驩S互補之控制特性。此種中間開顒 S1’之控制輸入端21’相對地是以一種信號來控制，此 種信號和第4圖之電路中的中間開關S1受控制時所用之 信號是互補的。因此，就第7圖之電路的功能原理而言 ，其完全類似於第4圖之電路，詳细的描述可省略。就 其它中間開關之功能和必要性而言此處所述亦特別適合 其嫌形式。 用來操作第7阚之電路所需之時脈信號中1和<1>2的 一樺例子是以時序圖顯示在第7a圖中。這些信號可和第 4a_之信號相同。 本紙張尺度诮用中國國家標埤（（’NS ) Λ4規格（210X297公釐） A7 B7 經漓部中央標準局貞J-消費合作社印聚 五、發明説明 ( 28 ) 1 在 起 始 本 發 明 之 指 標 -電路時， 首先須起始整個電路， 1 即 > 所 有 輸 出 h » J = * · .η -2 , η * 1， η * Γ + 1 9 η + 2 , η + 3 1 ♦ 都 須 重 置 成 狀 態 ” 0 ο 可 能 時 9 一 種 這 樣的 重 置 -Ν 靖 « 1 先 1 咼 稈 亦 可 在 操 作 期 間 依 據 所 期 望 的 來 選 取 0 iik 下描 述 此 閲 ik 穉 稃 序 的 各 種 可 能 性 〇 背 1 I 之 在 第 3 fBl 酬 之 電 路 中 » 此 種 起 始 程 序 可 有 利 地 藉由 施 加 注 意 1 I 各 時 脈 信 號 Φ 1 ,Φ 2 » Φ 和 φ 4 之 特 定 組 合 至端 點 10 事 項 1 I 再 1 來 達 成 〇 在 此 種 組 合 中 > 在 起 始 之 時 間 點 時 各 時脈 信 號 填 寫 本 袈 Φ 1 ，Φ 2， Φ 3 和 φ 4 必 須 分 別 只 具 有 位 準 Η ,使 得 在 頁 ^ 1 I 起 始 點 時 Φ 1 =Φ 2 = Φ 3 =Φ Ζ ί = Η >但在所有其它已圖 1 1 示 之 電 路 中 並 不 存 在 此 種 可 能 性 〇 1 I 當 此 電 路 之 每 記 憶 體 1 除 了 移 位 電 路 2 之 外又 添 加 1 訂 其 它 開 闞 時 則 起 始 本 發 明 之 指 標 -電路是可能的 >在 1 第 1 4 a至第1 4 d圖 中 顯 示 此 種 可 能 性 的 各 種 型 式 ,其 中 其 1 | 它 開 關 是 Μ S Η 表示且指標- 電 路 簡 化 成 方 塊 圖 ,其 是 由 1 I 記 憶 艚 1 和 移 位 電 路 2 所 構 成 〇 1 1 在 第 14 a 圖 之 型 式 中 9 新 添 加 之 其 它 開 闞 S R 是位於 1 輸 出 9 j = * * .η -1 9 η > η + 1 , ♦ • * 和 參 考 電 位 vss 之 間 I ， 在 第 14b 因 圖 之 型 式 中 開 Μ S F 是在輸出\和指標- 電 路 1 1 之 電 源 電 m v m 之 間 〇 1 每 一 個 開 關 s R 具有- -個控制輸入端2 3 , 其是與可施 1 加 一 種 重 置 信 號 RESET 之 端 點 11 相 連 接 〇、 當 信 號 RESET :| 1 具 有 位 準 Η 時 9 則 在 第 14 a 和 14b 圖 之 型 式 中 所有 記 憶 ^ -I 照 1 都 可 重 置 (Γ e s e t ) 〇 1 -30- 1 I 1 本紙張尺度i4州中國國家標埤（（’NS ) Λ4規格（210X297公廣） 經漓部中央標準局貝工消費合作社印黎 A7 __B7五、發明説明（29 ) 另一方式是，亦可使用其它開SISR ’，其具有和開關 SR^補之控制特性，此種開關SR ’就像第14c和14d|f 中所示1者。但在此種情況下信號RESET在位準L時是有 作用的。開瞄SR’之控制端點是M23’表示。 在某種先決條件下，亦可藉由電源電壓vDJJ之供應來 起始一種起始稈序。在此種情況中每一記憶體1之開關 S R之數目保持不變，但必須使用多條分離之導線以便 供應電源電懕V DD至記憶體1内部之組件。在起始期間 時脈信號處於-種位準中，此種位準是此種電路在靜態 期間時脈信號所在之位準。 此方法在原理上槪略地繪示在第15a和15b圖中。記憶 m1内部各組件之端點（這些端點在正常操作期間在第 15a圖之情況是處於參考電位Vss處或，在第15b圖之 情況中是處於電源電壓處）在每一記憶體1中分配 成二個節點 和 V SS,Latch (第 15a® )或 v I)Dl,Latch 和 vDD2,Latcli (第 15b^) ° 因此每一記憶 照1現在存在三儷節點（不是像平常一樣有二個節點） Μ便供應上述之電源電壓νυΙ)。可供應電源電壓之此種 節點（其只是存在單一個，在第15a _中是節點 vDD,Latch ，在第15b圖中是節點ν33，ΐ^1^1ι )直接穩 囿地位於一種電位中，在正常操作期間此種節點亦位於 此種電位中。此種相同之電位適合於此捶雙重進行之節 點中之一節點Μ便供應電源電壓。在第15a和15b圖中 在不食對一般性造成限制之情況下使用此種以”1”表示 (請先閱讀背面之注意事項再填寫本頁) 本紙張反度速川中囷围家標肀（（'NS ) Λ4規格（2丨0X297公釐） A7 B7 經漪部中央標準局貝Η消玢合作社印^1本 五、發明説明 (30 ) 1 之 節 點 〇 信 號 RESET 直 接 位 於 一 種 可 供 應 電 源 電 壓 之 仍 1 保 存 之 節 點 上 0 \ \ 在 ΪΗ 常 操 作 期 間 * 信 號 RESET 在 第 15 a 圖 之 型 式 中 是 請 先 1 處 於 參 考 電 位 V 5S 中 9 在 第 15b 圖 之 型 式 中 是 處 於 電 位 閲 讀 V DD 中 〇 第 1 5 a 蹰 所 示 電 路 之 起 始 是 藉 由 胞 加 —* 種 電 位 背 面 1 I 之 VDD (第1 5 b 圖之電路之起始是藉由胞加- -種電位V SS ) 注 意 1 I 牵 端 點 11 Μ 便 施 加 信 號 RESET 來 達 成 〇 在 信 號 RESET 用 拳 項 1 I 再 \ 之 端 點 11 上 的 電 位 下 降 至 適 合 於 正 常 操 作 之 電 位 時 則 第 填 寫 本 裝 1 5 a 圖 和 第 15b 圖 之 型 式 的 所 有 輸 出 都 在 位 準 L 中 〇 頁 '—^ 1 1 此 種 方 法 之 可 用 性 Μ 及 選 擇 ( 其 以 ”分裂” 方 式 傳 送 至 1 1 電 源 電 m ) 是 和 記 憶 體 1 之 電 路 技 術 上 具 體 構 造 及 電 1 | 源 電 m 之 大 小 有 關 〇 由 於 此 種 原 因 ， 上 述 問 題 只 在 具 體 :丨 訂 之 電 路 佈 m 存 在 時 才 可 變 得 明 確 〇 此 外 » 本 方 法 並 不 限 於 栴 標 -電路， 而是可用在廣大數目之電路中， 其中可 1 | 使 用 靜 態 記 憶 體 或 閂 鎖 (L at c h ) 電 路 〇 1 I 一 種 完 整 之 過 程 可 使 理 輯 狀 態 移 位 而 和 長 度 ( 即 9 本 1 1 發 明 之 指 標 -電路之記憶體1 之數目） 無翡， 例如狀態 > I "1 η 時 充 電 過 程 只 在 恰 巧 二 個 記 憶 體 1 中 進 行 9 然 後 1 1 充 電 過 程 D 發 生 在 其 輸 出 資 料 會 改 變 之 此 種 記 憶 體 中 1 1 即 ψ 發 生 在 __. 可 接 收 前 一 記 憶 體 1 之 狀 態 "1 之 此 種 記 1 憶 體 1 中 以 及 發 生 在 前 一 記 憶 體 1 中 〇 在 所 有 其 它 記 憶 1 1 體 1 中 9 在 移 位 過 程 期 間 並 不 會 在 輸 出 上 產 生 充 電 過 程 •1 1 〇 此 種 組 態 在 原 理 上 使 本 發 明 之 指 槱 -電路能達成- 』種 J. 1 非 常 有 利 的 損 耗 功 率 之 平 衡 〇 1 1 -32- 1 1 本紙張尺度珀州中國國家榡蜱（（、NS ) Λ4規格（210X297公釐） A7 B7 五、發明説明pi ) 箪本上重要的是：上述所假設之慣例對本發明之指標 -電路的功能而言並不是一種必要之先決條件，此種電 路之其它變型亦是可能的，其中埵輯狀態” 〇 ”和’ 1 ”對應 罕電_位準可探用其它方式且記憶體1之設定和重置不 是藉由位準L而是藉由位準Η來達成。在此種情況下就 位準而言其它方式之時眤（clock)設計亦是需要的，但 時_之時框（Raster)則總是保持相同。同樣地，K 一種 開闞（其可將輸出或端點連接至電位vss或電位vDD)來 取代第]至第7圖之型式中的開關（其使輸出或端點短 路牵電位Vss或電位Vqd)在此種情況中亦是需要的，或 K L -作用之開覼來取代Η -作用之開關且反之亦然。 第8至第13圖分別是MCM0S技術來製成第1至第3圖 Κ及第5至第7闢所示電路之具體實施形式。 此處所顯示的是：第8圖是對應於第1圖，第9圖對 應於第2圖，第10圖對應於第3圖，第11圖對應於第5 圖，第12圖對應於第6 第13圖對應於第7圖。 經潢部中央標準局员J-消费合作社印12 (誚先閱讀背面之注意事項再填寫本頁) 在所有情況中每一記憶體1都是由二個相耦合之反相 器12所構成，開RIS和中間開鼷SI, S2是由n-MOS電晶 髑所構成，另一開闞S’和中間開關S1’是由P-M0S電晶 髀所構成，其中各電晶體之閘極端形成開闞S , S1或S2 之控制端點20, 21或22K及形成開闞S’和S1’之控制端 點。 ' 所有電晶體（除了第11圈中K星號Γ )表示之P-M0S 電晶艚K外）都有最小尺寸，這樣此電路之空間酹求就 _ 3 3 _ 本紙張尺度適川中國國家標蜱（（'NS ) Λ4現格（210X297公釐〉 A7 B7 ^满部中决桴準局貞工消贽合作社印製 五、發明説明 (32 ) 1 1 會 非 常 小 〇 由 於 η -M0S 電 晶 體 之 電 流 驅 動 能 力 較 Ρ -M0S 1 I 電 晶 體 者 大 一 値 因 數 2 至 3 且 由 於 電 位 L 可 切 換 η -Μ 0S 電 晶 體 成 導 通 狀 態 而 不 -£tf 有 電 壓 損 耗 此 種 尺 寸 可 確 1 保 ： 記 億 體 1 之 位 於 電 位 Η 之 輸 出 或 端 點 可 藉 由 相 對 請 先 1 1 於 電 位 L 之 短 路 作 用 而 可 靠 地 經 由 η - Μ 0 S 電 晶 體 切 換 閱 讀 I 至 另 一 狀 態 η 面 1 I 之 反 之 * 在 製 成 第 11 面 圖 之 電 路 時 > 每 一 涸 下 涸 記 憶 體 ί 1 I 1 之 設 定 過 程 是 Μ 下 述 方 式 達 成 ： 記 憶 體 1 之 相 關 端 點 事 項 再 1 1 是 經 由 Μ tf ¥ 11 號 表 不 之 P - M0S 電 晶 體 而 切 換 至 電 位 Η 〇 填 寫 本 袈 但 此 稀 Ρ 型 電 晶 m 不 可 具 有 最 小 之 尺 寸 » 這 是 因 為 此 種 頁 V— 1 I P m 電 晶 體 必 須 可 靠 地 使 記 憶 體 1 之 端 點 上 由 一 種 ( 最 1 1 小 ) η _ M0S 電 晶 體 所 保 持 之 電 位 L 進 行 切 換 且 又 由 於 同 1 1 樣 大 小 時 種 Ρ 型 M0S 電 晶 體 之 電 流 驅 動 能 力 較 η - M0S j 訂 記 憶 體 者 小 〇 由 於 此 種 原 因 > 此 種 Ρ 一 M0S 電 晶 體 之 寬 度 1 通 常 設 計 成 其 它 電 晶 體 之 5 倍 大 〇 1 I 第 16 a _ 是 和 第 14 a 圖 類 U 之 在 電 路 技 術 上 之 起 始 作 1 1 用 之 實 規 方 式 9 其 中 就 像 第 8 至 第 14 圖 一 樣 只 顯 示 記 憶 1 I m 1 ， 反 之 ， 移 位 電 路 2 只 U 方 塊 表 示 〇 重 置 過 程 是 Μ | 下 述 方 式 來 進 行 ； 在 每 一 輸 出 AJ > J = 2 , η -1 t η 9 1 π + 1， η + 2 , η + 3， • • * 和 電 位 v$s 之 間 添 加 一 個 η - M0S 電 1 1 晶 髀 Μ 作 為 另 一 個 開 闞 S R t 使這些電晶體S R 就 其 大 小 1 而 -Λ 設 計 成 最 小 是 足 夠 的 0 在 此 種 電 晶 體 之 構 成 開 m 1 s P 之控制端點23的閘極端上胞加- -種以h (高 )位準驅 •1 1 動 之 信 號 RESET 〇 I 第 16b 蹰 是 和 第 1 4d fgl 調 類 似 之 在 電 路 技 術 上 之 起 始 作 1 ! -34- 1 1 本紙張尺度適州中國國家榡啤（CNS〉Λ4規格（210X 297公釐） 經Μ部中央標準局貝T,消fr合作社印裝 A7 B7五、發明説明（55) 用之實現方式，其中就像第8至第14圖一樣只顯示記憶 膀ΐ ,反之，移位電路2只Μ方塊表示。此處在輪出 和電源^颳VDD之間添加p-MOS電晶體SR ’，其閘端端 點23’是與端點11相連接Μ便施加L-驅動之信號RESET 。由已在第11_中所描述之理由可知，此種亦K星號 (β )表示之電晶體不可具有最小之尺寸。一種逋當之尺 寸例如能以下述方式產生：使此種電晶體之寬度是最小 電晶體者之5倍。 第18圖所顯示者例如是藉肋於行指標和列指標而在記 憶體矩陣中正確地選取記億體單胞（cell),這些指標的 毎一個都可藉本發明之指標電路來實現。 第19鬮顯示一種K傳統之主從式移位暫存器（其由D 型正反器所構成）形式所構成之指標電路。在中間記憶 餺1 "之輸出_加信號...zn，, 、+2，...。移位暫 存器之原來輸出...An, A n+1, An+2 ...分別是在主記憶 艚1’之輸出Q 。藉由時脈信號，則主記億體1’之輸 出...An, A n+1，A n+2...之資料可傳送至中間記憶體1” 中，使Zn=An+]>,...。在中間記憶體1”之输人藉由時脈 信號Φ i而又被閂位（丨a t c h )之後，則中間記憶體1 ”之 資料可藉由主記憶體1’之輸入端C之驅動Μ時脈信號 Φι而再被閂住，主記憶體1’之輸人端C之資料藉由時 暱信號Φ 2而被随後之主記憶體和中間記憶體各级所接 收，使得目刚情況是几，十ΐ，...等等。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度中國國家標肀（CNS ) Λ4規格（210X 297公嫠） 經滅部中次榡導局Μ工消资合作社印5水 A7 __B7五、發明説明（μ ) 第19a圖是由4涸NAND閘所構成之D型正反器的構造 的一稱例子。（請參考後附之文件[2])。 第2 01阃所示的是Μ另一種傳统之主從式移位暫存器所 構成的指標電路。在中間記憶體1”之輸出端施加信號Ζτΐ 。移位暫存器之原來輸出...A, A A ..分別是 η π十1 η十2 在主記憶艄1之輸出Q處。主記憶體1’之輸出..，An, ，...之資料是藉由開關 ， ...之閉合而傳送至中間記憶體1 ”中，由中間記憶體1 ” 牵陳後之主記憶膀和中間記憶體各级之傳送過程是藉由 開顯 S2A,n ’ SZA,n+l ‘ . . 2 Μ & 來達成 ° 第21鬬顯示MCMOS技術（請參閲後附之文件[3])來 製成第20阃之指標電路的一種可能方式，其中開闞S& 是由轉換（transfer)閘 Τ1η, Τ2，η, Τ^η, 丁1，η+1 ，Τ2,η+1，Τ；5,η+1，Τ4·，η+1， ·..所構成，這些閘之每 一個都是由η-通道-電晶體及Ρ -通道-電晶體所形成。記 憶體1’和1”是由二個相耦合之反相器所構成。 在第21圖之電路中，信號之反相作用是在每一記億體 之後才完成。在每一主記憶體和中間記憶體各鈒之後所 進行的信號之反相作用在第21圖中不在此處描述，這是 因為其對本電路之原理上之描述而言是不重要的。 所有目前已知之這些指標電路就每一指標輪出端而言 都需要一種較多數目之組件而和所使用之>技術無關。此 檷較高之空間爾求特別是在依撺第17圖而應用此種電路 時#造成很大之缺點，這是因為在此種單胞陣列之特定 --- - I —II —.1 --- I - I-- -H. - 11. I- I - - . . 丁 • _ U5, -:-5° (請先閱讀背面之注意事項再填寫本頁) 本紙張尺廋珀用中國國家標肀（CNS ) Λ4規格（2丨ΟΧ297公釐） A7 __B7 五、發明説明（巧） 技術或特定结構形式中各列之端點和各行之端點間都具 有很小之間距。 和傳統之第19至21圖之指標電路不同的是，本發明之 指標電路不需中間記憶體。這表示：在本發明之指標電 路中，每一輸出 Aj, <i = l, 2, ...η-2, η-1, η, n + 1, η + 2 , . . . R需恰巧一個記憶體1 。於是所需之組件的費 用可大大地減少，瑄樣對傳統之指標電路而言所需之空 間需求可大大地降低。當此種電路像第17圖中所示一樣 是用來選取記憶髖矩陣中之記憶體單胞且各列導線或各 行導線具有很小之間距時，上述结果是不易獲得的。 和目前習知之移位暫存器形式之指標電路比較時，本 發明之指標電路不可使任意之資料串（chain)移位。反 之，與記憶體1 (其輸出具有一種理輯狀態，例如， ” V’）相鄰之一另一記憶體1之輸出和A彳+1上之缠 輯狀態必須總是在另一邏輯狀態（例如，”0”）中。這 表示：條件冉;5 = ”1”即隱含/\13_1=冉；3+1=”〇”，但此種條件 對此種電路作為指標而言並不是絕對必要的。 (請先閲讀背面之注意事項再填寫本頁) 經滅部中次標準局負J-消汝合作社印聚 本紙張尺廋適州中國國家標哗（CNS ) Λ4規格（210X297公釐） ΑΊ ___ Β7 五、發明説明（邛） 符號對照表

1 記憶體 2 移位電路 S，SR, Sl，Sl’，S2, SR’ 開關 Q, Q 記憶體端點 Φ, Φ2，Φ3, Φ4, 時脈信號 10 端點 20, 20' 控制端點 vss 參考電位 -37，- -II - I I - n II I n I I _ _ T* I n n _ n l "V i 知 * - ' - ' \ 、· V {却先閱锖背面之注意事項寫本頁) 本紙张尺及询川屮（<’NS ) A4«L格（2IOX 297公釐） A7 B7 五、發明説明（56) 參考文獻 tl] Paul-Werner von Basse, Michael Bollu, Roland Thewes, Doris Schmitt-Landsiedel GR 95 P 1289 (= EP-A 0 738 974) [2] U. Tietze, Ch. Schenk, "Halbleiter-Schaltungstechnik", Springer Verlag, 9. Auflage, 1990 [3] N.H.E. Weste, K. Eshraghian, "Principles of CMOS VLSI Design ", Addison-Wesley Publishing Company, 1993 [4] L. Risch, F. Hofmann, W. Rosner, W. Krautschneider, "Verfahren zur Herstellung einer Festwertspeicherzellen-anordnung mit vertikalen HOS-Transistoren", GR 94 P 1778 DE (= amtl. Aktenzeichen P 44 37 581) [5] Wi Krautschneider, L. Risch, F. Hofmann, W. R5sner, "Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung", GR 94 P 1719 (= EP-A 0 784 866) (#先閱讀背面之注意事項再填寫本頁) 裝_ 訂 钕液部中央搮準局負工消费合作社印掣 -38- 本紙張尺度进川中阐囷家摞續（（'NS ) Λ4規格（210X297公釐）

Claims (1)

1. 經濟部中央橾準局負工消费合作社印裝 A8 B8 C8 D8申請專利範圍 1. 一棰指標-電路，具有預定數目之輸出（Aj, j = l,2, ...η-2， η-1, η, n+l, n+2, ij)且須選取一 輸出（An; In),使此一輸出唯一地處於二個不同理輯 狀態（””” 0 ”）中之一特定狀態（” 1 ”）中，反之，所 有其餘之輸出（...A&2， Ani， A u+i, A ; .，.A χι-2 ’ A n-1，A η+ι ’ A n+2...)則處於另一理輯吠 態（”0”）中β不會被選取，為了藉由時脈信號（Φι ,φ 2 ,φ 1 ，φ4 ,φ)之輸入而使埋輯狀態（"1”）由 j進一步移位至與此輸出相鄰之下一輸出 輸出（A η' ι η_ un+1; Χη+1 )，因此在移位之後下一個相郯之輸出 (An+：L，in+1 )即處於邏輯狀態（” 1 ”）中且是一種被選 取之輸出，而所有其餘之輸出（...An_2, An, )(包括原 'n+2 、n-2，Αχι-1，An，A n+2. 來之輸出（A n; Γη))則處於另一埵輯狀態（” 0 ”）中且 不會被選取，其特擻為： —每一輸出（...An-2，An-1，A n, An+1 , An+2 ... ;. . An_2，An_i，A n，An+1，An+2 ...)分別記鼷於 每一靜態記憶體U),記憶體（1)之每一個都具有一 對互補之端點（Q, 0),使此對端點（Q, 1)持續地處於 二個互不相同之已儲存的邏輯狀態（” 1 " , ” 0 ” ； ” 〇 ”， "1 中， -每一記憶髖（1)之特定的端點（Q;百）是與靥於此 記億艚Π)之輸出相埋接， -與每一記憶體（1)之特定端點（Q; "0)相埋接之移 -39- 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） I----------^ -裝---.---訂 --------. J (請先聞讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 位電路（2)是用來產生記憶體（η之特定端點（q;0") 上之理輯吠態（"1”），且藉由輸入至少一時脈信號 (Φ)而使記憶體π)之特定端點（q;¥)上之理輯狀態 Γ’Ι")進行一步移位至與目前記憶體（1)相鄹之下一 個記憶髌Π)之特定端點（Q; 0),同時所產生之结果 是：除了特定端點（Q; 是處於理輯狀態（"1")之此 一記憶髑Π) Μ外，所有其餘記憶體（1)之特定端點 (Q ; 0 )都處於另一理輯狀態（” 0 ”）中。 2. 如申請專利範圍第1項之電路，其中移位電路（2) -每一記憶體（1)都具有各別靨於記憶體（1)之可 控制的開關（S),開闞（S)連接在記憶體（1)之特定 端點（Q; δ)和可施加電位（V3S )之端點（10)之間且具 有一《控制端點（20)而可施加一種切換信號Μ便可選 擇性地使開顒（S)閉合及/或斷開， -每一記憶體U)都具有各別鼷於記憶體（1)之可 控制的開Rg(S),開關（S)連接在記億體（1)之另一 端點（Q; 0)和可拖加電位（Φ 1 ,Φ 2 ,φ 3 ,Φ4 ,Φ ) 之端點（10)之間且具有一個控制端點（20)而可施加一 薄切換信號Μ便可選擇性使開闞（S)閉合及/或斷開。 3. 如申請專利範圍第2項之電路，其中 -每一個各別鼷於記憶體U)之可控制的開闞（S) 一方面與記憶體（1)之特定端點（Q; 0)相連接，另一 方面則與可施加電位（Vss; Φ3,Φ4)所端點（10) 相連接， -40- 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) Ί —J--J---------- 裝---------訂 -- I--- A8 B8 C8 D8 經濟部中央揉準局Λ工消费合作社印氧 六、申請專利範 園 1 1 - 每 —. 涸 各 別 靨於 記 憶 體 ⑴ 之 可 控 制 的 開 關 (S) 1 1 __. 方 面 與 記 憶 體 ⑴ 之 另 一 端點 (?; Q) 相 連 接 » 另 一 方 面 是 與 可 施 加 時脈 信 號 (Φ 1 Φ 2 )之端點 [U ))相 請 t I 連 接 > __- 系 列 之 此種 開 闞 (S )交 替 地 與 可 腌 加 時 脈 信 先 閲 讀 1 號 (Φ L , Φ 2 )之端點（10)相連接K及與可施加另- —* 背 1 ) 之 1 „ 時 信 號 (Φ 1 . Φ 1 )之端點（1C )相連接， 注 意 1 I - 記 憶 髑 (1 ) 之特 定 端 點 (Q ； Q) 連 接 至 開 關 (S) 之 事 項 1 I 再 捽 制 端 點 (20) » 開關 (S ) 配 置於 百 前 記 憶 體 U ) 相 鄰 寫 本 裝 之 下 —* 個 記 憶 髖 m 且 與 此 一稱 為 下 —* 涸 記 憶 體 (1) 頁 1 I 之 特 定 端 點 (Q ϊ)相 連 接 記憶 體 (1 ) 之 特 定 端 點 1 1 ία 0) 亦 連 接 至 另一 種 開 騮 (S ) 之 控 制 端 點 (20) > 此 1 1 棟 開 關 配 置 於 與 目前 記 憶 體 Π ) 相 鄰 之 另 一 下 一 個 記 1 訂 憶 體 Π ) 巨 與 此 一稱 為 下 —. 涸記 憶 體 (1 ) 之 另 端 點 1 (Q Q) 相 連 接 〇 1 I 4 .如 申 請 專 利 範 圍 第3 項 之 電 路， 其 中 每 一 個 各 別 靨 於 1 I 記 憶 艚 (1 ) 之 可 控制 的 開 關 (S) 一 方 面 是 與 tt 記 憶 體 1 1 (1 ) 之 特 定 端 點 (Q ： o') 相 連 接， 另 一 方 面 則 與 可 施 加 V- 1 —t 參 考 電 位 (V SS )之端點（ 10)相連接c 1 I 5 ·如 申 請 專 利 範 圍 第3 項 之 電 路， 其 中 每 一 個 各 別 鼷 於 1 1 記 憶 體 (1 ) 之 可 控制 的 開 HB 關 (S) 一 方 面 是 與 此 記 憶 體 (1 ) 之 特 定 端 點 (Q ； Q) 相 連 接， 另 一 方 面 是 與 可 施 加 1 時 m 信 號 (Φ a » Φ 4 )之端點（10)相連接， 使一 -系列 J 之 此 種 開 關 (S) 交替 地 與 可 胞加 時 脈 信 號 (Φ 3 » Φ 4 ) 1 ) 之 端 點 (10) 相 連 接Μ 及 與 可 拖加 另 一 時 脈 信 號 (Φ 4 f 1 1 -41- 1 I 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） 經濟部t央揉準局負工消費合作社印製 A8 B8 C8 D8申請專利範圍 Φ 9 )之端點Π0)相連接。 6. 如申請專利範圍第2項之電路，其中 -每一涸各別鼷於記憶體（1)之可控制的開關（S) 一方面是與此記憶體Π)之特定端點（Q; 0")相連接， 另一方而是與可施加 相連接， -每一個各別鼷於記憶體（1)之可控制的開SS(S) 一方而是與此記憶體（1)之另一端點（Ϊ; Q)相連接， 另一方面是與可施加時脈信號（Φ i ,Φ 2 )之端點（10) 枏連接，使一系列之此種開關（S)交替地與可施加時 脈信號（Φ i ,Φ 2 )之端點（10)相連接，Μ及與可施 加另一時脈信號（Φ 2 ,Φ 1 )之端點（10)相連接， -記憶體（1)之特定端點（Q;百）連接至開關（S)之 控制端點（20),開藺（S)配置於目前記憶體（1)相鄰 之下一個記憶體（1)且與此一稱為下一涸記憶體（1) 之另一端點（万；Q )相連接； -每一開闞（S)之控制端點（20)是與可胞加另一時 脈信號（Φ 3 ,Φ 4 )之端點（10)相連接，使一系列此 辅開闞（S)之控制端點（20)交替地與可}fe加時脈信號 (Φ 9 ,Φ 4 >之端點（10)相連接K及與可施加另一時 脈信號（Φ 4 ,Φ 3 )之端點（10)相連接。 7. 如申請專利範阐第2項之電路，其中 -每一各別鼷於記憶體（1)之可控制的開朗（S) — 方面是與此記憶體（1)之特定端點（Q; 0)相連接，另 -42- 特定參考電位（Vss )之端點 (請先閲讀背面之注意事項再填寫本頁) •I'--------- ‘裝-------訂-------b 丨！ • al··— HI III · 本紙張尺度適用中國國家樣準（CNS > Α4現格（210X297公釐） 經濟部中央揉率局貝工消费合作社印*. A8 B8 C8 D8ττ、申請專利祀圍 另一方面是與可拖加時脈信號（Φ i ,Φ 2 )之端點（10) 相連接，使一系列之此種開闞（s)交替地與可施加時 哌信號（Φ i ,Φ 2 )之端點（10)相連接，Μ及與可施 加另一時脈信號（Φ 2 ,Φ i )之端點（10)相連接， -每一各別鼷於記憶體（1)之可控制的開關（S) — 方面是與此記憶體（1)之另一端點（ΰ; Q)相連接，另 一方面是與可拖加一特定參考電位（vss )之端點（10) 相連接， -可施加時脈信號（Φ , Φ 2 )之端點（10)( —與 記憶體（1)之特定端點（Q)相連接之可控制的開關 (S)是與此端點Π0)相連接）經由一可控制的中間開 顒（S1)而與一目前記憶體Π)相鄰之下一個記憶體 (1)之另一端點（Ϊ)相連接之開闞（S)的控制端點 (20)相連接， -記憶體（1 )之特定端點（Q)是與中間開關（S1， S1’）之控制端點（21)相連接且與目前記憶體（1)相鄰 之另一個下一個記憶體U)之特定端點（Q)相連接之 開闞（S)之控制端點（20)相連接，中間開關（Sl，S1’） 是連接在可施加時脈信號（Φ i ,Φ 2 )之端點（10)(與 記憶體（η之特定端點（q)相連接之可控制的開關（s) 是與此端點（10)相連接）Κ及與目前記憶體（1)相鄰 之下一個記憶體（1)之另一端點（ΰ)相連接之開關（S) 之間。 8.如申請專利範圍第7項之電路，其中中間開闞（S1’） -43- ! I - I rr— In I -I --1- I- -I I - -.1 I (請先閲讀背面之注意事項再填寫本頁) 訂 .V 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貞工消费合作社印製 A8 B8 C8 D8六、申請專利範圍 具有一種和開關（s)是互補之控制特性。 9. 如申謫專利範圍第7或第8項之電路，其中記億體 (1)之另一（Ϊ)是與另一中間開關（S2)之控制端點 (22)相連結，中間開闞（S2)是連接在一與目前記憶體 (1)相鄰之下一個記憶體Π)之另一端點（"0)相連接 之開闞（S )的控制端點（2 0 )與參考電位（V ss )之間。 10. 如申請專利範園第2項之電路，其中 -每一各別靨於記憶體U )之可控制的開關（S) — 方面是與此記億體（1)之特定端點（Q; 0；)相連接，另 一方面是與可拖加一特定參考電位（vss )之端點（10) 相連接， -每一可控制之開關（S )各別配置於一系列記憶體 (1)之每一再下一個（即，由目前算起第三個）記憶 體Π)，開闞（S) —方面與此一稱為再下一個之記憶 顦（1)之另一端點（0; Q)相連接，另一方面是與可施 加時脈信號（Φ)之端點（10)相連接， -每一個位於二個相鄰之稱為再下一個之記憶體 m之間的記憶體（η之特定端點（q)是與相鄰之記 憶體（1)之特定端點（Q)相連接之開顒（S)的控制端 點（2〇)相連接a與另一相鄰之記憶體U)之另一端點 (0)相連接之開關（S)的控制端點（20)相連接， -在與每一再下一個記憶體（1)之特定端點（Q)相 連接之開翮（S)之控制端點（20)以及可施加時脈信號 (Φ)之端點（10)之間連接另一涸開關（S·),開關（S’） -44- (請先閲讀背面之注意事項再填寫本頁) 1^1 In n^i It · - 訂 " 本紙張尺度適用中國國家標準（CNS ) A4说格（2丨0X 297公釐） 經濟部中央梂準局βζ工消费合作社印東 A8 B8 C8 D8 六、申請專利範圍 具有一種可施加一切換脈衝之控制端點（20’）Μ便選 擇性地使開闞（S’）閉合及/或斷開且開闞（S')具有一 棟和開關（S)互補之控制特性，其中此棰稱為再下一 傾之記憶照Π)之另一端點（0)是與開翮（S’）之控制 端點（20 相連接。 11.如申請專利範爾第2項之電路，其中 -每一各別靨於記憶體（1)之可控制的開關（S) — 方面是與此記憶體（Π之特定端點（Q; 0")相連接，另 一方面是與可施加一特定參考電位（vss )之端點（10) 相連接， -每一各別鼷於記憶體（1 )之可控制的開關（S) — 方而與此記憶體（1)之另一端點（5; Q)相連接，另一 方而是與可施加一特定參考電位（vss )之端點（10) 相連接， -在與每一記憶體（1)之另一端點（ί)相連接之開 關（S)之控制端點（20)和可施加時脈信號（Φ ,Φ 2 ) 之端點Π(Π之間連接一個饜於此一記憶體（1)之另一 開闞（S’），開關（S’）具有可施加一種切換脈衝之控制 端點（20’）Μ便選擇性地使開躕（S’）閉合及/或斷開 且開醑（S’）具有一種和開關（S)互補之控制特性，一 系列之此種開關（SV)交替地與可胞加時脈信號（Φ Φ 2 )之端點（10)相連接Μ及與可施加另一時脈信號 (Φ 2 .Φ 1 )之端點（10)相連接， -鼷於記憶體（1)之另一開關（S’）之控制端點（20·) -45- 本紙張尺度適用中國國家標率（CNS ) Μ規格（210X297公釐） Is II " - n I - -I -I n I I (請先閲讀背面之注意事項再填寫本頁) 、1T 六、申請專利範圍 體接 憶連 記相前 } 目(0 與點 是端 Λ8 B8 C8 D8 體 憶 記 個 1 下 之 鄰 相 另 之 n n^i -II: nn - I - n , -- I(請先閲讀背面之注$項再填寫本頁) 訂I 經濟部中央揉準局貝工消费合作社印簟 -46- 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 1