TW395021B - DRAM contacts' manufacturing methods - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims description 31
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 230000000875 corresponding effect Effects 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 230000002079 cooperative effect Effects 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims 1
- 238000001459 lithography Methods 0.000 claims 1
- 150000004767 nitrides Chemical group 0.000 claims 1
- 239000004575 stone Substances 0.000 claims 1
- 230000001939 inductive effect Effects 0.000 abstract 3
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 238000003860 storage Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052770 Uranium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000013589 supplement Substances 0.000 description 2
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
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Description
1 645twf 1 .doc/006 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(/) m:丨補十丨 本發明是有關於一種半導體之製造方法,且特別是有 關一種動態隨機存取記憶體(DRAM)之接觸窗口(Con t ac t Hole)的製造方法。 ' DRAM是一廣泛使用的積體電路元件,尤其在今日資訊 電子產業中更佔有不可或缺的地位。第1圖是一 DRAM元 件的一記憶單元之電路示意圖,如圖所示,一個記憶單元 是由一轉移電晶體T和一儲存電容C組成。轉移電晶體T 的源極(Source)係連接到一對應的位元線(Bit Line ; BL),汲極(Drain)連接到一儲存電容C的一儲存電極 (Storage Electrode)6,而閘極(Gate)則連接到一對應的 字元線(Word Line ; WL)。儲存電容C的一相對電極 (0pposedElectrode)8係連接到一固定電壓源,而在儲存 電極6和相對電極8之間則設置一介電層7。如熟習此藝 者所知,儲存電容C是用來儲存電子資料的,其應具有足 夠大的電容量,以避免資料的流失。 第2A〜2C圖係繪示習知的一種動態隨機存取記憶體之 接觸窗口的製造流程剖面圖。 請參照第2A圖,首先,提供一半導體基底1〇,其上 例如已形成有電晶體、用以隔離與絕緣電晶體的第一氧化 層14、導體層16以及用以隔離與絕緣導體層16的第二氧 化層18。其中,電晶體包括閘極電極12、間隙壁13與源 /汲極區15。並且第一氧化層14與第二氧化層18的材質 例如爲氧化矽,導體層—16的材質例如爲已摻雜離子的多 晶矽。其中第二氧化層18係覆蓋導體層1 6的表面,並且 3 本紙張又度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 綉. 1 645twf 1 .doc/006 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(/) m:丨補十丨 本發明是有關於一種半導體之製造方法,且特別是有 關一種動態隨機存取記憶體(DRAM)之接觸窗口(Con t ac t Hole)的製造方法。 ' DRAM是一廣泛使用的積體電路元件,尤其在今日資訊 電子產業中更佔有不可或缺的地位。第1圖是一 DRAM元 件的一記憶單元之電路示意圖,如圖所示,一個記憶單元 是由一轉移電晶體T和一儲存電容C組成。轉移電晶體T 的源極(Source)係連接到一對應的位元線(Bit Line ; BL),汲極(Drain)連接到一儲存電容C的一儲存電極 (Storage Electrode)6,而閘極(Gate)則連接到一對應的 字元線(Word Line ; WL)。儲存電容C的一相對電極 (0pposedElectrode)8係連接到一固定電壓源,而在儲存 電極6和相對電極8之間則設置一介電層7。如熟習此藝 者所知,儲存電容C是用來儲存電子資料的,其應具有足 夠大的電容量,以避免資料的流失。 第2A〜2C圖係繪示習知的一種動態隨機存取記憶體之 接觸窗口的製造流程剖面圖。 請參照第2A圖,首先,提供一半導體基底1〇,其上 例如已形成有電晶體、用以隔離與絕緣電晶體的第一氧化 層14、導體層16以及用以隔離與絕緣導體層16的第二氧 化層18。其中,電晶體包括閘極電極12、間隙壁13與源 /汲極區15。並且第一氧化層14與第二氧化層18的材質 例如爲氧化矽,導體層—16的材質例如爲已摻雜離子的多 晶矽。其中第二氧化層18係覆蓋導體層1 6的表面,並且 3 本紙張又度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 綉. 1 645t\vf 1 .doc/006 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(a ) 塡入導體層16之間的隔離空間。此隔離空間係位於源/汲 極區15所對應的區域上,亦即導_靈麗_16係位於源/汲極 區15所對應的區域之外。 請參照第2B圖接著例如使用傳統的微影蝕刻法,並且 例如使用非等向性的鈾刻法,餽刻對應於電晶體之源/汲 極區15的第二氧化層18與第一氧化層I1 2’直至大約暴露 出電晶體的源/汲極區15。 然而,此習知製程中的蝕刻步驟’若對準失焦時’則 很容易導致接觸窗口 22暴露出蔓麗眉-I6 ’而造成後續沈 積於接觸窗口中的導電物質接觸靈_釐屋_16 ’而導致半導體 元件的電性損毀。因此降低了半導體元件的可信度。 此外在電容覆蓋位元線(Capacitor Over Bit-line; COB)的電容製程中,因爲接觸窗口距離閘極電極與作爲位 元線的多晶矽層之間的空間太小。爲了減小接觸窗口的尺 寸,唯有在微影工程著手或使用斜度蝕刻之方法克服’但 是在0.35微米設計尺度(Design Rule)下,則必須使用深 紫外光(Deep Ultraviolet),然而斜度蝕刻之控制亦不 佳,此外深紫外光無法使用於更小的設計尺度中。 有鑑於此,本發明的主要目的在於提供一種動態隨機 存取記憶體之接觸窗口的製造方法,以減少接觸窗口的尺 寸’並且避免習知製程的缺點。 根據本發明的主要目的,提出一種動態隨機存取記憶 體之接觸窗口的製造方法,包括下列步驟: 提供一半導體基底,其上形成有電晶體、第一氧化層 ^ ^ IiiT^ (請先聞讀背面之注意事項再填寫本頁)
J 1 2 本紙張尺度適用中國國家標準(CNS ) A1規格(2K) X 297公楚) 1 645twf 1 .doc/006 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(?) 用以絕緣該電晶體、一導體層與一第二氣化層用以絕緣導 體層;形成物質層覆蓋第二氧化層;定義對應於電晶體之 源/汲極區的物質層,用以形成接觸窗口暴露出第二氧化 層;形成間隙壁,覆蓋接觸窗口之側壁;以及以間隙壁爲 罩幕,去除接觸窗口中暴露出的第二氧化層,並且進一步 去除接觸窗口所對應的第一氧化層,藉以暴露出電晶體之 源/汲極區。 本發明的特徵是形成間隙壁覆蓋接觸窗口的側壁,藉 以使得接觸窗口的寬度變小。因此可避免蝕刻步驟蝕刻至 導體層,以擗免暴露出導體層,所以可避免後續沈積在接 觸窗口中的導電物質接觸導體層,而導致半導體元件的電 性損毀。因此可確保半導體元件的可信度。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: 第1圖係一般動態隨機存取記憶體中一記憶單元的電 路市意圖; 第2A~2B圖係繪示習知的一種動態隨機存取記憶體之 接觸窗口的製造流程剖面圖;以及 第3A〜3F圖係繪示依照本發明之一較佳實施例的一種 動態隨機存取記憶體之接觸窗口的製造流程剖面圖。 圖示標記說明: T :轉移電晶體 5 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 、-'° 1 1 645twf 1 .doc/006 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(令) c:儲存電容 6:儲存電極 7 :介電層 8 :電極 10、50 :半導體基底 12、 52 :閘極電極 13、 53 :間隙壁 14、 54 :第一氧化層 15、 55 :源/汲極區 16、 56 :導體層 18、58 :第二氧化層 60 :物質層 22、62 :接觸窗口 - 64 :間隙壁物質層 66 :間隙壁 實施例 請參照第3A圖,第3A〜3F圖係繪示依照本發明之一較 佳實施例的一種動態隨機存取記憶體之接觸窗口的製造 流程剖面圖。 首先,提供一半導體基底50,其上例如已形成有電晶 體、用以隔離與絕緣電晶體的第一氧化層54、導體層56 與用以隔離與絕緣導體層56的第二氧化層58。其中,電 晶體包括閘極電極52、間隙壁53與源/汲極區55。並且 第一氧化層54與第二氧化層58的材質例如爲氧化矽,導_ 6 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) Λ衣. 訂 楚. 經濟部中央標準局員工消費合作杜印製 ]645twfl.d〇c/〇〇6 A7 ______B7 的材質例如爲已摻雜離子的多晶矽。其中第_〜 化層58係覆蓋臺置t56的表面,並且塡入蔓麗^56'氣 間的隔離空間,此隔離空間係位於源/汲極區55所對跸之 區域上’亦即_層_56係位於源/汲極區55所對應 域之外。 請參照第3B圖,例如以低壓化學氣相沈積法,沈 層物質層60覆蓋第二氧化層58的表面。此物質層6〇'的 材質例如爲B摻雜雜質的多晶矽,或者爲氮化矽。 ' 請參照第3C圖,接著例如使用傳統的微影蝕刻法,站 且例如使用非等向性的蝕刻法,蝕刻對應於電晶體之源/ 汲極區55的物質層60,藉以形成一接觸窗口 62,暴露出 第二氧化層58。 請參照第3D圖,然後例如以低壓化學氣相沈積法,沈 積一層間隙壁物質層64覆蓋整個半導體基底結構的表 面,並且包括塡入接觸窗口 62中。其中,該間隙壁物質 層64的材質例如爲已摻雜離子的多晶矽,藉以在後續製 程中作爲電容之下電極的一部分。 請參照第3E圖,例如使用非等向性蝕刻法,回蝕間隙 壁物質層64,藉以形成間隙壁66覆蓋接觸窗口 62的側 壁。 在本發明中,間隙壁66可使得接觸窗口 62的寬度變 小。因此可擗穿.蝕刻步驟鈾刻至導體層56 ’而暴露出蔓Μ 歷-56,所以可避免後續沈積在接觸窗口 62中的導電物質 接觸蔓麗遭_56,而導致半導體元件的電性損毀。因此可確 7 '準(CNS ) Μ規格(210 X297公釐〉 " "
- ^ 并衣 、11T------.if (請先閲讀背面之注意事項再填寫本頁J ! 1 645twf 1 .doc/006 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(6 ) 保半導體元件的可信度。 請參照第3F圖,接著例如使用非等向性蝕刻法,並且 以間隙壁66爲罩幕,蝕刻接觸窗口 62中暴露出的第二氧 化層58,並且進一步蝕刻至接觸窗口 62所對應的第一氧 化層54中,藉以暴露出電晶體的源/汲極區55。 接著,進行後續的製程以完成動態隨機存取記憶體之 製造。並且本發明中的物質層60,其材質若爲已摻雜離子 的多晶矽,則可以在後續製程中保留下來,,並且與後續塡 入接觸窗口中的導電物質,共同組成電容之下電極。若物 質層60的材質爲氮化矽,則可以在後續製程去除物質層 60 ° 本發明的特徵是形成間隙壁66覆蓋接觸窗口 62的側 壁,藉以使得接觸窗口 62的寬度變小。因此可避免鈾刻 步驟蝕刻至導體層56,以避免暴露出導體層56,所以可 避免後續沈積在接觸窗口 62中的導電物質接觸導體層 56,而導致半導體元件的電性損毀。因此可確保半導體元 件的可信度。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 1; ..i-訂r (請先閱讀背面之注意事項再填寫本頁) 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
1 645twf 1 .doc/006 A8 B8 C8 D8 年月 修. 开多成一 申請專利範圍 1. 一種動態隨機存取記憶體之接觸窗口的製造方法, 包括下列步驟: 提供一半導體基底,其上形成有一電晶體、一第一氧 化層用以絕緣該電晶體、一導體層與一第二氧化層用以絕 緣該導體層; 形成一物質層覆蓋該第二氧化層; 定義對應於該電晶體之一源/汲極區的該物質層,用以 第二氧化層; 形成一間隙壁,覆蓋該接觸窗口之側壁;以及 以該間隙壁爲罩幕,去除該接觸窗口中暴露出的該第 ,並且進一步去除該接觸窗口所對應的該第一氧 化層,藉以暴露出該電晶體之該源/汲極區。 2. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中形成該物質層的方法,包括 低壓化學氣相沈積法。 3. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中定義該物質層的方法,包括 微影蝕刻法。 4. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中形成該間隙壁的方法,包括 下列步驟: 形成一間隙壁物質層覆蓋該物質層與該接觸窗口;以 及 回蝕該間隙壁物質層,藉以形成該間隙壁覆蓋該接觸 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) 1_.---------^'------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 1 645twf 1 .doc/006 A8 B8 C8 D8 年月 修. 开多成一 申請專利範圍 1. 一種動態隨機存取記憶體之接觸窗口的製造方法, 包括下列步驟: 提供一半導體基底,其上形成有一電晶體、一第一氧 化層用以絕緣該電晶體、一導體層與一第二氧化層用以絕 緣該導體層; 形成一物質層覆蓋該第二氧化層; 定義對應於該電晶體之一源/汲極區的該物質層,用以 第二氧化層; 形成一間隙壁,覆蓋該接觸窗口之側壁;以及 以該間隙壁爲罩幕,去除該接觸窗口中暴露出的該第 ,並且進一步去除該接觸窗口所對應的該第一氧 化層,藉以暴露出該電晶體之該源/汲極區。 2. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中形成該物質層的方法,包括 低壓化學氣相沈積法。 3. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中定義該物質層的方法,包括 微影蝕刻法。 4. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中形成該間隙壁的方法,包括 下列步驟: 形成一間隙壁物質層覆蓋該物質層與該接觸窗口;以 及 回蝕該間隙壁物質層,藉以形成該間隙壁覆蓋該接觸 本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) 1_.---------^'------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 I645iwfl.doc/O?^5〇2;l C8 六、申請專利範圍 窗口之側壁。 5. 如申請專利範圍第4項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中形成該間隙壁物質層的方 法,包括低壓化學氣相沈積法。 6. 如申請專利範圍第4項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中回蝕該間隙壁物質層的方 法,包括非等向性蝕刻法。 7. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中去除該接觸窗口中暴露出的 該第二氧化層,並且進一步去除第一氧化層的方法,包括 非等向性蝕刻法。 8. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,·其中該導體層係位於該電晶體之 該源/汲極區所對應的區域之外。 9. 如申請專利範圍第1項所述之動態隨機存取記憶體 之接觸窗口的製造方法,其中該物質層之材質爲多晶矽。 10. 如申請專利範圍第1項所述之動態隨機存取記憶 體之接觸窗口的製造方法,其中該物質層之材質爲氮化 石夕。 11. 如申請專利範圍第1項所述之動態隨機存取記憶 體之接觸窗口的製造方法,其中該間隙壁之材質爲多晶 石夕。 —--------t------tT------ii (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW086118030A TW395021B (en) | 1997-12-01 | 1997-12-01 | DRAM contacts' manufacturing methods |
US09/009,508 US6121085A (en) | 1997-12-01 | 1998-01-20 | Method of fabricating contact openings for dynamic random-access memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW086118030A TW395021B (en) | 1997-12-01 | 1997-12-01 | DRAM contacts' manufacturing methods |
Publications (1)
Publication Number | Publication Date |
---|---|
TW395021B true TW395021B (en) | 2000-06-21 |
Family
ID=21627336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086118030A TW395021B (en) | 1997-12-01 | 1997-12-01 | DRAM contacts' manufacturing methods |
Country Status (2)
Country | Link |
---|---|
US (1) | US6121085A (zh) |
TW (1) | TW395021B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6391756B1 (en) * | 1999-08-31 | 2002-05-21 | Micron Technology, Inc. | Semiconductor processing methods of forming contact openings |
US6197630B1 (en) * | 1999-08-31 | 2001-03-06 | United Microelectronics Corp. | Method of fabricating a narrow bit line structure |
KR100476690B1 (ko) * | 2003-01-17 | 2005-03-18 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
KR100505062B1 (ko) * | 2003-02-22 | 2005-07-29 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
KR100605505B1 (ko) * | 2004-06-04 | 2006-07-31 | 삼성전자주식회사 | 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5550076A (en) * | 1995-09-11 | 1996-08-27 | Vanguard International Semiconductor Corp. | Method of manufacture of coaxial capacitor for dram memory cell and cell manufactured thereby |
US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
TW293930B (en) * | 1996-02-16 | 1996-12-21 | United Microelectronics Corp | Process of capacitor element of DRAM |
US5646061A (en) * | 1996-04-22 | 1997-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Two-layer polysilicon process for forming a stacked DRAM capacitor with improved doping uniformity and a controllable shallow junction contact |
US5672534A (en) * | 1996-05-10 | 1997-09-30 | United Microelectronics Corporation | Process for fabricating capacitor cells in dynamic random access memory (DRAM) chips |
US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
-
1997
- 1997-12-01 TW TW086118030A patent/TW395021B/zh active
-
1998
- 1998-01-20 US US09/009,508 patent/US6121085A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6121085A (en) | 2000-09-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent |