TW379397B - Parallel testing method by taking average value of backside bias voltage - Google Patents

Parallel testing method by taking average value of backside bias voltage Download PDF

Info

Publication number
TW379397B
TW379397B TW86116673A TW86116673A TW379397B TW 379397 B TW379397 B TW 379397B TW 86116673 A TW86116673 A TW 86116673A TW 86116673 A TW86116673 A TW 86116673A TW 379397 B TW379397 B TW 379397B
Authority
TW
Taiwan
Prior art keywords
test
wafer
back bias
wafers
patent application
Prior art date
Application number
TW86116673A
Other languages
English (en)
Inventor
Tsong-Chi Wu
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW86116673A priority Critical patent/TW379397B/zh
Application granted granted Critical
Publication of TW379397B publication Critical patent/TW379397B/zh

Links

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

經濟部中央標準局員工消費合作社印製 217ltwf . doc/ 005 八7 B7 五、發明説明(/ ) 本發明是有關於一種平行測試(Parallel Test)方法,且 特別是有關於一種使用晶背偏壓(Back Bias Voltage,VBB)平 均値之平行測試方法。 在傳統有關P型基底之記憶體之製程中,例如是動 態隨機存取記憶體(DRAM)或是靜態隨機存取記憶(SRAM) 之晶片,如第1圖所繪示晶元平行測試之晶片剖面圖, 在晶片14上之晶元(12或16)接上Vcc及Vss後,以P型 基底10上之晶元(12或16)會自動產生一個-1.5V〜-2.5V左 右的晶背偏壓(乂_或VBB2),且每一個晶元所產生之晶背 偏壓VBB不同,對在晶元作平行測試(即一次以16個或32 個等作測試)時,晶背偏壓Vbb又會有振盪情形發生,或是 電路電荷激射(Charge Injection)原因,如第1圖所示晶元 12釋出電洞h+與電子&,不僅影響鄰近受測晶元14的正 常功能,甚至使晶元的功能故障,導致平行測試失誤,降 低其效益。所以晶元作平行測試時,在P型基底都會直接 使用一晶背偏壓Vbb(如-2V),用以提高晶元在受測時的穩 定性。 接著第2圖,其繪示爲習知之平行測試方法之流程 圖。 首先在步驟40,對所提供晶片以16個晶元爲一組進 行直流測試,其目的在檢測一靜態電流、一運作電流以及 一漏電流。 接著步驟42,對晶元進行晶背偏壓測試,用以得到 3 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) -------------1------ΐτ--------▲ (請先聞讀背面之注意事項再填寫本頁) 2171twf.doc/005 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(>) 個別的晶背偏壓値,以此判斷這些晶元中的晶背偏壓値過 大或太小,已經損壞不能使用者先記錄去除,其中一般可 測試規格的晶背偏壓大約在(-1.0V〜-3.0V)。 最後在步驟44,使用固定之晶背偏壓(如-2.0V),強 灌於晶元上,進行功能測試。 但是,在上述步驟之平行測試時,由於使用固定晶 背偏壓,對於一些本來適用之晶元,卻因爲製程參數漂移 導致晶背偏壓値(如-1.2V)與固定之晶背偏壓(如-2.0V)差 距較大,往往在進行功能測試時,無法發揮正常作用,必 須要捨去不用,即誤宰情形發生,進一步使晶片良率降 低,造成廠商成本提高。 且所使用晶背偏壓在負値越大時,會使得DRAM特性 較差,而使用固定晶背偏壓,無法依實際狀況去作修正, 以達到最佳化目的,所以得到的成果較差。 再者,對於晶背偏壓(如-2.4V)接近固定晶背偏壓(-2.0V)之晶元,在一般的測試因與固定晶背偏壓(-2.0V)差 距小,所以都可以輕易通過檢驗,但在最後的包裝測試 (Package test)時,晶背偏壓係自動產生,因自動產生之晶 背偏壓較固定偏壓之値爲負,特性變差,固可能無法通過 檢測,即產生晶元測試誤放現象產生。 因此,本發明的主要目的就是在提供一種使用晶背 偏壓平均値之平行測試,可以避免上述使用固定晶背偏 壓,產生誤宰情形發生,使得廠商成本降低。 本發明的另一目的在於晶背偏壓平均値,爲針對不 4 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) --------—裝--------訂------線 (請先閲讀背面之注意事項再填寫本頁) 2171twf . doc/005 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明()) 同批號、不同製程之晶元,作自動作最佳化修正,能夠避 免在晶背偏壓過貪,DRAM特性變差的缺點。 本發明的再一目的在於使用晶背偏壓平均値,能夠 避免誤放現象產生,對在最後的包裝測試,才產生問題的 可能性大爲降低。 根據本發明的主要目的,提出一種使用晶背偏壓平 均値之平行測試,包括下列步驟= 首先提供一 P型基底晶片,並對晶片之複數個晶元 進行直流測試,用以檢測一靜態電流、一運作電流以及一 漏電流,接著對上述晶元進行晶背偏壓測試,用以得到個 別的晶背偏壓値,將符合測試規格(電壓在-3.0伏特至-1.0 伏特間)之晶背偏壓値相加後,除以合格者之總數得一晶 背偏壓平均値,最後使用得到的晶背偏壓平均値於該些晶 元進行功能測試。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下= 圖式之簡單說明: 第1圖繪示晶元平行測試之晶片剖面圖; 第2圖繪示習知的平行測試方法之流程圖;以及 第3圖依照本發明之一較佳實施例的流程圖。 標號之簡單說明: 1〇:Ρ型基底 12:晶兀 5 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----:-----1 —----- — ίιτ-------^ (請先閲讀背面之注意事項再填寫本頁) 2171twf.doc/005 A7 B7 經濟部申央標準局貝工消費合作社印裝 五、發明説明(y) Μ:晶片 16:晶元 實施例 爲改善使用固定晶背偏壓之缺點,本發明之測試方 法,取用符合可測試規格之每一個晶背偏壓之平均値,使 用於晶元上作測試,得到較佳的使用狀況。 其中,第3圖繪示依照本發明之一較佳實施例的流程 圖。請參考第3圖,步驟50乃針對所提供晶片,以16個 晶元爲一組進行直流測試,其目的在檢測一靜態電流、一 運作電流以及一漏電流。 接著步驟52,對晶元進行晶背偏壓測試,用以得到 個別的晶背偏壓値,以此判斷這些晶元中的晶背偏壓値過 大或太小,已經損壞不能使用必須先作記錄去除,例如一 般可測試規格的晶背偏壓大約在(-1.0V〜-3.0V)。 接著在步驟54,對於上述步驟52測試之晶背偏壓値 中,符合在一般測試規格(-3.0V〜-1.0V間),取出來相加 後,除以合格者之總數得到晶背偏壓平均値,至於其他不 合者,則省略不計。 最後在步驟56,使用上述步驟54所得之晶背偏壓平 均値,強灌於晶元上,進行一功能測試。 爲使第3圖之上述步驟50至步驟56更進一步了解’ 下面以實際數據說明:首先如步驟50,進行平行測試時, 例如以16個測試元件(Device Under Test,DUT)爲一組進行 直流測試,接著如步驟52,對16個DUT作晶背偏壓測試, 6 本紙張纽適用中国國家標準(CNS)从胁(2Η)χ 297公兼) I---------—襄------1T------.線 (請先閲讀背面之注意事項再填寫本頁) 2171twf.doc/005 A7 B7 經濟部中央標準局員工消費合作杜印裝 五、發明説明(f) 得到下列分佈情況:(-〇,5V*2個,-1.2V*3個,-1.3V*5個,-1.4V*3個,-1.6V*2個,-3.2V*l個),由步驟54中,將不合 —般測試規格(-3.0V〜-1.0V間)去除,在本例子中有3個數 値過大或過小(-0.5V*2個,-3.2V*1個),其餘13個晶元則 在範圍內,將13個晶背偏壓相加得到總和,再除以具有 付合一般測試規格的晶兀總數13,得到一晶背偏壓平均 値(-1.35V),最後步驟56係利用所得之晶背偏壓平均値(-1.35V),進行功能測試。 由上述的方法,可更接近真實狀況,如使用習知的 固定晶背偏壓(-2.0V),對如(-1.2V)和(-1.3V)的晶元,本來 可使用’卻因與晶背偏壓(-2.0V)差距過大,在功能測試 時’容易產生不適用的情況,即誤宰情形發生。 而使用晶背偏壓平均値(-1.35V),對如測試之晶背偏 壓爲(-2.4V),因爲差距過大,在功能測試時,會產生不適 用的情況,而自動將它排除,若使用固定晶背偏壓爲(-2.0V),因差距較小,在一般測試都可以使用,但在最後 的包裝測試時,卻產生無法使用的情形,即誤放現象發 生。 因此,本發明的特徵之一在使用晶背偏壓平均値之 平行測試時,可以避免習知使用固定晶背偏壓,產生誤宰 情形發生,而使良率降低,廠商成本提高的損失。 本發明的另一特徵在於使用的晶背偏壓平均値,爲 針對不同批號、不同製程之晶元,自動作最佳化修正,能 夠避免在晶背偏壓過負時,DRAM特性變差的缺點。 7 (請先閲讀背面之注意事項再填寫本頁) -裝·
、1T --線 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 2171twf.doc/005 Δ7 Αϋ 如?__B7_ 五、發明説明u ) 本發明的再一特徵在於使用晶背偏壓平均値,能夠 避免誤放現象產生,對最後測試才發生問題情形降低。 雖然本發明已以一較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明之 精神和範圍內,當可作各種之更動與潤飾,因此本發明之 保護範圍當視後附之申請專利範圍所界定者爲準。 ----:-------裝--------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 8 本紙張尺度通用中國國家標準(CNS > A4規格(210X297公釐)

Claims (1)

  1. 經濟部中央標準局貝工消费合作社印装 六、申請專利範圍 1.一種取晶背偏壓平均値之平行測試方法,其中該取 晶背偏壓平均値之平行測試方法包括下列步驟: 提供一晶片; 對該晶片之複數個晶元進行一直流測試; 對該晶片之該些晶元進行一晶背偏壓測試,用以得 到複數個晶背偏壓値; 由該些晶背偏壓値中,符合一測試規格之部份得到 一晶背偏壓平均値;以及 使用該晶背偏壓平均値於該些晶元進行一功能測 試。 2. 如申請專利範圍第1項所述之測試方法,其中該晶 片具有一 P型基底。 3. 如申請專利範圍第1項所述之測試方法,其中該直 流測試,用以檢測一靜態電流、一運作電流以及一漏電 流。 4. 如申請專利範圍第1項所述之測試方法,其中該測 試規格係設定爲電壓在-3.0伏特至-1.0伏特間。 5. 如申請專利範圍第1項所述之測試方法,其中該晶 背偏壓平均値,係隨不同之該些晶元改變。 6. 如申請專利範圍第1項所述之測試方法,其中該功 能測試係使用於符合該測試規格之該些晶元。 7. —種取晶背偏壓平均値之平行測試方法,其中該取 晶背偏壓平均値之平行測試方法包括下列步驟: 提供一晶片; 9 本紙張尺度適用中國國家橾率(CNS ) A4規格(210X297公釐) 1.'---.-----1¾-------1T------^ (請先閲讀背面之注意事項再填寫本頁) /2, J WL .t j^f.doc/005 l· KI.t A8 B8 C8 D8 六、申請專利範圍 對該晶片之該些晶元進行一晶背偏壓測試,用以得 到複數個晶背偏壓値; 由該些晶背偏壓値中,符合一測試規格之部份得到 一晶背偏壓平均値;以及 使用該晶背偏壓平均値於該些晶元進行一功能測 試。 8. 如申請專利範圍第7項所述之測試方法,其中該晶 片具有一 P型基底。 9. 如申請專利範圍第7項所述之測試方法,其中該測 試規格係設定爲電壓在-3.0伏特至-1.0伏特間。 10. 如申請專利範圍第7項所述之測試方法,其中該晶 背偏壓平均値,係隨不同之晶元改變。 11. 如申請專利範圍第7項所述之測試方法,其中該功 能測試係使用於符合該測試規格之晶元。 ij-------—裝------一訂 (請先閱讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
TW86116673A 1997-11-08 1997-11-08 Parallel testing method by taking average value of backside bias voltage TW379397B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW86116673A TW379397B (en) 1997-11-08 1997-11-08 Parallel testing method by taking average value of backside bias voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW86116673A TW379397B (en) 1997-11-08 1997-11-08 Parallel testing method by taking average value of backside bias voltage

Publications (1)

Publication Number Publication Date
TW379397B true TW379397B (en) 2000-01-11

Family

ID=21627213

Family Applications (1)

Application Number Title Priority Date Filing Date
TW86116673A TW379397B (en) 1997-11-08 1997-11-08 Parallel testing method by taking average value of backside bias voltage

Country Status (1)

Country Link
TW (1) TW379397B (zh)

Similar Documents

Publication Publication Date Title
US5617038A (en) Method and system for screening reliability of semiconductor circuits
TW405123B (en) Composite mode substrate voltage generation circuit for dynamic random access memory
US6603328B2 (en) Semiconductor integrated circuit
TW299399B (zh)
TW322529B (en) Multiple on-chip iddq monitors
KR100902054B1 (ko) 반도체 메모리 장치의 기준 전압 공급 회로 및 방법
Kruseman et al. Transient current testing of 0.25/spl mu/m CMOS devices
US5742177A (en) Method for testing a semiconductor device by measuring quiescent currents (IDDQ) at two different temperatures
US6031382A (en) Functional tester for integrated circuits
JPS60103587A (ja) 半導体記憶装置のメモリセルキヤパシタ電圧印加回路
TW379397B (en) Parallel testing method by taking average value of backside bias voltage
JP2000174081A (ja) 半導体チップのバーンイン試験方法、バーンイン試験装置及びバーンイン試験方法に使用する半導体チップ
US11828798B2 (en) Test apparatus
TW473717B (en) Retention time measurement circuit of dynamic random access memory
JPS62141699A (ja) 半導体メモリ装置の検査方法
TW493083B (en) Testing method for buried strap and deep trench leakage current
JP3206502B2 (ja) 半導体集積回路のテスト方法
US6388460B1 (en) Alternate timing wafer burn-in method
JP2673092B2 (ja) 集積回路素子のテスト方法
JP2919147B2 (ja) 半導体集積回路の試験方法
JPH05144296A (ja) 半導体記憶装置の検査方法
US7634746B1 (en) Process corner estimation circuit with temperature compensation
US5990699A (en) Method for detecting opens through time variant current measurement
KR102881474B1 (ko) 고속 인터페이스의 테스트가 가능한 반도체 테스트 장치
US12241926B2 (en) Test apparatus

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees