TW323397B - Multi-level read only memory structure and manufacturing method thereof - Google Patents
Multi-level read only memory structure and manufacturing method thereof Download PDFInfo
- Publication number
- TW323397B TW323397B TW085112050A TW85112050A TW323397B TW 323397 B TW323397 B TW 323397B TW 085112050 A TW085112050 A TW 085112050A TW 85112050 A TW85112050 A TW 85112050A TW 323397 B TW323397 B TW 323397B
- Authority
- TW
- Taiwan
- Prior art keywords
- source
- drain
- memory unit
- type memory
- channel
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 33
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 14
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000002500 ions Chemical class 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 238000011161 development Methods 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 238000000427 thin-film deposition Methods 0.000 claims description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract 3
- 239000012535 impurity Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
A7 0630TWF.DOC/CHOU/001 B7 五、發明説明（I ) 本發明是有關於一種多階式唯讀記憶體結構及其製 造方法，且特別是有關於一種利用具不同起始電壓及不同 阻値之記憶單元，來產生多階邏輯的多階式唯讀記憶體結 構及其製造方法。 唯讀記憶體已廣泛應用於迷你電腦，微處理器系統等 一類的數位設備中，其可用來儲存一些系統資料，例如 BIOS等常駐程式。由於唯讀記憶體（簡稱ROM)的製程非 常複雜，而且需要很多耗費時間的步驟及材料的處理，因 此，客戶通常是先將程式資料交給記憶體製造工廠，再由 工廠將其編碼在ROM中以製成成品。 大部分的ROM元件除了在程式化階段所存入的資料 不同之外，其餘的結構均相同，因此，唯讀記憶體可先製 作到程式化之前的步驟，並將此未程式化的半成品庫存起 來，待客戶送來特定程式的訂單之後，即可迅速製作光罩 以進行程式化，再出貨給客戶，故上述的後程式化光罩式 唯讀記憶體已成爲業界慣用的方法。 一般常用的唯讀記憶體係利用通道電晶體當作記憶 單元（memory cell)，並於程式化階段，選擇性地植入雜質 到指定通道區，以藉改變起始電壓（threshold voltage)而達 到控制記憶單元導通（ON)或關閉（OFF)的目的。如第1圖 所示，其顯示唯讀記憶體的記憶單元100，101，102在 積體電路佈局的上視示意圖，其中，複晶矽字元線WL(Word Line)跨過位元線BL，記憶單元如100的通道10則形成於 字元線WL所覆蓋的下方，及位元線BL之間的區域。而 唯讀記憶體即以通道10的離子植入與否，來儲存二階式位 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背如之注意事項再填寫本頁) 裝·
、1T 經濟部中央標準局員工消費合作社印製 .DOC/CHOU/OOl A7 .DOC/CHOU/OOl A7 經濟部中央標準局員工消費合作社印袋 B7 五、發明説明（>) 元數據，Μ 。 至於目前之多階式唯讀記億體，則是利用雙重編碼植 入（Double Code Implant)方法來使不同之記憶單元產生不 同之起始電壓，而具有多階之邏輯狀態，如第2圖所示， 經由對指定通道區之離子植入使不同記憶單元分別產生 起始電壓VT，VT1，VT2。 上述習知的唯讀記憶體，其僅使用植入雜質到指定通 道區，以藉改變起始電壓（threshold voltage)來控制記憶單 元之邏輯狀態，其中，採用二階製程者記憶容量受限，故 在製程縮小化不易之下，唯有採用多階式製程來提高記憶 容量。 有鑑於此，本發明之主要目的即在於，提供一種多階 式唯讀記憶體結構及其製造方法，其利用具不同起始電壓 及不同阻値之記憶單元，來產生多階邏輯以充分利用晶片 空間，並在不縮小元件尺寸的條件下提高密度，而於單位 面積內製造更多的記憶單元。 而本發明之一種多階式唯讀記憶體的製造方法，包 括： (a) 形成複數個具接觸窗之源/汲極、位於該源/汲極間之 通道、及該通道上方之閘極的金氧半導體結構，其以 該源/汲極爲位元線，且以該閘極爲字元線； (b) 於上述各金氧半導體結構表面分別形成一藉該接觸窗 連接該源/汲極之電阻； (c) 將上述金氧半導體結構分成第一類記憶單元、第二類 記憶單元、第三類記憶單元、及第四類記憶單元； 4 --------it-------ΐτ------„ (請先閱讀"&-·之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Α7 323397
Ο β 3 OTWF Β7 五、發明説明（多） (d) 進行第一次編碼程序，其選擇該第三類記憶單元、第 四類記憶單元來切斷其連接上述源/汲極之電阻，以形 成斷路；及 (e) 進行第二次編碼程序，其選擇該第二類記憶單元、第 三類記憶單元來進行離子植入以調整該第二類記憶單 元、第三類記憶單元通道之起始電壓，完成多階式唯 讀記憶體的製造。 而本發明之一種多階式唯讀記憶體結構，由複數個金 氧半導體結構構成，其包括： 複數個源/汲極，用以作爲位元線； 位於該源/汲極間之通道，其分別具有一起始電壓； 位於該通道上方之閘極，用以作爲字元線；及 複數個電阻，分別與上述源/汲極並聯。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖係顯示唯讀記憶體的記憶單元在積體電路佈局 的上視示意圖； 第2圖係顯示不同記憶單元經由對指定通道區之離子 植入使分別產生之起始電壓VT，VTI，VT2對汲極電流之 曲線圖， 第3A圖至第3G圖係顯示本發明之較佳實施例中製作 記憶單元的流程； 第4A圖至第4E圖係顯示本發明之較佳實施例中，以 5 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0'乂297公釐） (請先閱讀背δ-之注意事項再填寫本頁) 裝_ 、?τ 經濟部中央標隼局員工消費合作社印製 0630TWF.DOC/CHOU/001 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（4·) 兩次編碼程序形成具不同電阻及起始電壓之記憶單元的 流程； 第5A圖至第5D圖係顯示對應前述第4E圖之記憶單元 的電路圖；及 第6圖係顯示對應前述第5A圖至第5D圖之電路的起 始電壓VT1，VT2，VT3對汲極電流之曲線圖。 實施例 請參閱第3A圖至第3G圖，其爲製作用於記憶單元之 金氧半導體（MOS)結構的流程。如第3A圖，首先在一基底 上，如一矽基底30上定義主動區（active area)，並以局 部氧化法（LOCOS)進行隔離製程，形成場氧化層31a、 31b ，同時適度植入離子以調整起始電壓（Threshold
Voltage Adjustment)VT，隨後於砂基底30表面形成一閘 極氧化層31 c。 接著如第3B、3C圖，其爲製作金氧半導體（M0S)結構 的部份。例如首先沈積一導體層，如複晶矽層40，其次以 微影製程（lithography)定義閘極圖案，經蝕刻程序形成 閘極結構41及其下方之通道34，如第3C圖，此時再施以 離子佈値程序，如以閘極結構41爲罩幕，將雜質植入該基 底以形成源/汲極32a、32b，如此可與該源/汲極間之通 道34、及該通道上方之閘極41構成金氧半導體（M0S)結 構，另在本實施例之應用中，係以該源/汲極爲位元線， 且以該閘極爲字元線。 如第3 D、3 E圖，爲開設接觸窗的部份。首先覆蓋一 絕緣層於該M0S結構上，如以CVD法沈積硼磷矽玻璃 6 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 一 裝— (請先閱讀^-啦之^-^^項再填寫本頁) •?τ 0630TWF. DOC/CHOU/OOl 0630TWF. DOC/CHOU/OOl 經濟部中央標隼局員工消費合作社印製 B7 五、發明説明（j：) (BPSG)，形成一介電層50，經平坦化後以微影製程定義接 觸窗圖案，經蝕刻該介電層50以在該源/汲極處形成接觸 窗 51a ， 51b 。 其次如第3F、3G圖，其爲製作連接該源/汲極之電阻 部份。如首先以薄膜沈積（TFT Active Layer Deposition) 或複晶矽層沈積形成一電阻層60，經離子摻雜以調整阻 値，接著定義該電阻層之形狀，以作爲連接該源/汲極之 電阻，其阻値爲R1，而此時通道之起始電壓爲Vn。 請參閱第4A圖至第4E圖，其爲以兩次編碼程序形成 具不同電阻及起始電壓之記憶單元的流程。如第4A圖，在 本實施例之多階式唯讀記憶體中，係將上述複數個M0S結 構依設計需要分成第一類記憶單元110、第二類記憶單元 120、第三類記憶單元130、及第四類記憶單元140。 接著進行第一次編碼程序，其選擇該第三類記憶單元 130、第四類記憶單元140來切斷其連接上述源/汲極之電 阻，以形成斷路。如第4B、4C圖所示，其以光阻70塗佈 上述各類記憶單元，經曝光顯影步驟移轉欲形成斷路區域 之圖案，露出該第三類記憶單元130、第四類記憶單元140 之通道34上方的電阻層60a、60b，並利用蝕刻程序去除 該位於通道34上方之電阻層60a、60b，以形成斷路，此 時第一類記憶單元110、第二類記憶單元120之電阻阻値 仍爲R1，通道之起始電壓爲VT1 ;第三類記憶單元Π0、 及第四類記憶單元140爲斷路，通道之起始電壓爲VT1。 其次，進行第二次編碼程序，其選擇該第二類記憶單 元120、第三類記憶單元130來進行離子植入以調整該第 7 本紙張尺度適^中國國家標i (CNS ) Α4规淑（210X297公釐） 一~~~ (請先閲讀赏赴之^-^事項再填寫本頁) 裝·
、1T 0630TWF.DOC/CHOU/OOl A7 B7 五、發明説明（4 ) 二類記憶單元120、第三類記憶單元Π0通道之起始電壓， 以完成多階式唯讀記憶體的製造。如第4D、4E圖所示， 其以光阻80塗佈上述各類記憶單元，經曝光顯影步驟移轉 欲調整電阻及通道起始電壓區域之圖案，露出該第二類記 憶單元120、第三類記憶單元130，接著以摻雜程序植入 離子以調整通道起始電壓，其中，第一類記憶單元110、 第四類記憶單元140因以光阻80爲罩幕，故該第一類記憶 單元110、第四類記憶單元140之電阻阻値及通道起始電 壓分別爲（R1,VT,)、（气Vn);第二類記憶單元120、第三 類記憶單元130則因受植入離子之影響而調整通道之起始 電壓，其中第二類記憶單元120之通道起始電壓因藉著電 阻層60之屏蔽而爲VT2，第三類記憶單元130因係斷路， 故通道之起始電壓爲Vn，故該第二類記憶單元120、第三 類記憶單元130之電阻阻値及通道起始電壓分別爲 (Rl，V?〇、。如第5A〜5D圖所示，係顯示對應前述 第4Ε圖之記憶單元的電路圖。 由於上述各記憶單元分別具有不同之電阻及通道起 始電壓，因此可產生多階邏輯狀態，如第6圖所示，其顯 示對應前述第5Α圖至第5D圖之電路的閘極電壓V34對汲 極電流Id之曲線圖。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 請 先 閱 讀 背- 填 ί裝 頁 訂 經濟部中央標隼局員工消費合作社印裝
Claims (1)
- .DOC/CHOU/OO 1 A8 B8 C8 D8 六、申請專利範圍 1. 一種多階式唯讀記憶體的製造方法，包括： (a) 提供一基底； (b) 在該基底上形成複數個具源/汲極、該源/汲極間之通 道、及該通道上方之閘極的金氧半導體（MOS)結構，其 以該源/汲極爲位元線，且以該閘極爲字元線； (c) 覆蓋一絕緣層於該M0S結構上； (d) 蝕刻該絕緣層以在該源/汲極處形成接觸窗； (e) 形成一電阻層於該絕緣層及接觸窗上； (f) 定義該電阻層之形狀以作爲連接該源/汲極之電阻； (g) 將上述複數M0S結構分成第一類記憶單元、第二類記憶 單元、第三類記憶單元、及第四類記憶單元； (h) 進行第一次編碼程序，其選擇該第三類記憶單元、第 四類記憶單元來切斷其連接上述源/汲極間之電阻，以 形成斷路；及 (U進行第二次編碼程序，其選擇該第二類記憶單元、第 三類記憶單元來進行離子植入以調整該第二類記憶單 元、第三類記憶單元通道之起始電壓，完成多階式唯 讀記憶體的製造。 2. 如申請專利範圍第1項所述之方法，其中，步驟（c) 爲以CVD法沈積硼磷矽玻璃（BPSG)，以形成一介電層。 3. 如申請專利範圍第1項所述之方法，其中，步驟（e) 係以薄膜沈積形成一電阻層於該絕緣層及接觸窗上。 4. 如申請專利範圍第1項所述之方法，其中，步驟（e) 係以複晶矽層沈積形成一電阻層於該絕緣層及接觸窗 上。 ----------^ -裝------訂------^ ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印聚 0630TWF.DOC/CHOU/001 C8 D8 六、申請專利把圍 5. 如申請專利範圍第1項所述之方法，其中，步驟（h) 係以一光阻塗佈上述各類記憶單元，經曝光顯影步驟移轉 欲形成斷路區域之圖案，以露出該第三類記憶單元、第四 類記億單元之通道上方的電阻層，並利用蝕刻程序去除該 位於通道上方之電阻層，以形成斷路。 6. 如申請專利範圍第1項所述之方法，其中，步驟U) 係以一光阻塗佈上述各類記憶單元，經曝光顯影步驟移轉 欲調整電阻及通道起始電壓區域之圖案，以露出該第二類 記憶單元、第三類記憶單元，接著以摻雜程序植入離子以 調整通道起始電壓。 7. —種多階式唯讀記憶體的製造方法，包括： (a) 形成複數個具接觸窗之源/汲極、位於該源/汲極間之 通道、及該通道上方之閘極的金氧半導體結構，其以 該源/汲極爲位元線，且以該閘極爲字元線； (b) 於上述各金氧半導體結構表面以絕緣方式分別形成一 藉該接觸窗連接該源/汲極之電阻； (c) 將上述金氧半導體結構分成第一類記憶單元、第二類 記憶單元、第三類記憶單元、及第四類記億單元； (d) 進行第一次編碼程序，其選擇該第三類記憶單元、第 四類記憶單元來切斷其連接上述源/汲極間之電阻，以 形成斷路；及 (e) 進行第二次編碼程序，其選擇該第二類記憶單元、第 三類記憶單元來進行離子植入以調整該第二類記憶單 元、第三類記憶單元通道之起始電壓，完成多階式唯 讀記憶體的製造。 上 —裝 I I 11 訂—— (^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS > A4規格（210X297公釐〉 ABCD 0630TWF.DOC/CHOU/001 六、申請專利範圍 8. —種多階式唯讀記憶體結構，由複數個金氧半導體 結構構成，其包括： 複數個源/汲極，用以作爲位元線； 位於該源/汲極間之通道，分別具有不同之起始電壓； 位於該通道上方之閘極，用以作爲字元線；及 複數個電阻，分別與上述源/汲極並聯。 9. 如申請專利範圍第8項所述之結構，其中，該電阻層 由一導電材料構成。 1 〇 .如申請專利範圍第8項所述之結構，其中，該電阻 層，分別具有不同之阻値。 11. 如申請專利範圍第8項所述之結構，其中，該電阻 層更包括一斷路電阻。 12. —種多階式唯讀記憶體結構，由複數個金氧半導體 結構構成，其包括： 複數個源/汲極，甩以作爲位元線； 位於該源/汲極間之通道，其具有一起始電壓； 位於該通道上方之閘極，用以作爲字元線；及 複數個具不同阻値之電阻，分別與上述源/汲極並聯。 --------{-裝------訂-----4 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW085112050A TW323397B (en) | 1996-10-02 | 1996-10-02 | Multi-level read only memory structure and manufacturing method thereof |
| US08/768,888 US5804484A (en) | 1996-10-02 | 1996-12-17 | Method of fabricating multi-stage read-only memory semiconductor structural configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW085112050A TW323397B (en) | 1996-10-02 | 1996-10-02 | Multi-level read only memory structure and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW323397B true TW323397B (en) | 1997-12-21 |
Family
ID=21625468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW085112050A TW323397B (en) | 1996-10-02 | 1996-10-02 | Multi-level read only memory structure and manufacturing method thereof |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5804484A (zh) |
| TW (1) | TW323397B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7455983B2 (en) * | 2000-01-11 | 2008-11-25 | Geron Corporation | Medium for growing human embryonic stem cells |
| DE10214529B4 (de) * | 2002-04-02 | 2006-07-27 | Infineon Technologies Ag | ROM-Speicheranordnung |
| CN1697187B (zh) * | 2003-12-19 | 2011-05-04 | 株式会社半导体能源研究所 | 半导体集成电路、半导体器件和半导体集成电路的制造方法 |
| US7566010B2 (en) * | 2003-12-26 | 2009-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Securities, chip mounting product, and manufacturing method thereof |
| KR100738070B1 (ko) * | 2004-11-06 | 2007-07-12 | 삼성전자주식회사 | 한 개의 저항체와 한 개의 트랜지스터를 지닌 비휘발성메모리 소자 |
| US20070046421A1 (en) * | 2005-09-01 | 2007-03-01 | International Business Machines Corporation | Structure and method for forming thin film resistor with topography controlled resistance density |
| US7670921B2 (en) * | 2006-12-28 | 2010-03-02 | International Business Machines Corporation | Structure and method for self aligned vertical plate capacitor |
| US7684244B2 (en) * | 2007-05-16 | 2010-03-23 | Atmel Corporation | High density non-volatile memory array |
| US8134870B2 (en) * | 2009-06-16 | 2012-03-13 | Atmel Corporation | High-density non-volatile read-only memory arrays and related methods |
| KR102611899B1 (ko) * | 2019-09-02 | 2023-12-08 | 에스케이하이닉스 주식회사 | 선택소자가 내장된 불휘발성 메모리 셀 및 메모리 셀 어레이 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4104784A (en) * | 1976-06-21 | 1978-08-08 | National Semiconductor Corporation | Manufacturing a low voltage n-channel MOSFET device |
| US4315781A (en) * | 1980-04-23 | 1982-02-16 | Hughes Aircraft Company | Method of controlling MOSFET threshold voltage with self-aligned channel stop |
| GB2102623B (en) * | 1981-06-30 | 1985-04-11 | Tokyo Shibaura Electric Co | Method of manufacturing a semiconductors memory device |
| US5275959A (en) * | 1986-06-25 | 1994-01-04 | Hitachi, Ltd. | Process for producing ROM |
-
1996
- 1996-10-02 TW TW085112050A patent/TW323397B/zh active
- 1996-12-17 US US08/768,888 patent/US5804484A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5804484A (en) | 1998-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW323397B (en) | Multi-level read only memory structure and manufacturing method thereof | |
| US4268950A (en) | Post-metal ion implant programmable MOS read only memory | |
| CN107424918B (zh) | 以功函数材料层凹陷形成自对准接触结构的方法 | |
| TW558825B (en) | Method for making an anti-fuse | |
| US20040214387A1 (en) | Methods for fabricating three dimensional integrated circuits | |
| CN101558494A (zh) | 用于集成电路的受应力作用的层间电介质 | |
| TW297159B (zh) | ||
| TW302544B (zh) | ||
| US4230504A (en) | Method of making implant programmable N-channel ROM | |
| TW442894B (en) | Semiconductor integrated circuit capacitor and method of fabricating same | |
| US4294001A (en) | Method of making implant programmable metal gate MOS read only memory | |
| US4342100A (en) | Implant programmable metal gate MOS read only memory | |
| US5989946A (en) | Method of forming SRAM cells and pairs of field effect transistors | |
| US5994734A (en) | Modified gate structure for non-volatile memory and its method of fabricating the same | |
| EP0028654A1 (en) | Semiconductive memory device and fabricating method therefor | |
| TW313706B (en) | Read only memory structure and manufacturing method thereof | |
| TW312851B (en) | Manufacturing method of read only memory by silicon on insulator process | |
| TW304281B (en) | Manufacturing method of memory global planarization | |
| JPH10223779A (ja) | 異なるゲートキャパシタンスを有する絶縁ゲート電界効果トランジスタを備えた集積回路及びその形成方法 | |
| CN120035126B (zh) | 存储器及其制造方法、电子设备 | |
| US4208726A (en) | Programming of semiconductor read only memory | |
| JPS61127159A (ja) | スタテイツク形記憶素子 | |
| US4390971A (en) | Post-metal programmable MOS read only memory | |
| US5171701A (en) | Method of manufacturing master-slice semiconductor integrated circuits | |
| US7759182B2 (en) | Dummy active area implementation |