TW322628B

TW322628B - Manufacturing method of multi-conducting layers in integrated circuit for eliminating plasma damage

Info

Publication number: TW322628B
Application number: TW85113350A
Authority: TW
Inventors: Jiann-Huei Lii
Original assignee: Taiwan Semiconductor Mfg
Priority date: 1996-11-02
Filing date: 1996-11-02
Publication date: 1997-12-11

Description

經濟部中央樣準局貝工消费合作杜印裝 322628 A7 A 7 B7 五、發明説明（/> 發明技術領域：本發明是關於一種積體電路(Integrated Circuits ; 1C)之導電眉的製造方法，特別是指能消除導電層在蝕刻過程中電荷會對閘氧化眉造成傷害之製造方法(Method)。發明背景：在現今高度積集密度之稂體電路製造過程中，電漿(plasma)放電是一個非常重要的製程技術。在電漿的環境之中，電荷常常會堆積在閘氧化眉之中，造成氧化層品質變差，進而影響到積篇電路導電眉的良率(yield)及可靠性(reliability)。例如，由范先生等人(Fang et al.)所述之論文 “ A New Model for Thin Oxide Degradation from Wafer Charging in Plasma Etching”，EEDM-92，PP.61 _64，就提出一個電漿蝕刻過程中，對氧化眉造成電荷傷害的模型。請參閱圖一 (A)，爲複晶矽於電漿蝕刻起始階段，電漿離子在蝕刻未被光阻膜 (3)覆蓋的複晶矽(5)後，多餘的電荷可由此時仍爲低電阻的複晶矽通路中流走，但是隨著蝕刻過程的進展，複晶矽(5)的厚度越來越小，故會造成其電阻値越來越大，因此於接近蝕刻終點(end point) 時，複晶矽通路的電阻値則會變得極大，此時該電漿離子電荷，只能穿過氧化眉(7)進入矽基板(1)內，通過氧化眉的大電流則會對氧化層造成電荷傷害(charge damage)，如圖一(B)所示，因該電荷可在複晶矽導電餍或是任何與閘氧化眉有電性接觸的金屬導電眉中產生而堆積在閘氧眉中，而中間導電金屬線其類似於天線(antenna)的形狀，更會增強此充電效應，以捕捉更多的電荷於閘氧化層內而造成莫大之傷害。如此如何能有效地解決此一電漿蝕刻中的電荷傷害問題，就成爲半導體工業的一個重要的課題了。本發明係利用在複晶矽導線與砂基板之間打開一個埋窗(buried (請先閲讀背面之注$項再填寫本頁) 訂' 本紙張尺度適用中國國家榡準（CNS ) Λ4規格（210X297公釐）經濟部中央標準局貝工消費合作杜印装 322628 A7 B7 五、發明説明（3 ) contact)的作法，有效地將各導通眉在電漿蝕刻中所產生的電荷導通並收集在矽基板內該砂基板之體積相對於各導通眉而言係十分巨大，故能有效地儲存蝕刻過程中多餘的電荷而解決上述之電荷破壤閘氧化眉的問題了。發明的簡要說明：本發明之主要目的是提供一種能有效地消除在電漿蝕刻製程中，堆積在閘氧化層的電荷對積體電路導電眉(conducting layers)所造成傷害之製造方法(method)，首先，以標準製程在半導體矽基板 (silicon substrate)上，形成隔離金氧半場效電晶體(MOSFET)所需要的場氧化眉(field oxide)。接著，再形成金氧半場效電晶體，所述金氧半場效電晶體係包含閘氧化眉(gate oxide)，閘極(gate electrode) 與源極/汲極(source/drain)。接著，沈積第一複晶矽導電層於閘氧化眉之上，再利用微影以及蝕刻技術，於所述第一複晶败與閘氧化層中，打開一個埋窗的位置。如果未來的第二複晶矽膜與矽基板內具有相同型的雜質（如 n+n、p+p)，則第二複晶矽膜與矽基板之間爲歐姆接觸(ohmic contact)，埋窗內則不需另外攙入雜質。而另_方面，如果第二複晶矽膜與矽基板之間是pn接面的話（如pn、up) *則埋窗必須植入雜質，而形成一個基納二級體(Zener diode)，使得堆積電荷能順利地進入砂基板內。然後，沈積第二複晶矽膜，填入所述埋窗和所述第一複晶砂膜之上。再於所述第二複晶矽膜之上，沈積一層第一介電層，該介電層通常是硼磷攙雜二氧化矽(BPTEOS)。接著再依續沈積形成第一金屬屑，第一介眉孔、第二金屬層等眉次，然該沈積係爲一般積體電路中多重金屬配線連接的方法。如有需要亦可於第二金屬眉之上，更加上第二介眉孔和第三金屬眉等。越多導電眉與 (請先閲讀背面之注意事項再填寫本頁) —裝· 訂本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐）經濟部中央梂準局貝工消費合作社印装 A7 __. _B7__ 五、發明説明（$ ) 矽基板導通就越能達到本發明之電漿蝕刻製程中能有效消除堆積電荷對閘氧化層電荷傷害的功用。本發明之次一目的係利用矽基板爲一電荷收集室(charge reservior)，在導電的複晶砂層與砂基板間，打開一個埋窗(buried contact)，而消明電襲触刻中的天線效應(antenna effect)，以減少堆積電荷對閘氧化眉的傷害(damege)。圖式簡要說明：圖一A及一B爲習知技藝複晶矽電漿蝕刻過程中，堆積電荷之分佈狀態。圖二至圖七爲本發明實施例之製程剖面圖(process cross sectional view) ° 發明的詳細說明：首先，請參閱圖二，在P型半導體败基板(10)上，形成隔離電性活動區(Active Region)的場氧化眉(ll)(field oxide)，所述場氧化層(11)之厚度介於3000到6000埃之間。然後再利用熱氧化法形成一層薄的閘氧化眉(12)(gate oxide)，如圇二所示，所述閘氧化眉(12) 之厚度介於50到200埃之間。接著，沈稍第一複晶矽膜(16)於所述閘氧化層(12)之上。所述第一複晶矽膜(16)，通常是利用同步攙雜碟(in-situ phosphorus doped)之低壓化學氣相沈積法(LPCVD)所形成，其反應氣體是15%PH3 + 85%SiH4與5%PH3 + 95%N2的混合氣體，反應溫度約爲550°C，其厚度介於500到1000埃之間。接著，請參閱圖三，爲在砂基板內形成埋窗(buried contact)的步驟。首先，塗佈一眉光阻削(Π)於所述第一複晶矽膜(16)之上，再利用微影及電漿蝕刻技術，在所述之閘氧化眉(12)以及第一複晶矽膜(16)中，打開一個埋窗(14)的位置。所述電漿蝕刻技術，可以 (請先閲讀背面之注$項再填寫本頁) .裝· 訂本紙張尺度適用中國國家標準（CNS > A4規格（210X297公嫠） A7 B7 五、發明説明（+ )· 利用磁場增強式^5性離子電漿蝕刻技術(MERIE)、電子迴旋共振電漿蝕刻技術(ECR)或是傳統的活性離子式電漿蝕刻技術(RIE)，另在次微米積器電路領域中，通常是利用磁場增強式活性離子電漿蝕刻技術(MERIE)來達成，其反應氣體爲Cl2、SF6、HBr、CF4、CHF3、〇2和Ar的混合氣雜。然後，利用離子植入法(ion implantation)將N 型雜質植入所述埋宙(14)內，所述N型雜質通常爲碟雜子(ρ4，其植入劑量爲1〇15到5 X1016碟離子/平方公分之間，其植入能置爲50 到150 keV之間，此形成埋窗之步驟係爲本發明之重點所在。現請參閱圖四，沈積第二複晶矽(18)膜於所述第一複晶矽膜 (16)及埋窗(14)之上。所述第二複晶矽膜(18)，亦可爲金屬矽化物 (polycide) »其厚度約爲1000到2000埃之間°接著.利用微影及電漿蝕刻技術，將所述第二複晶矽膜(18)，製定出導電層所需的圖案。所述電漿蝕刻技術，通常是利用磁場增強式活性離子電漿触刻技術(MERIE)來達成，其反應氣髓爲Cl2、SF6和HBr的混合氣體。接著，請參閱圈五，係沈積第一介電眉(20)於所述第二複晶矽膜(18)及場氧化雇(11)之上，再利用微影及蝕刻的技術，打開一個接觸窗(21)(C<mtaCt)，接著，沈積第一金屬膜(22)覆蓋於第一介電眉 (20)與接觸窗(21)之上，最後，利用微影及蝕刻的技術，定義出第一金屬(22)連線的圖案，其中該接觸窗(21)係作爲第二複晶矽膜 (18)、源極/汲極(source/drain)和第一金屬膜(22)之電性接觸，如圔五所示。所述第一介電層(20)，通常是利用大氣壓化學氣相沈積法 (APCVD)形之硼磷攙雜二氧化矽(BPTE0S)，其反應壓力約爲1 torr，反應溫度約爲400°C，反應氣體是Si(C2H5〇)4、TMB和N2之混合氣體，其厚度介於3000到8000埃之間，並利用熱整流(Thermal Flo>v)或回蝕刻(Etch Back)或化學機械式琢磨技術(Chemical- —^1 ^^1 ϋ ml In ϋ— nl· —^ϋ n (請先聞讀背面之注$項再填寫本頁) 訂線經濟部中央梯準局貝工消費合作社印掣本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨OX 297公釐） 322628 經濟部中央梯準局負工消費合作社印装 A7 B7 五、發明説明（f).

Mechanical Polishing ; CMP)以平坦所述第一介電眉(20) »而所述第一介電眉(20)的蝕刻，係利用磁場增強式活性離子電漿蝕刻技術 (MERIE)，其反應氣體通常是CF4、CHF3、〇2和Ar。所述第一金屬膜(22)，通常是利用濺射技術(sputtering)形成的鈦(Ti)/氮化鈦(TiN) /鋁矽銅(AlSiCu)或是鈦/鋁矽銅或是鈦(Ti)/鎢化鈦(TiW)/鋁矽銅(AlSiCu)的多重合金(Multilayer Alloy)結構，其厚度係介於4000 到8000埃之間。而所述第一金屬膜(22)的蝕刻，係利用電漿蝕刻技術在金屬蝕刻反應室(Metal Etching Chamber)中進行，其反應條件爲：射頻功率2300 Watts，反應室壓力25 mTorr，反應氣體爲Cl2、 BCI3和CF4之混合氣體。請參閱圖六，係沈積第二介電眉(24)於所述第一介電眉(20)及第一金屬膜(22)之上，再利用微影及蝕刻的技術，打開一個第一介層孔(25)(via 1)，接著，沈積第二金屬膜(26)覆蓋於第二介電眉與第一介眉孔(25)之上，最後，利用徽影及蝕刻的技術，定義出第二金屬膜(26)連線的圈案，其中所述第一介眉孔(25)係作爲第一金屬膜 (22)與第二金屬膜(26)之電性接觸，如圖六所示。所述第二介電雇 (24)，通常是利用化學氣相沈積法(LPCVD)所形成之二氧化矽(Si〇2) 或是旋塗式玻璃(Spin-On Glass ; S0G)，其厚度介於3000到8000埃之間，再利用回蝕刻(Eteh Back)或化學機械式琢磨技術(CMP)以平坦所述第二介電眉(20)。而所述第二金屬膜(26)，其結構通常與第一金屬膜(22)相同，其厚度介於4000到8000埃之間。請參閱圖七，係沈積第三介電眉(28)於所述第二介電眉(24)及第二金屬膜(26)之上，再利用微影及蝕刻的技術，打開一個第二介層孔29(via 2)，接著，沈積第三金屬膜(30)覆蓋於第三介電眉(28)與第二介眉孔(29)之上，最後，利用微影及蝕刻的技術，定義出第三 --------.--^------t------^ (請先閲讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家標準（CNS )八4«1格（210X297公釐） A7 _._B7____ 五、發明说明（ί ). 金屬膜(30)連線的圖案，其中所述第二介屑孔(29)係作爲第二金屬膜(26)與第三金屬膜(30)之電性接觸，如圖七所示。所述第三介電眉(28)，通常是利用化學氣相沈積法(LPCVD)所形成之二氧化矽 (Si〇2)或是旋塗式玻璃(Spin-On Glass ; SOG)，其厚度介於3000到 8000埃之間，再利用回蝕刻(Etch Back)或化學機械式琢磨技術 (CMP)以平坦所述第三介電層(20)。而所述第三金屬膜(30)，其結構通常與第一金屬膜(22)及第二金屬膜(26)相同，其厚度介於4000 到8000埃之間。如此，本發明之電漿蝕刻過程中，能消除傷害閘氧化眉的堆積電荷之積體電路多重導電眉的製作方法就完成了。以上所述係利用一較佳實施例詳細說明本發明，而非限制本發明之範圍，而且熟知半導體技藝人士皆能明瞭，適當而作些微的改變及調整，仍將不失本發明之要義所在，亦不脫離本發明之精神和範園。 —^i m^i emu. .^n- i— —Bn d (請先閲讀背面之注$項再填寫本頁) ,11 線經濟部中央標準局貝工消費合作社印装 ' 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公嫠）

Claims

趣濟部中夬楝準局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍， 1. 一種積體電路中多重導電層之製作方法，係包含下列步驟： (a) 在P型半導體砂基板上形成隔離電性活動區之場氧化眉； (b) 形成閘氧化眉於所述P型半導髓砂基板上； (c) 沈積第一複晶矽膜於所述閘氧化眉之上； (d) 塗佈一眉光阻劑於所述第一複晶矽膜之上，再利用微影及蝕刻技術，在所述閘氧化眉以及所述第一複晶矽膜之中，打開一個埋窗(buried contact)的位置； (e) 利用離子植入法，將N型雜質植入所述埋窗內； (ί)沈積第二複晶矽膜於所述第一複晶矽膜之及埋窗之上； (g) 利用微影及蝕刻技術，在所述第二複晶砂膜上，製定出複晶矽導電眉的圖案； (h) 沈積第一介電眉於所述第二複晶矽膜與場氧化屑之上，再利用微影及蝕刻的技術，打開一個接觸窗(contact); ①沈積第一金屬膜於所述第一介電眉與所述接觸窗之上，再利用微影及蝕刻的技術，製定出第一金屬連線的圖案； (j) 沈積第二介電眉於所述第一介電眉與第一金屬膜之上，再利用微影及蝕刻的技術，打開一個第一介眉孔(ν0 1); (k) 沈積第二金屬膜於所述第二介電眉與所述第一介眉孔之上，再利用微影及蝕刻的技術，製定出第二金屬連線的圈案。 2. 如申請專利範圍第】項所述之方法，其中所述接觸窗係作爲第二複晶砂膜、源極/汲極(source/drain)和第一金屬膜之電性接觸。 3·如申請專利範圍第1項所述之方法，其中所述第一介層孔係作爲第一金屬膜與第二金屬膜之電性接觸。 4·如申請專利範圍第1項所述之方法，其中所述閘氧化眉的厚度係介於500到2000埃之間。本紙張尺度璁用中國國家標率（CNS ) A4%格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) 裝· 訂 A8 Βδ C8 ______D8 六、申請專利範圍. 5.如申請專利範圍第〗項所述之方法，其中所述Ν型雜質係爲磷離子(Ρ31)，其離子植入劑量爲1〇15到5Χ1016磷離子/平方公分，其離子植入能童係介於50到150 keV之間。 6·如申請專利範圍第1項所述之方法，其中所述第一複晶矽膜的厚度係介於500到1000埃之間。 7. 如申請專利範圍第1項所述之方法，其中所述第二複晶矽膜亦可爲金屦矽化物(polycide)膜，其厚度介於1000到2000埃之間。 8. 如申請專利範圍第1項所述之方法，其中所述第一介電眉係爲硼磷攙雜二氧化矽(BPTEOS)，其厚度介於3000到8000埃之間。 9. 如申請專利範圍第1項所述之方法，其中所述第一金屬膜，其材料係爲鈦(Ti)/氮化鈦(TiN)/鋁矽銅(AlSiCu)或是鈦/鋁矽銅或是鈦(Ti)/鎢化鈦(TiW)/鋁矽銅(AlSiCu)之多眉次結構，其厚度係介於4000到8000埃之間。 10. 如申請專利範圍第1項所述之方法，其中所述第二介電雇，其材料係爲二氧化矽(Si〇2)或是旋塗式玻璃(SOG)，其厚度係介於 2000到4000埃之間，再利用回蝕刻(Etch Back)或化學機械式研磨技術(CMP)予以平坦化。 11. 如申請專利範圍第〗項所述之方法，其中所述第二金屬膜，其材料係爲鈦(Ti)/氮化鈦(TiN)/鋁矽銅(AlSiCu)或是鈦/鋁矽銅或是鈦(Ti)/鎢化鈦(TiW)/鋁矽銅(AlSiCu)之多眉次結構，其厚度係介於4000到8000埃之間。 12. —種積體電路中多重導電眉之製作方法，係包含下列步驟： (a) 在P型半導體砂基板上形成隔離電性活動區之場氧化雇； (b) 形成閘氧化眉於所述P型半導體矽基板上； (c) 沈積第一複晶矽膜於所述閘氧化眉之上； (請先閲讀背面之注項再填寫本頁) -*裝. 訂線- 經濟部中央#準局貞工消费合作社印釁本纸張尺度遙用中國國家標準（CNS ) A4規格（2丨0X297公釐） A8 B8 C8 D8 六、申請專利範圍， (d) 塗佈一眉光阻劑於所述第一複晶矽膜之上，再利用微影及蝕刻技術，在所述閘氧化層以及所述第一複晶矽膜之中，打開一個埋窗(buried contact)的位置； (e) 利用離子植入法，將N型雜質植入所述埋窗內； ①沈積第二複晶砂膜於所述第一複晶砂膜之及埋窗之上； (g) 利用微影及蝕刻技術，在所述第二複晶矽膜上，製定出複晶矽導電眉的圖案； (h) 沈積第一介電眉於所述第二複晶矽膜與場氧化眉之上，再利用微影及蝕刻的技術，打開一個接觸窗(contact); (i) 沈積第一金屬膜於所述第一介電眉與所述接觸窗之上，再利用微影及蝕刻的技術，製定出第一金屬連線的圖案； ①沈積第二介電眉於所述第一介電層與第一金屬膜之上，再利用微影及蝕刻的技術，打開一個第一介眉孔(via 1); (k)沈積第二金屬膜於所述第二介電層與所述第一介層孔之上，再利用微影及蝕刻的技術，製定出第二金屬連線的圖案。 ①沈積第三介電眉於所述第二介電眉與第二金屬膜之上，再利用微影及蝕刻技術，打開一個第二介層孔(via 2); (m)沈積第三金屬膜於所述第三介電眉與所述第二介層孔之上，再利用微影及蝕刻的技術，製定出第三金屬連線的圖案。 13.如申請專利範圍第12項所述之方法，其中所述接觸窗係作爲第二複晶矽膜、源極/汲極(source/drain)和第一金屬膜之電性接細a 脚Ο 14·如申請專利範圍第12項所述之方法，其中所述第一介眉孔係作爲第一金屬膜與第二金屬膜之電性接觸。 15、如申請專利範園第12項所述之方法，其中所述第二介眉孔係作 0¾ (請先«讀背面之注意事項再填寫本頁) 經濟部中央標準局為工消費合作社印褽

本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍. 爲第二金屬膜與第三金屬膜之電性接觸。 16.如申請專利範圍第12項所述之方法，其中所述閘氧化眉的厚度係介於500到2000埃之間。 Π.如申請專利範圍第12項所述之方法，其中所述N型雜質係爲磷離子(P31)，其離子植入劑量爲1015到5X1016碟離子/平方公分，其離子植入能量係介於50到150 keV之間。 18. 如申請專利範圔第12項所述之方法，其中所述第一複晶矽膜的厚度係介於500到10⑻埃之間。 19. 如申請專利範圍第12項所述之方法，其中所述第二複晶矽膜亦可爲金屬矽化物(polycide)膜，其厚度介於1000到2000埃之間。 20. 如申請專利範圍第12項所述之方法，其中所述第一介電層係爲硼磷攙雜二氧化矽(BPTE0S)，其厚度介於3000到8000埃之間。 21. 如申請專利範圍第12項所述之方法，其中所述第一金屬膜，其材料係爲鈦(Ti)/氮化鈦(TiN)/鋁矽銅(AlSiCu)或是鈦/鋁矽銅或是鈦(Ti)/鎢化鈦(TiW)/鋁矽銅(AlSiCu)之多雇次結構，其厚度係介於4000到8000埃之間。 22. 如申諝專利範圍第12項所述之方法，其中所述第二介電眉，其材料係爲二氧化矽(Si〇2)或是旋塗式玻璃(SOG)，其厚度係介於 2000到4000埃之間，再利用回蝕刻(Etch Back)或化學機械式研磨技術(CMP)予以平坦化。 23. 如申請專利範圍第12項所述之方法，其中所述第二金屬膜，其材料係爲鈦(Ti)/氮化鈦(TiN)/鋁矽銅(AlSiCu)或是鈦/銘砂銅或是鈦(Ti)/鎢化鈦(TiW)/鋁矽鐫(AlSiCu)之多雇次結構，其厚度係介於4000到8000埃之間。 24. 如申請專利範圍第12項所述之方法，其中所述第三介電雇，其本紙張尺度適用中國鬮家揉準（CNS ) Α4規格（210Χ297公釐） --------L _裝-- (諳先閲讀背面之注意ί項再填寫本頁) 訂線- 經濟部中央標準局貝工消黃合作社印製，

• ( 4 (請先聞讀背面之注$項再填寫本頁) A8 B8 C8 ,__________D8 丨六、申請專利範園. ' ~ — 材料係爲二氧化矽(Si〇2)或是旋塗式玻璃(SOG)，其厚度係介於 2000到4000埃之間。 25.如申請專利範圍第12項所述之方法，其中所述第三金屬膜，其材料係爲鈦(Ti)/氮化鈦(TiN)/鋁矽銅(AlSiCu)或是鈦/鋁矽銷或是鈦(Ti)/鎢化鈦(TiW)/鋁矽銅(AlSiCu)之多層次結構，其厚度係介於4000到8000埃之間。、τ

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