TW322627B - - Google Patents
Download PDFInfo
- Publication number
- TW322627B TW322627B TW085110918A TW85110918A TW322627B TW 322627 B TW322627 B TW 322627B TW 085110918 A TW085110918 A TW 085110918A TW 85110918 A TW85110918 A TW 85110918A TW 322627 B TW322627 B TW 322627B
- Authority
- TW
- Taiwan
- Prior art keywords
- thin layer
- forming
- chamber
- substrate
- reflow
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/907—Continuous processing
- Y10S438/908—Utilizing cluster apparatus
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/913—Diverse treatments performed in unitary chamber
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
經濟部中央標準局員工消費合作杜印裝 A7 B7 五、發明説明(1 ) 〔發明背景〕 〔發明領域〕 本發明關係於一半導體裝置之製造方法,特別是有關 於一半導體裝置之製造方法,其可以適用以形成一配線層 具有良好階梯缓蓋° 〔相關前技之說明〕 一鋁屬配線層被經過濺鍍等等形成在一中間層絕緣薄 膜,該薄膜是形成以一接觸孔。因爲它是困難以沉稹配線 層在接觸孔的側壁,階梯覆蓋是劣化與好電氣接點於暴露 在接觸孔底部之導電表面與沉稹在中間層絕緣薄膜之上表 面之配線層間是困難的。 爲了確保好電氣接點,在配線層之沉積後’熱處理是 在一眞空環境中被執行。該熱處理迴銲鋁屬配線層與接觸 孔是被塡滿配線層,因此,獲得好電氣接觸。 於迴銲製程的整個時期中,環境最好是被維持於高眞 空。假如眞空程度降低,一孔洞是極可能是形成在接觸孔 中,使得它困難來獲得好電氣接觸。因爲該基底是被加熱 於迴銲製程,氣體,諸如:水蒸氣是被產生在中間層絕緣 薄膜,以及,傾向以降低眞空程度。所以,這是困難以防 止孔洞產生於接觸孔中於迴銲之製程中。 〔發明概要〕 本發明的一目的是提供製造一半導體裝置的—方法, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公羞)- (請先閲讀背面之注意事項再填寫本頁) .策. 訂 322627 A7 B7 五、發明説明(2 ) 其能夠形成一好配線層經由壓制於一迴銲製程中之孔洞之 產生。 根據本發明的一方面,其中提供以製造一半導體裝置 之方法,包含步驟:形成一絕緣層在一具有一半導體表面 之基底上;形成一接觸孔於與經過該絕緣層;形成一導電 薄膜在接觸孔的內表面與在絕緣薄膜的表面:形成一氣相 沈積鈦薄膜在一眞空室的內壁;放置被形成以導電薄膜之 基底於眞空室中;與加熱該基底與迴銲該導電薄膜。 該被形成在眞空室內壁之氣相沈積鈦薄膜具有乾_歷作 用。因此,經由形成氣相沈積鈦薄膜在眞空室的內壁,其 係可能提升於眞空室中之眞空度與壓制於迴銲製程時眞空 度變低。因爲於迴銲製程中,眞空程可以被維持爲高,所 以,其係可能壓制於一迴銲配線層中之孔洞之產生。 於本發明的另一方面,該導電薄膜形成步驟可以放置 基底於另一眞空室,該眞空室係經由一運輸β空室連接至 該眞空室與形成該導電薄膜,與放置基底於眞空室之步驟 可以包含由另一眞空室運送至運輸眞空室之運送步驟,以 及,由該運輸眞空室運送到該眞空室之步驟。 該基底是由眞空室經由運輸眞空室運送至眞空室用以 迴銲製程以形成導電層。所以,該基底可以被連續地受到 薄膜形成處理與迴銲處理而不會暴露於包園的大氣中。 本發明的另一方面,該導電薄膜形成步驟可以經由濺 鍍形成導電薄膜,與該氣相沈稹鈦薄膜形成步驟可以藉由 濺鍍形成氣相沈積鈦薄膜。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印裝 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明(3 ) 該導®薄層及在迴銲室之內壁上之氣相沈積鈦薄膜是 經由濺鍍加以形成。所以,形成導電薄膜與迴銲製程可以 被連續地實行經由使用一多室濺鍍系統。 於本發明的另一方面,該方法可更進一步包含處理多 數基底之步驟,經由重覆多次該絕緣薄膜形成步驟,該接 觸孔形成步驟,該導電薄膜形成步驟,於眞空室放置基底 的步驟,與加熱與迴銲之步驟,於如此之順序。 —旦形成在迴銲室之內壁上之氣相沈稹鈦薄膜維持吸 附作用於多數迴銲製程中。所以,一旦該氣相沈稹鈦薄膜 被形成,多數迴銲製程可以被實行。 如以上所述,其係可能於迴銲製程中壓制眞空度被降 低與防止一孔洞形成於一接觸孔中。因爲孔洞被防止形成 ,良好電氣接點可以於中間層絕緣薄層下之一導電層的表 面與上層配線層加以獲得。 〔圖式之簡要說明〕 圖式1 A到1 D是一基底與一中間層絕緣薄膜之剖面 圖,舉例說明依據本發明之一實施例之形成配線層的方法 0 圖式2 A及2 B是一基底,一中間餍絕緣薄膜,與一 配線層之剖面圇,舉例說明依據本發明之一實施例形成配 線層的方法,與圖式2 C是一剖面圖,展示一形成在一配 線層中之孔洞。 圖式3是一由本案實施例所使用之濺鍍系統的一概要 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) I-------装-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消费合作社印製 A7 ____B7_^_ 五、發明説明(4 ) 平面圖。 圖式4 A及4 B是圖表展示一於迴銲製程中氣體部份 的壓力隨著時間改變。 圖式5是一C Μ 0 S電路裝置之一等效電路。 圖式6 Α及6 Β是該CMOS電路裝置之一平面圖和 —剖面視圖。 〔較佳實施例之詳細說明〕 本發明之實施例將被認爲是一例示例子加以說明,其 係積層一中間層絕綠薄膜與一配線層在一矽基底的表面。 於以下之說明中,雖然一形成在矽.基底的表面之電子元件 是被省略,但電子元件,諸如:MOS FET的一源極/ 汲極區域和一擴散電阻器區域是實際形成在連接到配線層 之區域。 如在圇式1 A中所顯示,一矽基底1具有一暴露矽表 面是被準備。如在圖式1B中所顯示,在矽基底1的表面 上,一 1 0 Omm厚之磷矽玻璃薄膜2與一8 0 Omm厚 之硼磷矽玻璃(B P S G )薄膜3是被堆疊於此一順序。 如在圖式1 C中所顯示,一抗蝕薄膜4是被塗上在 BPSG薄膜3的表面,與一直徑〇.5到1. 0微米之 開口是被形成於抗蝕薄膜4中。BPSG薄膜3的上表面 面積是被部份地蝕刻穿過該開口 5。該蝕刻法等方性地蝕 刻使用,譬如,C F 4 + 0 2 ,如蝕刻氣體。因爲,該 B P S G薄膜3是同時也被側向蝕刻,一凹槽6是被形成 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) "
,1T 322627 A7 B7 經濟部中央標準局負工消費合作社印製 五 、發明説明 (5 ) 1 I 具 有 一 開 P 表面 具 有 一 大 於 開 Π 5 之 値 徑 與 —* 斜 面 側 壁 0 1 如 在 圖 式1 D 中 所 顯 示 9 該 B P S G 薄 膜 3 與 P S G .1 1 薄 膜 2 是 被 連績 地 蝕 刻 經 過 開 □ 5 0 該 蝕 刻 是 非 等 向 蝕 刻 y—S 1 | 使 用 > 譬 如 ,C F 4 + C Η F 3 作 爲 蝕 刻 氣 體 0 因 爲 這 些 請 先 閲 1 1 薄 膜 大 多 數 是往 下 方 向 蝕 刻 > — 凹 槽 是 被 形 成 於 大 致 具 有 讀 背 1 1 | 相 同 於 開 □ 5之 直 徑 0 因 此 9 一 接 觸 孔 7 是 形 成 在 之 注 意 1 1 I B P S G 薄 膜3 與 P S G 薄 膜 2 中 > 具 有 _. 加 大 之 內 圓 周 事 項 1 I 再 1 人 在 上 部 份 0 填 窝 本 1 在 接 ABB 觸 孔7 被 形 成 之 後 9 該 抗 蝕 薄 膜 4 是 被 移 去 0 頁 'w- 1 1 如 在 圖 式2 A 中 顯 示 > — 2 0 η m 厚 之 欽 ( T i ) 薄 1 I 膜 1 0 是 被 形成 以 遮 蔽 接 觸 孔 7 的 內 表 面 7 與 B P S G 薄 1 I 膜 3 之 上 表 面0 該 T 1 薄 膜 1 0 是 被 藉 由 以 3 k W 之 直 流 1 訂 I 輸 入 瓦 之 直 流濺 鍍 9 以 及 — 攝 氏 2 0 0 度 之 基 底 使 用 1 1 1 T 1 作 爲 一 靶以 及 壓 力 5 托 耳 之 氬 氣 ( A r ) 作 爲 濺 鍍 氣 1 1 體 9 來 加 以 形成 〇 1 丄 再 者 -1 0 0 η m 厚 之 氮 化 ik 薄 膜 1 1 厚 是 被 形 成 1 在 T 1 薄 膜 1 0 的 表 面 〇 該 T 1 N 薄 膜 1 1 被 形 成 9 譬 如 I 藉 由 反 應 直流 濺 鍍 以 5 k W 的 一 直 流 輸 入 功 率 和 一 I 2 0 0 度 基 底溫 度 藉 由 使 用 欽 作 爲 一 靶 與 氮 ( N ) 氣 以 4 1 1 I 毫 托 耳 的 壓 力, 作 爲 濺 鍍 氣 體 〇 I 1 再 者 9 —A 1 S i C U 合 金 薄 層 1 2 是 被 形 成 在 1 1 T N 薄 膜 表面 1 1 5 0 0 η m 之 厚 度 〇 該 A 1 S 1 C U 1 1 合 金 薄 膜 1 2是 被 譬 如 9 經 由 直 流 濺 鍍 以 9 k W 之 直 流 输 1 1 入 功 率 及 攝 氏2 0 0 度 的 基 底 溫 度 經 由 使 用 A 1 S 1 C U I 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) A7 B7 經濟部中央標準局貝工消費合作社印裝 五、發明説明 ( 6 ) 合金 作爲 靶 9 與 氬氣在 3 毫 托耳 的 一 壓 力 9 作 濺 鍍 氣 體 來 1 加以 形成 0 該 砂 和銅的 內 含 量分 別 是 1 重 量 % 與 0 • 5 重 ί 1 量% 〇 1 I 請 1 I 每一 濺 銨 薄 膜是不 容 易 沉稹 在 接 Mat 觸 孔 7 的 內 表 面 0 因 先 閱 1 I 讀 I 此, 該沉 積 在 接 觸孔內 表 面 之厚 度 是 薄 於 形 成 在 B P S G 背 1 I 之厚度 之 1 薄層 3之 上 表 面 0 注 意 1 I 如在 圖 式 2 B中所 顯 示 ,— 迴 銲 製 程 是 被 執行 以 將 接 事 項 再 1 1 j 觸孔 7之 內 部 掩 埋以A 1 S i C U 合 金 〇 該 迴 銲 製 程 被 實 f 水 行, 譬如 於 — 眞 空環境 大 約 2 * 1 0 -8 托 耳 1 8 0 秒 於 頁 1 1 4 3 0度 0 1 1 形成 T i / T i N / A IS i C U 薄 膜 與 迴 銲 製 程 將 1 I 被敘 述參 考 圖 式 3。 訂 Ι 圖式 3 是 一 濺鍍系 統 的 -概 要 平 面 圖 0 濺 鍍 室 2 1 > 1 1 1 2 2 與2 3 9 一 迴銲室 2 4 與負 載 室 2 5 及 2 6 係 輻 射 狀 1 1 地被 結合 到 — 運 輸室2 0 之 外圍 0 於 運 輸 室 2 0 與 每 一 室 1 1 2 1 至2 6 之 間 ,閘閥 3 1 到3 6 是 分 別 被 提 供 0 每 一 室 1 2 0 至2 6 之 內 部係被 獨 立 地抽 眞 空 0 ι -機 器 手 臂 4 1是 被 裝 置於 運 输 室 2 0 內 〇 該 機 饿 器 手 I 臂4 1可 以 運 输 一晶圖 從 每 個室 2 1 至 2 6 0 1 1 1 -質 量 分 光 計4 0 是 被 安裝 在 迴 銲 室 2 4 9 允 許 — 氣 1 體部 份壓 力 被 量 測於迴 銲 室 2 4 0 I ι 在除 去 圖 式 1 D所 示 之 抗蝕 薄 膜 4 後 該 具 有 接 觸 孔’ ι 1 7形 成在 B P S G薄層 3 中 及P S G 2 中 之 基 底 是 被 裝 載 1 1 於負 載室 2 5 中 。該機 器 手 臂4 1 然 後 由 負 載 室 2 5 運 输 1 1 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局貝工消费合作杜印製 A7 B7 五、發明説明(7 ) 基底到濺鍍室21。於濺鍍室21中,該鈦薄膜1〇是被 形成經由使用一鈦靶之濺鍍。 該機器手臂41然後從濉鍍室21運輸基底到濺鍍室 2 2。於該濺鍍室2 2中,T i N薄膜1 1被經由使用一 T i靶之反應濺鍍而加以形成。機器手臂4 1然後從濺鍍 室運輸基底2 2到濺鍍室2 3。於該濺鍍室2 3中,該 A1 S i Cu合金薄膜1 2被經由使用一 A1 S i Cu靶 .之濺鍍而加以形成。 一 T i濺鍍薄膜是藉由使用一 T i靶之濺鍍而被形成 在迴銲室2 4的內壁。例如,該濺鍍是執行在相同的狀況 之下,假如一樣本基底是放置在迴銲室2 4之中,一 1 0 Q nm厚之T i薄膜是形成在其表面上。該樣本基底 不能被放置於迴銲室2 4中或樣本基底被放置。 該機器手臂4 1運输於濺鍍室2 3中之基底到迴銲室 2 4中。迴銲室2 4之內部是被抽眞空到1 * 1 0·8托耳 或更低之眞空度。該迴銲製程是被執行1 8 0秒於一攝氏 4 3 0度之基底溫度下。於迴銲製程中之溫度是被設定到 攝氏4 0 0到4 5 0度。在迴銲製程之後,該機器手臂 4 1由迴銲室運輸基底2 4到負載室2 6。 圖式4 A是一圖表,展示一於迴銲室中之氣體部份的 Μ力隨著時間改變之一 T i濺鍍薄膜形成在其上,該部份 壓力被以質量分光計4 0加以分析。對於該比較,一氣體 部份壓力隨著時間改變,在迴銲製程開姶之前,當T i膽 鍍薄膜是不被形成在迴銲室的內壁者,是被顯示於圖式 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐)~'~~' (請先閲讀背面之注意事項再填寫本頁) I衣· 、?τ 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明(8 ) 4 B。該橫坐標代表一迴銲製程中之迴銲時間,以秒爲單 位,與縱座檫代表一氣體部份壓力以托耳爲單位。於圖式 4 A及4 B中的一實線,代表水蒸氣(H2〇 )的一部份 壓力,一虛線代表氫(H2 )的_部份壓力,與一破折線 代表氧(〇2 )的一部份壓力。 如在圖式4 A中所顯示,每一氣髖的部份壓力在迴銲 製程開始後暫時立即上升。這被歸因於瓦斯由被加熱的迴 銲室內部加以釋放。在部份壓力暫時上升之後,當迴銲時 間增加時,它漸漸地上昇。H2〇 氣體的部份壓力特別上 升高於那些〇2與H2者。這被歸因於到水蒸氣由 B P S G薄膜釋放。雖然當迴銲時間增加時,該氣體部份 壓力上升,於迴銲室中之壓力是1 * 1 0 1托耳或更低, 即使在迴銲製程開始1 8 0秒之後。 如在圚式4 B中所顯示,假如T i濺鍍薄膜是不被形 成在迴銲製程開始之前,該氣體部份壓力與它的上升速率 是大於假如Ti濺鍍薄膜被形成者。H2〇 氣體的部份壓 力的上升是特別大。在迴銲製程開始1 8 0秒之後,於迴 銲室中之壓力上升大約3 * 1 托耳。在迴銲製程開始 之前之眞空度同時也是低於在圖式4 A中所顯示者。 如從圖式4 A與4 B中所見,藉由形成一T i濺鍍薄 膜在迴銲室的內壁上,在迴銲製程開始之前,其係可能在 迴銲製程開始之前提升眞空度與於迴銲製程中壓制一壓力 之上升。如此之原因可能是T i吸附作用。該 A 1 S i Cu合金的表面層可以防止被H2〇 與〇2所氧 本紙張尺度適用中國國家標準(〇阳)八4規格(210>< 297公釐)_11· ---------f 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明(9 ) 化0 圖式2 C是一剖面圖,展示一形成在接觸孔7中之— 孔洞1 3之配線層。當迴銲製程是被實行沒有形成Τ 1濺 鍍薄膜在迴銲室內壁時,一孔洞1 3例如在圖式2 C中所 顯示者是被經常形成。相反的,當T i濺鍍薄膜是在迴銲 製程開始之前被形成在迴銲室的內壁時,一孔洞是不被形 成如於圚式2 B中所示的。如以上¥述,藉由形成一 T i 濺鍍薄膜在迴銲室內壁之上,在迴銲製程開始之前,一孔 洞之形成於接觸孔可以被壓制。 從迴銲製程的多數實驗,吾人發現該吸附作用可以被 充分地被獲得,假如一 T i濺鍍薄膜是被形成,每次在 1 0 0基底是被受到迴銲製程之後,在這些狀況之下,假 如一檔樣本基底是被放置在迴銲室2 4中之一晶座之上, 一 1微米厚之T i薄膜是被形成該樣本基底的表面。當於 形成T i /T i N/A 1 S i Cu薄膜製程中與迴銲製程 是以圇式加以敘述重複執行多數基底,其係足夠該T i薄 膜是形成於多數基底上(例如100個基底)。因此,一 旦該T i濺鍍薄膜曾形成在迴銲室的內壁,其會於多次迴 銲製程中維持它的效果。 於圖式3中,雖然用以T i濺鍍之濺鍍室2 1及迴銲 室2 4係分別地被提供,但該濺鍍室2 1可以被使用作爲 迴銲室,因爲他們具有相同的結構。 於上面的實施例中,A 1 S I Cu合金是被使用作爲 配線層。其他的可迴銲材料,諸如:鋁合金是可以被使用 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) 农· 訂 322627 A7 B7 經濟部中央標準局員工消費合作社印袈 五 0 、發明説明 ( 10 ) 同 時 於 以 上 實 施 例 中 9 雖 然 Τ i 濺 鍍 薄 膜 是 被 形 成 在 1 I 迴 銲 室 的 內 壁 經 由 濺 鍍 9 但 其 他 的 方 法 可 以 被 使 用 〇 例 如 1 I 9 Τ i 細 絲 可 以 被 使 用 作 爲 — Τ 1 濺 鍍 源 Ο 請 先 閲 1 1 I 再 者 9 — 由 形 成 — 配 線 層 之 本 實 施 例 方 法 所 形 成 之 — 讀 背 面 1 1 I C Μ 0 S 電 路 的 例 子 將 被 參 考 圖 式 5 6 A 及 6 B 而 加 以 之 注 1 I 意 1 I 敘 述 0 事 項 1 I 再 1 圖 式 5 是 — C Μ 0 S 電 路 之 — 等 效 電 路 0 ——* C Μ 〇 S 1 本 袈 電 路 具 有 P 一 與 η — 通 道 Μ 〇 S 電 晶 體 T r 1 和 T r 2 以 頁 ___· 1 | 其 汲 極 端 共 同 連 接 者 是 被 連 接 於 — 電 源 源 線 V DD與 — 接 地 1 I 線 G N D 之 間 0 電 晶 體 Τ r 1 和 Τ r 2 之 閘 極 是 共 同 地 被 1 1 I 連 接 0 1 訂 | nat 圆 式 6 A 是 — 平 面 圖 9 展 示 — 示 於 圇 式 5 中 之 1 1 C Μ 0 S 電 路 的 基 底 佈 局 〇 於 分 佈 於 圖 式 6 A 中 之 上 及 下 1 1 位 置 之 兩 作 用 面 域 9 該 Ρ 通 道 與 Ν 通 道 Μ 0 S 電 晶 體 是 被 1 1 形 成 〇 該 P 通 道 Μ 0 S 電 晶 體 Τ r 1 具 有 — P ♦ 型 源 Έ 域 Ί S 1 一 閘 電 極 G 1 9 與 一 P 型 汲 極 Tod 域 D 1 Ο 該 N 通 道 丨‘ I Μ 〇 S 電 晶 體 T r 2 具 有 — η * 型 源 區 域 S 2 9 — 閘 電 極 1 1 I G 2 與 一 N ♦ 型 汲 極 面 域 D 2 0 1 1 源 ISi 域 S 1 是 被 連 接 到 — 上 層 電 源 線 V DD 經 由 — 接 點 1 1 孔 C 1 2 與 另 一 源 極 ΤΞ 域 S 2 是 由 — 接 點 孔 C 2 2 被 連 接 1 1 到 — 上 接 地 線 G N D 〇 該 閘 電 極 G 1 和 G 2 是 被 連 接 在 — 1 1 起 經 由 相 同 延 伸 於 圖 式 6 A 中 之 垂 直 方 向 之 配 線 0 該 汲 極 1 I 區 域 D 1 和 D 2 經 由 接 觸 孔 C 1 1 與 C 2 1 連 接 到 一 共 接 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ 13 經濟部中央搮準局貝工消费合作社印裝 A7 ___B7 五、發明説明(Π) 上配線L。 圇式6 B是一剖面視圖,沿著一顯示於圚式6 A中之 破折線A — A。該兩作用區域是被一形成在矽基底5 0之 表面之場氧化薄膜5 1所定義。該型汲極區域D 2是 被形成在一作用區域的表面層,與ρ-型汲極區域D 1是 被形成在另一作用區域的表面層。該汲極區域D 1和D 2 是經由上配線L而互相被連接。 汲極區域D 1和D 2之表面相當於圖式2 Β中所示之 矽基底1的表面。該積層結構包括形成在汲極區域D 1 , D 2表面上之閘氧化薄膜與中間絕緣薄膜5 2相當於該積 層結構包括顯示於圖式2 Β中之PSG薄膜2與BPSG 薄膜3之中間絕綠層薄層5 2。接觸孔Cl 1和C 2 1相 當於示於圚式2 Β中之接觸孔7。上配線L是被類似於圇 式2 Α及2 Β中所說明之方法所形成。 因爲上配線L沒有孔洞在接觸孔C 1 1和C 2 1中, 良好電氣的連接是被保証於汲極區域D 1與D 2和上配線 L 〇 本發明已經被敘述配合較佳實施例。本發明是不被只 限制到上面的實施例。明顯地那些熟練於本技藝者可以完 成各種修正,改良,結合等而不會離開隨附之申請專利箱 圍所主張的範圍。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閣讀背面之注意事項再填寫本頁) 裝· 訂
Claims (1)
- 六、申請專利範圍 1 種用以製造半導體裝置之方法,包含步驟: 形成一絕緣層在一具一半導體表面之基底之上: 形成一接觸孔於及穿過該絕緣層; 形成一導電薄層在該接觸孔之內表面及在該絕緣薄層 之表面上; 形成一氣相沉稹鈦薄層在一眞空室內壁上; 放置被形成以導電薄層之基底於該眞空室內:及 加熱該基底及迴銲該導電薄層。 2 .如申請專利範圍第1項所述之方法,其中,該導 電層形成步驟包含放置該基底經由一運輸室至連接至該眞 空室之另一眞空室內並形成該導電薄層,以及放置該基底 於眞空室內之步驟包含將該基底由另一眞空室運输至運輸 室及由該運输眞空室運輸至該眞空室之步驟。 3.如申請專利範圍第1項所述之方法,其中,該導 電薄層形成步驟藉由濺鍍形成該導電薄層以及該氣相沉積 鈦薄層步驟由濺鍍形成該氣相沉積鈦薄層。 經濟部中央標隼局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 4 .如申請專利範圍第2項所述之方法,其中,該導 電薄層形成步驟藉由濺鍍形成該導電薄層以及該氣相沉積 鈦薄層步驟由濺鍍形成該氣相沉稹鈦薄層。 5 .如申請專利範圍第1項所述之方法,更包含處理 多數基底之步驟,藉由重覆以此一順序之該絕緣薄層形成 步驟,該接觸孔形成步驟,該導電薄層形成步驟,放®基 底於該眞空室內之步驟,以及加熱及迴銲步驟多次。 6 .如申請專利範園第3項所述之方法,更包含處理 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐)· 15 " ABCD 322627 六、申請專利範圍 多數基底之步驟,藉由重覆以此一順序之該絕綠薄厝形成 步驟,該接觸孔形成步驟,該導電薄層形成步驟,放置基 底於該眞空室內之步驟,以及加熱及迴銲步驟多次。 7 .如申請專利範圍第1項所述之方法,其冲,該導 電薄層包含一合金薄層包含鋁作爲一主成分。 8.如申請專利範圍第1項所述之方法,其中,該加 熱及迴銲步驟加熱該導電薄層至由攝氏4 0 0度至4 5 0 度之範圍。 ----------— (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局具工消費合作社印装 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐厂
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7238776A JP2950218B2 (ja) | 1995-09-18 | 1995-09-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW322627B true TW322627B (zh) | 1997-12-11 |
Family
ID=17035114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085110918A TW322627B (zh) | 1995-09-18 | 1996-09-06 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5716869A (zh) |
JP (1) | JP2950218B2 (zh) |
TW (1) | TW322627B (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09298238A (ja) * | 1996-05-08 | 1997-11-18 | Yamaha Corp | 配線形成方法 |
JPH10125782A (ja) * | 1996-10-15 | 1998-05-15 | Sony Corp | 半導体装置の製造方法 |
KR100227843B1 (ko) * | 1997-01-22 | 1999-11-01 | 윤종용 | 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법 |
US5960315A (en) * | 1997-07-10 | 1999-09-28 | International Business Machines Corporation | Tapered via using sidewall spacer reflow |
US6077404A (en) * | 1998-02-17 | 2000-06-20 | Applied Material, Inc. | Reflow chamber and process |
US5994219A (en) * | 1998-06-04 | 1999-11-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Add one process step to control the SI distribution of Alsicu to improved metal residue process window |
KR100640162B1 (ko) * | 1999-06-28 | 2006-10-31 | 주식회사 하이닉스반도체 | 가스 분압차를 이용한 반도체 소자의 금속배선 형성방법 |
JP5023505B2 (ja) * | 2006-02-09 | 2012-09-12 | 東京エレクトロン株式会社 | 成膜方法、プラズマ成膜装置及び記憶媒体 |
US10679891B2 (en) * | 2017-06-30 | 2020-06-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming interconnect structures using a vacuum environment |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4898623A (en) * | 1988-12-09 | 1990-02-06 | Vapor Technologies Inc. | Method of shaping hard difficult-to-roll alloys |
US4970176A (en) * | 1989-09-29 | 1990-11-13 | Motorola, Inc. | Multiple step metallization process |
DE4028776C2 (de) * | 1990-07-03 | 1994-03-10 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement |
JPH04280425A (ja) * | 1991-03-07 | 1992-10-06 | Sony Corp | 配線形成方法 |
DE4200809C2 (de) * | 1991-03-20 | 1996-12-12 | Samsung Electronics Co Ltd | Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement |
US5371042A (en) * | 1992-06-16 | 1994-12-06 | Applied Materials, Inc. | Method of filling contacts in semiconductor devices |
US5282944A (en) * | 1992-07-30 | 1994-02-01 | The United States Of America As Represented By The United States Department Of Energy | Ion source based on the cathodic arc |
JPH07105441B2 (ja) * | 1992-11-30 | 1995-11-13 | 日本電気株式会社 | 半導体装置の製造方法 |
JPH06244138A (ja) * | 1993-02-19 | 1994-09-02 | Fujitsu Ltd | 半導体装置の製造方法とその製造装置 |
JP2627861B2 (ja) * | 1993-10-22 | 1997-07-09 | アネルバ株式会社 | Ti−TiN積層膜の成膜方法および装置 |
-
1995
- 1995-09-18 JP JP7238776A patent/JP2950218B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-06 TW TW085110918A patent/TW322627B/zh not_active IP Right Cessation
- 1996-09-10 US US08/711,986 patent/US5716869A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5716869A (en) | 1998-02-10 |
JP2950218B2 (ja) | 1999-09-20 |
JPH0982802A (ja) | 1997-03-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW541659B (en) | Method of fabricating contact plug | |
TW559951B (en) | A semiconductor device barrier layer | |
CN101271861B (zh) | 多层配线结构的形成方法 | |
US5759916A (en) | Method for forming a void-free titanium nitride anti-reflective coating(ARC) layer upon an aluminum containing conductor layer | |
US20060163746A1 (en) | Barrier structure for semiconductor devices | |
JP2005340808A (ja) | 半導体装置のバリア構造 | |
US6306761B1 (en) | Method of manufacturing semiconductor device | |
TW322627B (zh) | ||
KR100707656B1 (ko) | 금속배선의 형성 방법 및 그에 의해 형성된 금속배선을포함하는 반도체 소자 | |
US9786553B1 (en) | Advanced BEOL interconnect structure containing uniform air gaps | |
US7144808B1 (en) | Integration flow to prevent delamination from copper | |
TW314654B (en) | Manufacturing method of conductive plug | |
JP2010199349A (ja) | 半導体装置の製造方法 | |
US6566757B1 (en) | Stabilization of low dielectric constant film with in situ capping layer | |
JP2000058650A (ja) | 半導体装置、半導体装置の製造方法、および半導体装置の製造装置 | |
US5366928A (en) | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body | |
JP2008060568A (ja) | 半導体素子の製造装置及びこれを用いた半導体素子の製造方法 | |
US6559000B2 (en) | Method of manufacturing a capacitor in a semiconductor device | |
JP2003282571A (ja) | 半導体装置の製造方法 | |
JP5961618B2 (ja) | ゼロ温度係数キャパシタを備えた集積回路 | |
TWI235455B (en) | Method for manufacturing semiconductor device | |
TW405209B (en) | Method for improving the gassing of spin coating type glass | |
US6861759B2 (en) | Semiconductor apparatus of which reliability of interconnections is improved and manufacturing method of the same | |
US6096645A (en) | Method of making IC devices having stable CVD titanium nitride films | |
TW447043B (en) | Method of fabricating semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |