TW322603B - The structure and forming method for alignment mask area - Google Patents
The structure and forming method for alignment mask area Download PDFInfo
- Publication number
- TW322603B TW322603B TW86101461A TW86101461A TW322603B TW 322603 B TW322603 B TW 322603B TW 86101461 A TW86101461 A TW 86101461A TW 86101461 A TW86101461 A TW 86101461A TW 322603 B TW322603 B TW 322603B
- Authority
- TW
- Taiwan
- Prior art keywords
- alignment mark
- area
- recessed area
- item
- patent application
- Prior art date
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
F. doc/J i m m y/002 A7 B7 五、發明説明(ί ) 本發明是有關於一種微影(Photolithography )製程 時光罩對準(MaskAligned )的技術,且特別是有關於一 種對準標示區(Alignment Mask Area )的結構及形成的 方法。 微影製程是將半導體元件所需的圖案(Pattern ), 轉移到矽晶片表面上的一種製造方法,也是整個積體電路 製造過程中的關鍵步驟。由於,積體電路技術的發展快速, 半導體產品的微線路圖案已愈趨複雜,所需的光罩數量也 愈來愈多。而且,現今業界所習用的曝光(Exposure )技 術,也多採用投射式(Projection )及重覆且步進(Step and Repeat )的方式,以進一步提升曝光時的解析度。因 此,相關於半導體微影的製作,就必須在每一次執行光阻 (Photoresist )的曝光之前,做好各層之間的對準,否 則不當的圖案轉移,將導致整個晶片的報廢。 請參照第la〜If圖,其繪示習知一種利用鏡紋 (Reticle ) R29 光罩及淸除窗(Clear Out Window )的 對準標示區形成的方法的製造剖面流程圖。此爲美商先進 微裝置公司(Advanced Micro Device,AMD )所申請之 本國專利案號第262565號的發明,名稱爲“ AMETHOD FOR ELIMINATING WINDOW MASK PROCESS IN THE FABRICATION OF A SEMICONDUCTOR WAFER WHEN CHEMICAL-MECHANICAL POLISH PLANARIZATION IS USED” 。其可解決對準標示區 在經由後續化學機械硏磨(Chemical Mechanical Polishing,CMP )製程後,因對準標示特徵的消失,不 3 (請先閱讀背面之注意事項再填寫本頁) -s 經濟部中央標準局員工消費合作社印製
本紙張尺度適用中國國家標準(CNS〉A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印裝 1437twF.doc/Jimmy/002 A 7 B7 五、發明説明(>) 能再以量測波程差的方式來對準,而造成對準標示失效 (Alignment Mark Failed )的問題。 首先,如第la圖所示,在一晶圓(Wafer ) 10既定 的位置上,例如於晶圓的兩側,各形成一個對準標示區 12。其中,每一個對準標示區12係由複數個凸起及凹槽’ 例如爲圖示中的凸起12a及凹槽12b,其凹槽深度約爲 1200A,以構成對準標示的特徵,利用對準標示區12內的 凸起12a及凹槽12b反射光波時,形成的波程差來完成對 準。 其次,請參照第lb圖,在晶圓10上陸續形成半導體 元件,例如矽基底層、源/汲極區、閘極、場氧化層等等。 由於,如何形成半導體元件不爲本發明的重點’因此並未 顯示於圖中,而僅於對準標示區12繪示所形成的元件層, 統稱爲一半導體元件層14。此半導體元件層14會隨著對 準標示12a、12b的輪廓,形成凹凸起伏的形狀,因此仍 保有對準標示區12的特徵,不會造成對準標示失效的問 題。 接著,請參照第lc圖,利用鏡紋R29 (未繪示)光罩 來定義圖案,將未被保護的部份半導體元件層14去除,僅 剩下半導體元件層14a。之後,再形成一介電層16,例如 爲一層間介電層(Inter-Layer Di elect ric,ILD )或一 金屬間介電層(Inter-Metal Dielectric ’ IMD)。並以 CMP法將介電層16經過平坦化製程的處理。此時,對準標 示12a、12b的特徵消失了,但是介電層16多爲氧化層所 4 (請先閱讀背面之注意事項再填寫本頁) --° 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 322603 I 43 7twF.doc/Jimmy/002 A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(彡) 構成,氧化層爲可透光的材質’不會嚴重影響光罩對準的 工作。 然後,請參照第Id圖’利用一消除窗(Clear Out Window)定義出光阻層圖案(未繪示)’以除去部份介電 層16,而僅剩介電層16a,使對準標示區12露出’如此 又恢復了對準標示12a、121)的特徵。 最後,請參照第le圖,在上述的元件上形成一導線層 18。如果此製程不爲插塞(Hug )的製作’所形成的對 準標示區12的特徵便仍能保持。但是,若如第If圖所示, 爲了製作插塞,導線層18若再經由一CMP硏磨的平坦化製 程,此時,由於CMP硏磨會形成盤狀凹陷(Dishing ), 將可能硏磨到對準標示12a、12b ’造成對準標示區12的 特徵產生不明顯’或甚而至於完全消失的情形出現’其結 果了便是產生對準標示失效的問題。 有鑑於此,本發明之主要目的’在針對對準標示失效 的問題做硏究,希望藉由改善形成對準標示區的想法’在 不增加太多的成本及工時的條件下’提出適當的解決方 案。 爲了達成上述的目的’本發明提供一種對準標示區的 結構及形成的方法,藉以保護對準標示區內對準標示特徵 的完整,不被後續的平坦化製程所破壞。其結構包括:一 凹陷區,以及一對準標示,位於該凹陷區內’係蝕刻該凹 陷區所形成的複數個凸起及凹槽所構成。而其形成的方法 則包括下列步驟:提供一晶圓’並在晶圓既定的對準標示 5 本紙張尺度適用中國國家標準(CNS ) Μ规格(210X 297公釐) -----------•裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 !437twF.doc/Jimmy/〇〇2 A7 B7 五、發明説明(f) 區上形成一對準窗口;以及定義出對準標示區的圖案’以 形成嵌進窗口內的一對準標示。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例’並配合所附圖式’作詳 細說明如下。 圖示之簡單說明: 第la〜If圖繪示習知一種利用鏡紋R29光罩及淸除 窗的對準標示區形成的方法的製造剖面流程圖;以及 第2a〜2f圖繪示本發明之較佳實施例’一種對準標 示區形成的方法,及後續製程的剖面流程圖。 實施例 首先,如第2a圖所示,提供一半導體基底20 ’且半 導體基底20上至少包括一對準標示區。之後,在對準標示 區既定的位置上,形成一凹陷區22,例如利用習知的消除 窗爲罩幕(Mask ),以微影蝕刻出凹陷區22,而其大小 較佳爲0.4 mm至4mm,深度則約大於Ιμπι以上。接著,在 凹陷區22內定義一對準標示24的圖案,以形成嵌進 (Embedded )凹陷區內22的對準標示24。其中,對準標 示24係由多數個凸起24a及凹槽24b所構成,且凹槽24b 的深度例如約爲1200A。 其次,請參照第2b圖,在半導體基底20上陸續形成 半導體元件,例如矽基底層、源/汲極區、閘極、場氧化 層等等。由於,形成半導體元件的詳細製程不爲本發明的 重點’因此並未顯示於圖中,而僅於對準標示24上繪示所 _ 6 本紙張尺度適用中國國家榡芈(CNS ) A4規格(210X297公釐) i —^m n^i m^i —HI— ^^^1« - ^^^1 In ^ϋ· nn n-1· (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標率局貝工消費合作社印裝 經濟部中央標準局貝工消費合作社印裝 1 437twF.doc/Jimmy/002 A7 _B7 五、發明説明(太) 形成的元件層,統稱爲一半導體元件層26。此半導體元件 層26會隨著對準標示24a、24b的輪廓,形成凹凸起伏的 形狀,因此仍保有對準標示24的特徵,不會造成對準標示 失效的問題。 接著,請參照第2c圖,將部份半導體層26去除,例 如同樣以消除窗爲罩幕,蝕刻掉部份半導體層26,而僅剩 半導體層26a。如此可再度暴露出原凹陷區22,同時也加 深了凹陷區22的深度。之後,再形成一介電層28,例如 爲一層間介電層(ILD)或一金屬間介電層(IMD),並 以化學機械硏磨(CMP )法將介電層28經過平坦化製程的 處理。此時,形成於凹陷區22內的介電層28,將隨著對 準標示24a、24b的外觀變化,形成同樣的凹凸輪廓,而 且CMP時可能產生的盤狀凹陷,也會因凹陷區22足夠的深 度,不會硏磨到對準標示24a、24b的特徵。 然後,請參照第2d圖,如同於圖2c的步驟,例如以 消除窗爲罩幕,除去部份介電層28,而僅剩介電層28a, 以再一次完整的暴露出原凹陷區22,同時又加深了凹陷區 22的深度。 最後,請參照第2e圖,在上述的元件上形成導電插塞 的製作。先沈積一金屬層30,例如爲一鎢金屬,之後再利 用化學機械硏磨法,並以介電層28a爲硏磨終點,完成插 塞的製作,如第2f圖所示。 由上述實施例的說明可以暸解,由於先在對準標示^ 形成了一凹陷區,可帶來下列的好處: --- -I_-—— 本紙浪尺度適用中國國家橾率(CNS〉A4規格(210X29*7公釐〉 (請先閱讀背面之注意事項再填寫本頁) -裝- 訂 322603 1 437twF.doc/Jimmy/002 A7 __ ____B7______ 五、發明説明(t ) 1 .當所形成的元件層必須施以CMP處理時,不會因CMP 時造成的盤狀凹陷,使對準標示的特徵遭破壞。 (請先閲讀背面之注意事項再填寫本頁) 2. 形成的個各元件層在第一次有CMP硏磨前,如本例 中的介電層形成前,不須如習知中,以鏡紋R29光罩先對 對準標示區做處理,而仍能保持對準標示的特徵。 3. 僅須在有CMP硏磨的製程前,例如本例中介電層及 金屬層硏磨前,將凹陷區再度暴露出來,如此加深了凹陷 區的深度,使CMP硏磨時更不容易硏磨到對準標示的特 徵。 4. 如果凹陷區的深度已足夠,更可省去以消除窗爲罩 幕’利用蝕刻製程使凹陷區露出的步驟,如此更簡化了整 個製程。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作各種之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 經濟部中央標準局貝工消費合作社印掣 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)
Claims (1)
- 經濟部中央標準局員工消費合作社印製 1437twF.doc/Jimmy/002 (^g D8 六、申請專利範圍 1. 一種對準標示區的結構,形成於一矽基底上,其包 括: 一凹陷區,以及 一對準標示,位於該凹陷區內,係蝕刻該凹陷區所形 成的複數個凸起及凹槽所構成。 2. 如申請專利範圍第1項所述之結構,其中,該凹陷 區的大小約爲0.4mm至4mm。 3. 如申請專利範圍第1項所述之結構,其中,該凹陷 區的深度約爲Ιμηι以上。 4. 如申請專利範圍第1項所述之結構,其中,該凹槽 的深度約爲1200Α。 5. —種對準標示區形成的方法,包括下列步驟: 提供一半導體基底,且該半導體基底至少包括一對準 標不區; 在該對準標示區上形成一凹陷區;以及 在該凹陷區內形成一對準標示。 6. 如申請專利範圍第5項所述之方法,其中,該凹陷 區係利用一消除窗以定義蝕刻形成。 7如申請專利範圍第5項所述之方法,其中,該對準標 示係由複數個凸起及凹槽所形成。 8.如申請專利範圍第5項所述之方法,其中的平坦化 製程係利用化學機械硏磨法來完成。 (請先閱讀背面之注意事項再填寫本頁) 裝- ,1Τ 本紙張尺度適用中國國家標準(CNS ) Α4現格(210 X 297公釐)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW86101461A TW322603B (en) | 1997-02-05 | 1997-02-05 | The structure and forming method for alignment mask area |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW86101461A TW322603B (en) | 1997-02-05 | 1997-02-05 | The structure and forming method for alignment mask area |
Publications (1)
Publication Number | Publication Date |
---|---|
TW322603B true TW322603B (en) | 1997-12-11 |
Family
ID=51567161
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW86101461A TW322603B (en) | 1997-02-05 | 1997-02-05 | The structure and forming method for alignment mask area |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW322603B (zh) |
-
1997
- 1997-02-05 TW TW86101461A patent/TW322603B/zh not_active IP Right Cessation
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6080636A (en) | Photolitography alignment mark manufacuturing process in tungsten CMP metallization | |
US6261918B1 (en) | Method for creating and preserving alignment marks for aligning mask layers in integrated circuit manufacture | |
US5831330A (en) | Die seal structure for a semiconductor integrated circuit | |
US5923996A (en) | Method to protect alignment mark in CMP process | |
US5897371A (en) | Alignment process compatible with chemical mechanical polishing | |
JP3503888B2 (ja) | アライメントマーク及びその形成方法 | |
US6465897B1 (en) | Method for photo alignment after CMP planarization | |
TW434804B (en) | Chemical mechanical polishing method of shallow trench isolation | |
JP5373635B2 (ja) | 半導体装置の製造方法 | |
US20080179705A1 (en) | Semiconductor device, method for manufacturing a semiconductor device and mask for manufacturing a semiconductor device | |
TW322603B (en) | The structure and forming method for alignment mask area | |
JP3645142B2 (ja) | 半導体ウエハの処理方法ならびに半導体装置の製造方法 | |
TW436961B (en) | Method for forming the dielectric layer of an alignment marker area | |
KR100871801B1 (ko) | 반도체 소자의 얼라인먼트 키 및 그 형성 방법 | |
US6387808B1 (en) | Method of correcting topographical effects on a micro-electronic substrate | |
TW381320B (en) | Method for improving the alignment of semiconductor processes | |
TW411515B (en) | Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing | |
TW304295B (en) | Manufacturing method of semiconductor device multilevel interconnection | |
TW383419B (en) | Mask integration structure and alignment method applied to chemical mechanic polishing | |
KR100400324B1 (ko) | 반도체소자의 제조방법 | |
TW476150B (en) | Manufacturing method for fuse | |
KR20020050762A (ko) | 반도체장치의 소자격리방법 | |
JPH0982669A (ja) | 半導体装置の製造方法 | |
TW301773B (en) | Mask aligned structure after chemical-mechanical polishing and manufacturing method thereof | |
KR20020002785A (ko) | 반도체소자의 평탄화 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |