TW301027B - - Google Patents
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Description
Λ7 B7 經濟部中央標革;;ΓΗ工消f合作社印裝 五' 發明説明( 3 ) 1 I 發 明 領 域 1 1 I 本 發 明 偽 有 關 積 體 電 路 裝 置 之 改 良 » 尤 待 別 閼 於 可 提 1 1 | 供 用 於 程 式 規 劃 之 高 場 臨 限 電 壓 之 積 體 電 路 裝 置 0 1 發 明 背 景 先 間 请 1 1 於 電 氣 式 可 程 式 裝 置 (E P R 0 Μ s )、 電 氣 式 可 抹 除 P R 0M装 If 而 I 1 置 (E EPR0 Ms )以及電氣式可抹除可程式陣列邏輯裝置( 注 1 1 ¥ 1 EEP A L s )等之中, 程式規剷偽需要高電壓。 此為1 2伏待至 項 再 〜丨 18 伏 待 之 高 電 壓 必 須 經 過 寄 生 場 電 晶 體 0 例 如 t 若 其 個 別 衣 7Γ i I 之 場 臨 限 電 壓 於 此 操 作 溫 度 下 並 未 超 過 程 式 規 劃 電 壓 1 則 1 1 I ,將 發 生 洩 漏 路 徑 (1 e a k a g e P at h ) 0 1 1 随 著 積 體 電 路 (ΙΟ 裝 置 愈 行 變 小 t 此 寄 生 轚 晶 體 •JLt 朋 潰 1 1 電 壓 可 小 於 或 等 於 該 程 式 規 劃 電 壓 0 因 此 乃 由 此 等 寄 生 電 訂 1 晶 體 提 供 漏 失 路 徑 i 而 由 於 該 程 式 規 劃 電 壓 超 過 洩 漏 極 限 1 I , 致 此 等 寄 生 電 晶 體 可 阻 礙 程 式 規 制 干 擾 經 程 式 設 定 之 1 1 單 元 > 抑 或 導 致 零 件 失 效 0 例 如 t 若 單 元 於 室 溫 需 14 伏 持 1 ,-vit 予 以 程 式 規 劃 1 其 在 1 25 ^ - -般將需1 8伏特以程式規劃( 1 V t f溫度像數約40m V/ t! )〇 1 1 此 種 問 題 傳 統 上 述 及 之 解 決 方 式 為 增 加 該 積 體 電 路 場 1 1 氣 化 植 入 物 之 劑 量 〇 然 而 , 當 該 積 體 電 路 變 小 之 際 由 於 I 植 入 物 劑 置 之 增 加 而 使 乏 區 (d e p 1 e t i ο η a re a ) 寬 度 變 小 0 1 I 亦 即 在 較 小 裝 置 中 於 提 供 更 多 場 氧 化 植 入 物 之 際 > 該 場 1 1 | 氣 化 植 入 物 侵 入 該 積 體 電 路 裝 置 之 源 / 汲(so u Γ c e / d r a in ) 1 1 接 面 0 按 此 » 於 該 場 植 入 區 增 加 之 際 » 則 該 乏 區 乃 減 少 〇 1 1 按 此 則 該 閘 場 朋 潰 電 壓 (g a t e d f i e 1 d b r e a k d 〇 v η 1 1 木紙張尺度適用中闽网家標隼(CNS ) Λ4規格(210X297公縫) 3 〇01027 Λ7 B7 經濟部中央橾準局負工消費合作社印裝 五、 發明説明(4 ) 1 1 V 0 It a g e)減 小 0 因 之 t 用 以 消 除 由 於 寄 生 電 晶 體 所 造 成 之 1 I 洩 漏 路 徑的 己 知 技 術 將 實 際 上 減 少 該 閘 場 J. / 朋 潰 電 壓 〇 1 1 I 按 此, 吾 人 所 需 者 為 可 不 産 生 洩 漏 路 徑 而 可 提 供 高 場 1 請 I 電 壓 之 方法 及 裝 置 〇 該 % 統 應 易 於 設 置 並 符 合 成 本 效 益 〇 先 閲 1 I 讀 1 I 該 % 統 亦應 為 於 其 大 小 變 小 之 際 而 仍 可 有 效 使 用 之 条 统 0 If 1¾ | 之 1 本 發 明 乃符 合 此 一 需 求 0 >主 1 I 事 1 ?A. 明 概 要 項 再 J 本 發明 係 掲 示 一 種 提 供 高 場 臨 限 電 壓 積 體 電 路 裝 置 之 裝 頁 1 方 法 及 条統 0 該 方 法 及 糸 統 掩 蓋 並 蝕 刻 氮 化 物 層 且 而 後 於 1 I 、井 區 提 供場 植 入 區 域 0 而 後 再 度 独 刻 該 氮 化 物 以 將 場 植 入 1 1 區 域 移 離該 装 置 之 源 /汲區域。 1 1 經 由此 處 理 過 程 該 場 植 入 區 域 乃 與 該 裝 置 之 源 /汲 訂 1 區 域 分 開。 如 此 操 作 之 下 1 與 其 相 圖 之 寄 生 電 晶 體 的 «JL/ 朋 m 1 I 電 壓 乃 大大 地 增 加 0 1 I _ 式 簡 m m 明 1 第 1圖為展示傳統製造積體電路之流程圖; ,-人 1 第 2圖為根據第1圖 之 % 统 所 製 造 的 積 體 電 路 装 置 之 示 1 1 .·Λ*η 思 圖 * 1 1 第 3圖為第1圖 積 體 電 路 裝 置 __. 部 份 之 示 意 圖 * I 第 4圖為展示第1圖 積 體 電 路 裝 置 的 P, 區 及 N 4 區 之 示 意 1 I 圖 f 1 1 I 第 5圖為展示根據本發明之用以製造積體電路裝置C 1¾ 1 1 I 方 法 之 流程 圖 » 1 1 第 6A-6E圖為根據本發明之積體電路装置1 $其多種功 1 1 本紙張尺度適用中國國家標隼(CNS ) A4規格(2丨O X 297公缝) A7 B7 經濟部中央標隼局負工消费合作社印裝 五、 發明説明(5 ) 1 I 能 階 段 之 示 -ΛΟ. 圖 〇 1 1 I 圖 式 詳 細 1 明 1 1 1 本 發 明 偽 有 關 具 有 高 場 臨 限 電 壓 之 積 體 電 路 裝 置 之 改 I 請 1 良 〇 以 下 所 述 者 傺 為 使 熟 悉 此 項 技 術 者 可 製 造 並 使 用 如 先 間 1 1 讀 1 1 現 於 文 中 之 本 發 明 之 待 定 應 用 及 其 要 求 諸 項 0 多 種 之 修 改 背 ιέ 1 之 1 方 案 偽 對 熟 悉 此 項 技 術 者 而 言 乃 為 顯 而 易 知 且 於 此 所 定 >1 1 1 事 1 義 之 — 般 性 原 則 亦 可 應 用 於 其 他 實 施 例 上 0 因 之 » 本 發 明 項 再 並 不 欲 侷 限 於 該 等 所 示 之 實 施 例 , 而 % 欲 做 與 其 中 所 掲 示 ’仆 本 i- I 之 原 則 與 新 穎 特 獻 一 致 之 最 廣 解 釋 0 Η 1 1 I 第 1圖為根據先前技術製造積體電路之流程圖。 第2 圖 1 1 為 根 據 第 1圖之流程所製造之積體電路1 0之示意圖。 按此, 1 1 參 閲 第 2圖, 積體電路1 0之氮化物部份1 2偽經由第1 圖 之 步 訂 1 驟 30 及 32 蓋 上 光 罩 並 加 以 独 刻 0 而 後 該 處 理 步 驟 之 光 阻 劑 1 l 則 由 步 驟 34而 予 以 除 去 0 該 場 植 入 物 1 6 乃 由 步 驟 36 而 加 以 1 I 提 供 0 最 後 9 該 場 氯 化 物 部 份 18則 由 步 m 38 而 加 以 提 供 0 1 ..wi 多 種 型 式 之 積 體 電 路 (E PR0M S , EEP R0 Ms 及 EPAL S ) 時 常 1 需 要 高 電 壓 (1 2至1 8伏恃之間) 以 供 運 作 0 然 而 由 於 接 近 之 1 1 故 * 寄 生 電 晶 體 則 如 第 3圖所示地在N +源/ 汲 區 1 4 與 P + 場 棺 1 I 入 區 間 産 生 0 随 著 積 體 電 路 1 0 變 小 > 該 等 裝 置 大 小 為 I 0 . 00 0 1 C IH 或 更 小 之 寄 生 電 晶 體 之 ULr 朋 潰 電 壓 乃 減 小 0 該 «. 1.J 朋 潰 1 I 電 壓 可 低 至 1 0 伏 恃 0 若 該 等 寄 生 電 晶 體 之 朋 潰 霄 壓 為 如 此 1 1 I 低 值 1 則 因 該 t t-t 朋 潰 電 壓 低 於 程 式 規 HI 電 壓 而 該 積 體 電 路 無 1 1 法 加 以 程 式 規 HJ 0 1 1 傳 統 減 小 此 問 題 之 方 法 為 植 入 該 場 植 入 物 區 1 6 並 a 生 1 1 本紙張尺度適用中國國家標孳(CNS ) Λ4坭格(210X 297公埯) 5 ^01027五、發明説明(6 )成該場氧化物區1 8以降低該等寄生電晶體。然而,若使用 法 - S 方 / 此源 下 之 物 化 氣 場 該 在 質 雜 摻 入 植 圖 4 置 裝 該 入 侵 將 質 雜 摻 入 植 場 PB ιρπτ 生 寄 之 壓 ge ipor 潰 崩 低 致 導 ΜΘΠ 源 之 置 裝 該 為 者 示 展 其 場 而置 量裝 ρ+之該 之質著 場雜隨 汲摻像 / 之壓 場電 各潰 視崩 傜之 壓法 電方 潰統 崩 傳 該用 〇 使 場 -Ν+者 第及述 閲以所 參物上 現入如 植 。 場定 汲 / 源 之 置 裝 該 與 場 + Ρ 之 區 物 化 〇 氣故 場之 該近 為接 因 加 , 更 低俱 降場 而Η+ 小之 變區 蝕 燒 劑 阻 光源 藉之 而置 法装 方該 及由 統物 系 入 種 植 一 場 供將 提術 明技 發a) 本tl a b a 開 拉 區 汲 此 按 有第 區 閲 質參 雜請 高 ’ 該作 與操 加之 增明 是發 由本 離述 拉描 地細 效詳 有更 乃為 區 。 乏體 之 晶 物電 入生 植寄 場之 該關 圖 5 第 及 圖 5 圖 程 流 的 〇 法 圖方 E 己 6 之 A-路 IpST 體 積 壓 圖 Ipsr 5 限第 臨應 場對 高 示 造展 製為 明圖 E 發 6 本A-5 據 根 示 展 第 1Χ ο 份 β 咅 物 〇 化 圖氮 意Ν+ 示之 程00 過1 成 形 路 i φΐΓ 撞 , 積 5 明第 發照 本參 據 - 根此 之按 程 流 路 I IPS' 0 AH 積 中 程 過 此 ο 刻 蝕 以 加 並 罩 光 上 蓋 被 而 5 ο 2 及 2 ο 2 驟 步 經 乃 (請乞閱请背而之注意事項再填.(-::本I) 經濟部中央標準局負工消t合作杜印袈 井 Ρ 圖 A 6 gp /(\· e 佳 較 ο 供 id提 /S而 B ) 5ΠΙ圖 ο B ο 6 ο第 ο ( 約06 過 2 驟 超、步 d經 Γ 10人 區 植 罩場 光該 汲 , /後 而 源 劑 阻 光 物 化 ®10 Ν+路 , 子" 中體 例積 施著 實接 之 〇 在 上而 其08 rvi 在 S 乃 時 入 植10 場劑 在阻 4 ο 光 物 化 氮 驟 步 經 乃 劑 阻 10光 如物 中化 氣氮 氣Η+ 如 例 驟 層劑 物阻 化光 氮物 L.化 的氮 露 N 曝箸 蝕 ,接 燒後 。 反蝕丨 而燒 示04 所L 劑 處 ί 刻 蝕 以 予 圖 本紙張尺度適用中國國家橾準(CNS ) A4規格(210 X 297公碴) 6 側 步 經 乃 驟 步 經 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明(7 ) 2 1 2而予以移除。而後P + Μ化物層部份1 0 1則分別經步驟 214及216而予以覆以光罩及蝕刻(第6D圖)。而後Ρ +氮化物 光阻劑1 0 5 '經步驟2 1 8而加以移除。然後場氯化物1 1 0乃經 步驟2 2 0而加以提供(第6 Ε圖)。 上述步驟乃有效地將摻雜區拉離該源/汲接面。較佳 實施例中使用二値源/汲光罩,一為Ν +源/汲光罩(H +接面) 而另一為Ρ +源/汲光罩(Ρ +接面)。 經由本發明之掲示,其提供了阻滯劑拉回技術以藉將 該等場植入區反蝕而與該積體電路源/汲區隔開,以增加 '形成於該積體電路中之寄生電晶體之崩潰電壓。 按此,經使用本發明後,於積體電路變為更小之際, 於此裝置之較高崩潰電壓則可維持。本發明偽以EPALs, EPROM及EEPROM’s等加以描述。熟悉此項技術者將可認知 到許多装置亦可使用上述方法,並且使用者將屬於本發明 之精神及範畴中。按此,此種裝置或此糸列之裝置之主要 特色乃在於需要在一定之電壓位準程式規制以使其有效地 蓮作。 縱然本發明傜根據圖式所示之實施例而加以描述,然 熟悉此項技術者可知該等實施例仍可有所變化,且該等變 化乃在本發明之精神及範畴内。按此,熟悉此項技術者可 於不偏離本發明精神及範畴下做出許多種修正,而本發明 之範畴乃界定於所附之申請專利範圍中。 ^^^1 ^^^^1 HBIV ^ I m ml* n_^ I —* 0¾ T° (^t間讀斤而之注念事項再填巧本页) 本紙張尺度適用中國14J家標隼(CNS ) Λ4規格(210X 297公釐) 7
Claims (1)
- H3 附件 Μ濟部中央標準局員工福利委:貝會印製 ㈣曰為, 第84107889號專利 申請案 申請專利範圍修 正本 (85 年 3 月 13曰) 1 . 一 種 提 供 高 場 臨 限 電壓 積體電 路裝置之方法, 該積體 電 路 包 含 有 井 區 、 源/汲區 、N +氮 化物 層、Ρ + 氮 化物層 及 與 該 井 區 耦 合 之 第一 氧化物 層, 該方法包括步驟有: a ) 於 井 區 中 提 供 場 植入 區; b) 將 該 場 植 入 區 從 該源 /汲 區移開 c ) 將 該 N + 及 Ρ + 氮 化 物層 中之一 層加以蝕刻; d) 將 該 P + 及 Ν + 氮 化 物層 中之另 一層覆Μ光罩; - e ) 將 該 Η + 及 Ρ + 氣Mb 物層 中之另 一層加Μ蝕刻; Μ及 f) 生 成 該 第 — 氧 化 物層 0 2 . 如 申 請 專 利 範 圍 第 1項之方 法, 其 中該 井區包 括 Ρ井區。 3 . 如 申 請 專 利 範 圍 第 1項之方 法, 其 中該 井區包 括 η井區。 4 . 如 申 請 專 利 範 圍 第 1項之方 法, 其 中該 等Ν +及 Ρ + 氮化物 層 之 一 層 係 包 括 該 N +氮 化物層 0 5 . 如 申 請 專 利 範 圍 第 4項之方 法, 其 中該 等Ν +及 Ρ + 氮化物 層 之 另 一 層 係 包 括 該P + 氮化物 層。 6 . 如 申 請 專 利 範 園 第 5項之方 法, 其 中場 植入區 移 開步嫌 b) 又 包 括 馆 ΛΤΟ 牲 N + 氮 化物 阻滯劑 區。 * 7 . 如 申 請 專 利 範 園 第 6項之方 法, 其 中該 場植入 區 移開步 驟 (b )又包括在氧氣環境下 燒蝕該 Ν +氮 化物阻 滯 劑區。 8 . 一 種 用 於 提 供 高 場 臨限 電懕積 體電路裝置之糸統,該 積 照 電 路 包 含 井 區 、源 /汲 區、 Ν + 氮化 物層、 Ρ + 氮化物 層 以 及 與 該 井 區 耦 合之 第- -氧 化物層, 該系統包括: 本紙張尺度適用中國國家標準(CNS)A4規格( 210X297公货) 經濟部中央標準局Μ工福利委Μ會印製 H3 用於在該井區中提供場植入區之櫬構; 回應該埸植入區而用於將該場植入區移開該源/汲 區之櫬構; 回應該場植入區而用於將該等N +及P +氮化物曆之 一層加K蝕刻之第一櫬構; 回應該第一機構而用於將該P'及N +氮化物層之另 一層覆Μ光罩之機構; 回應該覆罩機構而用於將該等NV及Ρ +氮化物層之 另一層加以蝕刻之第二櫬構;Μ及 回應該第二機構而用於生成該第一氧化物層之櫬 構。- ; 9. 如申請專利範圍第8項之糸统,其中該井區包括有Ρ井 區0 10. 如申請專利範圍第8項之系铳^,其中該井區包括有η井 區。 11. 如申請專利範圍第8項之糸铳.其中該等Ν +及Ρ +氮化物 層之一層包括該Ν +氮化物層。 12. 如申請專利範圍第11項之糸統,其中該等Ν +及Ρ +氮化 物層之另一層包括該Ρ +氮化物層。 13. 如申請專利範圃第8項之系統,其中埸植入區移動镌構 又包括用以燒蝕Ν +氮化物阻滯劑區之機構。 14. 如申請專利範園第13項之糸統,其中該場植入區移動 機構又包括用以在氧氣環境中燒蝕Ν +氮化物阻滯物區 之機構。 本紙張尺度適用中國國家標準(c N S ) A 4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US34508994A | 1994-11-28 | 1994-11-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW301027B true TW301027B (zh) | 1997-03-21 |
Family
ID=23353466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW84107889A TW301027B (zh) | 1994-11-28 | 1995-07-29 |
Country Status (2)
Country | Link |
---|---|
TW (1) | TW301027B (zh) |
WO (1) | WO1996017380A1 (zh) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4657602A (en) * | 1980-11-06 | 1987-04-14 | Burroughs Corporation | Integrated complementary transistor circuit at an intermediate stage of manufacturing |
JPS57202754A (en) * | 1981-06-09 | 1982-12-11 | Nec Corp | Manufacture of semiconductor device |
US4412375A (en) * | 1982-06-10 | 1983-11-01 | Intel Corporation | Method for fabricating CMOS devices with guardband |
IT1200578B (it) * | 1986-12-23 | 1989-01-27 | Sgs Microelettronica Spa | Procedimento per la fabbricazione di dispositivi cmos con riduzione del numero di fasi di mascheratura |
US4829019A (en) * | 1987-05-12 | 1989-05-09 | Texas Instruments Incorporated | Method for increasing source/drain to channel stop breakdown and decrease P+/N+ encroachment |
-
1995
- 1995-07-29 TW TW84107889A patent/TW301027B/zh active
- 1995-10-18 WO PCT/US1995/014447 patent/WO1996017380A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO1996017380A1 (en) | 1996-06-06 |
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