TW202418960A - 存儲塊、記憶體裝置及存儲單元 - Google Patents

Abstract

本發明提供一種存儲塊、記憶體裝置及存儲單元。該存儲塊包括存儲陣列，包括呈三維陣列分佈的複數個存儲單元，存儲陣列包括複數個存儲子陣列層，每個存儲子陣列層包括汲區半導體層、通道半導體層及源區半導體層；每個存儲子陣列層中的汲區半導體層、通道半導體層及源區半導體層分別包括複數條汲區半導體條、通道半導體條及源區半導體條；汲區半導體條、通道半導體條及源區半導體條的兩側分別設置複數條閘極條；閘極條、通道半導體條、汲區半導體條、源區半導體條的部分構成一個存儲單元。該存儲塊的存儲密度較高。

Description

存儲塊、記憶體裝置及存儲單元

本發明涉及半導體器件技術領域，尤其涉及一種存儲塊、記憶體裝置及存儲單元。

二維(Two-Dimensional，2D)存儲塊在電子裝置中普遍存在，並且可包括例如或非(NOR)閃速存儲陣列、與非(NAND)閃速存儲陣列、動態隨機存取記憶體(Dynamic Random-Access Memory，DRAM)陣列等。然而，2D存儲陣列已經接近縮放極限，存儲密度無法進一步提高。

本發明提供的存儲塊及其製程方法，旨在解決先前2D存儲陣列已經接近縮放極限，存儲密度無法進一步提高的問題。

為解決上述技術問題，本發明採用的一個技術方案係：提供一種存儲塊。該存儲塊包括：存儲陣列，包括呈三維陣列分佈的複數個存儲單元，其中，該存儲陣列包括沿高度方向依次層疊的複數個存儲子陣列層，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層及源區半導體層；每個該存儲子陣列層中的該汲區半導體層、通道半導體層及源區半導體層分別包括沿行方向分佈的複數條汲區半導體條、通道半導體條及源區半導體條，每條該汲區半導體條、通道半導體條及源區半導體條分別沿列方向延伸；該汲區半導體條、通道半導體條及源區半導體條的兩側分別設置沿列方向分佈的複數條閘極條，每條該閘極條沿該高度方向延伸；在該高度方向上，每條該閘極條至少有部分與每層該存儲子陣列層中的一條對應的該通道半導體條的部分在一投影平面上的投影重合，該投影平面沿該高度方向及該列方向延伸；該閘極條的部分、 該通道半導體條的相應部分、配合與該通道半導體條的相應部分相鄰的該汲區半導體條的部分及該源區半導體條的部分，用於構成一個該存儲單元。

在一個實施例中，每條該汲區半導體條、通道半導體條及源區半導體條分別為單晶半導體條。

在一個實施例中，每條該汲區半導體條及每條該源區半導體條分別為第一摻雜類型的半導體條帶，每條該通道半導體層分別為第二摻雜類型的半導體條帶。

在一個實施例中，在該高度方向上，兩相鄰的該存儲子陣列層包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層及汲區半導體層，以共用同一該源區半導體層；

每兩層該存儲子陣列層上設置一層間隔離層，以與其它兩層該存儲子陣列層彼此隔離。

在一個實施例中，該汲區半導體條、通道半導體條及源區半導體條的兩側分別設置沿該列方向分佈的複數個隔離牆，每個該隔離牆沿該高度方向及該行方向延伸，以隔開相鄰兩列該汲區半導體條、通道半導體條及源區半導體條；其中，在該列方向上，同一列的相鄰兩該隔離牆之間的複數個區域用於形成複數個字線孔洞，該字線孔洞沿該高度方向延伸；

該閘極條分別設置在該字線孔洞內，在同一個該存儲子陣列層中，相鄰兩列該汲區半導體條、通道半導體條及源區半導體條共用同一該閘極條，以使同一該行方向上的相鄰兩個該存儲單元共用同一控制閘極。

在一個實施例中，該汲區半導體條、通道半導體條及源區半導體條的兩側的部分區域還分別設置有複數個支撐柱。

在一個實施例中，該源區半導體條、通道半導體條及源區半導體條分別為標準條狀結構；或者

該汲區半導體條、通道半導體條及源區半導體條分別包括條狀的本體結構及從該本體結構朝向兩側該閘極條凸起的凸起部，該凸起部遠離該本體結構的凸面包括弧面；該閘極條朝向該汲區半導體條、通道半導體條及源區半導體條的面為凹面，該凹面為對應的弧面。

在一個實施例中，該閘極條與相鄰的該汲區半導體條、通道半導 體條及源區半導體條之間設置存儲結構，以存儲電荷。

在一個實施例中，該存儲結構為電荷能陷存儲結構，設置在該閘極條與相鄰的該汲區半導體條、通道半導體條及源區半導體條之間，且沿該高度方向延伸；

其中，該電荷能陷存儲結構包括第一介質層、電荷存儲層及第二介質層，該第一介質層位於該電荷存儲層與該汲區半導體條、通道半導體條及源區半導體條之間，該電荷存儲層位於該第一介質層與該第二介質層之間，該第二介質層位於該電荷存儲層與該閘極條之間。

在一個實施例中，該存儲結構為浮閘存儲結構；

其中，對於每個該存儲單元，該浮閘存儲結構包括浮閘及包裹該浮閘的絕緣介質，該浮閘與該存儲單元中該通道半導體條的相應部分對應，且該浮閘的任意表面均被該絕緣介質隔離。

在一個實施例中，每個該閘極條分別連接一個對應的字線連接線，該字線連接線在該高度方向上延伸，用於使對應的該閘極條分別連接至對應的字線，其中，同一行的複數個該閘極條分別用於連接至少一條對應的字線，每條該字線分別沿該行方向延伸，用於實現該字線與該複數個存儲子陣列層中的該存儲單元的控制閘極的連接。

在一個實施例中，同一行的複數個該閘極條分別用於連接兩條對應的字線，奇數的該閘極條連接同一條奇數字線，偶數的該閘極條連接同一條該偶數字線。

在一個實施例中，該字線連接線遠離該閘極條的一端作為字線連接端，用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接，該字線設置在該堆疊晶片上；或者

該存儲塊進一步包括字線引出線，該字線設置在該存儲塊的該存儲陣列之上，該字線引出線在該高度方向上延伸且相對於該字線連接線更遠離該閘極條，每個該字線進一步分別對應連接一個對應的該字線引出線，該字線引出線遠離該字線的一端作為字線連接端，用於與該存儲塊在該高度方向上堆疊在一起的該堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。

在一個實施例中，複數個該存儲子陣列層中同一列的每個該汲區 半導體條分別透過位線連接線引出，其中，該位線連接線在該高度方向上延伸；

複數個該存儲子陣列層中同一列的每個該源區半導體條分別透過源極連接線引出，其中，該源極連接線在該高度方向上延伸；

複數個該存儲子陣列層中同一列的每個該通道半導體條分別透過阱區連接線引出，其中，該阱區連接線在該高度方向上延伸。

在一個實施例中，該位線連接線遠離對應的該汲區半導體條的一端作為位線連接端；其中，該位線連接端用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。

在一個實施例中，該存儲塊中所有的該源極連接線分別用於連接同一公共源極線或者預設數量的複數條公共源極線；

該存儲塊中所有的該阱區連接線分別用於連接同一公共阱區線，以統一給所有的該通道半導體條施加阱區電壓；或者該存儲塊中的每個該阱區連接線分別連接複數條阱區電壓線，以分別給每個該通道半導體條施加該阱區電壓。

在一個實施例中，該源極連接線遠離對應的該源區半導體條的一端作為源極連接端；該阱區連接線遠離對應的該通道半導體條的一端作為阱區連接端；其中，該源極連接端及該阱區連接端分別用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接，該公共源極線及該阱區電壓線分別設置在該堆疊晶片上；或者

該存儲塊進一步包括公共阱區引出線及公共源極引出線，該公共阱區引出線及該公共源極引出線分別連接該公共阱區線及公共源極線，其中，該公共阱區引出線遠離該公共阱區線的一端作為公共阱區連接端，該公共源極引出線遠離該公共源極線的一端作為公共源極連接端，用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。

在一個實施例中，該存儲塊包括P層該存儲子陣列層及M行該閘極條，每行該閘極條分別用於連接一個奇數字線及一個偶數字線，每層該存儲子陣列層包括N列作為位線的該汲區半導體條，該存儲塊包括N*P個作為該位線的該汲區半導體條；

在同一該行方向上，該存儲塊包括(N+1)個該閘極條；在同一該列方向上，該存儲塊包括M個該閘極條；

每列該汲區半導體條、通道半導體條及源區半導體條對應M*2個該閘極條；一組該奇數字線及該偶數字線對應(N+1)個該閘極條，對應N*P*2個該存儲單元。

其中，相鄰兩列的該閘極條在該行方向上交錯分佈；或者

相鄰兩列的該閘極條在該行方向上對齊。

為解決上述技術問題，本發明採用的另一個技術方案係：提供一種記憶體裝置，該記憶體裝置包括：一個或複數個存儲塊，其中，每個該存儲塊為上述所涉及的存儲塊。

為解決上述技術問題，本發明採用的又一個技術方案係：提供一種存儲單元，該存儲單元包括：汲區部分、通道部分、源區部分及閘極部分，其中，該汲區部分、通道部分、源區部分沿高度方向層疊，該閘極部分位於該汲區部分、通道部分、源區部分的一側，且沿該高度方向延伸；在該高度方向上，該閘極部分與該通道部分在沿該高度方向延伸的投影平面上的投影至少部分重合，該投影平面沿該高度方向及該汲區部分、該通道部分及該源區部分的延伸方向進行延伸。

在一個實施例中，該汲區部分、通道部分、源區部分分別為沿該高度方向層疊的汲區半導體條、通道半導體條、源區半導體條的部分；

其中，該汲區半導體條、通道半導體條、源區半導體條分別為單晶半導體條。

本發明的有益效果，區別於先前技術：本發明提供的存儲塊，包括：存儲陣列，包括呈三維陣列分佈的複數個存儲單元，其中，該存儲陣列包括沿高度方向依次層疊的複數個存儲子陣列層，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層及源區半導體層；每個該存儲子陣列層中的該汲區半導體層、通道半導體層及源區半導體層分別包括沿行方向分佈的複數條汲區半導體條、通道半導體條及源區半導體條，每條該汲區半導體條、通道半導體條及源區半導體條分別沿列方向延伸；該汲區半導體條、通道半導體條及源區半導體條的兩側分別設置沿列方向分佈的複數條閘極條，每條該閘極 條沿該高度方向延伸；在該高度方向上，每條該閘極條至少有部分與每層該存儲子陣列層中的一條對應的該通道半導體條的部分在一投影平面上的投影重合，該投影平面沿該高度方向及該列方向延伸；該閘極條的部分、該通道半導體條的相應部分、配合與該通道半導體條的相應部分相鄰的該汲區半導體條的部分及該源區半導體條的部分，用於構成一個該存儲單元。相比於二維存儲陣列，該存儲塊的存儲密度較高。

1:存儲陣列

10:存儲塊

11:汲區半導體條

11’:汲區部分

11a:位線連接線

11c:汲區半導體層

12:通道半導體條

12’:通道部分

12a:阱區連接線

12b:公共阱區線

12c:通道半導體層

13:源區半導體條

13’:源區部分

13a:源極連接線

13b:公共源極線

13c:源區半導體層

14:第二單晶犧牲半導體層

14’:絕緣隔離層

14a:層間隔離條

15a:本體結構

15a’:本體部分

15b,15b’:凸起部

16:支撐柱

1a:存儲子陣列層

1b:半導體條狀結構(堆疊結構)

2:閘極條

2’:閘極部分

3:隔離牆

31:隔離擋牆孔洞

4:字線孔洞

5:存儲結構

5’:存儲結構部分

51:第一介質層(第一介質部分)

52:電荷存儲層(電荷存儲部分)

53:第二介質層(第二介質部分)

54:浮閘

56:第一絕緣介質層

6a,6b:字線引出線

7:字線連接線

81:襯底

82:第一單晶犧牲半導體層

83:第一硬遮罩層

831:字線開口

84:第一凹槽

84’:第二凹槽

84a:第三凹槽

85:第一絕緣介質

85a:第一絕緣介質層

85b:第二絕緣介質層

86:第二絕緣介質

8a,WL-a,WL-1-a:奇數字線

8b,WL-b,WL-1-b:偶數字線

A,a,B,b,b1,b2,b3,b4,b5,C,S21,S211a,S211b,S212a,S212b,S213a,S213b,S214b,S22,S221,S222,S223,S224,S23,S231,S232,S233,S24,S31,S32,S33,S331,S332,S333,S3331,S3332,S34:步驟

CH:通道半導體層

D:汲區半導體層

E,F,X,Y,Z:方向

S:源區半導體層

為了更清楚地說明本發明實施例或先前技術中的技術方案，下面將對實施例中所需要使用的圖式作簡單地介紹，顯而易見地，下面描述中的圖式僅僅係本發明的一些實施例，對於本領域的通常知識者來講，在不付出進步性勞動的前提下，還可以根據這些圖式獲得其他的圖式。

圖1為本發明實施例提供的記憶體裝置的結構簡圖。

圖2a至圖4為本發明提供的存儲陣列的立體結構示意圖。

圖5為本發明一實施例提供的存儲單元的立體結構示意圖。

圖6繪示為兩個存儲單元共用同一列汲區半導體條、通道半導體條及源區半導體條的立體結構示意圖。

圖7為本發明另一實施例提供的存儲單元的立體結構示意圖。

圖8為本發明又一實施例提供的存儲單元的立體結構示意圖。

圖9為本發明又一實施例提供的存儲塊的立體結構的部分示意圖。

圖10為本發明再一實施例提供的存儲單元的立體結構示意圖。

圖11為本發明再一實施例提供的存儲塊的立體結構示意圖。

圖12為本發明一實施例所示的存儲塊的部分存儲單元的電路連接示意圖。

圖13為圖11所示存儲塊的電路示意圖。

圖14為圖11所示存儲塊的平面示意簡圖。

圖15為每層位線對應的存儲單元的示意圖。

圖16為字線及位線的三維分佈示意圖。

圖17為本發明一實施例提供的存儲塊的製程方法的流程圖。

圖18-圖27為本發明一實施例所示的存儲塊的製程方法的具體流程的結構 示意圖。

圖28為本發明另一實施例提供的存儲塊的製程方法的流程圖。

圖29-圖42為本發明另一實施例所示的存儲塊的製程方法的具體流程的結構示意圖。

下面將結合本發明實施例中的圖式，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅係本發明的一部分實施例，而不係全部的實施例。基於本發明中的實施例，本領域的通常知識者在沒有做出進步性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。

本發明中的術語「第一」、「第二」、「第三」僅用於描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有「第一」、「第二」、「第三」的特徵可以明示或者隱含地包括至少一個該特徵。本發明的描述中，「複數個」的含義係至少兩個，例如兩個，三個等，除非另有明確具體的限定。本發明實施例中所有方向性指示(諸如上、下、左、右、前、後……)僅用於解釋在某一特定姿態(如圖式所示)下各部件之間的相對位置關係、運動情況等，如果該特定姿態發生改變時，則該方向性指示也相應地隨之改變。此外，術語「包括」及「具有」及它們任何變形，意圖在於覆蓋不排他的包含。例如包含了一系列步驟或單元的過程、方法、系統、產品或設備沒有限定於已列出的步驟或單元，而係可選地還包括沒有列出的步驟或單元，或可選地還包括對於這些過程、方法、產品或設備固有的其它步驟或單元。

在本文中提及「實施例」意味著，結合實施例描述的特定特徵、結構或特性可以包含在本發明的至少一個實施例中。在說明書中的各個位置出現該短語並不一定均係指相同的實施例，也不係與其它實施例互斥的獨立的或備選的實施例。本領域的通常知識者顯式地及隱式地理解的係，本文所描述的實施例可以與其它實施例相結合。

下面結合圖式及實施例對本發明進行詳細的說明。

在本實施例中，參見圖1，圖1為本發明實施例提供的記憶體裝置的結構簡圖。提供一種記憶體裝置，該記憶體裝置具體可為非揮發記憶體裝 置。該記憶體裝置可以包括一個或複數個存儲塊10。存儲塊10的具體結構與功能可參見以下任一實施例所提供的存儲塊10的相關描述。本領域的通常知識者可以理解的係，存儲陣列1包括複數個存儲單元三維陣列排列的結構體；而存儲塊10除了包括複數個存儲單元陣列排列形成的存儲陣列1外，還可以包括其它的元件，例如，各種類型的導線(或者連接線)等等，使得存儲塊10能夠實現各種記憶體操作。

請參閱圖2a至圖3，為本發明實施例提供的存儲陣列的立體結構示意圖；在本實施例中，提供一種存儲塊10，該存儲塊10包括存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元。

如圖2a所示，存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層及源區半導體層。汲區半導體層、通道半導體層及源區半導體層可以係透過外延生長的單晶半導體層。高度方向Z為垂直於襯底(如圖9的襯底81)的方向。依次層疊表示在襯底上從下至上地依次排列，而層疊代表排列，不明示或暗示結構或各層的上下關係。

每層存儲子陣列層1a中，汲區半導體層(D)包括沿行方向X間隔分佈的複數條汲區半導體條11，每條汲區半導體條11沿列方向Y延伸；通道半導體層(CH)包括沿行方向X間隔分佈的複數條通道半導體條12，每條通道半導體條12沿列方向Y延伸。源區半導體層(S)包括沿行方向X間隔分佈的複數條源區半導體條13，每條源區半導體條13沿列方向Y延伸。每條汲區半導體條11、通道半導體條12及源區半導體條13分別為單晶半導體條。本領域的通常知識者可以理解的係，每條汲區半導體條11、通道半導體條12及源區半導體條13可以係透過對外延生成形成的汲區半導體層、通道半導體層及源區半導體層進行處理而分別形成的單晶的半導體條。如圖2a-圖3所示，每列汲區半導體條11、通道半導體條12及源區半導體條13的兩側分別設置複數條閘極條2(G)，每列汲區半導體條11、通道半導體條12及源區半導體條13一側上分佈的複數個閘極條2沿列方向Y間隔分佈，且每一閘極條2沿高度方向Z延伸，以使複數層存儲子陣列層1a中同一列的複數個汲區半導體條11、通道半導體條12及源區半導體條13的相應部分共用同一條閘極條2。

如圖2b所示，複數列閘極條2中，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上彼此錯開。例如，第一列閘極條2中的每個閘極條2與第二列的每個閘極條2，在列方向Y上彼此錯開。當然，如圖2a所示，處於同一列的每個閘極條2，與相鄰列的在行方向X對應的一對應閘極條2，在列方向Y上也可彼此對齊。其中，錯開設置可以減少相鄰列中對應兩個閘極條2之間的電場的影響。

在高度方向Z上，每條閘極條2至少有部分與每層存儲子陣列層1a中對應的通道半導體條12的部分在一投影平面上的投影重合。其中，投影平面為高度方向Z及列方向Y所定義的平面，即投影平面沿高度方向Z及列方向Y延伸。如圖2a-圖3所示，為便於描述，以下定義，每層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12及源區半導體條13構成一個半導體條狀結構；相鄰兩層存儲子陣列層1a可以採用共源設計，即相鄰兩層存儲子陣列層1a共用同一個源區半導體層(S)，具體如下，故相鄰兩層存儲子陣列層1a對應的兩個半導體條狀結構共用同一個源區半導體條13；當然，本領域的通常知識者可以理解的係，相鄰兩層存儲子陣列層1a也可以採用非共源設計，即每層存儲子陣列層1a具有一個獨立的源區半導體層，故相鄰兩層存儲子陣列層1a對應的兩個半導體條狀結構1b分別具有各自獨立的源區半導體條13。複數層存儲子陣列層1a中同一列的複數個汲區半導體條11、通道半導體條12及源區半導體條13構成了一列半導體條狀結構1b，也就係一個堆疊結構1b。其中，一列半導體條狀結構1b包括複數個半導體條狀結構，且一列半導體條狀結構1b中的半導體條狀結構的個數與存儲子陣列層1a的個數相同。如圖2a-圖3所示，一列半導體條狀結構1b包括兩個半導體條狀結構，但本領域的通常知識者應該知曉，一列半導體條狀結構1b可以包括複數個堆疊的半導體條狀結構，如圖4所示，圖4為本發明另一實施例提供的存儲陣列的立體結構簡圖，一列半導體條狀結構1b包括了三個半導體條狀結構。

換句話而言，本領域的通常知識者可以理解的係，存儲陣列1包括複數個沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸；且每個堆疊結構1b分別包括沿高度方向層疊的汲區半導體條11、通道半導體條12及源區半導體條13，每條汲區半導體條11、通道半導體條12 及源區半導體條13分別沿列方向Y延伸；每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。

每個半導體條狀結構的部分與一條對應的閘極條2的一相應部分在投影平面上的投影重合，特別係，每個半導體條狀結構中的通道半導體條12的部分與一條對應的閘極條2的某一部分在投影平面上的投影重合，故閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源區半導體條13的部分，構成一個存儲單元。例如，如圖2a-圖3所示，沿行方向X的第一列及沿列方向Y的第一行的閘極條2其有部分係與高度方向Z上的第一層存儲子陣列層1a的沿行方向X的第一列汲區半導體條11、通道半導體條12及源區半導體條13(一個D/CH/S結構的半導體條狀結構)中的通道半導體條12的相應部分在投影平面上的投影重合，則第一列第一行的閘極條2的部分、高度方向Z上的第一層存儲子陣列層1a的第一列通道半導體條12的相應部分、及高度方向Z上的第一層存儲子陣列層1a中與第一列通道半導體條12的相應部分匹配的汲區半導體條11的部分及源區半導體條13的部分，用於構成一個存儲單元。

本領域的通常知識者可以理解的係，在半導體器件中，需要在半導體汲區與半導體源區之間半導體區域中形成通道；而閘極設置在半導體汲區與半導體源區之間的半導體區域的一側，用於構成一個半導體器件。故如圖2a-圖3所示，每個閘極條2與相鄰的一堆疊結構1b中的一通道半導體條12在上述投影平面上投影重合的部分，係用來作為閘極的，即對應的存儲單元的控制閘極；通道半導體條12與閘極條2在上述投影平面上投影重合的部分，即係通道半導體條12的相應部分，作為通道區域(阱區)，用於在其內形成通道；而與通道半導體條12相鄰的汲區半導體條11及源區半導體條13，其分別有部分係正好設置在通道半導體條12的相應部分之上或者之下，也就係說，其正好匹配通道半導體條12的相應部分，作為半導體汲區及半導體源區，中間夾設著通道半導體條12的相應部分，配合作為控制閘極的閘極條2的部分，從而用於構成一個存儲單元。

故如圖2a-圖3所示，本發明的存儲陣列1透過汲區半導體條11、通道半導體條12、源區半導體條13及閘極條2構成了陣列排布的複數個存儲單 元。特別係，本發明的存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a都包括一層的汲區半導體條11、通道半導體條12、源區半導體條13，及匹配該層的閘極條2的部分，故每層存儲子陣列層1a都包括一層陣列排布的存儲單元，沿高度方向Z上層疊的複數層存儲子陣列層1a則構成複數層沿高度方向Z上陣列排布的存儲單元。

在本發明中，每條汲區半導體條11為第一摻雜類型的半導體條帶，例如N型摻雜的半導體條帶；在具體實施例中，每條汲區半導體條11分別作為存儲塊的一條位線(bitline，BL)。

每條通道半導體條12分別為第二摻雜類型的半導體條，例如P型摻雜的半導體條帶；在具體實施例中，每條通道半導體條12作為存儲單元的阱區。

每條源區半導體條13也為第一摻雜類型的半導體條帶，例如N型摻雜的半導體條帶；在具體實施例中，每條源區半導體條13分別作為存儲塊的一條源極線(Source Line，SL)。

當然，本領域的通常知識者可以理解的係，在其它類型的記憶體裝置中，每條汲區半導體條及每條源區半導體條也可以係P型摻雜的半導體條帶，而每條通道半導體條12則為N型摻雜的半導體條帶。本發明對此並不做限定。

請繼續參閱圖2a-圖3，在高度方向Z上，兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層及汲區半導體層，以共用同一源區半導體層。如圖2a-圖3所示，高度方向Z上，同一列相鄰的兩個通道半導體條12之間設置一個共同的源區半導體條13，相鄰的兩個通道半導體條12的兩側分別設置一個汲區半導體條11。也就係說，在高度方向Z上，兩相鄰的存儲子陣列層1a的同一列半導體條狀結構1b包括依次層疊的汲區半導體條11、通道半導體條12、源區半導體13、通道半導體條12及汲區半導體條11，從而構成兩個半導體條狀結構，且這兩個半導體條狀結構共用同一源區半導體條13。如此，能夠在降低成本、減少工藝的同時，進一步提高該存儲塊10的存儲密度。

請一併參閱圖4，存儲陣列1包括沿高度方向Z依次層疊的複數 個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層及源區半導體層。

每層存儲子陣列層1a中，汲區半導體層、通道半導體層及源區半導體層分別包括沿行方向X間隔分佈的複數條汲區半導體條11、通道半導體條12及源區半導體條13。

兩相鄰的存儲子陣列層1a包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層及汲區半導體層，以共用同一源區半導體層。

每兩層存儲子陣列層1a之間設置一個層間隔離層以與其它兩層存儲子陣列層1a彼此隔離。例如，在高度方向Z上，第一層的存儲子陣列層1a及第二層的存儲子陣列層1a與第三層的存儲子陣列層1a及第四層的存儲子陣列層1a之間設置一層間隔離層；第三層的存儲子陣列層1a及第四層的存儲子陣列層1a與第五層的存儲子陣列層1a及第六層的存儲子陣列層1a之間設置另一層間隔離層，可以依此不斷疊加。可以理解，其中一層間隔離層位於第二層的存儲子陣列層1a與第三層的存儲子陣列層1a之間；另一層間隔離層位於第四層的存儲子陣列層1a與第五層的存儲子陣列層1a之間。

具體地，如圖4所示，在高度方向Z上，同一列的半導體條狀結構中，每兩個半導體條狀結構之間設置了一個層間隔離條14a。類似地，其它列的半導體條狀結構中，每兩個半導體條狀結構之間也設置了一個層間隔離條14a。本領域的通常知識者可以理解的係，在同一水平面上的複數個層間隔離條14a構成了一個層間隔離層，以與其它兩層存儲子陣列層1a中的半導體條狀結構彼此隔離。

換句話而言，在本發明中，每個堆疊結構1b可以包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12及汲區半導體條11，從而共用同一源區半導體條13。堆疊結構1b中，相鄰兩組堆疊子結構之間設置一個層間隔離條14a，以彼此隔離。也就係說，兩相鄰的存儲子陣列層1a中同一列的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12及汲區半導體條11構成了一個堆疊子結構，故相鄰的兩個存儲子陣列層1a共用一 個源區半導體條13。

請繼續參閱圖4或圖2a，存儲陣列1中還分佈有複數個隔離牆3，複數個隔離牆3在行方向X及列方向Y上按照矩陣排列。如圖2a所示，每列汲區半導體條11、通道半導體條12及源區半導體條13的兩側，分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z及行方向X延伸相鄰，以隔開相鄰兩列汲區半導體條11、通道半導體條12及源區半導體條13的至少部分。也就係說，每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，以隔開相鄰兩列堆疊結構1b的至少部分。在具體實施例中，特別係在存儲塊10的製造過程中，隔離牆3可以進一步作為支撐結構，在製造過程中及/或製程之後可以用來支撐相鄰兩列堆疊結構1b。此外，每個堆疊結構1b的兩側的部分區域還分別設置有支撐柱(圖未示，在下文中詳細介紹)，以在存儲陣列1的製造過程中及/或製程之後，利用支撐柱支撐相鄰兩列堆疊結構1b。

在列方向Y上，同一列的相鄰兩隔離牆3之間的區域，用於形成字線孔洞4的。也就係說，同一列任意相鄰兩隔離牆3，配合其兩側的兩列半導體條狀結構1b(即堆疊結構1b)，從而可以定義出複數個用來形成字線孔洞4的區域，對這些區域進行處理，從而可以形成對應的字線孔洞4。即，沿列方向Y延伸的複數列源區半導體條11、通道半導體條12及汲區半導體條13穿設於沿行方向X延伸的複數行隔離牆3，以與複數個隔離牆3配合定義複數個字線孔洞4。其中，每個字線孔洞4沿高度方向Z延伸。

每個字線孔洞4用於填充閘極材料，以形成閘極條2。也就係說，在列方向Y上，同一列相鄰兩隔離牆3之間填充有閘極條2。

請一併參閱圖5，其中，圖5繪示為本發明一實施例提供的存儲單元的立體結構示意圖。如圖5所示，存儲單元包括汲區部分11’、通道部分12’、源區部分13’及閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’分別沿高度方向Z層疊，通道部分12’位於汲區部分11’及源區部分13’之間，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’及閘極部分2’的一側，且沿高度方向Z延伸。汲區部分11’，通道部分12’及源區部分13’分別為單晶半導體。

此外，在高度方向Z上，閘極部分2’與通道部分12’在一投影平 面上的投影至少部分重合。投影平面位於汲區部分11’、通道部分12’、源區部分13’的一側並沿高度方向Z及汲區部分11’、通道部分12’及源區部分13’的延伸方向進行延伸。

如圖5所示，本領域的通常知識者容易理解的係，汲區部分11’係圖2a-圖4所示的一個汲區半導體條11的一部分，通道部分12’係圖2a-圖4所示的一個通道半導體條12的一部分，源區部分13’係圖2a-圖4所示的一個源區半導體條13的一部分，閘極部分2’為圖2a-圖4所示的一個閘極條的一部分。故在高度方向Z上，複數個存儲子陣列層1a包括複數個存儲單元。

此外，如圖5所示，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有存儲結構部分5’，其中，存儲結構部分5’可以用來存儲電荷；閘極部分2’與汲區部分11’、通道部分12’、源區部分13’及夾設在閘極部分2’與通道部分12’之間的存儲結構部分5’構成一個存儲單元。其中，存儲單元可以透過存儲結構部分5’中係否存在存儲電荷的狀態來表示邏輯資料1或者邏輯資料0，從而實現資料的存儲。存儲結構部分5’可以包括電荷能陷存儲結構部分、浮閘存儲結構部分或者其它類型的電容式存儲結構部分。

故本領域的通常知識者可以理解的係，在圖2a-圖4所示的存儲陣列1中，閘極條2與汲區半導體條11、通道半導體條12及源區半導體條13之間也設置存儲結構5，以使每個存儲單元可以利用其相應的存儲結構部分5’來存儲電荷。

此外，需要指出的係，為了方便圖式示出存儲結構部分5’，圖5所示的汲區部分11’、通道部分12’、源區部分13’、閘極部分2’及存儲結構部分5’的尺寸，僅僅係為了示意，並不代表實際的尺寸或者比例。

本領域的通常知識者可以理解的係，如上，閘極條2與相鄰的通道半導體條12在上述投影平面上投影重合的部分，係用來作為存儲單元的控制閘極，故閘極條2中作為閘極部分2’即係其與通道半導體12在投影平面上投影重合的部分；通道半導體條12與閘極條2在上述投影平面上投影重合的部分，即係通道半導體條12的相應部分，作為阱區，故通道半導體條12中作為通道部分12’即係其與閘極條2在投影平面上投影重合的部分；汲區半導體條11及源區半導體條13中作為汲區部分11’及源區部分13’，即係汲區半導體條11及 源區半導體條13中設置在通道部分12’之上或之下的部分，作為半導體汲區及半導體源區。

類似地，存儲結構部分5’係位於通道部分12’與閘極部分2’之間的存儲結構5中的部分。

請繼續參閱圖2a-圖4，一個閘極條2的兩側分佈兩列相鄰的汲區半導體條11、通道半導體條12及源區半導體條13；故這兩列相鄰的汲區半導體條11、通道半導體條12及源區半導體條13共用該同一閘極條2。也就係說，對於一閘極條2而言，在一層存儲子陣列層1a中，其配合左側的汲區半導體條11、通道半導體條12及源區半導體條13的相應部分構成了一個存儲單元，其配合右側的汲區半導體條11、通道半導體條12及源區半導體條13的相應部分又構成了另一個存儲單元。換句話而言，在同一行中，一層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12及源區半導體條13左右兩側設置有兩條閘極條2，故其配合其左側的閘極條2的部分構成了一個存儲單元，其配合其右側的閘極條2的部分又構成了一個存儲單元，也就係說，同一行中，一層存儲子陣列層1a中一列汲區半導體條11、通道半導體條12及源區半導體條13被其左右側的兩條閘極條2所共用。

具體地，請一併參閱圖6，圖6繪示為兩個存儲單元共用同一列汲區半導體條、通道半導體條及源區半導體條的立體結構示意圖；如圖6所示，沿高度方向Z層疊的源區部分13’、通道部分12’、汲區部分11’配合其左側的閘極部分2’及兩者之間的存儲結構部分5’，構成了一個存儲單元；同樣地，汲區部分11’、通道部分12’、源區部分13’配合其右側的閘極部分2’及兩者之間的存儲結構部分5’，又構成了另一個存儲單元，故兩個存儲單元共用相同的汲區部分11’、通道部分12’、源區部分13’。

為便於理解，可以認為，汲區部分11’、通道部分12’、源區部分13’配合其左側的閘極部分2’及兩者之間的存儲結構部分5’，形成了一個存儲單元(bit)；汲區部分11’、通道部分12’、源區部分13’配合其右側的閘極部分2’及兩者之間的存儲結構部分5’，形成了另一個存儲單元(bit)。

故返回繼續參閱圖2a-圖4，本領域的通常知識者可以理解的係，每一字線孔洞4中的左右兩側都先設置有存儲結構5，然後再在該字線孔洞4中 填充閘極材料，形成閘極條2，即兩列相鄰的汲區半導體條11、通道半導體條12及源區半導體條13配合存儲結構5共用該同一閘極條2。

結合圖2a-圖3及圖5-圖6，在一實施例中，上述每一汲區半導體條11、通道半導體條12及源區半導體條13分別為標準條狀結構。即，每一汲區半導體條11、通道半導體條12及源區半導體條13沿各自延伸方向的每一位置的橫截面均係標準的矩形截面。該實施例所對應的存儲單元具體可參見圖5及圖6。

在另一實施例中，結合圖4及圖7，圖7為本發明另一實施例提供的存儲單元的立體結構示意圖；每一汲區半導體條11、通道半導體條12及源區半導體條13分別包括本體結構15a及複數個凸起部15b。本體結構15a沿列方向Y延伸，並呈條狀。複數個凸起部15b呈兩列分佈於本體部的兩側，且每一列包括複數個間隔設置的凸起部15b，每一凸起部15b沿行方向X從本體結構15a沿背離本體結構15a的方向向對應的閘極條2(字線孔洞4)進行延伸。也就係說，每列汲區半導體條11、通道半導體條12及源區半導體條13中，兩列凸起部15b分別從條狀的本體結構15a朝向兩側的閘極條2(字線孔洞4)進行延伸。故本領域的通常知識者可以理解的係，在字線孔洞4中形成的存儲結構5及閘極條2靠近汲區半導體條11、通道半導體條12及源區半導體條13的表面為彎曲的凹面。

如圖7所示，對於存儲單元而言，汲區部分11’、通道部分12’、源區部分13’具有本體部分15a’及凸起部15b’，存儲結構部分5’及閘極部分2’具有對應於凸起部15b’的凹面，以包裹凸起部15b遠離本體結構15a的表面。

在本發明中，透過使每一汲區半導體條11、通道半導體條12及源區半導體條13包括朝向兩側凸起的凸起部15b，能夠增加每一汲區半導體條11、通道半導體條12及源區半導體條13的表面積，以增加每一存儲單元中通道部分12’與閘極部分2’的對應區域的面積，從而增強存儲塊10的性能。

具體的，凸起部15b遠離本體結構15a的凸面可以為弧面或者其它形式的凸面，其中，弧面可以包括柱狀的半圓面，每列汲區半導體條11、通道半導體條12及源區半導體條13的凸起部15b構成一個柱狀的半圓柱。與該凸起部15b對應設置的閘極條2，其朝向汲區半導體條11、通道半導體條12及 源區半導體條13的表面為凹面，該凹面為與凸起部15b的凸面對應的弧面，以保證閘極條2與對應位置處的通道半導體條12相互匹配。

在一具體實施例中，如圖4所示，存儲結構5在字線孔洞4內沿高度方向Z延伸，且設置在閘極條2與相鄰的汲區半導體條11、通道半導體條12及源區半導體條13之間，以與對應位置處的汲區半導體條11的部分、通道半導體條12的部分及源區半導體條13的部分形成若干存儲單元。在本發明中，存儲結構5可以為電荷能陷存儲結構、浮動閘極存儲結構或者其它類型的電容式介質結構。

參見圖8，圖8為本發明又一實施例提供的存儲單元的立體結構示意圖；在本實施例中，存儲結構5採用電荷能陷存儲結構。如圖8所示，存儲單元的存儲結構部分5’包括第一介質部分51、電荷存儲部分52及第二介質部分53。其中，第一介質部分51位於電荷存儲部分52與層疊的汲區部分11’、通道部分12’及源區部分13’之間，電荷存儲部分52位於第一介質部分51與第二介質部分53之間，第二介質部分53位於電荷存儲部分52與閘極部分2’之間。其中，電荷存儲部分52用於存儲電荷，以使存儲單元實現資料的存儲。

故參考圖8，本領域的通常知識者可以理解的係，本發明如圖2a-圖4所示的存儲陣列中的存儲結構5包括第一介質層、電荷存儲層及第二介質層，第一介質層位於電荷存儲層與汲區半導體條11、通道半導體條12及源區半導體條13之間，電荷存儲層位於第一介質層與第二介質層之間，第二介質層位於電荷存儲層與閘極條2之間。

其中，第一介質層(第一介質部分51)及第二介質層(第二介質部分53)可採用絕緣材質製成，例如氧化矽材質製成。電荷存儲層(電荷存儲部分52)可採用具有電荷能陷特性的存儲材質製成，特別的，電荷存儲層採用氮化矽材質製成。故第一介質層(第一介質部分51)、電荷存儲層(電荷存儲部分52)及第二介質層(第二介質部分53)構成了一個ONO存儲結構。具體地，也可以參見下文涉及電荷能陷存儲結構的存儲塊的製程方法。

在另一具體實施例中，參見圖9，圖9為本發明又一實施例提供的存儲塊10的立體結構的部分示意圖。在本實施例中，存儲結構5為浮閘存儲結構，浮閘存儲結構至少有部分在字線孔洞4內沿高度方向Z延伸，且設置在 閘極條2與汲區半導體條11、通道半導體條12及源區半導體條13之間。

具體的，結合圖9-圖10，圖10為本發明再一實施例提供的存儲單元的立體結構示意圖；對於每個存儲單元，浮閘存儲結構包括若干浮閘54及包裹若干浮閘54的絕緣介質。如圖9所示，透過字線孔洞4可以看出，若干浮閘54沿高度方向Z間隔設置，每一浮閘54沿行方向X設置於通道半導體條12的一側，且與通道半導體條12的相應部分對應。如圖10所示，包裹浮閘54的絕緣介質包括通道半導體條12與浮閘54之間的第一絕緣介質層56(可一併參閱下述圖41所示的第一絕緣介質層85a)，及覆蓋浮閘54其它幾個面的第二絕緣介質層(圖未示出，請參閱下述圖41所示的第二絕緣介質層85b)。也就係說，浮閘54與通道半導體條12的相應部分之間、相鄰兩個浮閘54之間、浮閘54與閘極條2之間均存在絕緣介質。絕緣介質將浮閘54的任意表面包裹，以將浮閘54與其它結構完全隔離。

其中，浮閘54採用多晶矽材質製成。絕緣介質可採用氧化矽材質等絕緣材質製成。具體地，可以參見下文涉及浮閘存儲結構的存儲塊的製程方法。

在圖8及圖2a-圖4所示的電荷能陷存儲結構的存儲單元中，存儲結構5採用第一介質層(第一介質部分51)、電荷存儲層(電荷存儲部分52)及第二介質層(第二介質部分53)構成了一個ONO存儲結構。

由於ONO存儲結構的特點係可以將植入進來的電荷固定在植入點附近，而浮閘存儲結構(例如圖9-圖11採用多晶矽(poly)作為浮閘)的特點係植入進來的電荷可以均勻地分佈在整個浮閘54上。也就係說，ONO存儲結構中，電荷只能在植入/移除方向上移動，即存儲電荷只能固定在植入點附近，其不能在電荷存儲層中任意的移動，特別係其不能在電荷存儲層的延伸方向而進行移動，故對於ONO存儲結構而言，電荷存儲層只需要在其正面及背面上設置有絕緣介質即可，每個存儲單元中存儲的電荷會固定在電荷存儲部分52的植入點附近，其不會沿著同一層的電荷存儲層移動到其它存儲單元中的電荷存儲部分52中；而浮閘存儲結構中，電荷不但能夠在植入/移除方向上移動，而且可以在浮閘54中進行任意移動，故如果浮閘54係一個連續的一體，則存儲電荷可以沿著浮閘54的延伸方向進行移動，從而移動至其它存儲單元中的浮閘54 中。故對於浮閘存儲結構，每一個存儲單元的浮閘54都係獨立的，每個浮閘的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘54上。

也就係說，對於圖8及圖2a-圖4所示的電荷能陷存儲結構的存儲單元及存儲塊，存儲結構5可以在字線孔洞4中從上至下地延伸，電荷存儲層的兩側設置第一介質層及第二介質層即可。

而在圖9-圖11所示的浮閘存儲結構中，每一個存儲單元的浮閘54都係獨立的，每個浮閘54的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘上。

本領域的通常知識者可以理解的係，絕緣介質中的某些部分的絕緣介質(例如上文所提到的第二絕緣介質層85b)係彼此互連的，只要能夠確保每個存儲單元的浮閘54係彼此獨立的，且每個浮閘54的表面均被絕緣介質包裹即可，故在字線孔洞4中，包裹浮閘54的部分的絕緣介質(例如上文所提到的第二絕緣介質層85b)可以大致在高度方向上延伸，包裹著各個存儲單元的浮閘54。具體地，具有浮閘存儲結構的存儲塊10可以參見下文中涉及浮閘存儲結構的存儲塊的製程方法。

此外，本領域的通常知識者可以理解的係，存儲結構5也可以採用其它類型的存儲結構，例如鐵電或者可變電阻等其它類型的電容式存儲結構，

在一實施例中，參見圖11，圖11為本發明再一實施例提供的存儲塊10的立體結構示意圖。在圖11中僅僅示出了3層存儲子陣列層1a，這僅僅只係示意，本領域的通常知識者可以理解的係，存儲塊10中包括複數層的存儲子陣列層1a，每兩層存儲子陣列層1a之間用一層間隔離層(複數個層間隔離條14a所構成)彼此隔開。該存儲塊10還包括複數條字線(Word Line，WL)及複數條字線連接線7。

如上，閘極條2與相鄰的一堆疊結構1b中的一通道半導體條12在上述投影平面上投影重合的部分，係用來作為對應的存儲單元的控制閘極；故每個閘極條2用於形成複數個存儲單元的控制閘極(Control Gate，CG)。眾所周知，一行存儲單元的控制閘極會需要與一條對應的字線連接，透過字線來為這一行的存儲單元的控制閘極施加電壓，從而控制存儲單元執行各種記憶體操作。

在本發明中，如圖11所示，複數條字線設置在複數個存儲子陣列層1a之上，且在列方向Y上間隔分佈，每條字線沿行方向X延伸。且每條字線對應連接複數條字線連接線7。與同一字線連接的複數個字線連接線7分別沿高度方向Z延伸，且分別延伸至同一行的複數個字線孔洞4中的閘極條2上，以與對應的字線孔洞4內的閘極條2連接，從而實現當前字線與複數個存儲子陣列層1a中的同一行的複數個存儲單元的控制閘極的連接。可以理解，複數個字線孔洞4及複數個字線連接線7一一對應設置。

具體的，同一行的字線可以係單獨一根字線，連接同一行的每個字線孔洞4中的閘極條2。當然，同一行的字線也可以包括複數種類型的字線；同一行上的複數個字線孔洞4中的閘極條2可以分別連接對應行的不同類型的字線。在一具體實施例中，如圖11所示，同一行的複數個閘極條2分別用於連接兩條對應的字線，即，每行字線包括一奇數字線8a及一偶數字線8b兩種類型。需要說明的係，本發明中與同一行的複數個閘極條2連接的一個奇數字線8a及一個偶數字線8b定義為一行字線，與一行閘極條2對應。

具體的，複數層存儲子陣列層1a中，相同行的一部分的存儲單元分別透過同行的奇數字線孔洞4連接至對應行的奇數字線8a；複數層存儲子陣列層1a中相同行的剩餘部分的存儲單元分別透過同行的偶數字線孔洞4連接至對應行的偶數字線8b。比如，第一行的第一部分存儲單元透過第一行的第一個字線孔洞4、第三個字線孔洞4、第五個字線孔洞4...第n-1個字線孔洞4分別連接至第一行的奇數字線8a；第一行的第二部分存儲單元透過第一行的第二個字線孔洞4、第四個字線孔洞4、第六個字線孔洞4......第n個字線孔洞4分別連接至第一行的偶數字線8b。其中，n為大於1的偶數。也就係說，同一行字線的奇數字線8a連接這一行奇數字線孔洞4所對應的複數層存儲子陣列層1a中的複數個存儲單元(第一部分存儲單元)；同一行字線的偶數字線8b連接這一行偶數字線孔洞4所對應的複數層存儲子陣列層1a中的複數個存儲單元(第二部分存儲單元)。

如上，由於每列汲區半導體條11、通道半導體條12、源區半導體條13的一側分佈有奇數字線孔洞4，而其另一側分佈有偶數字線孔洞4，故每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12、源區半導體 條13，可以配合其一側的奇數字線孔洞4中的奇數閘極條2，及其之間設置的存儲結構5，用於構成一個存儲單元，即第一存儲單元；每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12、源區半導體條13，可以配合其另一側的偶數字線孔洞4中的偶數閘極條2，及其之間設置的存儲結構5，用於構成另一個存儲單元，即第二存儲單元。

換句話而言，每個字線孔洞4內填充的閘極條2可以配合每層存儲子陣列層1a中左側的汲區半導體條11、通道半導體條12、源區半導體條13及存儲結構5，用於構成一個存儲單元(bit)；也可以配合每層存儲子陣列層1a中右側的汲區半導體條11、通道半導體條12、源區半導體條13及存儲結構5，用於構成另一個存儲單元(bit)。

故對於奇數字線孔洞4而言，每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12及源區半導體條13的左半部分或者右半部分配合對應的奇數字線孔洞4中的閘極條2，用於構成一第一存儲單元。具體地，每層的存儲子陣列層1a中，每列汲區半導體條11、通道半導體條12及源區半導體條13，例如，從左至右的第一列汲區半導體條11、通道半導體條12及源區半導體條13的左側的字線孔洞4為奇數字線孔，該列的汲區半導體條11、通道半導體條12及源區半導體條13配合其左側的奇數字線孔洞4中的閘極條2，用於構成第一存儲單元。從左至右的第二列汲區半導體條11、通道半導體條12及源區半導體條13的右側的字線孔洞4為奇數字線孔洞，該列的汲區半導體條11、通道半導體條12及源區半導體條13配合其一側的奇數字線孔洞4中的閘極條2，也用於構成一第一存儲單元。

類似地，對於偶數字線孔洞4而言，每層存儲子陣列層1a中的每條汲區半導體條11、通道半導體條12及源區半導體條13配合其另一側的偶數字線孔洞4中的閘極條2，用於構成第二存儲單元。具體地，每層的存儲子陣列層1a中，每列汲區半導體條11、通道半導體條12及源區半導體條13，例如，從左至右的第一列汲區半導體條11、通道半導體條12及源區半導體條13的右側的字線孔洞為偶數字線孔洞4，該列的汲區半導體條11、通道半導體條12及源區半導體條13配合其右側的偶數字線孔洞4中的閘極條2，用於構成一第二存儲單元。從左至右的第二列汲區半導體條11、通道半導體條12及源區半導體 條13的左側的字線孔洞為偶數字線孔洞4。該列的汲區半導體條11、通道半導體條12及源區半導體條13配合其左側的偶數字線孔洞4中的閘極條2，也構成一第二存儲單元。

故在本發明中，存儲陣列1中的閘極條2分別連接相應的字線，同一行的閘極條2連接一行對應的字線，其中，同一行中，設置在奇數字線孔洞4內的閘極條2連接該行字線中的奇數字線8a；設置在偶數字線孔洞4內的閘極條2連接該行字線中的偶數字線8b。也就係說，複數層存儲子陣列層1a中相同行的所有第一存儲單元分別透過同行的奇數字線孔洞4中的奇數閘極條2連接至對應行的奇數字線8a；複數層存儲子陣列層1a中相同行的所有第二存儲單元分別透過同行的偶數字線孔洞4中的偶數閘極條2連接至對應行的偶數字線8b。

當然，在其它實施例中，還可以係，同一行上，每相鄰的三個、四個或五個字線孔洞4等為一組連，則每行字線則包括三個、四個或五個等不同類型的字線，每組中的每個字線孔洞4內的閘極條2分別連接不同類型的字線。

此外，如圖11所示，在本發明中，可以定義字線的行數與字線孔洞4的行數係一致的。也就係說，如圖11所示，雖然同一行的字線孔洞4中的閘極條2係分別連接一個對應的奇數字線8a及一個對應的偶數字線8b，然，對應同一行的字線孔洞4的一個奇數字線8a及一個偶數字線8b，可以定義為一行字線，與一行閘極條2(字線孔洞4)對應。即，每行字線分別包括一個奇數字線8a及一個偶數字線8b兩種類型，則字線的行數與字線孔洞4的行數係一致的。另，還需要注意的係，如圖11所示，在每一行中，非首端及非末端的字線孔洞4左右兩側均對應一列汲區半導體條11、通道半導體條12及源區半導體條13。然，從左至右，對於首端的字線孔洞4，其只有右側對應一列汲區半導體條11、通道半導體條12及源區半導體條13；對於末端的字線孔洞4，其只有左側對應一列汲區半導體條11、通道半導體條12及源區半導體條13。故本領域的通常知識者可以理解的係，在每一行中，首端的字線孔洞4及末端的字線孔洞4在功能上構成的一個完整的字線孔洞。

如圖11所示，在本實施例中，存儲塊10中的複數層存儲子陣列 層1a之上可以設置複數個字線8a或者8b，其透過字線連接線7而連接至對應的字線孔洞4。

當然，本領域的通常知識者可以理解的係，複數個字線8a或者8b也可以設置在另一堆疊晶片上，堆疊晶片可以以堆疊的方式與存儲塊10所在的晶片堆疊在一起並實現電連接，例如其可以採用混合鍵合(hybrid bonding)的方式實現堆疊晶片與存儲塊10所在晶片的堆疊。存儲塊10中的字線連接線7遠離閘極條2的一端作為存儲塊10的字線連接端，用於與存儲塊10在高度方向Z上堆疊在一起的堆疊晶片連接。

此外，如圖11所示，在另一實施例中，存儲塊10還可以進一步包括複數個字線引出線6a或者6b，每個字線8a或者8b進一步分別對應連接一個字線引出線6a或者6b，字線引出線6a或者6b在高度方向Z上延伸，且相對於字線連接線7遠離閘極條2，字線引出線6a或者6b遠離字線8a或者8b的一端作為字線連接端，用於與存儲塊10在高度方向Z上堆疊在一起的堆疊晶片連接，即將字線設置在存儲陣列晶片上，而控制電路設置在另一晶片上。當然，本領域的通常知識者能夠理解的係，每個字線8a或者8b也可以透過對應的字線引出線6a或者6b，與存儲塊10所在晶片上的控制電路連接，即將相關的線路、存儲陣列及控制電路設置在同一晶片上。

請繼續參閱圖12，圖12為本發明一實施例所示的存儲塊的部分存儲單元的電路連接示意圖。如圖12所示，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12及源區半導體條13，在其末端，同一列的複數個汲區半導體條11分別透過不同的位線連接線11a引出，如圖12所示，位線連接線11a係在高度方向Z上延伸。例如，第一列的汲區半導體條11、通道半導體條12及源區半導體條13，第一層存儲子陣列層1a中的汲區半導體條11在其末端透過一條位線連接線11a引出，其中，位線連接線11a遠離汲區半導體條11的一端可作為位線連接端；第二層存儲子陣列層1a中的汲區半導體條11在其末端透過另一個位線連接線11a引出，另一位線連接線11a遠離對應的汲區半導體條11的一端作為另一個位線連接端；……，依次類推。故每條汲區半導體條11可作為一條位線，透過位線連接端而接收位線電壓。

本領域的通常知識者可以理解的係，存儲塊10也可以透過位線連 接端，與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，利用其它堆疊晶片透過位線連接端向存儲塊10中作為位線的各個汲區半導體條11提供位線電壓。當然，位線連接端也可以用於與存儲塊10所在晶片上的控制電路連接，即，將相關的線路、存儲陣列1及控制電路設置在同一晶片上。

類似地，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12及源區半導體條13，在其末端，同一列的複數個源區半導體條13分別透過對應的源極連接線13a引出，源極連接線13a係在高度方向Z上延伸。

如圖12所示，存儲塊10中的所有源極連接線13a可以分別連接至同一條公共源極線13b，透過公共源極線13b及源極連接線13a而向存儲塊10中的源區半導體條13施加源極電壓。

當然，本領域的通常知識者可以理解的係，在其它實施例中，存儲塊10也可以包括複數條公共源極線13b，例如預設數量的複數條公共源極線13b，複數層存儲子陣列層1a中的源區半導體條13可以按照預設的規則，透過對應的源極連接線13a而連接至不同的複數條公共源極線13b。此外，也可以與汲區半導體條11對應的位線連接線11a類似，每個源區半導體條13對應的源極連接線13a遠離源區半導體條13的一端可以作為源區連接端，來分別接收源極電壓。

請繼續參閱圖12，存儲塊10還可以進一步包括公共源極引出線13c，其連接公共源極線13b，其中公共源極線13b連接存儲塊10中的所有源極連接線13a。公共源極引出線13c遠離存儲塊10中的存儲陣列1，且在高度方向Z上延伸，其中，公共源極引出線13c遠離公共源極線13b的一端可以作為公共源極連接端，用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接。當然，公共源極連接端也可以用於與存儲塊10所在晶片上的控制電路連接，即，將相關的線路、存儲陣列及控制電路設置在同一晶片上。

當然，本領域的通常知識者可以理解的係，公共源極線13b也可以設置在與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片中。也就係說，可以利用源極連接線13a遠離對應的源區半導體條13的一端作為源極連接端，以用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，從而 將公共源極線13b設置在其它堆疊晶片中。

同上，對於複數層存儲子陣列層1a的每列汲區半導體條11、通道半導體條12及源區半導體條13，在其末端，同一列的複數個通道半導體條12分別透過對應的阱區連接線12a引出，阱區連接線12a係在高度方向Z上延伸。

如圖12所示，存儲塊10中所有的阱區連接線12a分別連接至同一公共阱區線12b，故其可以透過這條公共阱區線12b統一給存儲塊10中的所有通道半導體條12施加阱區電壓。

當然，本領域的通常知識者可以理解的係，存儲塊10中的每個通道半導體條12對應的阱區連接線12a可以分別連接複數條獨立阱區電壓線12b，以分別給每個通道半導體條12施加阱區電壓。例如，與上述類似，每個通道半導體條12對應的阱區連接線12a遠離通道半導體條12的一端作為一個阱區連接端，其用來接收單獨的阱區電壓。

請繼續參閱圖12，存儲塊10中所有的阱區連接線12a分別連接至同一公共阱區線12b；存儲塊10還可以進一步包括公共阱區引出線12c，其連接公共阱區線12b，公共阱區引出線12c遠離存儲塊10中的存儲陣列1，且在高度方向Z上延伸，其中，公共阱區引出線12c遠離公共阱區線12b的一端可以作為公共阱區連接端，用於存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接。當然，公共阱區連接端也可以用於與存儲塊10所在晶片上的控制電路連接，即，將相關的線路、存儲陣列1及控制電路設置在同一晶片上。也就係說，透過公共阱區線12b從而可以將存儲塊10中的所有通道半導體條12連接在一起，共同接收同一阱區電壓。在本實施例中，通道半導體條12為p型半導體條，形成p-well，存儲塊10中的所有通道半導體條12透過公共阱區線12b而連接在一起，其透過公共阱區線12b接收同一阱區電壓。此外，本實施例中，存儲塊10透過同一公共源極線13b進行訊號的讀取。

當然，本領域的通常知識者可以理解的係，公共阱區線12b也可以設置在與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片中。也就係說，可以利用阱區連接線12a遠離對應的通道半導體條12的一端作為阱區連接端，以用於與存儲塊10在高度方向Z上堆疊在一起的其它堆疊晶片連接，從而將公共阱區線12b設置在其它堆疊晶片中。

此外，需要注意的係，如圖11及圖13所示，在本發明中，各種導線，例如字線8a或者8b、字線連接線7、字線引出線6a或者6b、公共源極線13b、公共阱區線12b等等均係設置在存儲塊10中的存儲陣列1的同一側，即設置在存儲陣列1的上方，故其保證了存儲陣列1中的汲區半導體條11、通道半導體條12及源區半導體條13可以採用外延生長而形成的單晶半導體條，而沈積方式只能形成多晶的半導體條。相較於沈積方式形成的多晶半導體條，本發明外延生長形成的汲區半導體條11、通道半導體條12及源區半導體條13，可以獲得優越的器件性能，極大地提升相關記憶體裝置的性能。具體的，採用單晶半導體(單晶汲區半導體條11、通道半導體條12及源區半導體條13)的存儲單元與採用多晶半導體的存儲單元相比，多晶半導體的存儲單元擁有更多的界面，電子在透過多晶半導體時，會沿著界面移動，即電子運動的距離增加，電流會顯著下降；根據實際經驗檢驗，多晶半導體的存儲單元的電流只有單晶半導體的存儲單元的電流1/10，故本發明的存儲塊10採用單晶半導體的存儲單元，其可以極大地改善記憶體裝置的性能。另，多晶半導體的存儲單元電流小，會影響存儲單元在進行讀寫操作(PGM)及擦除操作(ERS)之間的讀取視窗(Read window)，對記憶體裝置的可靠性影響很大，特別係對於NOR記憶體裝置的可靠性影響極大。此外，對於NOR記憶體裝置而言，如果使用熱載子注入(Hot Carrier Injection，HCI)方式進行讀寫操作，則必須採用單晶半導體才能完成。

另，由於本發明中各種導線設置在存儲塊10中的存儲陣列1的同一側，故其更加方便與堆疊晶片進行三維的鍵合堆疊處理，從而提高相關記憶體裝置的性能，分開製作晶片，有利於優化工藝，減少製作時間。

本領域的通常知識者可以理解的係，在一些實施例中，為了使存儲塊10獲取較好的性能，最週邊的存儲單元一般可以作為虛擬存儲單元(dummy cell)，並不進行實際的存儲工作。例如，最下層存儲子陣列層1a所包含的存儲單元，可以作為虛擬存儲單元。另，在一些實施例中存儲塊10中，最左側及最右側分別設置的係一列汲區半導體條11、通道半導體條12及源區半導體條13，則最左側的一列汲區半導體條11、通道半導體條12及源區半導體條13配合其右側的字線孔洞4中的閘極條2及兩者之間的存儲結構5，所構成的存儲單元，最右側的一列汲區半導體條11、通道半導體條12及源區半導體條13配合其左 側的字線孔洞4中的閘極條2及兩者之間的存儲結構5，所構成的存儲單元，也係作為虛擬存儲單元，不參加實際的存儲工作。

故在本發明中，非特意指出的話，全文中所涉及到的存儲子陣列層1a並不包括虛擬存儲單元(dummy cell)所涉及到的最下層存儲子陣列層；汲區半導體條11、通道半導體條12及源區半導體條13也並不包括虛擬存儲單元(dummy cell)所涉及到最左側的一列汲區半導體條11、通道半導體條12及源區半導體條13及最右側的一列汲區半導體條11、通道半導體條12及源區半導體條13。

故如上，在一行中，從左至右，對於首端的字線孔洞4，其只有右側對應一列汲區半導體條11、通道半導體條12及源區半導體條13；對於末端的字線孔洞4，其只有左側對應一列汲區半導體條11、通道半導體條12及源區半導體條13。故本領域的通常知識者可以理解的係，在一行中，首端的字線孔洞4及末端的字線孔洞4在功能上構成的一個完整的字線孔洞。

請一併參閱，結合圖13至圖16，圖13為圖11所示存儲塊10的電路示意圖；圖14為圖11所示存儲塊10的平面示意簡圖；圖15為每層位線對應的存儲單元的示意圖；圖16為字線及位線的三維分佈示意圖。

如圖13所示，存儲塊10包括複數層存儲子陣列層1a(圖13顯示了6層)，複數層存儲子陣列層1a中的汲區半導體條11作為位線，例如BL-1-1、BL-1-2、BL-1-3、BL-1-4、BL-1-5、BL-1-6；每層存儲子陣列層1a中的複數列汲區半導體條11構成了複數列位線，例如BL-1-1、BL-2-1、……；存儲塊10中複數層存儲子陣列層1a中的源區半導體13連接至一條公共源極線13b；存儲塊10中複數層存儲子陣列層1a中的阱區半導體12連接至一條公共阱區線12b。此外，同一字線孔洞4中的一閘極條2與左右兩側的汲區半導體層11c、通道半導體層12c及源區半導體層13c分別構成了兩列存儲單元(如中間兩列存儲單元所示)。奇數字線孔洞4對應的閘極條2連接至奇數字線WL-a，例如第一，第四列存儲單元，其對應第一及第三字線孔洞；偶數字線孔洞4對應的閘極條2連接至偶數字線WL-b，例如第二，第三列存儲單元，其對應第二字線孔洞。

如圖14-圖16所示，每層存儲子陣列層1a中，沿列方向延伸的汲 區半導體條11、通道半導體條12及源區半導體條13，同一列的半導體條狀結構1b與左側字線孔洞4中的閘極條2形成一個存儲單元(bit)，與右側字線孔洞4中的閘極條2形成另一個存儲單元(bit)。第一行奇數字線孔洞4，例如hole-1，hole-3，……，連接第一行奇數字線WL-1-a，第一行偶數字線孔洞4，例如hole-2，hole-4，……，連接第一行偶數字線WL-1-b。

如圖16所示，假設存儲塊10包括P層存儲子陣列層1a、M行字線N列位線。則每層存儲子陣列層1a包括N列作為位線的汲區半導體條11，例如BL-1-1，……，BL-N-1所示；對於P層存儲子陣列層1a，例如BL-1-1，……，BL-N-P所示，存儲塊10包括N*P個作為位線的汲區半導體條11。M行字線，例如WL-1-a/b，……，WL-M-a/b，分別與N列位線在行方向X及列方向Y所定義的投影平面上的投影交叉，形成複數個存儲單元。其中，P、M、N均為大於0的自然數。

根據上述條件，本領域的通常知識者可以理解的係，在同一行方向X上，存儲塊10包括(N+1)個字線孔洞4，例如WL-hole-1-1，……，WL-hole-1-(N+1)所示；在同一列方向Y上，存儲塊10包括M個字線孔洞4，例如WL-hole-1-(N+1)，……，WL-hole-M-(N+1)所示。每列汲區半導體條11、通道半導體條12及源區半導體條13的一側對應M個字線孔洞4。每行字線(一個奇數字線8a及一個偶數字線8b)對應(N+1)個字線孔洞4。如上，同一行中，首端及末端的字線孔洞4在每個存儲子陣列層1a中，只對應一個存儲單元，故其可以在功能上看成一個完整的字線孔洞4；而其它的字線孔洞4在每個存儲子陣列層1a中，對應兩個存儲單元(左右兩側各一個存儲單元)。故每行字線對應N*2*P個存儲單元。當N為偶數時，一個奇數字線8a對應(N/2+1)個字線孔洞，其包括同一行中首端及末端的字線孔洞4，也就係說，奇數字線8a也係對應N/2個完整的字線孔洞4，對應(N/2)*P*2個存儲單元；一個偶數字線8b對應N/2個字線孔洞4，對應(N/2)*P*2個存儲單元。也就係說，奇數字線8a及偶數字線8b對應的存儲單元的個數係相同的。

在一具體實施例中，假如存儲塊10具體包括8層存儲子陣列層1a及1024行字線，每行字線包括一個奇數字線8a及一個偶數字線8b，每層存儲子陣列層1a包括2048列作為位線的汲區半導體條11，存儲塊10包括2048*8 個作為位線的汲區半導體條11。

在同一行方向X上，存儲塊10包括(2048+1=2049)個字線孔洞4；在同一列方向Y上，存儲塊10包括1024個字線孔洞4。作為位線的每個汲區半導體條11對應1024個字線孔洞4，對應1024*2個存儲單元。每行字線對應(2048+1=2049)個字線孔洞4，首端及末端的字線孔洞4在每個存儲子陣列層1a中只對應一個存儲單元，則功能上構成一個完整字線孔洞4，其對應2048*2*8=32K個存儲單元。N為偶數2048，則一個奇數字線8a對應(2048/2+1=1025)個字線孔洞，其包括同一行中首端及末端的字線孔洞4，也就係說，奇數字線8a也係對應1024個完整的字線孔洞4，對應(2048/2)*8*2個存儲單元；一個偶數字線8b對應2048/2個字線孔洞4，對應(2048/2)*8*2個存儲單元。

存儲塊10可以定義1/8個字線對應的1024*2個存儲單元為一個存儲頁(128個完整字線孔洞4)。存儲塊10可以定義一行字線對應的32K個存儲單元為一個扇區(sector)，可以理解，一個扇區對應2個字線，(2048+1)個字線孔洞4(2048個完整字線孔洞4)，2048*2*8個存儲單元bit。

存儲塊10可以定義16個扇區構成一個子存儲塊10(eblk)，包括0.5M個存儲單元(2048*2*8*16=1024*2*2*8*16=1024*1024*0.5)。在具體實施例中，存儲塊10包括64個子存儲塊10，包括32M個存儲單元。每個存儲塊10共用一個公共源極線13b及一個公共阱區線12b。

本實施例提供的存儲塊10，包括存儲陣列1，存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿高度方向Z依次層疊的複數個存儲子陣列層1a，每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層、通道半導體層及源區半導體層；每個存儲子陣列層1a中的汲區半導體層、通道半導體層及源區半導體層分別包括沿行方向X分佈的複數條汲區半導體條11、通道半導體條12及源區半導體條13，每條汲區半導體條11、通道半導體條12及源區半導體條13分別沿列方向Y延伸；每列汲區半導體條11、通道半導體條12及源區半導體條13的兩側分別設置沿列方向Y分佈的複數條閘極條2，每條閘極條2沿高度方向Z延伸；在高度方向Z上，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一 投影平面上的投影重合，投影平面沿高度方向Z及列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源區半導體條13的部分，用於構成一個存儲單元。相比於二維存儲陣列，該存儲塊10的存儲密度較高。

如上，本發明的存儲塊10包括兩種結構的存儲單元，在一實施例中，結合圖5、圖7、圖8及圖10，提供一種存儲單元，該存儲單元包括汲區部分11’、通道部分12’、源區部分13’及閘極部分2’。其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸。在高度方向Z上，閘極部分2’與通道部分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有存儲結構部分5’。

其中，汲區部分11’為上述實施例提供的存儲塊10的汲區半導體層的部分，通道部分12’為通道半導體層的部分，源區部分13’為源區半導體層的部分。汲區部分11’、通道部分12’、源區部分13’及存儲結構部分5’的具體結構、功能及層疊方式可參見上述每一個存儲子陣列層1a中汲區半導體層、通道半導體層、源區半導體層及存儲結構5的具體結構、功能及層疊方式，且可實現相同或相似的技術效果，在此不再贅述。

其中，當汲區部分11’、通道部分12’、源區部分13’呈條狀結構，存儲結構部分5’為電荷能陷存儲結構部分時，該存儲單元的具體結構可參見第5圖，該存儲單元的其它結構可參見上述關於圖5的相關描述。當汲區部分11’、通道部分12’、源區部分13’均包括本體結構15a及複數個凸起部15b，存儲結構部分5’為電荷能陷存儲結構部分時，該存儲單元的具體結構可參見圖7，該存儲單元的其它結構可參見上述關於圖7的相關描述。當存儲結構部分5’為浮閘存儲結構部分時，該存儲單元的具體結構可參見圖10及圖11，該存儲單元的其它結構可參見上述關於圖10及圖11的相關描述。

參見圖17，圖17為本發明一實施例提供的存儲塊的製程方法的流程圖。在本實施例中，提供一種存儲塊的製程方法，該方法可用於製備上述實施例圖2a-圖4所提供的存儲塊10，且存儲塊10的存儲結構5為電荷能陷存儲 結構。具體的，該方法包括：

步驟S21：提供半導體基材。

參見圖18，圖18為本發明一實施例提供的半導體基材的側視圖。半導體基材包括襯底81、設置在襯底81上的第一單晶犧牲半導體層82、形成在第一單晶犧牲半導體層82上的依次交替的兩層存儲子陣列層1a及第二單晶犧牲半導體層14，直至形成最上層的兩層存儲子陣列層1a。

其中，襯底81可為單晶襯底81；具體可為單晶矽材質。第一單晶犧牲半導體層82及/或第二單晶犧牲半導體層14可為鍺化矽(SiGe)。複數個存儲子陣列層1a在沿垂直襯底81的高度方向Z上依次層疊。每個存儲子陣列層1a包括沿高度方向Z層疊的汲區半導體層11c、通道半導體層12c及源區半導體層13c。而且在高度方向Z上，兩相鄰的存儲子陣列層1a可以共用源區，包括依次層疊的汲區半導體層11c、通道半導體層12c、源區半導體層13c、通道半導體層12c及汲區半導體層11c，以共用同一源區半導體層13c。故對於共源的存儲子陣列層1a而言，每兩層存儲子陣列層1a上設置一第二單晶犧牲半導體層14，以與其它兩層存儲子陣列層1a彼此隔離。第二單晶犧牲半導體層14可為鍺化矽(SiGe)半導體材質。

需要說明的係，圖18所示結構僅示例性地繪出半導體基材的部分結構；本領域的通常知識者可以理解，圖18所示的第一單晶犧牲半導體層82與第二單晶犧牲半導體層14之間實際設置的係具有共用源區半導體層13c的兩個存儲子陣列層1a，為了圖式的簡潔，圖中僅僅示意性地示出一層存儲子陣列層1a僅僅只係示意。

在一具體實施方式中，步驟S21具體可包括：

步驟S211a：提供襯底81。

其中，襯底81可為單晶襯底81；具體可為單晶矽材質。

步驟S212a：沿高度方向Z在襯底81上依次形成複數個存儲子陣列層1a。

其中，步驟S212a具體包括包括：

步驟a：在襯底81上以外延生長方式形成第一單晶犧牲半導體層82。

其中，第一單晶犧牲半導體層82可為鍺化矽(SiGe)。

步驟b：在第一單晶犧牲半導體層82上以外延生長方式依次交替形成兩層存儲子陣列層1a及第二單晶犧牲半導體層14。然後繼續形成兩層存儲子陣列層1a，可繼續重複堆疊第二單晶犧牲半導體層14及共源的兩層存儲子陣列層1a，直至形成最上層的共源的兩層存儲子陣列層。

其中，第二單晶犧牲半導體層14的材質與第一單晶犧牲半導體層82的材質相同，也可為鍺化矽(SiGe)。

本領域的通常知識者可以理解的係，在襯底81上先設置第一單晶犧牲半導體層82的目的在於，避免其上的複數個存儲子陣列層1a直接接觸襯底81從而造成漏電。然，如上，本發明的存儲塊中最下層的存儲子陣列層1a的器件性能不佳，故最下層的存儲子陣列層1a中的存儲單元一般係作為虛擬存儲單元的，並不參加實際的記憶體操作。故本領域的通常知識者可以理解的係，襯底81上也可以並不設置第一單晶犧牲半導體層82，直接在襯底81上形成作為虛擬存儲單元的一層存儲子陣列層1a或者共源的兩層存儲子陣列層1a，再在其上以外延生長方式依次交替形成第二單晶犧牲半導體層82及共源的兩層存儲子陣列層1a，直至形成最上層的共源的兩層存儲子陣列層1a。也就係說，作為虛擬存儲單元的最下層的一層存儲子陣列層1a或者共源的兩層存儲子陣列層1a，並不會參加實際的記憶體操作，故其也可以防止對襯底81造成漏電。

其中，相鄰兩層存儲子陣列層1a共用源區，每個共源的兩層存儲子陣列層1a的形成方式包括：

步驟b1：在下層的第一單晶犧牲半導體層82或第二單晶犧牲半導體層14上，以外延生長方式形成一第一摻雜類型的第一單晶半導體層。

具體的，可同時通入半導體材料氣體及第一類型摻雜離子氣體，以在下層的第一單晶犧牲半導體層82或第二單晶犧牲半導體層14上以外延生長的方式形成一層第一摻雜類型的第一單晶半導體層。該第一單晶半導體層作為汲區半導體層11c(或源區半導體層13c)。其中，第一摻雜離子可為砷離子。半導體材料可為先前形成汲區(或源區)的半導體材料。

步驟b2：在第一單晶半導體層上以外延生長的方式形成一層第二摻雜類型的第二單晶半導體層。

具體的，可同時通入半導體材料氣體及第二類型摻雜離子氣體，以在第一單晶半導體層上以外延生長的方式形成一層第二摻雜類型的第二單晶半導體層。該第二單晶半導體層作為通道半導體層12c。其中，第二摻雜離子可為BF2+離子。該半導體材料可為先前形成阱區的半導體材料。

步驟b3：在第二單晶半導體層上以外延生長的方式形成一層第一摻雜類型的第三單晶半導體層。

具體的，可同時通入半導體材料氣體及第一類型摻雜離子氣體，以在第二單晶半導體層上以外延生長的方式形成一層第一摻雜類型的第三單晶半導體層。該第三單晶半導體層作為源區半導體層13c(或者汲區半導體層11c)。其中，第一摻雜離子可為砷離子。半導體材料可為先前形成源區(或汲區)的半導體材料。

其中，在步驟S212a的具體實施過程中，在每兩層存儲子陣列層1a之間，進一步生成一層第二單晶犧牲半導體層14。而且在高度方向Z上，由第二單晶犧牲半導體層14隔離開的每相鄰的兩層存儲子陣列層1a包括依次層疊的汲區半導體層11c、通道半導體層12c、源區半導體層13c、通道半導體層12c及汲區半導體層11c，以共用同一源區半導體層13c。

步驟b4：在第三單晶半導體層上以外延生長方式形成一第二摻雜類型的第四單晶半導體層。

該步驟b4的具體實施方式與步驟b2類似。該第四單晶半導體層用於作為通道半導體層12c。

步驟b5：在第四單晶半導體層上以外延生長方式形成一第一摻雜類型的第五單晶半導體層。

該步驟b5的具體實施方式與步驟b1類似。該第五單晶半導體層用於作為汲區半導體層11c(或源區半導體層13c)。

其中，第一單晶半導體層、第二單晶半導體層及第三單晶半導體層構成一個存儲子陣列層1a；第三單晶半導體層、第四單晶半導體層及第五單晶半導體層構成另一個存儲子陣列層1a；兩個存儲子陣列層1a共用第三單晶半導體層作為共用的源極半導體層13c。

可以理解，在具體實施過程中，步驟b5之後，則在第五單晶半導 體層上形成一層第二單晶犧牲半導體層14。之後，在第二單晶犧牲半導體層14上繼續執行步驟b1-b5，直至形成預設層數的存儲子陣列層1a。

也就係說，在每兩層存儲子陣列層1a之間，會形成一層第二單晶犧牲半導體層14。而且在高度方向Z上，由第二單晶犧牲半導體層14隔離開的每相鄰的兩層存儲子陣列層1a包括依次層疊的汲區半導體層11c、通道半導體層12c、源區半導體層13c、通道半導體層12c及汲區半導體層11c，以共用同一源區半導體層13c。

步驟S213a：在複數個存儲子陣列層1a上形成第一硬遮罩層83，並在第一硬遮罩層83及複數個存儲子陣列層1a中開設複數個隔離擋牆孔洞31，在隔離擋牆孔洞31中填充隔離物以形成複數個隔離牆3，以形成半導體基材。

其中，第一硬遮罩層83可為二氧化矽材質或者氮化矽材質。

具體的，參見圖19，圖19為在存儲子陣列層1a上開設複數個隔離擋牆孔洞31的俯視圖。可採用蝕刻方式開設複數個隔離擋牆孔洞31。隔離擋牆孔洞31在行方向X及列方向Y上按照矩陣排列，每一隔離擋牆孔洞31沿高度方向Z延伸直至襯底81表面。在隔離擋牆孔洞31中形成隔離牆3的具體結構可參見圖20，圖20為圖19所示的隔離擋牆孔洞31中形成複數個隔離牆3的俯視圖。具體的，靠近存儲塊10的列方向Y邊緣處的隔離牆3，在列方向Y上進一步延伸至存儲塊10的列方向Y邊緣處，以保證列方向Y邊緣處的隔離牆3能夠完全隔離相鄰兩列堆疊結構1b即可。具體的，在一些實施例中，靠近存儲塊10的列方向Y邊緣處的隔離牆3為T形隔離牆3，即其包括橫向部分及朝向存儲塊10的列方向Y邊緣處的凸出部分，凸出部分與存儲塊10的列方向Y邊緣處相接，以完全隔離相鄰兩列堆疊結構1b，防止兩列汲區半導體條11、通道半導體條12及源區半導體條13之間短路。隔離牆3與第一硬遮罩層83可以採用同樣的材質製成。

在另一實施方式中，步驟S21具體包括：

步驟S211b：提供襯底81。

步驟S212b：在襯底81上形成複數個隔離牆3，其中，複數個隔離牆3在行方向X及列方向Y上按照矩陣排列，每一隔離牆3沿垂直於襯底81的高度方向Z延伸。

步驟S213b：沿高度方向Z在襯底81上及隔離牆3之間依次形成複數個存儲子陣列層1a。

其中，形成複數個存儲子陣列層1a的具體實施過程與上述步驟S212a中形成複數個存儲子陣列層1a的具體實施過程相同或相似，且可實現相同或相似的技術效果，具體可參見上文。

步驟S214b：在上述結構上形成一第一硬遮罩層83，以形成半導體基材。

具體的，可在經步驟S213b處理之後的產品結構上形成第一硬遮罩層83，第一硬遮罩層83位於複數個存儲子陣列層1a背離襯底81的一側表面。

步驟S22：在半導體基材上開設複數個字線孔洞，以將每層存儲子陣列層沿行方向分割成複數列汲區半導體條、通道半導體條及源區半導體條。

在具體實施過程中，步驟S22具體包括：

步驟S221：在第一硬遮罩層83上形成複數個字線開口831。

其中，參見圖21，圖21為在半導體基材上形成複數個字線開口831及字線孔洞4的俯視圖；可採用蝕刻的方式在第一硬遮罩層83上形成複數個字線開口831。複數個字線開口831在行方向X及列方向Y上按照矩陣排列。

步驟S222：利用字線開口831作為掩膜，對第一硬遮罩層83下的複數個存儲子陣列層1a進行蝕刻，以形成複數個字線孔洞4。

參見圖21至圖23，圖22為圖21所對應產品的E方向的剖視圖；圖23為圖21所對應產品的F方向的剖視圖。具體的，可採用蝕刻的方式加工字線孔洞4。如圖21所示，若干字線孔洞4區別於隔離牆3的位置間隔設置；且複數個字線孔洞4在行方向X及列方向Y上按照矩陣排列，並將每層存儲子陣列層1a沿行方向X分割成複數列汲區半導體條11、通道半導體條12及源區半導體條13。如圖22所示，每一字線孔洞4沿高度方向Z延伸，且非邊緣處的每一字線孔洞4的左右兩側(如圖22所在方位的左側及右側)分別暴露出複數個存儲子陣列層1a的兩列汲區半導體條11、通道半導體條12及源區半導體條13的部分。其中，每一字線孔洞4左側相對兩側係汲區半導體條11、通道半導體條12及源區半導體條13；前後相對兩側係隔離牆3。在本步驟中，可以採用 對半導體材質高蝕刻比，而對隔離牆3低蝕刻比的蝕刻液來加工形成字線孔洞4。此外，如圖2a-圖4所示，最左側的邊緣字線孔洞4，其只有右側存在一列汲區半導體條11、通道半導體條12及源區半導體條13；同樣地，最右側的邊緣字線孔洞4，其只有左側存在一列汲區半導體條11、通道半導體條12及源區半導體條13。然，本領域的通常知識者可以理解的係，最左側的邊緣字線孔洞4及最右側的邊緣字線孔洞4可以認為兩者結合構成了一個完整的字線孔洞，後續不再特意指出邊緣字線孔洞4的不同。

如圖2及圖4，複數個字線孔洞4配合複數個隔離牆3將每層存儲子陣列層1a中，汲區半導體層11c分割成沿行方向X間隔分佈的複數條汲區半導體條11；將通道半導體層12c分割成沿行方向X間隔分佈的複數條通道半導體條12；將源區半導體層13c分割成沿行方向X間隔分佈的複數條源區半導體條13。其中，每一汲區半導體條11、通道半導體條12、源區半導體條13的其它具體結構及功能可參見上文相關描述，在此不再贅述。此外，如圖23所示，隔離牆3的內部可以採用氧化矽，其外面包裹一層氮化矽材質，外部包裹的氮化矽材質與第一硬遮罩層83的材質相同。

在具體實施過程中，參見圖24a-圖24b，圖24a為圖21所示結構經步驟S223處理之後的示意圖；圖24b為圖24a所示結構填充絕緣材質後的結構示意圖；在步驟S222之後，還包括：

步驟S223：利用字線孔洞4，對第一單晶犧牲半導體層82及第二單晶犧牲半導體層14進行移除。

具體的，可採用蝕刻的方式去除第一單晶犧牲半導體層82及第二單晶犧牲半導體層14。

步驟S224：在移除的第一單晶犧牲半導體層82及第二單晶犧牲半導體層14所在區域進行沈積，以在移除的第一單晶犧牲半導體層82及第二單晶犧牲半導體層14所在區域填滿絕緣材質，從而將第一單晶犧牲半導體層82及第二單晶犧牲半導體層14替換絕緣隔離層14’。

其中，可採用原子層沈積的方式填充絕緣材質。絕緣材質具體可為氧化矽。本領域的通常知識者可以理解的係，在步驟S223去除第一單晶犧牲半導體層82及第二單晶犧牲半導體層14後，隔離牆3可以對相鄰的堆疊結構 1b起到充分的支撐作用，以便於後續執行步驟S224。

此外，本領域的通常知識者可以理解的係，在一些實施例中，存儲陣列1還包括支撐柱16。具體地，參見圖25a及圖25b，圖25a為本發明一實施例提供的存儲陣列的立體結構示意圖；圖25b為本發明一實施例提供的存儲陣列的局部平面示意圖。

如圖25a及圖25b所示，存儲陣列1還包括複數個支撐柱16，支撐柱16分別沿存儲陣列1的高度方向Z延伸。

如上所述，第一單晶犧牲半導體層82及第二單晶犧牲半導體層14需要替換成絕緣隔離層14’。在該步驟中，第一單晶犧牲半導體層82及第二單晶犧牲半導體層14被部分地替換成絕緣隔離層14’，但在後續步驟中，根據電性隔離的需要，所有的第一單晶犧牲半導體層82及第二單晶犧牲半導體層14都將被替換成絕緣隔離層14’。也就係說，在存儲陣列1的製作過程中，在蝕刻掉第一單晶犧牲半導體層82及/或第二單晶犧牲半導體層14後，相關區域中的存儲子陣列層1a懸空，在這些相關區域中，如果設置有隔離牆3，則隔離牆3能夠對這些區域中懸空的存儲子陣列層1a起到充分的支援作用，防止存儲子陣列層1a出現塌陷的問題。

然，在某些區域中，其可能並不存在隔離牆3，例如，在汲/源引出區域，此區域中的存儲子陣列層1a並不需要製作存儲單元，此區域中的存儲子陣列層1a中的汲區半導體條11、源區半導體條13及/或通道半導體條12需要引出，與對應的各類導線連接，故在這些區域中，兩列堆疊結構1b之間需要設置複數個支撐柱16，如此，則在存儲陣列1的製作過程中，對這些區域中的堆疊結構1b中的第一單晶犧牲半導體層82及/或第二單晶犧牲半導體層14蝕刻後，支撐柱16可以對懸空的存儲子陣列層1a起到充分的支撐作用，防止存儲子陣列層1a出現塌陷的問題，支撐存儲陣列1的框架，維持存儲陣列1的結構穩定。

本領域的通常知識者可以理解的係，支撐柱16可以及隔離牆3採用相同的材質，在相同的製程步驟中製成。也就係說，隔離牆3及支撐柱16本質類似，只係，隔離牆3係設置在需要製作存儲單元的存儲陣列1的區域，其在存儲陣列1的製作過程中，起到支撐及形成字線孔洞4的作用；而支撐柱16則 係形成在非需要製作存儲單元的存儲陣列1的其它區域，例如，汲/源引出區域，在存儲陣列1的製作過程中，起到支撐的作用。當然，在其它一些實施例中，支撐柱16也可以設置在需要製作存儲單元的存儲陣列1的區域中，例如，相鄰兩隔離牆3之間距離較遠時，隔離牆3並不能提供足夠的支撐作用時，則也可以根據需要在此區域設置支撐柱16，以輔助隔離牆3來提供支撐力。支撐柱16可以根據實際的需要來進行設置，本發明對此並不做限定。

其中，支撐柱16的材質可為氧化矽或氮化矽。

步驟S23：在每一字線孔洞中暴露出汲區半導體條、通道半導體條及源區半導體條的部分的至少一側分別形成存儲結構，其中，存儲結構為電荷能陷存儲結構。

經步驟S23處理之後的產品結構具體可參見圖26，圖26為圖24b所示結構經步驟S23處理之後的示意圖。在具體實施過程中，步驟S23具體包括：

步驟S231：在具有字線孔洞4的半導體基材上沈積第一介質層。

具體的，在每一字線孔洞4內及第一硬遮罩層83背離襯底81的表面沈積一層第一介質層。每一字線孔洞4內的第一介質層覆蓋於字線孔洞4中兩側暴露的汲區半導體條11、通道半導體條12及源區半導體條13的部分的表面。例如，結合圖4，第一個堆疊結構1b及第二個堆疊結構1b的部分透過第一行第二列的字線孔洞4(以下稱之為第一字線孔洞4)暴露，第一字線孔洞4中的第一介質層覆蓋於第一列存儲結構1b透過第一字線孔洞4暴露的部分，及覆蓋於第二列半導體條狀結構1b透過第一字線孔洞4暴露的部分。

步驟S232：在第一介質層上沈積電荷存儲層。

其中，電荷存儲層位於第一介質層背離半導體條狀結構1b的一側表面。

步驟S233：在電荷存儲層上沈積第二介質層。

其中，第二介質層位於電荷存儲層背離第一介質層的一側面。

步驟S24：在每一字線孔洞中分別填充閘極材料，以形成複數個閘極條。

其中，經步驟S24處理之後的產品結構具體參見圖5及圖27，圖 27為圖26所示結構經步驟S24處理之後的示意圖。如圖5所示，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z及列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源區半導體條13的部分及電荷能陷存儲結構的部分構成一個存儲單元。

如上，在本實施例中，存儲結構5為電荷能陷存儲結構，如ONO型電荷能陷存儲結構，故其可以將植入進來的電荷固定在植入點附近，電荷只能在植入/移除方向(大致垂直於電荷存儲層52的延伸方向)上移動，其不能自由地在電荷存儲層52中進行移動，特別係不能在電荷存儲層52延伸方向而進行移動，對於電荷能陷存儲結構而言，電荷存儲層52只需要在其正面及背面上設置有絕緣介質即可，每個存儲單元中存儲的電荷會固定在電荷存儲部分的植入點附近，其不會沿著同一層的電荷存儲層52移動到其它存儲單元中的電荷存儲部分中。故在其對應的製程方法中，只需要在電荷存儲層52的兩側分別形成第一介質層51及第二介質層53，以將電荷存儲層52與汲區半導體條11、通道半導體條12、源區半導體條13及閘極條2隔開即可，其製程較為簡單。

具體的，上述存儲塊10的製程方法可用於製備以下實施例所涉及的存儲塊。結合圖2a至圖4，該存儲塊10包括存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸，且每個堆疊結構1b分別包括沿高度方向Z層疊的汲區半導體條11、通道半導體條12及源區半導體條13，每條汲區半導體條11、通道半導體條12及源區半導體條13分別沿列方向Y延伸；且每條汲區半導體條11、通道半導體條12及源區半導體條13分別為單晶半導體條。

每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。在高度方向Z上，每條閘極條2至少有部分與一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z及列方向Y延伸；閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源 區半導體條13的部分，用於構成一個存儲單元。具體的，每條閘極條2與複數個存儲子陣列層1a中的汲區半導體條11、通道半導體條12及源區半導體條13之間設置有電荷能陷存儲結構。其中，電荷能陷存儲結構的具體結構與功能，及與存儲陣列1之間的位置關係等可參見上述相關描述。

具體的，每個堆疊結構1b包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12及汲區半導體條11，以共用同一源區半導體條13。具體的，相鄰兩組堆疊子結構之間設置一層間隔離層(即為上述絕緣隔離層14’)，以彼此隔離。

堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z及行方向X延伸，以隔開相鄰兩列堆疊結構1b的至少部分，其中，在如上所示的製造過程中，隔離牆3還進一步作為支撐結構，以支撐相鄰兩列堆疊結構1b，方便進行後續的製造過程。當然，製程之後，隔離牆3也可以同樣作為支撐結構，用來支撐相鄰兩列堆疊結構1b。靠近存儲塊10的列方向Y邊緣處的隔離牆3為T形隔離牆，以完全隔離相鄰兩列堆疊結構1b。當然，列方向Y邊緣處的隔離牆3也可以採用其它的形式，例如在列方向Y上延伸至存儲塊10的列方向Y邊緣處等等，只要其能夠在列方向Y邊緣處完全隔離鄰兩列堆疊結構1b即可。

在列方向Y上，同一列的相鄰兩隔離牆3之間填充閘極條2；相鄰兩列堆疊結構1b的部分共用同一閘極條2。

該實施例提供的存儲塊10的其它結構與功能可參見上述任一實施例提供的存儲結構為電荷能陷存儲結構的存儲塊10的具體描述，在此不再贅述。

上述製程方法對應的存儲單元包括：汲區部分11’、通道部分12’、源區部分13’及閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸；其中，在高度方向Z上，閘極部分2’與通道部分12’在一投影平面上的投影至少部分重合，投影平面沿高度方向Z及汲區部分11’、通道部分12’及源區部分13’的延伸方向進行延伸，閘極部分2’與汲區部分 11’、通道部分12’、源區部分13’之間設置有電荷能陷存儲結構部分。

電荷能陷存儲結構部分具體結構與位置關係可參見上述相關描述。該存儲單元的其它結構與功能可參見上述實施例所涉及的存儲結構部分5’為電荷能陷存儲結構部分的存儲單元的相關描述，在此不再贅述。

在另一實施例中，參見圖28，圖28為本發明另一實施例提供的存儲塊10的製程方法的流程圖，在本實施例中，存儲塊10的存儲結構為浮閘存儲結構。提供另一種存儲塊的製程方法，該方法可用於製備上述圖9-圖11所對應的存儲塊10。該方法具體包括：

步驟S31：提供半導體基材。

步驟S32：在半導體基材上開設複數個字線孔洞，以將每層存儲子陣列層沿行方向分割成複數列汲區半導體條、通道半導體條及源區半導體條。

其中，步驟S31-步驟S32的具體實施過程與上述步驟S21-步驟S22的具體實施過程相同或相似，且可實現相同或相似的技術效果，具體可參見上文，在此不再贅述。

需要指出的係，後續步驟係在利用字線孔洞4將第一單晶犧牲半導體層82及第二單晶犧牲半導體層14轉換成絕緣隔離層14’之後的相關步驟，本實施例前端的相關製程步驟與上一實施例的前端的相關製程步驟相同，在此不再贅述。

步驟S33：利用字線孔洞在暴露出通道半導體條的部分的至少一側形成浮閘存儲結構。

步驟S33具體包括：

步驟S331：在每一字線孔洞4中暴露出汲區半導體條11、通道半導體條12及源區半導體條13的部分的至少一側形成第一絕緣介質層85a。

在具體實施過程中，步驟S331具體包括：

步驟A：去除每一字線孔洞4暴露出的通道半導體條12的部分，以形成第一凹槽84。

參見圖29-圖30，圖29為圖24b所示結構形成第一凹槽84的示意圖；圖30為圖29所對應產品的另一方向的剖視圖。具體的，可採用蝕刻的方式去除每一字線孔洞4暴露出的兩側的通道半導體條12的部分，以形成第一凹 槽84，例如採用酸蝕刻的方式。

在本實施例中，可以採用對通道半導體條12及絕緣隔離層14’的部分高蝕刻比，而對汲區半導體條11及源區半導體條13低蝕刻比的蝕刻液來進行蝕刻；例如，汲區半導體條11及源區半導體條13為N型半導體條，而阱區半導體12為P型半導體條，則可以採用對P型半導體材質高蝕刻比，而對N型半導體材質低蝕刻比的蝕刻液來進行選擇性蝕刻，從而僅僅對每一字線孔洞4暴露出的兩側的阱區半導體12及絕緣隔離層14’的部分進行蝕刻，形成了第一凹槽84。

本領域的通常知識者可以瞭解的係，在對通道半導體條12的部分進行酸蝕刻時，蝕刻液在蝕刻通道半導體條12的部分的同時，也會蝕刻絕緣隔離層14’的部分，形成第三凹槽84a，如圖29所示。雖然這種蝕刻係不利的，然在後續的步驟中，第三凹槽84a中會被回填，特別係回填上與絕緣隔離層14’相同的材質。

雖然圖29中，由於蝕刻導致形成第三凹槽84a，然在其他實施例中若能控制好蝕刻選擇比，則並不必然會導致形成第三凹槽84a。

步驟B：在若干第一凹槽84中填充第一絕緣介質85。

參見圖31-圖32，圖31為圖29所示結構上形成第一絕緣介質85的示意圖；圖32為圖31所對應產品的F方向的剖視圖；具體的，可採用沈積的方式在第一凹槽84內填充第一絕緣介質85。同時在第三凹槽84a中採用沈積的方式填充第一絕緣介質85。第一絕緣介質85可與絕緣隔離層14’的材質相同，比如可為氧化矽。

在對第一凹槽84進行填充第一絕緣介質85時，同時會在蝕掉絕緣隔離層14’的部分而形成了第三凹槽84a中填充第一絕緣介質85。由於第一絕緣介質85的材質係氧化矽，與絕緣隔離層14’的材質相同，故其不會對器件性能造成影響。

在具體實施過程中，參見圖33-圖35，圖33為圖31所示結構形成第二凹槽84’後的示意圖；圖34為圖33所對應產品的F方向的剖視圖；圖35為圖33所示結構形成第二絕緣介質86的示意圖。在步驟B之後，還包括：

步驟C：去除每一字線孔洞4暴露出的兩側的汲區半導體條11的 部分及源區半導體條13的部分，以形成若干第二凹槽84’；第二凹槽84’至少暴露出部分的第一絕緣介質85。

其中，可採用蝕刻的方式形成第二凹槽84’。去除每一字線孔洞4暴露出的兩側的汲區半導體條11的部分及源區半導體條13的部分，以形成若干第二凹槽84’後的產品豎向剖視圖可參見圖33。具體地，在此步驟中，可以採用對通道半導體條12低蝕刻比，而對汲區半導體條11及源區半導體條13高蝕刻比的蝕刻液來進行蝕刻；例如，汲區半導體條11及源區半導體條13為N型半導體條，而阱區半導體12為P型半導體條，則可以採用對N型半導體材質高蝕刻比，而對P型半導體材質低蝕刻比的蝕刻液來進行選擇性蝕刻，從而僅僅對每一字線孔洞4暴露出的兩側的汲區半導體條11的部分及源區半導體條13的部分進行蝕刻，形成了第二凹槽84’。

步驟D：在第二凹槽84’中形成第二絕緣介質86。

其中，可採用沈積的方式形成第二絕緣介質86。第二絕緣介質86為氮化矽。之後，執行步驟E。

步驟E：去除通道半導體條12所在層的第一絕緣介質85，以暴露出第一凹槽84，並在第一凹槽84的槽壁上沈積第一絕緣介質層85a。

如圖36a-圖36b所示，圖36a為去除通道半導體條12所在層的第一絕緣介質85後的結構示意圖；圖36b為圖35所示結構形成第一絕緣介質層85a的示意圖。在此步驟中，可以採用對第一絕緣介質85高蝕刻比，而對第二絕緣介質86低蝕刻比的蝕刻液，例如，對氧化矽高蝕刻比，而對氮化矽低蝕刻比的蝕刻液，來執行蝕刻，並透過控制蝕刻液的量、蝕刻速度及蝕刻時間，以蝕刻掉第一絕緣介質85。之後，在蝕刻掉第一絕緣介質85的第一凹槽84內，採用沈積或生長的方式形成第一絕緣介質層85a；第一絕緣介質層85a的截面呈門字型，用於界定出浮閘槽。

步驟S332：在第一絕緣介質層85a背離通道半導體條12的部分的一側表面形成浮閘54。

經步驟S332處理之後的產品結構可參見圖37-圖38所示，圖37為圖36b所示結構形成浮閘54的示意圖；圖38為圖37所對應產品的另一方向的剖視圖。

具體的，在浮閘槽中沈積浮閘材料以形成浮閘54；其中，浮閘材料包括多晶矽材料。

步驟S333：在每一字線孔洞內的側壁上形成第二絕緣介質層85b，第二絕緣介質層85b與第一絕緣介質層85a配合包裹浮閘54的任意表面。

在具體實施過程中，參見圖39a，圖39a為去除每一字線孔洞周圍的第一硬遮罩層的部分及每個第二凹槽中第二絕緣介質的部分後的結構示意圖。步驟S333具體包括：

步驟3331：去除每一字線孔洞4周圍的第一硬遮罩層83的部分及每個第二凹槽84’中第二絕緣介質86的部分，以擴寬每一字線孔洞4並露出每一浮閘54的至少部分。

可以理解，經該步驟3331處理之後，第一絕緣介質層85a僅包裹浮閘54的部分。

參見圖39b-圖40，圖39b為形成第二絕緣介質層85b的示意圖；圖40為圖39b所對應產品的F方向的剖視圖。

步驟3332：在擴寬的每一字線孔洞4的側壁上形成第二絕緣介質層85b，以使第二絕緣介質層85b包裹每一浮閘54露出的部分。

由圖39b可以看出，第一絕緣介質層85a及第二絕緣介質層85b將浮閘54的各個表面完全包裹、隔離。第二絕緣介質層85b包括複數層結構，複數層結構包括一層氧化矽層、一層氮化矽層及另一層氧化矽層。透過擴寬字線孔洞4，可以確保第二絕緣介質層85b部分覆蓋每一浮閘54的5個表面，故第二絕緣介質層85b配合第一絕緣介質層85a所組成的絕緣介質，可以整個包裹浮閘54的任意表面。具體地，如圖39b所示，第二絕緣介質層85b的部分覆蓋浮閘54的五個表面，其中，浮閘54的五個表面中有四個表面的至少部分被第二絕緣介質層85b的部分所覆蓋，有一個表面被第二絕緣介質層85b全部覆蓋。此外，第一絕緣介質層85a除了覆蓋浮閘54靠近通道半導體條12的表面，其也同樣覆蓋浮閘54的其它四個表面的部分。故第一絕緣介質層85a配合第二絕緣介質層85b將浮閘54的所有表面均包裹在其內。

步驟S34：在每一字線孔洞中分別填充閘極材料，以形成複數個閘極條。

其中，經步驟S34處理之後的產品結構可參見圖41-圖42，圖41為形成閘極條2的示意圖；圖42為圖41所對應產品的另一方向的剖視圖。其中，閘極條2包裹浮閘54的被第一絕緣介質層85a包裹外的其它所有表面，以提高耦合率。也就係說，閘極條2的一表面沿著第二絕緣介質層85b的延伸方向而進行延伸，從而夾著第二絕緣介質層85b而包裹浮閘54的五個表面，且浮閘54的五個表面中有四個表面的至少部分被閘極條2透過第二絕緣介質層85b所包裹。該存儲塊10的製程方法所制得的存儲塊10中的每一存儲單元的具體結構可參見圖10。

其中，每條閘極條2至少有部分與每層存儲子陣列層1a中的一條對應的通道半導體條12的部分在一投影平面上的投影重合，投影平面沿高度方向Z及列方向Y延伸，閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源區半導體條13的部分及對應的浮閘存儲結構的部分，構成一個存儲單元。

在本實施例中，存儲結構5為浮閘存儲結構，如上，浮閘存儲結構的特點係植入進來的電荷可以均勻地分佈在整個浮閘54上，電荷不但能夠在植入/移除方向(大致垂直於浮閘的延伸方向)上移動，而且可以在浮閘54中，特別係浮閘54的延伸方向，進行移動，故對於浮閘存儲結構中，每一個存儲單元的浮閘54都係獨立的，每個浮閘54的各個表面均需要被絕緣介質所覆蓋，彼此隔離，防止一存儲單元中的浮閘54上存儲的電荷移動到其它存儲單元中的浮閘54上。故在其製程方式中，每個存儲單元的浮閘54都係獨立的，第一絕緣介質層85a及第二絕緣介質層85b構成的絕緣介質可以將浮閘54的各個表面完全包裹、隔離，從而使得每個存儲單元的浮閘54彼此獨立，每個浮閘54中存儲的電荷不會移動至其它存儲單元的浮閘54中。

具體的，該存儲塊10的製程方法可用於製備以下實施例所涉及的存儲塊。該存儲塊10包括：存儲陣列1。該存儲陣列1包括呈三維陣列分佈的複數個存儲單元，其中，存儲陣列1包括沿行方向X分佈的複數個堆疊結構1b，每個堆疊結構1b分別沿列方向Y延伸，且每個堆疊結構1b分別包括沿高度方向Z層疊的汲區半導體條11、通道半導體條12及源區半導體條13，每條汲區半導體條11、通道半導體條12及源區半導體條13分別沿列方向Y延伸；且每 條汲區半導體條11、通道半導體條12及源區半導體條13分別為單晶半導體條。

堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個閘極條2，每個閘極條2沿高度方向Z延伸。在高度方向Z上，每條閘極條2至少有部分與一條對應的通道半導體條11的部分在一投影平面上的投影重合，投影平面沿高度方向Z及列方向Y延伸；閘極條2的部分、通道半導體條12的相應部分、配合與通道半導體條12的相應部分相鄰的汲區半導體條11的部分及源區半導體條13的部分，用於構成一個存儲單元。具體的，每條閘極條2與複數個存儲子陣列層1a中的汲區半導體條11、通道半導體條12及源區半導體條13之間設置有浮閘存儲結構。其中，浮閘存儲結構包括若干第一絕緣介質層85a、若干浮閘54及第二絕緣介質層85b，其中，每一第一絕緣介質層85a至少位於對應的通道半導體條12與其中一對應的浮閘54之間，浮閘54位於第一絕緣介質層85a與第二絕緣介質層85b之間，第二介質層85b位於浮閘54與閘極條2之間。

具體的，每個堆疊結構1b包括複數組堆疊子結構，每組堆疊子結構包括沿高度方向Z依次層疊的汲區半導體條11、通道半導體條12、源區半導體條13、通道半導體條12及汲區半導體條11，以共用同一源區半導體條13。具體的，相鄰兩組堆疊子結構之間設置一層間隔離層，以彼此隔離。

每個堆疊結構1b的兩側分別設置沿列方向Y分佈的複數個隔離牆3，每個隔離牆3沿高度方向Z及行方向X延伸，以隔開相鄰兩列堆疊結構1b的至少部分，其中，隔離牆3進一步作為支撐結構，以支撐相鄰兩列堆疊結構1b。靠近存儲塊10邊緣處的隔離牆3為T形隔離牆，以完全隔離相鄰兩列堆疊結構1b。

在列方向Y上，同一列的相鄰兩隔離牆3之間填充閘極條2；相鄰兩列堆疊結構1b的部分共用同一閘極條2。

該實施例提供的存儲塊10的其它結構與功能可參見上述任一實施例提供的存儲結構為浮閘存儲結構的存儲塊10的具體描述，在此不再贅述。

該製程方法對應的存儲單元，包括：汲區部分11’、通道部分12’、源區部分13’及閘極部分2’，其中，汲區部分11’、通道部分12’、源區部分13’沿高度方向Z層疊，閘極部分2’位於汲區部分11’、通道部分12’、源區部分13’的一側，且沿高度方向Z延伸；其中，在高度方向Z上，閘極部分2’與通道部 分12’在沿高度方向Z延伸的投影平面上的投影至少部分重合，投影平面位於汲區部分11’、通道部分12’及源區部分13’的一側並沿高度方向Z及汲區部分11’、通道部分12’及源區部分13’的延伸方向進行延伸，閘極部分2’與汲區部分11’、通道部分12’、源區部分13’之間設置有浮閘存儲結構部分。

其中，浮閘存儲結構部分具體包括第一絕緣介質層85a、浮閘54及第二絕緣介質層85b的部分，其中，第一絕緣介質層85a位於通道部分12’與浮閘54之間，浮閘54位於第一絕緣介質層85a與第二絕緣介質層85b的部分之間，第二絕緣介質層85b的部分位於浮閘54與閘極條2之間。第二絕緣介質層85b的部分覆蓋浮閘54的五個表面。其中，浮閘54的五個表面中的一個表面被第二絕緣介質層85b全部覆蓋。第二絕緣介質層85b的部分包括複數層結構，複數層結構包括一層氧化矽層的部分、一層氮化矽層的部分及另一層氧化矽層的部分。

該存儲單元的其它結構與功能可參見上述實施例所涉及的存儲結構部分5’為浮閘存儲結構部分的存儲單元的相關描述，在此不再贅述。

以上僅為本發明的實施方式，並非故限制本發明的專利範圍，凡係利用本發明說明書及圖式內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。

1a:存儲子陣列層

11:汲區半導體條

12:通道半導體條

13:源區半導體條

2:閘極條

3:隔離牆

CH:通道半導體層

D:汲區半導體層

S:源區半導體層

X,Y,Z:方向

Claims (22)

1. 一種存儲塊，其改良在於，包括：

   存儲陣列，包括呈三維陣列分佈的複數個存儲單元，其中，該存儲陣列包括沿高度方向依次層疊的複數個存儲子陣列層，每個該存儲子陣列層包括沿該高度方向層疊的汲區半導體層、通道半導體層及源區半導體層；每個該存儲子陣列層中的該汲區半導體層、通道半導體層及源區半導體層分別包括沿行方向分佈的複數條汲區半導體條、通道半導體條及源區半導體條，每條該汲區半導體條、通道半導體條及源區半導體條分別沿列方向延伸；該汲區半導體條、通道半導體條及源區半導體條的兩側分別設置沿列方向分佈的複數條閘極條，每條該閘極條沿該高度方向延伸；

   在該高度方向上，每條該閘極條至少有部分與每層該存儲子陣列層中的一條對應的該通道半導體條的部分在一投影平面上的投影重合，該投影平面沿該高度方向及該列方向延伸；該閘極條的部分、該通道半導體條的相應部分、配合與該通道半導體條的相應部分相鄰的該汲區半導體條的部分及該源區半導體條的部分，用於構成一個該存儲單元。
2. 如請求項1所述之存儲塊，其中，

   每條該汲區半導體條、通道半導體條及源區半導體條分別為單晶半導體條。
3. 如請求項1所述之存儲塊，其中，

   每條該汲區半導體條及每條該源區半導體條分別為第一摻雜類型的半導體條帶，每條該通道半導體層分別為第二摻雜類型的半導體條帶。
4. 如請求項1所述之存儲塊，其中，

   在該高度方向上，兩相鄰的該存儲子陣列層包括依次層疊的汲區半導體層、通道半導體層、源區半導體層、通道半導體層及汲區半導體層，以共用同一該源區半導體層；

   每兩層該存儲子陣列層上設置一層間隔離層，以與其它兩層該存儲子陣列層彼此隔離。
5. 如請求項1所述之存儲塊，其中，

   該汲區半導體條、通道半導體條及源區半導體條的兩側分別設置沿該列方向分佈的複數個隔離牆，每個該隔離牆沿該高度方向及該行方向延伸，以隔開相 鄰兩列該汲區半導體條、通道半導體條及源區半導體條；其中，在該列方向上，同一列的相鄰兩該隔離牆之間的複數個區域用於形成複數個字線孔洞，該字線孔洞沿該高度方向延伸；

   該閘極條分別設置在該字線孔洞內，在同一個該存儲子陣列層中，相鄰兩列該汲區半導體條、通道半導體條及源區半導體條共用同一該閘極條，以使同一該行方向上的相鄰兩個該存儲單元共用同一控制閘極。
6. 如請求項1所述之存儲塊，其中，

   該汲區半導體條、通道半導體條及源區半導體條的兩側的部分區域還分別設置有複數個支撐柱。
7. 如請求項1所述之存儲塊，其中，

   該源區半導體條、通道半導體條及源區半導體條分別為標準條狀結構；或者

   該汲區半導體條、通道半導體條及源區半導體條分別包括條狀的本體結構及從該本體結構朝向兩側該閘極條凸起的凸起部，該凸起部遠離該本體結構的凸面包括弧面；該閘極條朝向該汲區半導體條、通道半導體條及源區半導體條的面為凹面，該凹面為對應的弧面。
8. 如請求項1所述之存儲塊，其中，

   該閘極條與相鄰的該汲區半導體條、通道半導體條及源區半導體條之間設置存儲結構，以存儲電荷。
9. 如請求項8所述之存儲塊，其中，

   該存儲結構為電荷能陷存儲結構，設置在該閘極條與相鄰的該汲區半導體條、通道半導體條及源區半導體條之間，且沿該高度方向延伸；

   其中，該電荷能陷存儲結構包括第一介質層、電荷存儲層及第二介質層，該第一介質層位於該電荷存儲層與該汲區半導體條、通道半導體條及源區半導體條之間，該電荷存儲層位於該第一介質層與該第二介質層之間，該第二介質層位於該電荷存儲層與該閘極條之間。
10. 如請求項8所述之存儲塊，其中，

    該存儲結構為浮閘存儲結構；

    其中，對於每個該存儲單元，該浮閘存儲結構包括浮閘及包裹該浮閘的絕緣介質，該浮閘與該存儲單元中該通道半導體條的相應部分對應，且該浮閘的任意 表面均被該絕緣介質隔離。
11. 如請求項1所述之存儲塊，其中，

    每個該閘極條分別連接一個對應的字線連接線，該字線連接線在該高度方向上延伸，用於使對應的該閘極條分別連接至對應的字線，其中，同一行的複數個該閘極條分別用於連接至少一條對應的字線，每條該字線分別沿該行方向延伸，用於實現該字線與該複數個存儲子陣列層中的該存儲單元的控制閘極的連接。
12. 如請求項11所述之存儲塊，其中，

    同一行的複數個該閘極條分別用於連接兩條對應的字線，奇數的該閘極條連接同一條奇數字線，偶數的該閘極條連接同一條該偶數字線。
13. 如請求項11至12任意一項所述之存儲塊，其中，

    該字線連接線遠離該閘極條的一端作為字線連接端，用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接，該字線設置在該堆疊晶片上；或者

    該存儲塊進一步包括字線引出線，該字線設置在該存儲塊的該存儲陣列之上，該字線引出線在該高度方向上延伸且相對於該字線連接線更遠離該閘極條，每個該字線進一步分別對應連接一個對應的該字線引出線，該字線引出線遠離該字線的一端作為字線連接端，用於與該存儲塊在該高度方向上堆疊在一起的該堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。
14. 如請求項1所述之存儲塊，其中，

    複數個該存儲子陣列層中同一列的每個該汲區半導體條分別透過位線連接線引出，其中，該位線連接線在該高度方向上延伸；

    複數個該存儲子陣列層中同一列的每個該源區半導體條分別透過源極連接線引出，其中，該源極連接線在該高度方向上延伸；

    複數個該存儲子陣列層中同一列的每個該通道半導體條分別透過阱區連接線引出，其中，該阱區連接線在該高度方向上延伸。
15. 如請求項14所述之存儲塊，其中，

    該位線連接線遠離對應的該汲區半導體條的一端作為位線連接端；其中，該位線連接端用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。
16. 如請求項14所述之存儲塊，其中，

    該存儲塊中所有的該源極連接線分別用於連接同一公共源極線或者預設數量的複數條公共源極線；

    該存儲塊中所有的該阱區連接線分別用於連接同一公共阱區線，以統一給所有的該通道半導體條施加阱區電壓；或者該存儲塊中的每個該阱區連接線分別連接複數條阱區電壓線，以分別給每個該通道半導體條施加該阱區電壓。
17. 如請求項14所述之存儲塊，其中，

    該源極連接線遠離對應的該源區半導體條的一端作為源極連接端；該阱區連接線遠離對應的該通道半導體條的一端作為阱區連接端；其中，該源極連接端及該阱區連接端分別用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接，該公共源極線及該阱區電壓線分別設置在該堆疊晶片上；或者

    該存儲塊進一步包括公共阱區引出線及公共源極引出線，該公共阱區引出線及該公共源極引出線分別連接該公共阱區線及公共源極線，其中，該公共阱區引出線遠離該公共阱區線的一端作為公共阱區連接端，該公共源極引出線遠離該公共源極線的一端作為公共源極連接端，用於與該存儲塊在該高度方向上堆疊在一起的一堆疊晶片連接或用於與該存儲塊所在晶片上的控制電路連接。
18. 如請求項1所述之存儲塊，其中，

    該存儲塊包括P層該存儲子陣列層及M行該閘極條，每行該閘極條分別用於連接一個奇數字線及一個偶數字線，每層該存儲子陣列層包括N列作為位線的該汲區半導體條，該存儲塊包括N*P個作為該位線的該汲區半導體條；

    在同一該行方向上，該存儲塊包括(N+1)個該閘極條；在同一該列方向上， 該存儲塊包括M個該閘極條；

    每列該汲區半導體條、通道半導體條及源區半導體條對應M*2個該閘極條；一組該奇數字線及該偶數字線對應(N+1)個該閘極條，對應N*P*2個該存儲單元。
19. 如請求項1所述之存儲塊，其中，

    相鄰兩列的該閘極條在該行方向上交錯分佈；或者

    相鄰兩列的該閘極條在該行方向上對齊。
20. 一種記憶體裝置，其中，包括：

    一個或複數個存儲塊，其中，每個該存儲塊為如請求項1至19任意一項該的存儲塊。
21. 一種存儲單元，其改良在於，包括：

    汲區部分、通道部分、源區部分及閘極部分，其中，該汲區部分、通道部分、源區部分沿高度方向層疊，該閘極部分位於該汲區部分、通道部分、源區部分的一側，且沿該高度方向延伸；

    在該高度方向上，該閘極部分與該通道部分在沿該高度方向延伸的投影平面上的投影至少部分重合，該投影平面沿該高度方向及該汲區部分、該通道部分及該源區部分的延伸方向進行延伸。
22. 如請求項21所述之存儲單元，其中，

    該汲區部分、通道部分、源區部分分別為沿該高度方向層疊的汲區半導體條、通道半導體條、源區半導體條的部分；

    其中，該汲區半導體條、通道半導體條、源區半導體條分別為單晶半導體條。

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