TW202418280A - 隨機存取記憶體 - Google Patents

Abstract

一種隨機存取記憶體，包含一寫入電晶體，其閘極電性連接至一寫入字元線且汲極電性連接至一寫入位元線、一第一讀取電晶體與一第二讀取電晶體，其閘極電性連接至寫入電晶體的源極構成一儲存節點，其汲極電性連接至一讀取位元線，其共同源極電性連接至一讀取字元線，如此該第一讀取電晶體與該第二讀取電晶體為並聯設置、以及一電容電性連接至儲存節點。

Description

隨機存取記憶體

本發明大體上與一種隨機存取記憶體(RAM)有關，更具體言之，其係關於一種具有金屬橋接部連接相鄰閘極以及並聯的讀取電晶體的3T1C（三電晶體與一電容）隨機存取記憶體。

邏輯相容的增益單元(gain cell)嵌入式動態隨機存取記憶體(eDRAM)陣列被業界視為是靜態隨機存取記憶體(SRAM)的一種替代選擇，其優點包括尺寸小、非比例式運作、低靜態漏電以及具有雙埠功能等。然而，傳統的閘控式eDRAM實作需要加大控制訊號來將完整的電壓準位寫入記憶單元中，以減少其更新頻率以及存取時間，故此其電路中需要額外的電源供應與晶載電荷泵來對控制訊號進行升壓動作，也需要高電壓等級的準位轉換與容誤功能。此外，一般eDRAM使用的金氧半場效電晶體(MOSFET)的次臨界擺幅(sub-threshold swing, SS)高達60 mV/decade以上，其降低元件操作電壓的改進空間有限，高操作電壓的特性也使得其能耗相當可觀，並增加了漏電的可能性。故此，本領域的技術人士亟需對現有的增益單元嵌入式動態隨機存取記憶體架構進行改良，以克服上述缺點。

有鑑於前述習知的增益單元(gain cell)嵌入式動態隨機存取記憶體(eDRAM)設計之缺點，本發明於此提出了一種新穎的隨機存取記憶體的電路與佈局結構，其特點在於透過金屬橋接部來連接兩個相鄰且並聯的讀取電晶體，以此增大讀取電流。此外，發明中使用了穿隧式場效電晶體(TFET)作為讀取電晶體，其可大幅降低所需的操作電壓，進而減少裝置整體能耗，同時減少漏電的情形發生。

本發明的目的在於提出一種新穎的隨機存取記憶體，包含：一寫入電晶體，其具有一第一閘極、一第一源極以及一第一汲極，其中該第一閘極電性連接至一寫入字元線，該第一汲極電性連接至一寫入位元線；一第一讀取電晶體，具有一第二閘極、一共同源極以及一第二汲極；一第二讀取電晶體，具有一第三閘極、該共同源極以及一第三汲極，其中該第三閘極與該第二閘極電性連接至該寫入電晶體的該第一源極，該第三閘極、該第二閘極以及該第一源極的連接處為儲存節點，該第二汲極與該第三汲極電性連接至一讀取位元線，該共同源極電性連接至一讀取字元線，如此該第一讀取電晶體與該第二讀取電晶體為並聯設置；以及一電容，電性連接至該儲存節點。

本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。

現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可理解文中之描述僅透過例示之方式來進行，而非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以以各種方式來加以組合或重新設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。

閱者應能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層（即，直接在某物上）的含義。此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。

如本文中使用的，術語「基底」是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。

如本文中使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成觸點、互連線和/或通孔）和一個或多個介電層。

閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。

閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。

首先請參照第1圖，其為根據本發明較佳實施例中一隨機存取記憶體的電路示意圖。本發明的隨機存取記憶體較佳為一動態隨機存取記憶體(DRAM)，如嵌入式動態隨機存取記憶體(eDRAM)，其由一個寫入電晶體WT、兩個讀取電晶體RT ₁, RT ₂以及一個電容C等三個主要部件所組成，其構成了本發明3T1C（三電晶體與一記憶體單元）的隨機存取記憶體架構。在連接關係上，兩個讀取電晶體RT ₁, RT ₂係為並聯設置，共同作為本發明的讀取裝置RT，其一端具有一共同源極S _C連接至一讀取字元線RWL，另一端則分別具有一第二汲極D ₂與一第二汲極D ₃連接至一讀取位元線RBL。讀取電晶體RT ₁, RT ₂的閘極G ₂, G ₃則透過橋接件互相連接。由於上述兩個讀取電晶體RT ₁, RT ₂的並聯設計，讀取運作時可以產生更高的讀取電流，提高讀取效能。再者，在本發明實施例中，讀取電晶體RT ₁, RT ₂較佳為穿隧式場效電晶體(TFET)，其較低的次臨界擺幅(sub-threshold swing, SS)特性使得所需的閘極操作電壓較低，開關速度更快，能大幅減少元件運作時整體的能耗並同時減少漏電的情形發生。

復參照第1圖。本發明的寫入電晶體WT可為普通的金氧半場效電晶體(MOSFET)，其一端的第一汲極D ₁與一寫入位元線WBL連接，另一端的第一源極S ₁則與讀取電晶體RT ₁, RT ₂的閘極G ₂, G ₃連接，該第一源極S ₁與閘極G ₂以及閘極G ₃的連接處即為本發明隨機存取記憶體的儲存節點SN，其連接至一電容C。寫入電晶體WT的閘極G ₁則連接至一寫入字元線WWL。寫入電晶體WT、第一讀取電晶體RT ₁以及該第二讀取電晶體RT ₂共同構成了隨機存取記憶體中的一個記憶單元。

請參照第2圖，其為根據本發明較佳實施例中一隨機存取記憶體在寫入與讀取運作時電路中各線路的時序圖形，並可同時參照第1圖的電路圖來理解其運作方式。在本發明隨機存取記憶體寫入高位邏輯態 “1” 的運作中，從寫入字元線WWL端施加一高電位訊號至寫入電晶體WT的閘極G ₁來開啟寫入電晶體WT的通道（第一汲極D ₁至第一源極S ₁），接著從寫入位元線WBL端施加一寫入電位訊號經過開啟的寫入電晶體WT通道至儲存節點SN，使得儲存節點SN處（電容C）的儲存態變為高位邏輯態 “1” 。此時讀取字元線RWL與讀取位元線RBL皆維持在其預充電壓的準位不變。低位邏輯態 “0” 也可以上述同樣的方式寫入，差別僅在於寫入位元線WBL所施加的寫入電位訊號為負準位。

復參照第2圖。寫入高位邏輯態後，暫存器需要經過一段保持時間來穩定其訊號值，以確保傳到下一層時的暫存值是正確的。訊號穩定後，在隨機存取記憶體的讀取運作中，從讀取字元線RWL端施加一過驅電壓（預充電壓變為低準位電壓）至讀取電晶體RT ₁, RT ₂，如此使得讀取位元線RBL端放電降壓，以此得知電晶體RT ₁, RT ₂通道處的阻值，進而得知讀取電晶體RT ₁, RT ₂閘極開關處的電壓準位，即所連接儲存節點SN的儲存態。低位邏輯態 “0”也可以上述同樣的方式讀取，差別在於處於低位邏輯態時，讀取字元線RWL的過驅會使得讀取位元線RBL端反向升壓。

現在請參照第3圖，其為根據本發明一實施例中一隨機存取記憶體的電路佈局圖，並可同時參照第1圖的電路圖來理解其連接方式。本發明的隨機存取記憶體的佈局結構包含一基底（即圖中的空白區域），基底的材料可以包括廣泛的半導體材料，例如矽、鍺、砷化鎵、磷化銦等，不以此為限。基底上大體上形成有多個摻雜區、閘極、接觸件以及金屬層等結構，其中摻雜區可為透過離子佈值製程在半導體材質的基底中摻雜雜質所形成的導電區域，其可作為元件的源極與汲極等部位，該些摻雜區也可形成在預先形成在基底上的鰭部結構中，以製作出鰭式場效電晶體(FinFET)。閘極可為形成在基底上的多晶矽條狀結構，大體上所有閘極都朝第一方向D1延伸並沿著與第一方向D1正交的第二方向D2等間隔排列，其可作為元件的閘極並連接不同元件。接觸件可為鎢/氮化鈦等金屬材質的垂直柱狀體，其大多設置在摻雜區或是閘極上，以將該些部位連接至上層的金屬層。金屬層可為銅質導線形成的金屬圖案，其構成了半導體後段互連結構並連接基底上各種不同的元件。

復參照第3圖。以下的部件說明將以本發明的一個記憶單元(bit cell)BC為例。在本發明較佳實施例中，一第一閘極G ₁位於基底上且往第一方向D1延伸。一第一源極S ₁與一第一汲極D ₁分別位於第一閘極G ₁兩側的基底中，如此第一閘極G ₁、該第一源極S ₁以及該第一汲極D ₁構成一寫入電晶體WT，其中第一閘極G ₁即作為一寫入電晶體WT的閘極，其上方透過接觸件C _WWL連接至一寫入字元線（即第1圖所示的寫入字元線WWL），第一汲極D ₁上方則透過接觸件C _WBL連接至一寫入位元線（即第1圖所示的寫入位元線WBL）。一第二閘極G ₂位於基底上，其較佳鄰近第一閘極G ₁並在第一方向D1上與第一閘極G ₁對齊。一共同源極S _C與一第二汲極D ₂分別位於第二閘極G ₂兩側的基底中，如此第二閘極G ₂、共同源極S _C以及第二汲極D ₂構成一第一讀取電晶體RT ₁，其中第二閘極G ₂即作為一第一讀取電晶體RT ₁的閘極，第二汲極D ₂上方透過接觸件C _RBL連接至一讀取位元線（即第1圖所示的讀取位元線RBL），共同源極S _C上方則透過接觸件C _RWL連接至一讀取字元線（即第1圖所示的讀取字元線RWL）。

復參照第3圖。一第三閘極G ₃位於基底上，其較佳在第二方向D2上鄰近第一閘極G ₁與第二閘極G ₂。第三閘極G ₃的兩側分別為一第三汲極D ₃以及與第一讀取電晶體RT ₁共用的共同源極S _C，如此第三閘極G ₃、共同源極S _C以及第三汲極D ₃構成一第二讀取電晶體RT ₂，其中第三閘極G ₃即作為一第二讀取電晶體RT ₂的閘極，第三汲極D ₃上方則透過接觸件C _RBL連接至一讀取位元線（即第1圖所示的讀取位元線RBL），其中第二汲極D ₂與第三汲極D ₃連接至相同的讀取位元線，共同源極S _C上方則透過接觸件C _RWL連接至一讀取字元線（即第1圖所示的讀取字元線RWL）。如此第一讀取電晶體RT ₁與第二讀取電晶體RT ₂為並聯設置，共同作為本發明的讀取裝置RT，可提高讀取電流與效能。此外，在第一讀取電晶體RT ₁與第二讀取電晶體RT ₂採用穿隧電晶體(TFET)的設計中，共同源極S _C較佳為P型重摻雜(P+)區域，第二汲極D ₂與第三汲極D ₃較佳為N型重摻雜(N+)區域。

復參照第3圖。須注意在本發明實施例中，第二讀取電晶體RT ₂的第三閘極G ₃在第一方向D1上延伸至寫入電晶體WT的第一源極S ₁上並與之連接，而該第一源極S ₁與第三閘極G ₃的連接處即為本發明隨機存取記憶體的儲存節點SN，於該處第三閘極G ₃的上方會透過接觸件C _C連接至一電容（即第1圖所示的電容C）。如此從第一汲極D ₁通入的電壓可決定儲存節點SN的儲存態並影響第一讀取電晶體RT ₁與第二讀取電晶體RT ₂的通道阻值。再者，在本發明實施例中，第二閘極G ₂與第三閘極G ₃會透過一金屬橋接部100彼此電性連接。較佳地，該金屬橋接部100位於第二閘極G ₂與第三閘極G ₃在第一方向上D1的一端並往第二方向D2上延伸而連接第二閘極G ₂與第三閘極G ₃。如此，如圖所示，第二閘極G ₂、第三閘極G ₃以及金屬橋接部100在基底平面上從頂視角度來看構成了一個類似J型的佈局圖案。

請參照第4圖，其為根據本發明另一實施例中一隨機存取記憶體的電路佈局圖。此實施例的電路佈局與第3圖所示者相似，差別僅在於金屬橋接部100是連接第三閘極G ₃的中段以及第二閘極G ₂在第一方向上D1的另一端，其較佳介於第一閘極G ₁與第二閘極G ₂之間。如此從頂視角度來看，第二閘極G ₂、第三閘極G ₃以及金屬橋接部100在基底平面上從頂視角度來看構成了一個類似h型的佈局圖案。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:金屬橋接部 C:電容 C _C:接觸件 C _RBL:接觸件 C _RWL:接觸件 C _WBL:接觸件 C _WWL:接觸件 D1:第一方向 D2:第二方向 D ₁:第一汲極 D ₂:第二汲極 D ₃:第三汲極 G ₁:第一閘極 G ₂:第二閘極 G ₃:第三閘極 RBL:讀取位元線 RWL:讀取字元線 RT ₁:（第一）讀取電晶體 RT ₂:（第二）讀取電晶體 S ₁:第一源極 S _C:共同源極 SN:儲存節點 WBL:寫入位元線 WT:寫入電晶體 WWL:寫入字元線

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中： 第1圖為根據本發明較佳實施例中一隨機存取記憶體的電路示意圖； 第2圖為根據本發明較佳實施例中一隨機存取記憶體在寫入與讀取運作時電路中各線路的時序圖形； 第3圖為根據本發明一實施例中一隨機存取記憶體的電路佈局圖；以及 第4圖為根據本發明另一實施例中一隨機存取記憶體的電路佈局圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

100:金屬橋接部

C:電容

C_RBL:接觸件

C_RWL:接觸件

C_WBL:接觸件

C_WWL:接觸件

D1:第一方向

D2:第二方向

D₁:第一汲極

D₂:第二汲極

D₃:第三汲極

G₁:第一閘極

G₂:第二閘極

G₃:第三閘極

RT₁:(第一)讀取電晶體

RT₂:(第二)讀取電晶體

S₁:第一源極

S_C:共同源極

SN:儲存節點

Claims (14)

1. 一種隨機存取記憶體，包含： 一寫入電晶體，具有一第一閘極、一第一源極以及一第一汲極，其中該第一閘極電性連接至一寫入字元線，該第一汲極電性連接至一寫入位元線； 一第一讀取電晶體，具有一第二閘極、一共同源極以及一第二汲極； 一第二讀取電晶體，具有一第三閘極、該共同源極以及一第三汲極，其中該第三閘極與該第二閘極電性連接至該寫入電晶體的該第一源極，該第三閘極、該第二閘極以及該第一源極的連接處為儲存節點，該第二汲極與該第三汲極電性連接至一讀取位元線，該共同源極電性連接至一讀取字元線，如此該第一讀取電晶體與該第二讀取電晶體為並聯設置；以及 一電容，電性連接至該儲存節點。
2. 如申請專利範圍第1項所述之隨機存取記憶體，更包含一基底，其中該第一閘極、該第二閘極以及該第三閘極位於該基底上且往一第一方向延伸，該第一閘極、該第二閘極以及該第三閘極相互鄰近，且一金屬橋接部電性連接該第二閘極與該第三閘極，該第一源極與該第一汲極分別位於該第一閘極兩側的該基底中，該共同源極與該第二汲極分別位於該第二閘極兩側的該基底中，該共同源極與該第三汲極分別位於該第三閘極兩側的該基底中。
3. 如申請專利範圍第1項所述之隨機存取記憶體，其中該隨機存取記憶體的寫入運作包含： 從該寫入字元線施加一高電位訊號開啟該寫入電晶體； 從該寫入位元線施加一寫入電位訊號經過開啟的該寫入電晶體至該儲存節點，使得該儲存節點的儲存態變為高位態。
4. 如申請專利範圍第1項所述之隨機存取記憶體，其中該隨機存取記憶體的讀取運作包含： 將該讀取字元線施加一低準位過驅電壓，使得該讀取位元線一端放電降壓；以及 透過所偵測到該讀取位元線一端的電壓下降值可得知該儲存節點的儲存態。
5. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第二閘極在該第一方向上鄰近該第一閘極並與該第一閘極在該第一方向上對齊。
6. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第三閘極在一第二方向上鄰近該第一閘極以及該第二閘極，且該第三閘極在該第一方向上延伸至與該第一閘極以及該第二閘極重疊，該第二方向與該第一方向正交。
7. 如申請專利範圍第6項所述之隨機存取記憶體，其中該金屬橋接部在該第二方向延伸至該第二閘極以及該第三閘極上方以電性連接該第二閘極以及該第三閘極。
8. 如申請專利範圍第7項所述之隨機存取記憶體，其中該第二閘極與該第三閘極在該第一方向的一端對齊，該金屬橋接部在該端電性連接該第二閘極與該第三閘極，如此從頂視角度來看該第二閘極、該第三閘極以及該金屬橋接部呈現J形。
9. 如申請專利範圍第7項所述之隨機存取記憶體，其中該第二閘極與該第三閘極在該第一方向的一端對齊，該金屬橋接部電性連接該第二閘極的另一端與該第三閘極的中段，如此從頂視角度來看該第二閘極、該第三閘極以及該金屬橋接部呈現h形。
10. 如申請專利範圍第1項所述之隨機存取記憶體，其中該第三閘極往該第一方向延伸至該寫入電晶體的該第一源極上。
11. 如申請專利範圍第1項所述之隨機存取記憶體，其中該寫入電晶體的該第一汲極與該第一讀取電晶體的該第二汲極在該第一方向上對齊，該寫入電晶體的該第一源極與該第一讀取電晶體以及該第二讀取電晶體的該共同源極在該第一方向上對齊。
12. 如申請專利範圍第1項所述之隨機存取記憶體，其中該寫入電晶體、該第一讀取電晶體以及該第二讀取電晶體構成一記憶單元。
13. 如申請專利範圍第1項所述之隨機存取記憶體，其中該寫入電晶體為金氧半場效電晶體(MOSFET)，該第一讀取電晶體與該第二讀取電晶體為穿隧電晶體(TFET)。
14. 如申請專利範圍第13項所述之隨機存取記憶體，其中該共同源極為P型摻雜區域，該第二汲極與該第三汲極為N型摻雜區域。