TW202414692A - 單體pin和蕭特基二極體積體電路 - Google Patents

Abstract

本文中描述多個單體微波積體電路（MMIC）裝置以及用於形成這些MMIC裝置之新製程技術，MMIC裝置包括PIN二極體及蕭特基二極體之組合，其中整合式被動電組件經製造且電連接於這些二極體之間。在一個實例中，一種單體半導體包括基板、在該基板上方之複數個半導體材料層、在蕭特基二極體之該複數個層之第一子集上的蕭特基接點及歐姆接點以及在PIN二極體之該複數個層之第二子集上的PIN二極體歐姆接點。該裝置亦可包括在該複數個層之該第一子集與該複數個層之該第二子集之間的蝕刻終止層。該蝕刻終止層藉由連續蝕刻來促進該蕭特基二極體之選擇性蝕刻及其與該PIN二極體之隔離。

Description

單體PIN和蕭特基二極體積體電路

本發明涉及單體PIN和蕭特基二極體積體電路。

P型-本質-N型（PIN）二極體係在P型半導體層或區與N型半導體層或區之間具有未摻雜本質半導體區的二極體。P型及N型區典型地經重度摻雜且電耦接至歐姆接點。P型層與N型層之間包括本質區，與不包括本質區的普通PN二極體形成對比。

PIN二極體可見於限幅器及開關電路，以及其他類型之電路中。依賴於PIN二極體來保護限幅器電路中之接收器電路系統，常常在寬頻率範圍內。傳統地，PIN二極體裝置已藉由半導體材料層在基板上方之生長、沈積或其他置放來製造。已設計各種類型之PIN二極體，包括具有不同「I」區厚度之PIN二極體，以供用於限幅器電路中。已設計一些PIN二極體供用於被動限幅器控制電路中以保護敏感接收器組件，諸如低雜訊放大器（low noise amplifier；LNA）、偵測器及混頻器。可設計PIN二極體用於在DC至110 GHz或更高之寬頻率範圍內操作。

PIN二極體常常用於雷達系統之限幅電路及射頻（radio frequency；RF）收發器之前端模組中，其中傳輸器及接收器兩者經調諧至大致相同的頻率。此類系統中之接收器為敏感的且即使一小部分傳輸功率經由接收器洩漏或朝向接收器反射，亦可能會受損。PIN二極體可用作此類RF收發器中之反射式限幅器以保護接收器組件，以及用於其他用途。

本文中描述多種單體微波積體電路（Monolithic Microwave Integrated Circuit；MMIC）裝置以及用於形成MMIC裝置之新製程技術，MMIC裝置包括PIN二極體及蕭特基二極體之組合，其中整合式被動電組件經製造且電連接於這些二極體之間。在一個實例中，一種單體半導體包括基板、在基板上方之複數個半導體材料層、在蕭特基二極體之複數個層之第一子集上的蕭特基及歐姆接點，以及在PIN二極體之複數個層之第二子集上的PIN二極體歐姆接點。該裝置亦可包括在複數個層之第一子集與複數個層之第二子集之間的蝕刻終止層。蝕刻終止層藉由連續蝕刻來促進蕭特基二極體之選擇性蝕刻及其與PIN二極體之隔離。

在一個實例中，一種單體半導體包括基板、在基板上方之複數個半導體材料層、在蕭特基二極體之複數個層之第一子集上的蕭特基及歐姆接點，以及在PIN二極體之複數個層之第二子集上的PIN二極體歐姆接點。該單體半導體亦可包括在複數個層之第一子集與複數個層之第二子集之間的蝕刻終止層。在一些實例中，基板可具體實現為砷化鎵基板。

在一些實例中，PIN二極體可包括複數個PIN二極體，且蕭特基二極體可包括複數個蕭特基二極體。在一個實例中，複數個PIN二極體中之第一PIN二極體串聯連接，且複數個PIN二極體中之第二PIN二極體並聯連接。在另一實例中，複數個蕭特基二極體中之第一蕭特基二極體串聯連接，且複數個蕭特基二極體中之第二蕭特基二極體並聯連接。

複數個層之第一子集可包括作用蕭特基層及陰極層，且單體半導體可進一步包括在陰極層下方之蝕刻終止層。複數個層之第二子集可包括在蝕刻終止層下方之陽極層、本質層及第二陰極層。在另一實例中，複數個層可包括第一陰極層、本質半導體層、陽極層、第二陰極層及作用蕭特基層。複數個層亦可包括在陽極層與第二陰極層之間的蝕刻終止層。在其他實例中，單體半導體亦可包括在PIN二極體及蕭特基二極體上方之鈍化層。

在其他實例中，單體半導體亦可包括在基板上方且電連接至蕭特基二極體及PIN二極體中之至少一者的電組件。作為實例，單體半導體可包括在基板上方之金屬-絕緣體-金屬電容器、電阻器及電感器。電容器、電阻器、電感器、PIN二極體及蕭特基二極體可電連接為單體微波積體電路限幅器。作為額外實例，單體半導體亦可包括在基板上方之射頻耦合器。

在其他態樣中，單體半導體可包括自基板之背側延伸至PIN二極體之陰極接點的通孔。單體半導體亦可包括自基板之背側延伸至蕭特基二極體之陰極接點的通孔。在其他實例中，單體半導體可包括在基板上方之被動電路元件，及自基板之背側延伸至被動電路元件之接點的通孔。

在其他態樣中，單體半導體可包括基板之背側上的背側金屬化物。背側金屬化物可延伸至通孔中且電連接至PIN二極體之陰極接點、蕭特基二極體之陰極接點或基板上方之被動電路元件中之一者。

在其他實例中，複數個層之第一子集包括作用蕭特基層及第一陰極層。單體半導體進一步包括在蕭特基層上方之第一蝕刻終止層及在第一陰極層下方之第二蝕刻終止層。單體半導體進一步包括在第一蝕刻終止層上方之至少一個半導體層，且複數個層之第二子集包含在第二蝕刻終止層下方之陽極層、本質層及第二陰極層。

在另一實例中，一種單體蕭特基增強型PIN二極體限幅器包括基板、在基板上方之複數個半導體材料層、在蕭特基二極體之複數個層之第一子集上的蕭特基及歐姆接點、在PIN二極體之複數個層之第二子集上的PIN二極體歐姆接點、在蕭特基二極體及PIN二極體上方之鈍化層，及限幅器之被動電路元件，這些被動電路元件形成於鈍化層上方。被動電路元件可包括電容器、電感器及RF耦合器。單體蕭特基增強型PIN二極體限幅器可包括在複數個層之第一子集與複數個層之第二子集之間的蝕刻終止層。複數個層之第一子集可包括在蝕刻終止層上方之作用層及第一陰極層，且複數個層之第二子集包含在蝕刻終止層下方之陽極層、本質層及第二陰極層。

PIN二極體可用作RF收發器中之反射式限幅器以保護接收器組件，以及用於其他用途。基於PIN二極體之反射式限幅器的回應並非在所有狀況下皆為理想的，且頻率回應、洩漏特性（例如，平坦及尖峰洩漏）、1 dB壓縮（P1dB）臨限值及最大處理功率能力可能受到限制。彼等回應特性與PIN二極體之物理性質、PIN二極體之幾何形狀及限幅器電路之配置相關。

由於蕭特基二極體之較低接通電壓，將蕭特基二極體添加至PIN二極體反射式限幅器可增強限幅器之效能。蕭特基增強型或混合型PIN二極體限幅器之不同配置具有不同效能等級。然而，現有的混合限幅器電路使用離散的蕭特基二極體。此類混合限幅器電路係使用分別的晶片及導線、使用組裝於PCB板上之覆晶二極體、整合式PIN限幅器晶粒或離散組件之其他組合來組裝。此類混合限幅器電路在頻寬上受到限制，具有較差小信號效能（例如，較差插入損失、回波損失等）及高成本。

根據具體實例之態樣，本文中描述包括PIN二極體、蕭特基二極體及整合式被動電組件之新單體微波積體電路（MMIC）裝置，以及用於形成MMIC裝置之新製程技術。在一個實例中，一種MMIC裝置包括基板、在基板上方之複數個半導體材料層、在蕭特基二極體之複數個層之第一子集上的蕭特基二極體接點及在PIN二極體之複數個層之第二子集上的PIN二極體接點。該裝置亦可包括在複數個層之第一子集與複數個層之第二子集之間的蝕刻終止層。蝕刻終止層促進蕭特基二極體之選擇性蝕刻及其與PIN二極體之隔離。

新MMIC裝置及製程可併有被動電組件或裝置（例如，金屬-絕緣體-金屬（Metal-Insulator-Metal；MIM）電容器、電阻器、傳輸線、電感器、RF耦合器及其他組件）以促進製造各種配置之混合MMIC蕭特基增強型PIN二極體限幅器。在一些狀況下，新MMIC裝置及製程可併有穿過MMIC基板之通孔以用於接地連接。相比其他PIN二極體反射式限幅器，蕭特基增強型PIN二極體限幅器受益於增強之洩漏特性及更高的功率處理能力。其亦提供比離散混合限幅器更大的小信號效能、更高的操作頻率及更低的成本，以及其他益處。

根據本文中所描述之實例的態樣，半導體材料層之堆疊可生長於半絕緣砷化鎵（GaAs）之基板上方。半導體材料層之堆疊可包括形成一或多個蕭特基二極體之接面的作用蕭特基GaAs層及N+ GaAs陰極層，其形成於P ⁺砷化鋁鎵（AlGaAs）陽極材料層、本質GaAs材料層及N ⁺GaAs陰極材料層上方，這些層形成一或多個PIN二極體之接面。蕭特基二極體之N+ GaAs陰極材料層與PIN二極體之P ⁺AlGaAs陽極材料層之間的蝕刻終止層藉由連續蝕刻來促進蕭特基二極體之選擇性蝕刻以及彼此隔離及其與PIN二極體之隔離。鈍化層進一步使二極體彼此隔離且隨後自基板形成被動裝置。

根據其他態樣，一種單體蕭特基增強型PIN二極體限幅器可包括：輸入埠、輸出埠、輸入DC阻隔電容器、輸出DC阻隔電容器、以並聯配置配置之一或多個PIN二極體、射頻（RF）耦合器、RF抗流電感器、一或多個蕭特基二極體及經由蕭特基二極體或RF耦合器中之一者形成的DC接地迴路。

參考圖式，圖1繪示包括PIN二極體200及蕭特基二極體210之整合式單體半導體結構10。提供圖1作為以整合方式一起形成於共同基板上方之兩種不同類型之二極體裝置的代表性實例。圖1未必按比例繪製。儘管在圖1中展示一個PIN二極體200及一個蕭特基二極體210，但可使用本文中所描述之技術將若干PIN二極體及蕭特基二極體一起形成於基板100上方。PIN二極體200及蕭特基二極體210可以串聯或並聯配置形成。另外，可形成包括電阻器、金屬-絕緣體-金屬（MIM）電容器、電感器、傳輸線、RF耦合器及其他組件之多個被動電組件且將其電耦接至PIN二極體200及蕭特基二極體210，以形成混合限幅器及其他積體電路。下文參看圖13至圖19更詳細地描述此類蕭特基增強型PIN二極體限幅器之實例。

複數個半導體材料層形成於基板100上方。下文進一步詳細地描述這些層之配置及組成。整合式結構10亦包括在層之第一子集上的蕭特基二極體接點211及212，以及在層之第二子集上的PIN二極體接點201及202。接點211（亦稱為「陰極歐姆接點211」）為蕭特基二極體210提供陰極歐姆接點，且接點212（亦稱為「陽極蕭特基接點212」）為蕭特基二極體210提供陽極蕭特基接點。接點201（亦稱為「陽極歐姆接點201」）為PIN二極體200提供陽極歐姆接點，且接點202（亦稱為「陰極歐姆接點202」）為PIN二極體200提供陰極歐姆接點。

PIN二極體200及蕭特基二極體210係由基板100上方之半導體材料層之共同堆疊形成。這些層之某些區經由選擇性蝕刻步驟彼此隔離，以分離PIN二極體200與蕭特基二極體210。蝕刻終止層定位於蕭特基二極體210之半導體層的第一子集與PIN二極體200之半導體層的第二子集之間。依賴於蝕刻終止層來經由選擇性蝕刻步驟將PIN二極體200與蕭特基二極體210隔離且將蕭特基二極體210彼此隔離。

一旦PIN二極體200及蕭特基二極體210如圖1中所展示而形成，便可依賴於額外製程步驟以使PIN二極體200及蕭特基二極體210鈍化且進一步電隔離。可依賴於額外製程步驟來在基板100上方形成被動電組件。被動電組件可電耦接至彼此，至PIN二極體200，且至蕭特基二極體210。可依賴於額外製程步驟來在基板100之背側上提供電連接。藉由額外電組件及連接，PIN二極體200及蕭特基二極體210以及可能的其他PIN二極體及蕭特基二極體可一起整合至MMIC中（參見例如圖12）。作為一個實例，MMIC可具體實現為蕭特基增強型PIN二極體限幅器電路，但許多其他類型之電路可使用本文中所描述之技術來形成。

圖2繪示根據本文中所描述之實例之各種態樣的用於在共同基板上方形成包括PIN二極體及蕭特基二極體之MMIC的製程。提供圖2中所展示之製程步驟作為代表性實例。圖2並非窮盡性的，此係因為可包括其他製程步驟。另外，在一些狀況下，可省略圖2中所展示之製程步驟中之一或多者，且相較於所展示之配置，可更改或重新配置步驟之配置。

可依賴於圖2中所展示之製程以形成PIN二極體200及蕭特基二極體210（如圖1中所展示）以及其他PIN二極體及蕭特基二極體。亦可依賴於該製程來在基板100上方形成被動電組件，執行背側處理步驟，且形成蕭特基增強型PIN二極體限幅器及其他MMIC電路結構。下文參看圖3至圖12進一步詳細地描述圖2中所展示之個別處理步驟。

在步驟300處，製程包括在基板上方形成半導體材料層之堆疊。圖3繪示根據步驟300之一個實例形成於基板100上方的半導體材料層110之堆疊。基板100包括頂表面101及底表面102。在一個實例中，基板100可具體實現為半絕緣GaAs之基板（例如，晶圓），但在一些狀況下，基板100可由其他半導電材料具體實現。如圖3中所展示，層110形成於基板100之頂表面101上方。在一些狀況下，基板100可在層110形成之後薄化至在25 µm與200 µm之間的最終厚度（如自圖3中之頁面的頂部至底部所量測）。

半導體材料層110之堆疊包括緩衝層112、第一陰極層114、本質層116、陽極層118、蝕刻終止層120、第二陰極層122及作用層124以及可能的其他層。第二陰極層122及作用層124係用於一或多個蕭特基二極體之層110的第一子集。因此，作用層124包含作用蕭特基層。第一陰極層114、本質層116及陽極層118係用於一或多個PIN二極體之層110的第二子集。蝕刻終止層120定位於層110之第一子集與層110之第二子集之間。

半導體材料層110之堆疊可磊晶生長、沈積或以其他方式形成於基板100之頂表面101上方。在一個實例中，可使用金屬有機化學氣相沈積（Metalorganic Chemical Vapour Deposition；MOCVD）來形成層110，但可使用其他磊晶或沈積製程步驟以形成層110。在一些狀況下，第一磊晶或沈積製程步驟可用以形成層110之第一群組或集合，且不同的第二磊晶或沈積製程步驟可用以形成層110之第二群組或集合。

下文提供層110之示範性材料組成、厚度及其他態樣，但實例並非詳盡的，此係因為亦可依賴於層110之組成及厚度的變化來以單體格式形成PIN、NIP及蕭特基二極體之組合。本文中所描述之實例亦可擴展為包括除圖3中所展示之彼等半導體材料及蝕刻終止層以外的額外半導體材料及蝕刻終止層。舉例而言，額外蝕刻終止層可形成於作用層124上方，且額外半導體層可形成於額外蝕刻終止層上方。可依賴於額外半導體層來形成其他裝置，包括二極體、電晶體及其他裝置。

如圖3中所展示，緩衝層112形成於基板100之頂表面101上。在一些狀況下，緩衝層112亦可形成於基板100之頂表面101上方，其中一或多個額外材料層形成於基板100之頂表面101與緩衝層112之間。緩衝層112可由AlGaAs（Al _xGa _1-xAs）半導體材料形成，該材料常常用作基於GaAs之異質結構裝置中的障壁材料。Al _xGa _1-xAs中之「x」係0與1之間的數字且指示GaAs與AlAs之間的合金比率。AlGaAs用作本文中之Al _xGa _1-xAs之縮寫形式，而GaAs與AlAs之間無任何特定比率。

在一種狀況下，緩衝層112可包括50%鋁（Al）（亦即，Al _0.5Ga _0.5As），但其他濃度之Al（例如，48%至52% Al或其他範圍）可用於緩衝層112中。緩衝層亦可摻雜有摻雜劑，諸如氧（O）或其他雜質，摻雜至1×10 ¹⁹cm ^-3與2×10 ¹⁹cm ^-3之間的濃度。緩衝層112可磊晶生長、沈積或以其他方式形成至1.0 µm ± 0.1 µm之厚度，但可依賴於其他厚度。

第一陰極層114（亦稱為「PIN陰極層114」）形成於緩衝層112上或上方。第一陰極層114可由GaAs半導體材料形成。第一陰極層114可摻雜有N+型摻雜劑，諸如矽（Si）或其他摻雜劑，摻雜至2×10 ¹⁸cm ^-3與4×10 ¹⁸cm ^-3之間的濃度。第一陰極層114可磊晶生長、沈積或以其他方式形成至2.0 µm ± 0.2 µm之厚度，但可依賴於其他厚度。

本質層116（亦稱為「PIN本質層116」）形成於第一陰極層114上。本質層116可由GaAs半導體材料形成。本質層116為未摻雜或未有意摻雜之GaAs半導體材料。在一個實例中，本質層116可磊晶生長、沈積或以其他方式形成至2.0 µm ± 0.2 µm之厚度，但可依賴於其他厚度（例如，範圍為1.0至3.0 µm ± 0.2 µm）。本質層116之厚度可在一定的範圍內變化以調諧PIN二極體之電特性，諸如斷開狀態電容、限幅模式中之平坦洩漏特性及最大功率處理能力，以及其他電特性。

陽極層118（亦稱為「PIN陽極層118」）形成於本質層116上。陽極層118可由AlGaAs半導體材料形成。在一種狀況下，陽極層118可包括20% Al（亦即，Al _0.2Ga _0.8As），但其他濃度之Al（例如，18%至22% Al或其他範圍）可用於陽極層118中。陽極層118可摻雜有P+型摻雜劑，諸如碳（C）或其他摻雜劑，摻雜至3×10 ¹⁹cm ^-3與5×10 ¹⁹cm ^-3之間的濃度。陽極層118可磊晶生長、沈積或以其他方式形成至0.8 µm ± 0.1 µm之厚度，但可依賴於其他厚度。如上文所提及，第一陰極層114、本質層116及陽極層118提供一或多個PIN二極體之異質接面。

蝕刻終止層120形成於陽極層118上或上方。蝕刻終止層120可由銦鎵磷（InGaP或In _xGa _1-xP）半導體材料形成，但其他材料層可用於蝕刻終止層120。總體而言，相較於半導體材料層110之堆疊中的其他層，可選擇蝕刻終止層120的材料以獲得高蝕刻選擇性。因此，對於給定濕式蝕刻化學物質，如以埃（Å）/秒（s）、奈米（nm）/分鐘（m）、微米（µm）/分鐘（m）或其他量度來量測之蝕刻終止層120的蝕刻速率可不同於其他層之蝕刻速率。因此，例如，第二陰極層122及作用層124之選擇性蝕刻可使用第一濕式化學蝕刻製程步驟來達成，且當彼等層之區自上而下移除至蝕刻終止層120時，適當地停止或終止。類似地，蝕刻終止層120可以高選擇性向下移除至陽極層118，以保留陽極層118。

在一種狀況下，蝕刻終止層120可包括48.5% In（亦即，In _0.485Ga _0.515P），但其他濃度之In（例如，46%至50% In或其他範圍）可用於蝕刻終止層120中。蝕刻終止層120可摻雜有P+型摻雜劑，諸如Si或其他摻雜劑，摻雜至1×10 ¹⁸cm ^-3與2×10 ¹⁸cm ^-3之間的濃度。蝕刻終止層120可磊晶生長、沈積或以其他方式形成至0.005 µm ± 0.0005 µm之相對較薄厚度，但可依賴於其他厚度。

第二陰極層122（亦稱為「蕭特基陰極層122」）形成於蝕刻終止層120上或上方。第二陰極層122可由GaAs半導體材料形成。在一個實例中，第二陰極層122可摻雜有N+型摻雜劑，諸如Si或其他摻雜劑，摻雜至2×10 ¹⁸cm ^-3與4×10 ¹⁸cm ^-3之間的濃度。第二陰極層122可磊晶生長、沈積或以其他方式形成至2.0 µm ± 0.2 µm之厚度，但可依賴於其他厚度。

作用層124（亦稱為「蕭特基作用層124」）形成於第二陰極層122上。作用層124可由GaAs半導體材料形成。作用層124可摻雜有N+型摻雜劑，諸如Si或其他摻雜劑，摻雜至針對由第二陰極層122及作用層124形成之蕭特基二極體之某些電特性（諸如，蕭特基二極體之斷開狀態電容）而定製的濃度。作用層124亦可在一厚度範圍內磊晶生長、沈積或以其他方式形成以定製蕭特基二極體之某些電特性，包括斷開狀態電容及其他特性。

在一個實例中，作用層124可摻雜有N型摻雜劑，諸如Si或其他摻雜劑類型，摻雜至1.1×10 ¹⁷cm ^-3與1.3×10 ¹⁷cm ^-3之間的濃度。在另一實例中，對於具有較低斷開狀態電容值之蕭特基二極體，作用層124可摻雜有Si或其他摻雜劑類型，摻雜至1.0×10 ¹⁶cm ^-3與1.4×10 ¹⁶cm ^-3之間的濃度。可依賴於其他摻雜劑濃度以定製本文中所描述之蕭特基二極體的斷開狀態電容及其他特性。在一個實例中，作用層124可形成至0.23 µm ± 0.015 µm之厚度。在另一實例中，作用層124可形成至0.6 µm ± 0.05 µm之厚度。可依賴於作用層124之其他厚度。

在這些層110當中，作用層124係作用GaAs蕭特基層，且第二陰極層122係N+摻雜之GaAs陰極層。層122及124一起形成一或多個蕭特基二極體之蕭特基接面。第一陰極層114、本質層116及陽極層118形成一或多個PIN二極體之異質接面。

總體而言，如圖3中所繪示及上文所描述，提供半導體材料層110之堆疊作為可用以在基板100上方形成包括PIN二極體及蕭特基二極體以及其他被動電子組件之MMIC的半導體材料層之代表性實例。在一些狀況下，可依賴於層之材料、摻雜濃度及厚度的變化。半導體材料層110之堆疊可分別地製造或採購，且在一些狀況下，相較於圖2中之剩餘步驟，步驟300可在不同的時間及地點發生。

圖2中之步驟302包括形成蕭特基二極體接點。更特定而言，步驟302包括形成蕭特基二極體之一或多個陰極歐姆接點及形成蕭特基二極體之一或多個陽極蕭特基接點。參看圖4，作為實例，陰極歐姆接點211可形成於第二陰極層122上且陽極蕭特基接點212可形成於蕭特基作用層124上。陰極歐姆接點211為蕭特基二極體210提供陰極歐姆接點，且陽極蕭特基接點212為蕭特基二極體210提供陽極蕭特基接點。

為了在第二陰極層122上形成二極體歐姆接點211，步驟302可包括在半導體材料層110之堆疊上方塗覆光阻層，圖案化光阻層，及選擇性地移除二極體歐姆接點211之接觸區221中的光阻層。出於蝕刻或沈積金屬之目的，諸如光阻材料之任何光可成像化合物可用以圖案化裝置特徵。製程亦可包括在接觸區221中將作用層124向下蝕刻至第二陰極層122之頂表面。製程亦可包括將一或多個金屬層沈積於接觸區221中之第二陰極層122上以形成陰極歐姆接點211。製程亦可包括藉由剝除（例如，剝離）在接觸區221外部之剩餘光阻及金屬或藉由其他技術來剝離或移除沈積於接觸區221外部之金屬。

可使用諸如旋塗、噴塗或其他方法之任何合適技術來塗覆光阻層。可使用遮罩及能量源，諸如紫外線（UV）光源、電子束曝光或其他能量源來圖案化光阻層。可使用顯影劑移除光阻層之經圖案化區域或區，諸如接觸區221，且可使用溶劑移除光阻區域或區，如本領域中所理解。各種光阻材料（例如，包括正性及負性光阻）以及塗覆光阻、圖案化、蝕刻、沈積材料（例如，一或多個金屬層）及剝離材料之方法在本領域中已知，且陰極歐姆接點211可使用多種不同的光阻圖案化、蝕刻、材料沈積及剝離方法形成於接觸區221中。除所提供之特定實例以外，本文中所描述之其他製程步驟亦可使用用於選擇性地移除及沈積材料層之其他合適方法。

陰極歐姆接點211可包括以合適厚度沈積之一或多個金屬或金屬合金層。在一個實例中，陰極歐姆接點211可包括金鍺（AuGe）合金、鎳（Ni）及Au層，但可依賴於其他金屬及金屬合金。作為一個實例，陰極歐姆接點211之厚度可為0.33 µm ± 0.3 µm，但可依賴於其他厚度。在一個實例中，陰極歐姆接點211可藉由蒸鍍金屬或金屬合金層而沈積，但可依賴於濺鍍及其他物理氣相沈積技術、化學氣相沈積技術、鍍覆技術或其他技術。

步驟302亦可包括使陰極歐姆接點211退火。陰極歐姆接點211可經退火以允許來自陰極歐姆接點211之Ge進一步驅動至第二陰極層122中。此退火導致在陰極歐姆接點211之歐姆金屬下方的第二陰極層122之較高摻雜局部區，使得陰極歐姆接點211下方之體電阻率較低。此局部區中之額外Ge摻雜亦有助於使第二陰極層122與陰極歐姆接點211之間的蕭特基障壁極薄，使得其對接觸電阻之串聯貢獻為小的。

步驟302亦可包括形成陽極蕭特基接點212。為了在作用層124上形成陽極蕭特基接點212，步驟302亦可包括在半導體材料層110之堆疊及陰極歐姆接點211上方塗覆光阻層、圖案化光阻層及選擇性地移除陽極蕭特基接點212之接觸區222中的光阻層。製程亦可包括將一或多個金屬層沈積於接觸區222中之作用層124上以形成蕭特基二極體210（圖1）之陽極蕭特基接點212。製程亦可包括藉由剝除在接觸區222外部的剩餘光阻及金屬來剝離或移除在接觸區222外部的任何所沈積金屬。

陽極蕭特基接點212可包括以合適厚度沈積之一或多個金屬或金屬合金層。在一個實例中，陽極蕭特基接點212可包括鈦（Ti）及鉑（Pt）合金層，但可依賴於其他金屬及金屬堆疊。作為一個實例，陽極蕭特基接點212之厚度可為0.2 µm ± 0.2 µm，但可依賴於其他厚度。在一個實例中，可藉由蒸鍍金屬或金屬堆疊之層來沈積陽極蕭特基接點212，但可依賴於濺鍍及其他物理氣相沈積技術、化學氣相沈積技術、鍍覆技術或其他技術。

圖2中之步驟304包括使蕭特基二極體接點鈍化。參看圖5之實例，步驟304可包括在半導體材料層110之堆疊以及陰極接點211及陽極接點212上方形成鈍化層126。鈍化層126可由氮化矽（例如，Si ₃N ₄）或任何其他適當的介電材料形成以在包括蝕刻及剝離步驟之後續製程步驟期間保護陽極蕭特基接點212及陰極歐姆接點211。可使用諸如原子層沈積（Atomic Layer Deposition；ALD）或電漿增強型化學氣相沈積（Plasma Enhanced Chemical Vapor Deposition；PECVD）之化學氣相沈積技術、蒸鍍、旋塗、噴塗或其他技術來形成鈍化層126。

在步驟304處，製程亦可包括移除在區223外部的鈍化層126，亦如圖5中所展示。移除鈍化層126之部分可包括在鈍化層126上方塗覆光阻層，及圖案化並選擇性地移除在區223外部之光阻層。如例如圖5中所展示，區223可包括（例如，覆蓋、包圍或涵蓋）蕭特基二極體210之陰極歐姆接點211及陽極蕭特基接點212。步驟304亦可包括在區223外部蝕刻掉鈍化層126。亦可使用其他製程步驟將鈍化層126選擇性地沈積於區223中，此係因為上文所描述之序列係提供為實例。

圖2中之步驟306包括在區224外部之區域中將作用層124及第二陰極層122向下蝕刻至蝕刻終止層120，如圖6中所展示。可使用光微影隔離區224，且可使用例如濕式化學蝕刻將作用層124及第二陰極層122向下蝕刻至蝕刻終止層120，但可依賴於其他蝕刻技術。區224可以一範圍內之形狀（亦即，自俯視圖）及大小形成。當考慮各種形狀時，圓角可為較佳的以避免與尖角相關聯之較高電場強度。用於步驟306中之蝕刻化學物質可以與終止層120不同且更快的速率向下蝕刻層122及層124，使得步驟306處之蝕刻可在終止層120處選擇性地終止。

步驟308可包括移除終止層之區。更特定而言，製程可包括將終止層120向下移除或蝕刻至陽極層118，如圖7中所展示。可在步驟308中使用與在步驟306中用以將作用層124及第二陰極層122向下蝕刻至蝕刻終止層120之技術不同的技術將終止層120向下蝕刻至陽極層118。亦即，在步驟306及308中可依賴於不同的蝕刻化學物質、技術或方法，此係因為蝕刻選擇性在彼等步驟中係不同的。相較於半導體材料層110之堆疊中的其他層，可選擇蝕刻終止層120之材料以獲得高蝕刻選擇性。此高選擇性可有助於作為步驟308之部分來保留陽極層118。

圖2中之步驟310包括形成PIN二極體陽極接點。參看圖7之實例，PIN二極體200（參見圖1）之陽極歐姆接點201以及其他PIN二極體之可能的其他陽極接點可形成於陽極層118上。形成PIN陽極接點可包括塗覆光阻層，圖案化光阻層，及選擇性地移除接觸區224中之光阻層。製程亦可包括將一或多個金屬層沈積於接觸區224中之陽極層118上，以形成PIN二極體200之陽極歐姆接點201。製程亦可包括藉由剝除（例如，剝離）在接觸區224外部之剩餘光阻及金屬或藉由其他技術來剝離或移除沈積於接觸區224外部之金屬。

陽極歐姆接點201可包括以合適厚度沈積之一或多個金屬或金屬合金層。在一個實例中，陽極歐姆接點201可包括Pt/Ti/Pt之金屬堆疊，但可依賴於其他金屬及金屬堆疊。作為一個實例，陽極歐姆接點201之厚度可為0.26 µm ± 0.2 µm，但可依賴於其他厚度。在一個實例中，陽極歐姆接點201可藉由蒸鍍金屬或金屬堆疊之層而沈積，但可依賴於濺鍍及其他物理氣相沈積技術、化學氣相沈積技術、鍍覆技術或其他技術。

圖2中之步驟312包括在某些區中曝露第一陰極層114。參看圖8之實例，步驟310可包括在區225及226外部之區域中穿過陽極層118及本質層116向下蝕刻至第一陰極層114。為了保護在較早步驟中形成之裝置特徵，蝕刻可包括在圖8中所展示之層及接點上方塗覆光阻層，及圖案化並選擇性地移除在區225及226外部之光阻層。如圖7中所展示，區225可包括（例如，包圍或涵蓋）陽極歐姆接點201。區225可以一範圍內之形狀（亦即，自俯視圖）及大小形成。當考慮各種形狀時，圓角可為較佳的以避免與尖角相關聯之較高電場強度。區226可包括（例如，包圍或涵蓋）蕭特基二極體210之台面。

在已圖案化光阻來保護區225及226之後，蝕刻可將陽極層118及本質層116向下移除至第一陰極層114。蝕刻亦可移除第一陰極層114之頂表面之一部分。可使用例如濕式化學蝕刻來蝕刻掉陽極層118及本質層116，但可依賴於其他蝕刻技術，包括電漿蝕刻。

圖2中之步驟314包括形成PIN二極體陰極接點。參看圖9，PIN二極體200之陰極歐姆接點202以及其他PIN二極體之其他可能的陰極歐姆接點可形成於第一陰極層114上。形成PIN陰極接點可包括塗覆光阻層，圖案化光阻層，及選擇性地移除接觸區227中之光阻層。製程亦可包括將一或多個金屬層沈積於接觸區227中之第一陰極層114上以形成PIN二極體200之陰極歐姆接點202。製程亦可包括藉由剝除（例如，剝離）在接觸區226外部之剩餘光阻及金屬或藉由其他技術來剝離或移除沈積於接觸區227外部之金屬。

陰極歐姆接點202可包括以合適厚度沈積之一或多個金屬或金屬合金層。在一個實例中，陰極歐姆接點202可包括AuGe合金、Ni及Au之堆疊層，但可依賴於其他金屬及金屬合金。作為一個實例，陰極歐姆接點202之厚度可為0.33 µm ± 0.3 µm，但可依賴於其他厚度。在一個實例中，陰極歐姆接點202可藉由蒸鍍金屬或金屬合金層而沈積，但可依賴於濺鍍及其他物理氣相沈積技術、化學氣相沈積技術、鍍覆技術或其他技術。

步驟314亦可包括使陰極接點202退火。陰極歐姆接點202可經退火以允許來自陰極接點202之Ge進一步驅動至第一陰極層114中。此退火導致在陰極接點202之歐姆金屬下方的第一陰極層114之較高摻雜局部區，使得陰極接點202下方之體電阻率較低。

圖2中之步驟316可包括將PIN二極體與蕭特基二極體彼此隔離。參看圖10之實例，步驟316可包括在區228及229外部之區域中穿過第一陰極層114之剩餘部分向下蝕刻至緩衝層112中。光微影可用以保護在區228及229中之PIN二極體200及蕭特基二極體210，以及可能的其他二極體。因此，步驟316可包括在圖10中所展示之層及接點上方塗覆光阻層，及圖案化並選擇性地移除在區228及229外部之光阻層。在已選擇性地移除區228及229外部的光阻之後，第一陰極層114可向下蝕刻至緩衝層112。蝕刻亦可移除緩衝層112之頂表面之一部分。可使用例如濕式化學蝕刻來蝕刻掉第一陰極層114及緩衝層112，但可依賴於其他蝕刻技術。

步驟310、312、314及316亦可根據題為「異質接面P-I-N接面二極體及其製造方法（Heterojunction P-I-N Junction Diode and Method of Making the Same）」之美國專利第6,794,734號中所描述的方法來執行，該專利之全部內容特此以引用之方式併入本文中。

在PIN二極體200及蕭特基二極體210等形成於基板100上方之後（例如，在圖2中之步驟316之後），一或多個被動電組件亦可在後續處理步驟中形成於基板100上方。電組件可包括電容器、電阻器、電感器、傳輸線、RF耦合器及其他組件。電組件可彼此電連接，連接至PIN二極體200，連接至蕭特基二極體210，且連接至形成於基板100上方之其他二極體，以形成多種MMIC電路。下文參看圖11描述示範性電組件，但其他組件及組件配置在具體實例之範圍內。

圖11繪示根據本文中所描述之實例之各種態樣的經鈍化MMIC結構之橫截面圖，該經鈍化MMIC結構包括PIN二極體及蕭特基二極體以及與PIN二極體及蕭特基二極體耦接之電組件。提供圖11作為形成於基板100上方且電連接至PIN二極體200及蕭特基二極體210之被動電組件的代表性實例。圖11中所展示之特徵及元件未必按比例繪製。另外，除了圖11中所提供之實例以外，亦可形成組件之其他配置，這些組件包括電阻器、電容器、電感器、傳輸線、RF耦合器及其他元件。

圖2中之步驟318包括在基板100上方之PIN二極體200及蕭特基二極體210上方形成全鈍化層。參看圖11之實例，步驟318可包括在PIN二極體200及蕭特基二極體210上方形成鈍化層400。鈍化層400可由Si ₃N ₄或任何合適的介電材料形成，以保護PIN二極體200及蕭特基二極體210且進一步使其彼此隔離。可使用諸如ALD或PECVD之化學氣相沈積技術、蒸鍍、旋塗、噴塗或其他技術來形成鈍化層400。

圖2中之步驟320包括形成一或多個電阻層區。舉例而言，如圖11中所展示，電阻層區406可使用光微影形成於鈍化層400上方。電阻層區406可藉由蒸鍍及剝離鎳鉻（NiCr）金屬合金而形成，但可依賴於其他電阻金屬合金。提供電阻層區406作為一個實例，且其他電阻層或區亦可形成於鈍化層400上方的其他位置處。

圖2中之步驟322包括形成第一金屬層之特徵。第一金屬層可形成於鈍化層400上方。在一些狀況下，第一金屬層之區域或區亦可形成於電阻層區406上方。可使用光微影將第一金屬層圖案化成多個不同的電跡線及組件，諸如電感器、傳輸線、RF耦合器、金屬互連件、MIM電容器之底部層及相關金屬特徵。第一金屬層可藉由蒸鍍及剝離金屬、金屬合金或金屬及金屬合金之堆疊而形成。在一個實例中，第一金屬層可藉由蒸鍍沈積於堆疊中之Ti、Pt、Au及Ti層而形成，但可使用其他金屬、金屬合金以及金屬及金屬合金之堆疊。作為一個實例，第一金屬層可形成至2.73 µm ± 0.1 µm之厚度，但可依賴於其他厚度。

如圖11中所展示，第一金屬層已圖案化成金屬特徵410至414。作為實例，金屬特徵410可為金屬互連件，且金屬特徵411可形成為另一金屬互連件。金屬特徵411部分地形成於電阻層區406上及上方（且電連接至該電阻層區）。金屬特徵411亦藉由金屬特徵421電連接至PIN陽極接點201，如下文所描述。金屬特徵412部分地形成於電阻層區406上及上方（且電連接至該電阻層區）。金屬特徵412亦形成為板且形成MIM電容器之底部層（亦即，第一電容板），如下文進一步詳細描述。作為實例，金屬特徵413可形成為互連件、電感器、傳輸線或RF耦合器。金屬特徵413亦藉由金屬特徵424電連接至陰極歐姆接點211，如下文所描述。作為實例，金屬特徵414可形成為互連件、電感器、傳輸線或RF耦合器。金屬特徵414亦藉由金屬特徵425電連接至陽極蕭特基接點212，如下文所描述。

圖2中之步驟324包括在第一金屬層上方形成鈍化層。參看圖11之實例，步驟324可包括在PIN二極體200及蕭特基二極體210上方形成另一鈍化層401。鈍化層401之初步功能為形成如圖11中所展示的MIM電容器之絕緣層，其中堆疊由MIM電容器底板412、絕緣體層401及隨後描述之MIM電容器頂板422組成。步驟324亦可包括在電阻層區406及金屬特徵410至414上方形成鈍化層。鈍化層401可包括例如Si ₃N ₄層，但可依賴於使用本文中所描述之技術形成的其他保護層及絕緣層。

圖2中之步驟326包括形成第二金屬層之特徵。第二金屬層可形成於鈍化層401上方，且主要用於將接點、跡線及其他電路元件電耦接在一起。可使用光微影將第二金屬層圖案化成多個導電跡線及組件，如下文進一步詳細描述。可依賴於光微影步驟來圖案化及形成第二金屬層。舉例而言，可依賴於光微影步驟來穿過鈍化層401開放某些接觸區，諸如金屬特徵410、411、413及414上方的接觸區。另外，亦可依賴於使用厚光阻層（例如，厚度在6 µm至10 µm之間）之一或多個製程步驟來橋接第二金屬層之區，諸如在某些接點之間，亦如下文所描述。第二金屬層可藉由蒸鍍及剝離金屬、金屬合金或金屬及金屬合金之堆疊而形成。在一個實例中，第二金屬層可藉由蒸鍍沈積於堆疊中之Ti、Pt、Au及Ti層而形成，但可使用其他金屬、金屬合金以及金屬及金屬合金之堆疊。作為一個實例，第二金屬層可形成至例如2.73 µm ± 0.1 µm之厚度，但可依賴於其他厚度。

如圖11中所展示，第二金屬層已圖案化成金屬特徵420至425。作為實例，金屬特徵420可為金屬互連件或接點。金屬特徵421可形成為PIN陽極接點201與金屬特徵411之間的空氣橋。金屬特徵422形成為金屬特徵412上方的板且形成MIM電容器之頂部層（亦即，第二電容板）。鈍化層401充當金屬特徵412與金屬特徵422之間的絕緣體，且MIM電容器形成於其間。

金屬特徵422亦藉由空氣橋423電連接至金屬特徵413。金屬特徵424形成為金屬特徵413與陰極歐姆接點211之間的空氣橋。金屬特徵425亦形成陽極蕭特基接點212與金屬特徵414之間的空氣橋。

圖2中之步驟328包括在第二金屬層上方形成鈍化層。參看圖11之實例，步驟328可包括在金屬特徵420至425上方形成鈍化層402。鈍化層402可包括相對較厚的Si ₃N ₄層，以及本文中所描述的其他鈍化層材料。作為實例，鈍化層402之厚度可為6000埃，但可考慮其他厚度。在一些區中，鈍化層402可形成於鈍化層400及401上方。鈍化層402亦可有助於充當防濕層。

圖2中之步驟330包括在PIN二極體200、蕭特基二極體210、金屬特徵410至414、金屬特徵420至425及連續鈍化層400至402上方及周圍形成囊封體500。囊封體500可包括約12µm厚之苯并環丁烯（BCB）層，但可依賴於其他囊封體及厚度。可藉由旋塗或任何其他合適的塗覆技術來形成或塗覆囊封體500。囊封體500提供刮痕保護且底部填充（亦即，支撐）金屬空氣橋特徵421至425下方之空氣跨隙等等。以彼方式，當操縱並封裝MMIC時，囊封體500有助於避免金屬空氣橋特徵421至425坍塌。囊封體500可形成於包括PIN二極體200、蕭特基二極體210及MMIC之相關組件的晶粒之整個區域上，除了晶圓上之接合或存取襯墊及切割道以外。步驟330亦可包括形成穿過囊封體500的BCB開口502。可使用感光性囊封體或蝕刻或用於界定開口之其他合適技術來形成BCB開口502。BCB開口502提供用於與金屬特徵420之頂表面建立電連接的通路。此電連接可藉由用以形成z方向垂直導電通孔之鍍覆或其他金屬沈積製程或藉由金接合或帶狀電線之接合而形成。

圖2中之步驟332包括將支撐基板黏附至MMIC之頂表面。舉例而言，支撐基板600可黏附至囊封體500之外表面或頂表面，且可使用基板600支撐MMIC，同時執行多個背側處理步驟。在將支撐基板600安裝於囊封體500上方之後，可在後續製程步驟中進一步處理基板100之背表面或底表面102（參見圖3及圖11）。

圖2中之步驟334包括使基板100之背側薄化。基板100之背表面或底表面102可藉由機械研磨、濕式化學蝕刻或拋光或其他薄化手段來薄化。圖2中之步驟336包括形成自基板100之底表面102穿過基板100且穿過緩衝層112的通孔602，以與先前形成之金屬堆疊中之一者建立電連接。如下文所描述，當需要與背側金屬化物604連接時，諸如出於接地目的，可依賴於通孔602。作為實例，可形成穿過第一陰極層114且至PIN二極體陰極接點202之底表面的通孔602，以將PIN二極體陰極電連接至背側金屬化物604，從而實現例如PIN並聯二極體。在彼實例中，通孔602可根據題為「單體側向通孔（Unibody Lateral Via）」之美國專利第11,270,928號中所描述的方法來形成，該專利特此以全文引用之方式併入本文中。

作為另一實例，通孔602亦可形成至二極體歐姆陰極接點211，以形成呈並聯配置之蕭特基二極體。若需要將MMIC組件（例如，電阻器、電容器、電感器、傳輸線、RF耦合器及其他組件）中之任一者連接至背側金屬化物604，則可穿過鈍化層400形成通孔602以電連接金屬特徵410至414。可藉由諸如反應性離子蝕刻、濕式蝕刻、乾式蝕刻及電漿蝕刻之任何合適的蝕刻技術來形成通孔602。圖2中之步驟336亦包括用背側金屬化物604鍍覆通孔602之內表面及基板100之底表面102。在一些狀況下，背側金屬化物604可充當接地層，從而提供至PIN陰極接點202、至陰極歐姆接點211或所開發之MMIC組件中之任一者的電連接。背側金屬化物604可形成為多個金屬層。在一個實例中，金屬層604可藉由濺鍍金屬（諸如，Au）之一或多個種子層，其後接著蒸鍍Ti、Pt及Au層而形成。對於背側金屬化物604，可依賴於其他金屬或金屬合金層。

圖2中之步驟338包括自囊封體500移除支撐基板600，清潔MMIC（例如，抗蝕劑剝除、電漿剝除等），將基板100分離成個別MMIC晶粒，檢測及測試MMIC裝置。

總體而言，提供圖2中之製程流程圖及圖3至圖12中所展示之處理步驟作為用於形成MMIC裝置之示範性方法，該MMIC裝置包括呈串聯及並聯配置之一或多個PIN二極體、呈串聯及並聯配置之一或多個蕭特基二極體以及以單體格式互連於這些二極體之間的多種電組件。製程流程及步驟之變化在具體實例之範圍內。僅作為一個實例，PIN二極體200亦可藉由反轉層114及118之材料而形成為NIP二極體。MMIC裝置可藉由定製PIN二極體與蕭特基二極體之間的電組件及互連件而經配置及設計至多種電路應用中。

MMIC裝置可併有被動電組件以促進混合MMIC限幅器及其他電路配置之製造。作為實例，相比其他PIN二極體限幅器，下文所描述之蕭特基增強型PIN二極體限幅器受益於增強之洩漏特性及更高的處理功率能力。其提供比離散混合限幅器更大的小信號效能、更高的操作頻率及更低的成本。在圖13至圖19中提供且在下文描述蕭特基增強型PIN二極體限幅器之示範性電路示意圖及佈局。

圖13繪示MMIC雙級蕭特基增強型限幅器700（「MMIC 700」）的電路示意圖。MMIC 700包括輸入端子702及輸出端子704。MMIC 700亦包括電容器706、708及710、電感器712及RF耦合器714。MMIC 700亦包括蕭特基二極體720以及PIN二極體限幅器722及724。蕭特基二極體720充當反饋蕭特基二極體。蕭特基二極體720與RF耦合器714組合形成蕭特基偵測器。節點707定位於電容器706與708之間，這些電容器分別在輸入端子702及輸出端子704處提供DC隔離。電感器712連接於節點707與電容器710之間，且電容器710連接於電感器712與接地之間。PIN二極體限幅器722在電感器712之一側連接於傳輸線707A與接地之間。PIN二極體限幅器724在電感器712之另一側連接於傳輸線707B與接地之間。RF耦合器714沿傳輸線707A延伸。蕭特基二極體720之陰極連接至RF耦合器714，且蕭特基二極體720之陽極連接至電感器712與電容器710之間的節點。

包括蕭特基二極體720以及PIN二極體限幅器722及724的MMIC 700之組件可根據本文中所描述之技術一起形成於共同基板上方。舉例而言，電容器706、708及710可為形成於第一金屬層與第二金屬層之間的MIM電容器，其中鈍化層形成於這些金屬層之間，如上文所描述。電感器712及RF耦合器714可藉由使用光微影圖案化第一及第二金屬層來形成。蕭特基二極體720可根據上文針對蕭特基二極體210所描述之製程形成，且PIN二極體限幅器722及724可根據上文針對PIN二極體200所描述之製程形成。

圖14繪示根據本文中所描述之實例之各種態樣的圖13中所展示之MMIC 700的佈局。PIN二極體限幅器722在節點707之一側自第一傳輸線707A連接至接地，且PIN二極體限幅器724在節點707之另一側自傳輸線707C連接至接地。阻抗轉變可經由傳輸線707B在傳輸線707A與傳輸線707C之間在節點707處發生。如圖14中所展示，PIN二極體限幅器722實施為連接至並聯連接之PIN二極體的串聯連接之PIN二極體，在傳輸線707A之兩側接地。PIN二極體限幅器724實施為並聯連接之PIN二極體，在傳輸線707B之兩側接地。

圖15繪示各種PIN二極體限幅器或限幅組裝件731、741及751之電路示意圖，這些限幅器或限幅組裝件由本文中所描述之MMIC蕭特基增強型限幅器中可依賴的串聯及並聯PIN二極體之組合來形成。舉例而言，可依賴於PIN二極體限幅器或限幅組裝件731、741及751中之任一者作為圖13中之PIN二極體限幅器722及724。亦可依賴於PIN二極體限幅器或限幅組裝件731、741及751中之任一者作為圖16中之PIN二極體限幅器822及824以及圖18及圖19中所展示之PIN二極體限幅器。在其他狀況下，圖13、圖16、圖18及圖19中之PIN二極體限幅器亦可具體實現為單個PIN二極體限幅器，而非PIN二極體之組裝件、群組或串。

PIN二極體組裝件731自節點730至接地包括一串串聯連接之二極體，其後接著為一並聯連接之二極體。任何數目個二極體可用於PIN二極體組裝件731中之該串串聯連接之二極體中，包括兩個、三個、四個或更多個PIN二極體，其後接著為接地之並聯連接之二極體。PIN二極體組裝件741包括一對兩個並聯連接之二極體，其各自自節點740連接至接地。PIN二極體組裝件751包括一對PIN二極體組裝件731，其各自自節點750連接至接地且彼此並聯互連。在一個實例中，圖13及圖14中之PIN二極體限幅器724係以類似於PIN二極體組裝件741之方式實施。根據本文中所描述之概念，PIN二極體組裝件731、741及751中之串聯及並聯連接之二極體的配置以及其他配置可在共同基板上方實現。在本文中所描述之MMIC限幅器中，PIN二極體組裝件731、741及751之配置可基於所要效能以及小信號回應、平坦洩漏及最大功率處理能力之間的取捨以及其他特性來定製或選擇。

圖16繪示MMIC雙級蕭特基增強型限幅器（「MMIC 800」）之另一電路示意圖。MMIC 800包括輸入端子802及輸出端子804。MMIC 800亦包括電容器806、808及810、電感器812及RF耦合器814。MMIC 800亦包括蕭特基二極體820及821以及PIN二極體限幅器822及824。蕭特基二極體820充當反饋蕭特基二極體。蕭特基二極體821充當DC接地迴路蕭特基二極體。蕭特基二極體820及821連同RF耦合器814一起形成蕭特基偵測器。節點807定位於電容器806與808之間，這些電容器分別在輸入端子802及輸出端子804處提供DC隔離。電感器812連接於節點807與電容器810之間，且電容器810連接於電感器812與接地之間。PIN二極體限幅器822在電感器812之一側連接於傳輸線807A與接地之間。PIN二極體限幅器824在電感器812之另一側連接於傳輸線807C與接地之間。RF耦合器814沿傳輸線807A延伸。蕭特基二極體820之陽極連接至RF耦合器814，且蕭特基二極體820之陰極連接至電感器812與電容器810之間的節點。蕭特基二極體821之陽極連接至接地，且蕭特基二極體821之陰極連接至蕭特基二極體820之陽極與RF耦合器814之間的節點。

包括蕭特基二極體820及821以及PIN二極體限幅器822及824之MMIC 800的組件可根據本文中所描述之技術一起形成於共同基板上方。舉例而言，電容器806、808及810可為形成於第一金屬層與第二金屬層之間的MIM電容器，其中鈍化層形成於其間，如上文所描述。電感器812及RF耦合器814可藉由使用光微影圖案化第一金屬層及第二金屬層來形成。蕭特基二極體820及821可根據上文針對蕭特基二極體210所描述之製程形成，且PIN二極體限幅器822及824可根據上文針對PIN二極體200所描述之製程形成。

圖17繪示根據本文中所描述之實例之各種態樣的圖16中所展示之MMIC 800的佈局。PIN二極體限幅器822在節點807之一側自第一傳輸線807A連接至接地，且PIN二極體限幅器824在節點807之另一側自傳輸線807C連接至接地。阻抗轉變可在傳輸線807B內在節點807處發生。如圖17中所展示，PIN二極體限幅器822實施為呈並聯配置之一對並聯連接之PIN二極體，在傳輸線807A之兩側接地。PIN二極體限幅器824亦實施為一對並聯連接之PIN二極體，在傳輸線807B之兩側接地。

圖18繪示根據本文中所描述之其他實例的單級MMIC蕭特基增強型限幅器900（「MMIC 900」）之電路示意圖，且圖19繪示根據其他實例之另一單級MMIC蕭特基增強型限幅器910（「MMIC 910」）之電路示意圖。MMIC 900及910分別類似於圖13中所展示之MMIC 700及圖16中所展示之MMIC 800，但MMIC 900及910包括僅一個限幅級，該限幅級可包括單個PIN二極體限幅器或圖15中所展示之PIN二極體限幅器組裝件731、741或751中之一者。

圖20繪示根據本文中所描述之實例之各種態樣的無整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的連續波（CW）輸出功率（Pout）對比CW輸入功率（Pin）之示範性轉移特性。與圖20中所展示之轉移特性相關聯的基於PIN二極體之反射式限幅器不包括整合式蕭特基二極體。轉移特性波形930延伸穿過低插入損失區931、限幅區932及飽和區933。

當將小入射功率Pin施加至PIN二極體限幅器（亦即，區931）時，由入射功率產生之電場可能不足夠大以迫使載子自PIN二極體之陽極及陰極移動至本質層中。在此狀況下，PIN二極體可保留在斷開狀態模式中。在斷開狀態模式中，PIN二極體之阻抗的主要特徵在於斷開狀態電容器C _off及極高電阻。在區931中，PIN二極體限幅器之轉移特性係在低插入損失區中，其中限幅器之損失最小且主要由二極體之電容電抗所引起的小失配損失判定。

隨著CW輸入功率Pin增加至高於1 dB壓縮位準（亦即，區932），由入射功率產生之電場暫時迫使載子自PIN二極體之陽極及陰極移動至本質層中。最初在斷開狀態模式中具有高電阻之本質層區變得更具導電性且展現出低得多的電阻。所得電阻值由所施加功率之量控制。由於PIN二極體限幅器中阻抗之突然改變所引起的阻抗失配變得顯著且大部分入射CW信號功率被反射至源。在區932中，PIN二極體限幅器之轉移特性係在由平坦洩漏界定之限幅區中，該平坦洩漏係經由限幅器洩漏的功率之量。藉由反射功率而非使其耗散，限幅器可潛在地處理大量功率而無損壞。

此情形適用直至到達飽和區933，其中限幅器之一或多個PIN二極體完全接通。PIN二極體中之RF電流快速增加而無限制，最終引起PIN二極體限幅器之嚴重故障。在達到嚴重故障之前，PIN二極體通常達到由已製造PIN二極體之給定製程所允許的最高操作接面溫度。對於典型的PIN二極體製程，超過一百萬個小時之MTTF的最高操作接面溫度Tj _max典型地為150℃。Tj _max為製程相依的且可允許其他最高溫度。

圖21繪示根據本文中所描述之實例之各種態樣的具有圖16中所展示之轉移特性的基於PIN二極體之反射式限幅器的示範性PIN二極體接面溫度（TJ）回應對比CW輸入功率。當溫度超過給定製程之最高操作接面溫度Tj _max時，接面溫度波形940延伸穿過正常操作區941及過溫區942。限幅組裝件中之最熱二極體之接面溫度達到最高操作接面溫度Tj _max的CW輸入功率定義了最大CW功率處理能力。在圖20中所描述之限幅區931中，入射功率經高效地反射至源而非在PIN二極體中耗散，PIN二極體限幅器展現出二極體接面溫度之低上升。線943表示限幅器之最熱PIN二極體達到最高操作溫度的最大CW功率能力。限幅組裝件中之最熱二極體之接面溫度達到最高操作接面溫度的CW輸入功率定義了最大CW功率處理能力。對於基於PIN二極體之反射式限幅器，最大CW功率處理能力在限幅器之轉移特性的限幅區931內達到且比達到飽和區933快得多。

圖22繪示根據本文中所描述之實例之各種態樣的具有整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的CW輸出功率（Pout）對比CW輸入功率（Pin）之示範性轉移特性。轉移特性波形950延伸穿過低插入損失區951、限幅區952及飽和區953。在低入射CW功率下及低於1 dB壓縮位準下，低插入損失區951中之轉移特性類似於無整合式蕭特基偵測器的基於PIN二極體之反射式限幅器的轉移特性。RF耦合器可高效地以最小失配整合至限幅器輸入匹配網路中，且因此對整體限幅器小信號回應產生最小影響。

圖23繪示根據本文中所描述之實例之各種態樣的具有整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的示範性PIN二極體接面溫度回應對比CW輸入功率。相較於圖21中所展示之接面溫度特性，其展現出最大CW功理處理能力之顯著改善。接面溫度波形960延伸穿過正常操作區962及過溫區963。接面溫度波形961展示相同PIN二極體反射式限幅器但無蕭特基二極體偵測器之TJ。隨著CW輸入功率增加，一小部分功率經由RF耦合器耦合至蕭特基二極體。因為蕭特基二極體展現比PIN二極體低得多的低接通電壓，所以僅施加至二極體之一小部分功率足以迫使載子在蕭特基陽極與蕭特基陰極之間移動，且蕭特基二極體接通。當蕭特基二極體接通時，PIN二極體限幅組裝件經受來自蕭特基二極體之正向偏壓，從而導致PIN二極體限幅組裝件之各PIN二極體的能帶圖之修改。各PIN二極體之能帶圖的修改產生超出本質區之更寬的耗盡區且促進載子自陽極及陰極區注入至耗盡區中。結果，迫使載子自陽極及陰極區移動至PIN二極體之本質區或層中所需的入射功率之量少得多。僅少量功率施加至蕭特基增強型PIN限幅器，PIN二極體便會變得更具導電性。由於限制二極體組裝件中阻抗之突然改變所引起的阻抗失配變得顯著且大部分入射CW功率被反射至源。線964表示最大CW功率能力。

本文中所描述之蕭特基增強型PIN二極體限幅器可包括一或多個蕭特基二極體、一或多個PIN二極體、RF耦合器、電感器、電容器、傳輸線，且可作為MMIC裝置完全整合於共同基板上方。由RF耦合器耦合至蕭特基二極體之功率以最小損失及由於組裝而增加之寄生高效地轉移。因此，僅需要一小部分入射功率，從而導致限幅器對入射功率之急劇回應。另外，由偵測器組裝件產生之反饋迴路將最小寄生添加至在無蕭特基偵測器之情況下實施的PIN二極體被動反射，從而導致幾乎不損失操作頻寬。對於混合蕭特基增強型PIN二極體限幅器之設計，可在蕭特基二極體大小（定義其斷開狀態電容）與由反饋迴路帶來之寄生（導致頻帶內或所要頻帶之邊緣處的深度諧振）之間作出取捨。鑒於使用本文中所描述之概念的可能整合度，此取捨較不嚴格，且蕭特基增強型PIN二極體限幅器之可使用頻寬與在無蕭特基偵測器之情況下實施的整合式PIN二極體限幅器之頻寬幾乎相同。

本文中所描述之結構及方法可用以製造廣泛多種有用的積體電路。舉例而言，上文所描述之PIN二極體及NIP二極體可以適合於微波電路應用之單體電路格式與各種組件整合。儘管本文中已詳細地描述具體實例，但描述係作為實例。本文中所描述之具體實例的特徵為代表性的，且在替代具體實例中，可添加或省略某些特徵及元件。另外，所屬技術領域中具有通常知識者可在不背離以下申請專利範圍中所界定之本發明之精神及範圍的情況下對本文中所描述之具體實例之態樣進行修改，申請專利範圍之範圍將被給予最廣泛解譯以便涵蓋修改及等效結構。

儘管諸如「在…上」、「在…下方」、「上部」、「下部」、「頂部」、「底部」、「右方」及「左方」之相對術語可用以描述某些結構特徵之相對空間關係，但此等術語僅出於方便起見而使用，作為實例中之方向。當將一結構或特徵描述為在另一結構或特徵「上方」（或形成於另一結構或特徵上方）時，該結構可定位於另一結構上方，具有或不具有介入於其間的其他結構或特徵。當兩個組件描述為彼此「連接」或「耦接」時，這些組件可彼此電耦接，具有或不具有電耦接且介入於其間的其他組件。當兩個組件描述為彼此「直接連接」或「直接耦接」時，這些組件可彼此電耦接，不具有電耦接於其間的其他組件。

諸如「一（a）」、「一（an）」、「該（the）」及「該（said）」之術語用以指示一或多個元件及組件之存在。除非另外指定，否則使用術語「包含（comprise）」、「包括（include）」、「具有（have）」、「含有（contain）」及其變體為開放式的，且除所列元件、組件等之外，亦可包括或涵蓋額外元件、組件等。術語「第一」、「第二」等僅用作標記，而非對物件數目之限制。

儘管本文中已詳細地描述具體實例，但描述係作為實例。本文中所描述之具體實例的特徵為代表性的，且在替代具體實例中，可添加或省略某些特徵及元件。另外，所屬技術領域中具有通常知識者可在不背離以下申請專利範圍中所界定之本發明之精神及範圍的情況下對本文中所描述之具體實例之態樣進行修改，申請專利範圍之範圍應被給予最廣泛解譯以便涵蓋修改及等效結構。

10:整合式單體半導體結構 100:基板 101:頂表面 102:底表面 110:半導體材料層 112:緩衝層 114:第一陰極層 116:PIN本質層 118:PIN陽極層 120:蝕刻終止層 122:第二陰極層 124:蕭特基作用層 126:鈍化層 200:PIN二極體 201:PIN二極體接點/陽極歐姆接點 202:PIN二極體接點/陰極歐姆接點 210:蕭特基二極體 211:蕭特基二極體接點/陰極歐姆接點 212:蕭特基二極體接點/陽極蕭特基接點 221:接觸區 222:接觸區 223:區 224:接觸區 225:區 226:區 227:接觸區 228:區 229:區 300:步驟 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟 314:步驟 316:步驟 318:步驟 320:步驟 322:步驟 324:步驟 326:步驟 328:步驟 330:步驟 332:步驟 334:步驟 336:步驟 338:步驟 400:鈍化層 401:鈍化層/絕緣體層 402:鈍化層 406:電阻層區 410:金屬特徵 411:金屬特徵 412:金屬特徵/MIM電容器底板 413:金屬特徵 414:金屬特徵 420:金屬特徵 421:金屬空氣橋特徵 422:金屬空氣橋特徵/MIM電容器頂板 423:金屬空氣橋特徵/空氣橋 424:金屬空氣橋特徵 425:金屬空氣橋特徵 500:囊封體 502:BCB開口 600:支撐基板 602:通孔 604:背側金屬化物/金屬層 700:MMIC雙級蕭特基增強型限幅器 702:輸入端子 704:輸出端子 706:電容器 707:節點 707A:傳輸線 707B:傳輸線 707C:傳輸線 708:電容器 710:電容器 712:電感器 714:RF耦合器 720:蕭特基二極體 722:PIN二極體限幅器 724:PIN二極體限幅器 730:節點 731:PIN二極體限幅器或限幅組裝件 740:節點 741:PIN二極體限幅器或限幅組裝件 750:節點 751:PIN二極體限幅器或限幅組裝件 800:MMIC雙級蕭特基增強型限幅器 802:輸入端子 804:輸出端子 806:電容器 807:節點 807A:傳輸線 807B:傳輸線 807C:傳輸線 808:電容器 810:電容器 812:電感器 814:RF耦合器 820:蕭特基二極體 821:蕭特基二極體 822:PIN二極體限幅器 824:PIN二極體限幅器 900:單級MMIC蕭特基增強型限幅器 910:單級MMIC蕭特基增強型限幅器 930:轉移特性波形 931:低插入損失區/限幅區 932:限幅區 933:飽和區 940:接面溫度波形 941:正常操作區 942:過溫區 943:線 950:轉移特性波形 951:低插入損失區 952:限幅區 953:飽和區 960:接面溫度波形 961:接面溫度波形 962:正常操作區 963:過溫區 964:線

參看以下圖式可更好地理解本發明之態樣。應注意，圖式中之元件未必按比例繪製，而是著重於清楚地說明具體實例之原理。在圖式中，相同參考編號貫穿若干視圖指示相同或對應元件，但未必為同一元件。

[圖1]繪示根據本文中所描述之實例之各種態樣的在共同基板上方之包括PIN二極體及蕭特基二極體的整合式單體半導體結構。

[圖2]繪示根據本文中所描述之實例之各種態樣的用於在共同基板上方形成包括PIN二極體及蕭特基二極體的單體微波積體電路（MMIC）之製程。

[圖3]繪示根據本文中所描述之實例之各種態樣的半導體材料層之堆疊的橫截面圖。

[圖4]繪示根據本文中所描述之實例的各種態樣在圖3中所展示之半導體材料層之第一子集上形成蕭特基二極體接點。

[圖5]繪示根據本文中所描述之實例的各種態樣使形成於圖4中之蕭特基二極體接點鈍化。

[圖6]繪示根據本文中所描述之實例的各種態樣向下蝕刻至圖3中所展示之半導體材料層中的終止層。

[圖7]繪示根據本文中所描述之實例的各種態樣移除終止層且在圖3中所展示之半導體材料層當中之陽極層上形成PIN陽極接點。

[圖8]繪示根據本文中所描述之實例的各種態樣在某些區中曝露圖3中所展示之半導體材料層當中的陰極層。

[圖9]繪示根據本文中所描述之實例的各種態樣在圖3中所展示之半導體材料層當中的陰極層上形成PIN二極體陰極接點。

[圖10]繪示根據本文所描述之實例的各種態樣隔離PIN二極體與蕭特基二極體。

[圖11]繪示根據本文中所描述之實例之各種態樣的經鈍化MMIC之橫截面圖，該經鈍化MMIC包括PIN二極體及蕭特基二極體以及與PIN二極體及蕭特基二極體耦接之電組件。

[圖12]繪示根據本文中所描述之實例之各種態樣的在背側處理之後圖11中所展示之MMIC的橫截面圖。

[圖13]繪示根據本文中所描述之實例之各種態樣的MMIC雙級蕭特基增強型限幅器之電路示意圖。

[圖14]繪示根據本文中所描述之實例之各種態樣的圖13中所展示之MMIC雙級蕭特基增強型限幅器之佈局。

[圖15]繪示根據本文中所描述之實例之各種態樣的在MMIC蕭特基增強型限幅器中可依賴的各種串聯及並聯連接二極體之電路示意圖。

[圖16]繪示根據本文中所描述之實例之各種態樣的MMIC雙極蕭特基增強型限幅器之另一電路示意圖。

[圖17]繪示根據本文中所描述之實例之各種態樣的圖16中所展示之MMIC雙極蕭特基增強型限幅器之佈局。

[圖18]繪示根據本文中所描述之實例之各種態樣的單級MMIC蕭特基增強型限幅器之電路示意圖。

[圖19]繪示根據本文中所描述之實例之各種態樣的另一單級MMIC蕭特基增強型限幅器之電路示意圖。

[圖20]繪示根據本文中所描述之實例之各種態樣的無整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的連續波（Continuous Wave；CW）輸出功率對比CW輸入功率之示範性轉移特性。

[圖21]繪示根據本文中所描述之實例之各種態樣的具有圖16中所展示之轉移特性的基於PIN二極體之反射式限幅器的示範性PIN二極體接面溫度回應對比CW輸入功率。

[圖22]繪示根據本文中所描述之實例之各種態樣的具有整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的CW輸出功率對比CW輸入功率之示範性轉移特性。

[圖23]繪示根據本文中所描述之實例之各種態樣的具有整合式蕭特基二極體偵測器的基於PIN二極體之反射式限幅器的示範性PIN二極體接面溫度回應對比CW輸入功率。

10:整合式單體半導體結構

100:基板

200:PIN二極體

201:PIN二極體接點/陽極歐姆接點

202:PIN二極體接點/陰極歐姆接點

210:蕭特基二極體

211:蕭特基二極體接點/陰極歐姆接點

212:蕭特基二極體接點/陽極蕭特基接點

Claims (24)

1. 一種單體半導體，其包含： 基板； 複數個半導體材料層，其在該基板上方； 蕭特基接點及歐姆接點，其在蕭特基二極體之該複數個半導體材料層之第一子集上；及 PIN二極體歐姆接點，其在PIN二極體之該複數個半導體材料層之第二子集上。
2. 如請求項1之單體半導體，其進一步包含在該複數個半導體材料層之該第一子集與該複數個半導體材料層之該第二子集之間的蝕刻終止層。
3. 如請求項1之單體半導體，其中： 該複數個半導體材料層之該第一子集包含作用蕭特基層及陰極層；且 該單體半導體進一步包含在該陰極層下方之蝕刻終止層。
4. 如請求項3之單體半導體，其中該複數個半導體材料層之該第二子集包含在該蝕刻終止層下方之陽極層、本質層及第二陰極層。
5. 如請求項1之單體半導體，其中該複數個半導體材料層包含第一陰極層、本質半導體層、陽極層、第二陰極層及作用蕭特基層。
6. 如請求項5之單體半導體，其進一步包含在該陽極層與該第二陰極層之間的蝕刻終止層。
7. 如請求項1之單體半導體，其進一步包含在該基板上方且電連接至該蕭特基二極體及該PIN二極體中之至少一者的電組件。
8. 如請求項1之單體半導體，其進一步包含在該基板上方之金屬-絕緣體-金屬電容器、電阻器及電感器。
9. 如請求項8之單體半導體，其中該電容器、該電阻器、該電感器、該PIN二極體及該蕭特基二極體電連接為單體微波積體電路限幅器。
10. 如請求項1之單體半導體，其進一步包含在該基板上方之射頻耦合器。
11. 如請求項1之單體半導體，其進一步包含在該PIN二極體及該蕭特基二極體上方之鈍化層。
12. 如請求項1之單體半導體，其中該基板包含砷化鎵基板。
13. 如請求項1之單體半導體，其進一步包含自該基板之背側延伸至該PIN二極體之陰極接點的通孔。
14. 如請求項1之單體半導體，其進一步包含自該基板之背側延伸至該蕭特基二極體之陰極接點的通孔。
15. 如請求項1之單體半導體，其進一步包含： 被動電路元件，其在該基板上方；及 通孔，其自該基板之背側延伸至該被動電路元件之接點。
16. 如請求項15之單體半導體，其進一步包含該基板之背側上的背側金屬化物，該背側金屬化物延伸至該通孔中且電連接至該PIN二極體之陰極接點、該蕭特基二極體之陰極接點或該基板上方之被動電路元件中之一者。
17. 如請求項1之單體半導體，其中該PIN二極體包含複數個PIN二極體且該蕭特基二極體包含複數個蕭特基二極體。
18. 如請求項17之單體半導體，其中該複數個PIN二極體當中之第一PIN二極體串聯連接，且該複數個PIN二極體當中之第二PIN二極體並聯連接。
19. 如請求項17之單體半導體，其中該複數個蕭特基二極體當中之第一蕭特基二極體串聯連接，且該複數個蕭特基二極體當中之第二蕭特基二極體並聯連接。
20. 如請求項1之單體半導體，其中： 該複數個半導體材料層之該第一子集包含作用蕭特基層及第一陰極層； 該單體半導體進一步包含在該蕭特基層上方之第一蝕刻終止層及在該第一陰極層下方之第二蝕刻終止層； 該單體半導體進一步包含在該第一蝕刻終止層上方之至少一個半導體層；且 該複數個半導體材料層之該第二子集包含在該第二蝕刻終止層下方之陽極層、本質層及第二陰極層。
21. 一種單體蕭特基增強型PIN二極體限幅器，其包含： 基板； 複數個半導體材料層，其在該基板上方； 蕭特基接點及歐姆接點，其在蕭特基二極體之該複數個半導體材料層之第一子集上； PIN二極體歐姆接點，其在PIN二極體之該複數個半導體材料層之第二子集上； 鈍化層，其在該蕭特基二極體及該PIN二極體上方；及 該限幅器之被動電路元件，這些被動電路元件形成於該鈍化層上方。
22. 如請求項21之單體蕭特基增強型PIN二極體限幅器，其中這些被動電路元件包含電容器、電感器及RF耦合器。
23. 如請求項21之單體蕭特基增強型PIN二極體限幅器，其進一步包含在該複數個半導體材料層之該第一子集與該複數個半導體材料層之該第二子集之間的蝕刻終止層。
24. 如請求項23之單體蕭特基增強型PIN二極體限幅器，其中： 該複數個半導體材料層之該第一子集包含在該蝕刻終止層上方之作用層及第一陰極層；且 該複數個半導體材料層之該第二子集包含在該蝕刻終止層下方之陽極層、本質層及第二陰極層。