TW202412180A - 在主動裝置形成之前通過晶圓接合結合背面功率分配網路的循序互補式fet - Google Patents
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Abstract
半導體裝置包括背面功率軌於塊材半導體材料上方、第一接合介電層於背面功率軌上方、第一層之電晶體於第一接合介電層上方、第二接合介電層於第一層之電晶體上方、以及第二層之電晶體於第二接合介電層上方。第一層之電晶體包括具有第一磊晶生長半導體材料的第一通道結構。第二層之電晶體包括具有第二磊晶生長半導體材料的第二通道結構。背面功率軌透過第一接合介電層與第一層之電晶體隔開。第一層之電晶體透過第二接合介電層與第二層之電晶體隔開。
Description
本發明係關於包括半導體裝置、電晶體及積體電路之微電子裝置及微製造方法。
[相關申請案之交互參照]
本申請對以下主張優先權之權益: 2022年5月20日申請之美國臨時專利申請案第63/344,141號、2022年5月20日申請之美國臨時專利申請案第63/344,143號、2022年5月20日申請之美國臨時專利申請案第63/344,144號、2022年5月20日申請之美國臨時專利申請案第63/344,146號、2022年5月20日申請之美國臨時專利申請案第63/344,148號，其以引用方式整體併於本文。本發明之態樣係關於申請人之美國專利案第10,586,765號及第10,770,479號以及申請人之專利申請案，其標題為「Method to Form Silicon-Germanium Nanosheet Structures」、「Method for Wrap-Around Contact Formation Through the Incorporation of Cladding of an Etch-Selective Semiconductor Material」、「Method of Forming Confined Growth S/D Contact with Selective Deposition of Inner Spacer for CFET」及「Method to Reduce Parasitic Resistance for CFET Devices Through Single Damascene Processing of Vias」，其全部以引用方式整體併於本文。
在半導體裝置之製造中(尤其是在微小尺度上)，執行諸多製造製程，例如成膜沉積、蝕刻遮罩形成、圖案化、材料蝕刻與去除、以及摻雜處理。可重複執行此些製程以在基板上形成所欲半導體裝置元件。歷史上，利用微製造，已在一平面中形成電晶體，且佈線/金屬化形成於主動裝置平面上方，因此已被表徵為二維(2D)電路或2D製造。微縮方面的努力已大幅增加2D電路中每單位面積電晶體的數量，但隨著微縮進入個位數奈米半導體裝置製造節點，微縮方面的努力正面臨更大的挑戰。半導體裝置製造商已表達對電晶體堆疊於另一者上之三維(3D)半導體電路的需求。
本公開係關於半導體裝置以及形成該半導體裝置的方法。
根據本發明之第一態樣，提供製造半導體裝置的方法。該方法包括透過第一接合介電層將第一晶圓接合至第二晶圓。第一晶圓包括第一塊材半導體材料。第二晶圓包括磊晶生長半導體層之交替層的第一堆疊形成於第二塊半導體材料上方。去除第二塊材半導體材料以露出第一堆疊。從第一堆疊形成第一層之電晶體。透過第二接合介電層，將第三晶圓接合至第二晶圓。第三晶圓包括磊晶生長半導體層之交替層的第二堆疊形成於第三塊材半導體材料上方。去除第三塊材半導體材料。從第二堆疊形成第二層之電晶體。去除第一塊材半導體材料以露出第一接合介電層。形成與第一接合介電層接觸之功率分配網路，該功率分配網路包括與延伸穿過第一接合介電層之貫孔接觸的背面功率軌。
在一些實施例中，在形成第一層之電晶體及第二層之電晶體之後形成背面功率軌。
在一些實施例中，在將第三晶圓接合至第二晶圓之前，形成局部互連(LI)結構，其連接至該第一層之電晶體的源極/汲極(S/D)結構。形成至少一貫孔，其連接至相應LI結構並延伸穿過第一接合介電層。
在一些實施例中，形成與該至少一貫孔接觸之相應背面功率軌。
在一些實施例中，形成至少一貫孔開口以露出第一塊材半導體材料。用填充材料部分地填充該至少一貫孔開口。形成LI開口，其包括連接至該至少一貫孔開口之相應LI開口。去除填充材料。用導電材料填充LI開口及該至少一貫孔開口以形成LI結構及至少一貫孔。
在一些實施例中，在將第三晶圓接合至第二晶圓之後，形成LI結構，其連接至第二層之電晶體的S/D結構。形成至少一貫孔，其連接至相應LI結構並延伸穿過第二接合介電層及第一接合介電層。
在一些實施例中，形成與該至少一貫孔接觸之相應背面功率軌。
在一些實施例中，形成至少一貫孔開口以露出第一塊材半導體材料。用填充材料部分地填充該至少一貫孔開口。形成LI開口，其包括連接至該至少一貫孔開口之相應LI開口。去除填充材料。用導電材料填充LI開口及該至少一貫孔開口以形成LI結構及至少一貫孔。
在一些實施例中，形成至少一貫孔，其延伸穿過第二接合介電層並配置成將第一層之電晶體的第一S/D結構電連接至第二層之電晶體的第二S/D結構。
在一些實施例中，在第二層之電晶體上方形成訊號佈線層。
在一些實施例中，形成貫孔，其將訊號佈線層連接至第一層之電晶體及第二層之電晶體。
在一些實施例中，在去除第一塊材半導體材料以露出第一接合介電層之前，將載體晶圓接合至第三晶圓。
在一些實施例中，在形成功率分配網路之後，將載體晶圓接合至背面功率軌或形成第四塊材半導體材料以覆蓋背面功率軌。
根據本發明之第二態樣，提供半導體裝置。該半導體裝置包括背面功率軌於塊材半導體材料上方、第一接合介電層於背面功率軌上方、第一層之電晶體於第一接合介電層上方、第二接合介電層於第一層之電晶體上方、以及第二層之電晶體於第二接合介電層上方。第一層之電晶體包括第一通道結構，其包含有第一磊晶生長半導體材料。第二層之電晶體包括第二通道結構，其包含有第二磊晶生長半導體材料。背面功率軌透過第一接合介電層而與第一層之電晶體隔開，且第一層之電晶體透過第二接合介電層而與第二層之電晶體隔開。
在一些實施例中，至少一背面功率軌與第一層之電晶體的相應S/D結構沿塊材半導體材料之厚度方向重疊。
在一些實施例中，背面功率軌之間不存在半導體材料。
在一些實施例中，第一層之電晶體與背面功率軌之間不存在半導體材料。
在一些實施例中，半導體裝置進一步包括訊號佈線層於第二層之電晶體上方。
在一些實施例中，半導體裝置進一步包括第一貫孔，其延伸穿過第一接合介電層並配置成將第一背面功率軌電連接至第一層之電晶體的相應S/D結構。第二貫孔延伸穿過第一接合介電層及第二接合介電層並配置成將第二背面功率軌電連接至第二層之電晶體的相應S/D結構。
在一些實施例中，第一層之電晶體包括環繞式閘極電晶體。
注意，此發明內容章節並未指定本發明或所請發明之每一實施例及/或增加的新穎態樣。相反地，此發明內容僅提供對不同實施例及對應新穎點的初步討論。對於本發明及實施例之額外細節及/或可能的觀點，讀者可參考如下進一步討論之本發明的實施方式部分及對應圖式。
以下揭示內容提供不同實施例或示例以用於實施所提供之標的不同特徵。以下描述組成件及佈設的具體示例以簡化本發明。當然，此些僅是示例並非旨在作限制。例如， 以下描述中在第二特徵部上方或其上形成第一特徵部可包括第一特徵部及第二特徵部形成為直接接觸的實施例，且亦可包括可在第一特徵部與第二特徵部之間形成額外特徵部的實施例，使得第一與第二特徵部可不直接接觸。另外，本發明可在諸多示例中重複參考標號及/或字母。此重複是為了簡潔及清楚目的且其本身並不指定所討論之諸多實施例及/或配置之間的關係。進一步地，為易於描述，本文可使用空間相關術語(例如「頂部」、「底部」、「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述如圖中所示之一元素或特徵部與另一元素或特徵部的關係。除了圖中所繪的方位之外，空間相關術語旨在涵蓋設備在使用或操作中的不同方位。該設備可設成其他定向(旋轉90度或在其他方位)且本文所使用之空間相對描述詞可同樣被對應地解釋。
本文所述之不同步驟的討論順序係以清楚目的來呈現。一般而言，此些步驟可依任何合適的順序執行。此外，雖然本文之每一不同特徵、技術、配置等可能在本發明不同地方進行描述，但其用意為每一概念可彼此獨立地或彼此組合來執行。據此，可以許多不同方式來具體實施並概觀本發明。
3D整合(即多個裝置的垂直堆疊)旨在透過增加體積而非面積上之電晶體密度來克服平面裝置中所遇到的微縮限制。雖然隨著3D NAND的採用，快閃記憶體產業已成功證實並實施裝置堆疊，但應用於隨機邏輯設計實質上更加困難。需要邏輯晶片(CPU(中央處理單元)、GPU(圖形處理單元)、FPGA(場可程式化閘陣列、SoC(系統單晶片))的3D整合。
埋入式功率軌(BPR)技術可能有望整合至預期在未來幾年內進入大量製造之新的CMOS技術節點中。然而，埋入式功率軌技術確實有一些缺點，包括 : (1) 埋入式功率軌的寬度受限於奈米片堆疊下方存在殘留的FIN，(2) 透過填充及凹蝕(recess etch)製程之埋入式功率金屬化導致顯著變異性，其會對裝置性能產生負面影響，(3) 由於奈米片堆疊下方存在基板及殘留的FIN，因此難以將埋入式訊號線與埋入式功率軌結合在一起，(4) 利用晶圓背側形成埋入式功率軌，使得對連接至源極與汲極接點的互連進行連接變得非常困難，因為臨界尺寸(CD)變異之未對位所引起的任何邊緣放置誤差(EPE)可能在所述蝕刻製程中容易導致貫孔非預期地與電晶體短路。
所需的是更靈活的背面佈線方法，其中可透過非常大的結構來供應VDD/VSS功率，以提供優異的IR壓降(IR drop)及更大界面面積用於貫孔或下降式互連結構(dropped interconnect structures)之連接，從而將寄生電阻降至最小。又，所需的是不僅能夠結合背面功率，還有可用於各種應用之背面訊號佈線，例如 (a) 透過在晶圓背面結合一些M0跡線，進一步降低標準單元高度， (b) 結合用於形成SRAM裝置等之交叉耦合的替代方法。
本文所揭示之技術包括形成堆疊場效電晶體裝置的方法。方法包括透過第一接合介電層將具有交替磊晶層之第一層堆的晶圓接合至具有介電層的另一晶圓，以形成複合晶圓。第一層之環繞式閘極(gate-all-around)電晶體係由第一層堆形成。將第三晶圓接合至複合晶圓。第三晶圓具有交替磊晶層之第二層堆，且第二層之環繞式閘極電晶體係在晶圓接合之後由該第二層堆形成，其中第二層之環繞式閘極電晶體與彼等第一層之環繞式閘極電晶體互補。功率分配網路可接著形成在第一接合介電層處或與其相鄰，從而實現更寬的功率軌。
標題為「Buried power rails」之美國專利案第10,586,765號描述一種方法，其中功率分配網路(PDN)之一些部分可置於CMOS邏輯及SRAM之主動裝置及電晶體下方，以提供顯著的面積微縮，其中可從傳統後端製程(BEOL)中移除大型VDD及VSS功率軌，因而降低標準單元的高度，因為現可透過主動裝置及電晶體之底部進入功率軌。
圖2A示出埋入式功率軌或背面功率軌的圖示。如本文所使用之「埋入式功率軌」一般係指在前端製程(FEOL)整合期間形成的功率軌。本文所使用之「背面功率軌」一般係指在翻轉晶圓以露出晶圓背面後所形成的功率軌。 例如，功率軌241a及241b以黑色示出，代表高折射且高導電率金屬，例如釕、鎢、鉬或其他類似金屬。此些功率軌可用作埋入式VDD及VSS軌，且可在以下形成(1)前端製程(FEOL)整合期間，在該例中，考慮到習知CMOS裝置製造製程中之早期階段所包含的高溫製程數量，金屬選擇將至關重要，或者(2)可替代地在BEOL處理已完成之後(亦稱為背面功率軌)，在該例中，僅需翻轉晶圓露出晶圓背面，在此可將塊材(bulk)矽基板向下研磨至可形成背面功率軌之所在處。在後例中，此允許更多的金屬選擇，其沒有高熱處理限制，且在給定之軌尺寸下可能具有較佳導電率，例如銅。
功率軌241a及241b需連接至CMOS裝置之源極與汲極接點(亦稱為源極與汲極結構或S/D結構)213a及213b，且此可透過多項技術來完成，例如， 但不限於，(a)將金屬互連向下延伸經過淺溝槽隔離(STI)206以直接接觸埋入式功率軌，(b)結合貫孔231a及231b，其將從金屬互連219a及219b向下延伸經過STI 206以直接接觸功率軌241a及241b， (c)或是(b)的相反，其中形成貫孔作為背面功率軌形成製程的一部分，並以功率軌向上連接直接到接點或互連金屬(其與源極與汲極接點接觸)的方式有效地形成貫孔。
在結合埋入式功率軌之大多數應用中，功率軌(例如241a或241b)有效地受限於已轉移至塊材基板(例如201)中的溝槽。此對於埋入式功率軌(例如 241a或241b)在其寬度方面、因而其IR壓降以及有多少空間可用於在VSS/VDD與其對應互連或源極與汲極接點之間建立連接造成一些限制。對於任何給定的標準單元高度，埋入式功率軌(例如241a及241b)的寬度此時將影響可使用之奈米片寬度以及NMOS與PMOS之間的最小空間。 對給定裝置進行最佳化，以將功率、性能及面積最佳化，但此是受限制的最佳化。此些限制的原因是由於當前整合中仍存在奈米片生成製程中使用之殘留FIN結構209a或209b，而此阻礙功率軌(例如241a及241b)之任何寬度增加。
然而，利用背面功率軌之背面處理方法時，殘留的FIN結構209a及209b將不再連接至塊材 (例如201)，因為塊材基板(例如201)已被向下研磨至STI氧化物(例如206)。然而，奈米片裝置下方之殘留的FIN結構(例如209a及209b) 將保留。此方法的影響是可增加(背面)功率軌241a及241b的寬度以改善IR壓降， 然而，在此例中，(背面)功率軌241a及241b將需形成於殘留矽FIN 209a及209b底部下方，其意指連接至互連金屬(例如219a及219b)之貫孔231a及231b此時將需更高，從而導致更高的寄生電阻。對於NMOS及PMOS裝置相互堆疊其上之CFET整合的例子，此寄生電阻已是影響功率及性能的主要因素之一，因此在不平行增加貫孔寬度以抵消較高貫孔所致之電阻增加的情況下，並不鼓勵增加此些貫孔的高度。
埋入式或背面功率軌可能需與電晶體以及上拉至BEOL中之訊號線的源極與汲極接點有良好隔離。此可示於圖2B及2C中。在此特定示例中，功率軌241c及241d係用金屬來填充並接著透過例如金屬蝕刻製程或透過自下而上金屬填充製程向下凹入，並接著用氧化物或另一介電材回填功率軌241c及241d的頂部，或在金屬化功率軌241c及241d上方形成一種蝕刻選擇性介電蓋(例如202c及202d)。
埋入式功率軌(BPR)技術可能有望整合至預期在未來幾年內進入大量製造之新的CMOS技術節點中。然而，埋入式功率軌技術確實有一些缺點，包括 : (1) 埋入式功率軌的寬度受限於奈米片堆疊下方存在殘留的FIN，(2) 透過填充及凹蝕製程之埋入式功率金屬化導致顯著變異性，其會對裝置性能產生負面影響，(3) 由於奈米片堆疊下方存在基板及殘留的FIN，因此難以將埋入式訊號線與埋入式功率軌結合在一起，(4) 利用晶圓背側形成埋入式功率軌，使得對連接至源極與汲極接點的互連進行連接變得非常困難，因為臨界尺寸(CD)變異之未對位所引起的任何邊緣放置誤差(EPE)可能在所述蝕刻製程中容易導致貫孔非預期地與電晶體短路。
所需的是更靈活的背面佈線方法，其中可透過非常大的結構來供應VDD/VSS功率，以提供優異的IR壓降(IR drop)及更大界面面積用於貫孔或下降式互連結構(dropped interconnect structures)之連接，從而將寄生電阻降至最小。又，所需的是不僅能夠結合背面功率，還有可用於各種應用之背面訊號佈線，例如 (a) 透過在晶圓背面結合一些M0跡線，進一步降低標準單元高度， (b) 結合用於形成SRAM裝置等之交叉耦合的替代方法。
圖1A及1B示出根據本發明之一些實施例之半導體裝置100的剖面透視圖。半導體裝置100包括在塊材半導體材料147上方的背面功率軌141(例如，如141a、141b、141c及141d所示)。第一接合介電層105a設置於背面功率軌141上方。第一層110之電晶體設置於第一接合介電層105a上方。第二接合介電層105b設置於第一層110之電晶體上方。第二層120之電晶體設置於第二接合介電層105b上方。具有訊號線108之訊號佈線層107設置於第二層120之電晶體上方。
在此， 背面功率軌141透過第一接合介電層105a而與第一層110之電晶體隔開，而第一層110之電晶體透過第二接合介電層105b而與第二層120之電晶體隔開。背面功率軌141可透過介電材料142相互分開。背面功率軌金屬襯底或阻障層144可設置於背面功率軌141上及其側壁上。在另一實施例中，使用絕緣層上覆矽(silicon-on-insulator，SOI)晶圓，其中第一層110之電晶體可由SOI晶圓之頂部部分形成。據此，105a表示SOI晶圓的絕緣層。相較於結合SOI晶圓，以循序接合方法來形成背面功率分配網路的好處在於，此可將蝕刻停止層(ESL)結合至接合介電質中，其對於簡單的SOI晶圓來說是不可行的。結合蝕刻停止層(ESL)對於可能需使互連連接至實際源極/汲極接點正下方之背面功率的先進製程(advanced processing)是重要的。
注意，在圖1A及1B的示例中，相比於在相鄰之埋入式功率軌(例如241a及241b)之間存在殘留塊材半導體材料(例如201)及/或殘留FIN結構(例如209a及209b)的習知裝置(例如半導體裝置200A)，背面功率軌141之間不存在半導體材料。此外，第一層110之電晶體與背面功率軌141之間不存在半導體材料。具體地，設置在第一層110之電晶體與背面功率軌141之間的第一接合介電層105a內不存在半導體材料。
因此，本文之背面功率軌141在Y方向上可比習知埋入式功率軌(例如241a及241b)更寬。例如，雖然未示出，但至少一背面功率軌(例如141a)可在Z方向上與相應S/D結構(例如113a)重疊，其在習知裝置(例如半導體裝置220A)中是無法達成的，其中殘留FIN結構209a及209b阻礙習知埋入式功率軌241a及242b與S/D結構213a及213b在Z方向上重疊。換言之，殘留FIN結構209a及209b限制習知埋入式功率軌241a及242b的橫向尺寸。
半導體裝置100亦可包括貫孔131(例如131a、131b、131c、131d、131e、131f、131g及131h所示)，其配置成將電晶體電連接至背面功率軌141或訊號佈線層107。例如，至少一第一貫孔(例如131d)延伸穿過第一接合介電層105a並配置成將第一背面功率軌(例如141c)電連接至第一層110之電晶體的相應源極/汲極(S/D)結構(例如113c)。至少一第二貫孔(例如，131b及131e)延伸穿過第一接合介電層105a及第二接合介電層105b，並配置成將第二背面功率軌(例如，141b及141d)電連接至第二層120之電晶體的相應S/D結構(例如123b及123c)。至少一第三貫孔(例如131c)延伸穿過第二接合介電層105b並配置成將第一層110之電晶體的相應S/D結構(例如113b)電連接至訊號佈線層107。至少一第四貫孔(例如 131a)延伸穿過第二接合介電層105b並配置成將第一層110之電晶體的相應S/D結構(例如113a)電連接至第二層120之電晶體的相應S/D結構(例如123a)。至少一第五貫孔(例如131f)延伸穿過第二接合介電層105b並配置成將第一層110之電晶體的相應閘極結構(例如115a)電連接至訊號佈線層107。
半導體裝置100可進一步包括局部互連(LI)結構119及129(例如119a、129a及129c所示)，其配置成將電晶體的S/D結構電連接至貫孔131。例如，LI結構119a配置成將S/D結構113a電連接至貫孔131a。
仍參見圖1A及1B，第一層110之電晶體包括第一通道結構111(例如111a、111b、111c所示)以及第一閘極結構115(例如115a所示)。第一層110之電晶體可包括沿Y方向佈設之一或更多(例如，三個)第一電晶體，n型或p型。每一第一電晶體可包括沿Z方向堆疊之一或更多(例如，三個)第一通道結構111。因此，第一組通道/奈米片(例如111a)之每一者皆連接於同一金屬閘極結構(例如115a)內。亦即，金屬閘極金屬(例如115a)可設於沿Z方向堆疊之通道結構(例如111a)四周。
同樣地，第二層120之電晶體包括第二通道結構121(例如121a所示)以及第二閘極結構125(例如，125a)。第二層120之電晶體可包括沿Y方向佈設之一或更多(例如三個)第二電晶體，n型或p型。每一第二電晶體可包括沿Z方向堆疊之一或更多(例如，三個)第二通道結構121。因此，第二組通道/奈米片(例如121a)之每一者皆連接於同一金屬閘極結構(例如125a)內。亦即，金屬閘極金屬(例如125a)可設於沿Z方向堆疊之通道結構(例如121a)四周。
進一步地，應理解，半導體裝置100可包括沿Z方向設置在塊材半導體材料147上方之任意層數電晶體(例如110及120)。
注意，第一通道結構111可由第一磊晶生長之半導體材料(例如，矽)形成，而第二通道結構121可由第二磊晶生長之半導體材料形成。本文所使用之「磊晶生長(epitaxial growth或epitaxially grown)」、「磊晶沉積」、「磊晶形成」或「磊晶」一般係指一種類型的晶體生長或材料沉積，其中晶體層形成在晶種層(其為晶體)上方。晶體層之晶體特性(例如晶向)與晶種層之晶體特性相關或由其決定。 具體地，半導體材料可磊晶生長在另一半導體層(其為晶體)的表面上。在一些實施例中，磊晶生長可具選擇性，使得半導體材料可僅磊晶生長在另一半導體表面上且一般不沉積在非半導體材料(例如氧化矽、氮化矽及類似者)的暴露表面上。磊晶生長可透過分子束磊晶、氣相磊晶、液相磊晶或類似者來完成。Si、SiGe、Ge及其他半導體材料可在磊晶生長(原位)期間透過添加摻雜物進行摻雜。例如，在氣相磊晶中，可將摻雜物蒸氣添加至氣體源中。
在一些實施例中，至少兩通道結構可包括互不同的化學組成。 亦即，至少兩通道結構可包括不同的半導體材料、不同的摻雜物及/或不同的摻雜物濃度分佈。例如，第一通道結構111可包括與第二通道結構121不同的化學組成。在一示例中，第一通道結構111包括＜100＞矽，而第二通道結構121包括＜110＞矽。在另一實施例中，第一通道結構111包括矽，而第二通道結構121包括矽鍺。另外，第一通道結構111與第二通道結構121可具有諸多形狀或幾何結構， 例如奈米片。
在一些實施例中，第一閘極結構115各自包括至少一閘極介電質117(例如117a所示)，例如高k介電質，以及至少一閘極金屬118(例如118a、118b及118c所示)，例如功函數金屬(WFM)。類似地，第二閘極結構125各自包括至少一閘極介電質127(例如127a所示)，例如高k介電質，以及至少一閘極金屬128(例如128a、128b及128c所示)，例如WFM。可如知悉，用作閘極導體之閘極金屬118與128可彼此相同或不同，而閘極介電質117與127亦可彼此相同或不同，其取決於相應通道結構(例如111a及121a)、設計要求(例如閘極閾值電壓)等。在此示例中，至少一閘極金屬118設置在第一通道結構111四周，而至少一閘極金屬128設置在第二通道結構121四周。因此，第一閘極結構115與第二閘極結構125兩者可配置成用作多個通道結構之共同閘極結構。在其他示例(未示出)中，第一閘極結構115及/或第二閘極結構125可各自設置在單個通道結構四周。雖然閘極金屬118及128兩者皆以單一材料示出，但閘極金屬118與128可各自由具有不同功函數之兩層或更多層金屬製成。類似地，閘極介電質117及127可各自由兩層或更多層介電材料製成。
在一些實施例中，矽化物(例如114a、114b、124a及124c所示)可設置於相應S/D結構四周，以形成環繞式S/D接點。在此示例中，第一S/D結構113(例如，113a、113b及113c)與第二S/D結構123(例如，123a、123b及123c)各自配置成電連接至一或更多(例如，三個)通道結構。在替代實施例中，第一S/D結構113及/或第二S/D結構123可僅與一個相應通道結構直接接觸。據此，半導體裝置100可包括一或更多單通道電晶體。
在一實施例中，第一接合介電層105a透過氧化矽或任何其他合適之接合介電質的熔融接合來形成，且可能在接合界面處具有一或更多接合缺陷(未示出)。如本領域普通技術人員所理解，接合界面處之此等接合缺陷可包括但不限於未接合區、空隙(例如真空或氣泡)、捕獲粒子、裂紋等。此等接合缺陷可為半導體裝置100的特徵。換言之，第一接合介電層105a可能不是單一件，因此可不同於習知透過沉積技術所形成的介電層，因為接合界面可不同於一層沉積或形成在另一層上方之兩層之間的界面。此等接合缺陷可透過已知技術來表徵或檢測，例如聲學顯微成像、紅外透射光譜法、雙懸臂梁測試、(微)鋸齒測試(Chevron test)、接合強度量測、白光干涉法等。在另一實施例中，接合界面處不存在接合缺陷。據此，第一接合介電層105a可為單一件。類似地，第二接合介電層105b可具有或可不具有一或更多接合缺陷。
在本實施例中，第一接合介質層105a係透過例如氧化矽熔融接合而形成。在另一實施例(未示出)中，第一接合介電層105a可透過另一晶圓接合技術來接合，例如表面活化接合、電漿活化接合、陽極接合、共晶接合、玻璃介質接合(glass frit bonding)、黏合劑接合、熱壓接合、反應性接合、暫態液相擴散接合或類似者。據此，第一接合介電層105a可包括一或更多不同的介電接合材料。類似地，第二接合介電層105b可包括一或更多不同的介電接合材料。
在一些實施例中，半導體裝置100可包括介電材料，例如103、105a、105b、107、117、133、142、143、145及146所示。介電材料亦可被稱為隔離結構、隔離層、擴散阻斷(diffusion break)、內部間隔物、閘極介電質、覆蓋層、接合介電質、接點蝕刻停止層(CESL)、襯底、阻障層等，其取決於其功能。 例如，介電材料143可用作襯底以及用作處理蝕刻停止層。介電材料133可用作LI結構(例如119a及129a)的覆蓋層。另外，一些介電材料可包括相同的材料或者可包括不同的材料。例如，介電材料142及145可包括相同的材料，例如氧化矽。
仍參見圖1A及1B，在一些實施例中，殼結構(例如112a)可設置在通道結構(例如111a)之中間部分四周，其將在圖32及圖32B中進一步解釋。殼結構(例如112a)可由晶格與第一磊晶生長之半導體材料不匹配的半導體材料形成，例如以形成應變通道(strained channel)。另外，半導體裝置100可包括位於相應閘極結構與相應源極/汲極(S/D)結構之間的內部間隔物(未示出)，其將在圖15及圖15B中示出並進一步解釋。
在非限定示例中，圖1A示出垂直於奈米片且平行源極及接點平面之基板片段的剖面透視圖。圖1A示出本文許多實施例，包括在源極與汲極接點(例如，113a、113b及113c)下方不具任何殘留基板(例如，圖2A中的201)或殘留FIN結構(例如，圖2A中的209a及209b)、不再因存在任何殘留FIN或殘留基板而尺寸受限之相對(非常)寬的背面功率線(例如141)、受限之源極與汲極磊晶輪廓、環繞式矽化物(例如114a、124a 及124c)、在源極與汲極接點周圍之金屬(例如131a及119a)、將背面功率(例如141d)連接至源極與汲極互連(例如129c)之非常寬的貫孔(例如131e)(作為降低寄生電阻的手段，特別是對於互補式FET(CFET)裝置)、以及加大尺寸之貫孔與任何互補式金屬互連之間的自對準最小介電質間距。
在非限定示例中，圖1B從垂直於奈米片並平行於電晶體平面的橫截面角度示出最終概念。由此可看出本發明的許多特徵。此等特徵包括去除裝置下方之任何殘留基板或殘留FIN結構，從而省去任何底部介電隔離製程的需求 (但圖中示出一個)。連接互補式電晶體之層間貫孔(例如131g)以形成共同NMOS/PMOS閘極。既然因去除基板而消除來自基板的應變效應，則對PMOS通道進行特定處理以增強電洞遷移率。在此例中，示出PMOS矽通道(例如111a)上方之矽鍺披覆(cladding)(例如112a)，但同樣地，注意此可用純矽鍺或甚至鍺通道以及在上部裝置層上設置PMOS通道來代替，其中PMOS主動裝置堆疊之最後晶圓接合係由具有較佳晶向的塊材矽晶圓構成，以提高電洞遷移率。將BEOL輸入訊號線(例如108)連接至底層電晶體(例如110)的貫孔(例如131f及131h)現可同樣加大尺寸以改善電阻，其中此些貫孔(例如131f及131h)在BEOL中結合與初始訊號線相關的單鑲嵌製程進行圖案化。雖然未示出，但應理解，閘極間貫孔(例如131g)同樣可向下延伸以連接至背面功率(例如141b及/或141c)以形成閘極綁定(gate tie-downs)，若需要的話。
圖3示出根據本發明之一實施例用於製造半導體裝置(例如半導體裝置100)之製程300的流程圖。製程300開始於步驟S310，透過第一接合介電層將第一晶圓接合至第二晶圓。第一晶圓包括第一塊材半導體材料。第二晶圓包括磊晶生長半導體層之交替層的第一堆疊形成於第二塊材半導體材料上方。去除第二塊材半導體材料以露出第一堆疊。製程300接著進行至步驟S320，其中從第一堆疊形成第一層之電晶體。在步驟S330，透過第二接合介電層將第三晶圓接合至第二晶圓。第三晶圓可包括磊晶生長半導體層之交替層的第二堆疊形成於第三塊材半導體材料上方。去除第三塊材半導體材料。在步驟S340，從第二堆疊形成第二層之電晶體。去除第一塊材半導體材料以露出第一接合介電層。在步驟S350，形成與第一接合介電層接觸的功率輸送網路。功率輸送網路包括與延伸穿過第一接合介電層之貫孔接觸的背面功率軌。
圖4示出根據本發明之另一實施例用於製造半導體裝置(例如半導體裝置100)之製程400的流程圖。製程400開始於步驟S410，形成第一層之電晶體及第二層之電晶體於第一層之電晶體上方。第一層之電晶體形成在第一塊材半導體材料上的第一接合介電層上。第二層之電晶體形成在第二接合介電層上。第二接合介電層將第一層之電晶體與第二層之電晶體分開。第一層之電晶體及第二層之電晶體具有環繞式閘極電晶體。在步驟S420，形成延伸穿過第一層之電晶體及第一接合介電層的第一貫孔開口。在步驟S430，在形成第一貫孔開口之後，形成與第一貫孔開口連接之第一局部互連(LI)開口。在步驟S440，形成延伸穿過第二層之電晶體、第二接合介電層、第一層之電晶體及第一接合介電層的第二貫孔開口。在步驟S450中，在形成第二貫孔開口之後，形成與第二貫孔開口連接的第二LI開口。
圖5示出根據本發明之又另一實施例用於製造半導體裝置(例如半導體裝置100)之製程500的流程圖。製程500開始於步驟S510，形成磊晶生長層的堆疊，其在第一半導體材料與相對於第一半導體材料具有蝕刻選擇性之第二半導體材料之間交替。在步驟S520，從堆疊形成鰭結構。鰭結構包括由第一半導體材料形成的通道結構。在步驟S530，透過磊晶生長第三半導體材料，在通道結構之相對端上形成源極/汲極(S/D)結構。在步驟S540，在S/D結構周圍形成矽化物。
圖6示出根據本發明之又另一實施例用於製造半導體裝置(例如半導體裝置100)之製程600的流程圖。製程600開始於步驟S610，形成磊晶生長層的堆疊，其於第一半導體材料與相對於第一半導體材料具有蝕刻選擇性之第二半導體材料之間交替。在步驟S620，從堆疊形成鰭結構。鰭結構包括由第一半導體材料形成的通道結構。通道結構具有未被覆蓋的相對端。在步驟S630，在通道結構之相對端處形成側壁限部。每對側壁限部在通道結構之相應端處橫向界定相應源極/汲極(S/D)區域，並具有用於接近相應S/D區域之相應頂部開口。在步驟S640，透過在每對側壁限部之間磊晶生長第三半導體材料而於通道結構之相對端上形成S/D結構。
圖7示出根據本發明之又另一實施例用於製造半導體裝置(例如半導體裝置100)之製程700的流程圖。製程700開始於步驟S710，形成磊晶生長層的堆疊，其於第一半導體材料與相對於第一半導體材料具有蝕刻選擇性之第二半導體材料之間交替。在步驟S720，從堆疊形成鰭結構。鰭結構包括由第一半導體材料形成的通道結構。在步驟S730，縮小通道結構的橫截面。在步驟S740，在通道結構四周形成第三半導體材料。第三半導體材料具有與第一半導體材料不匹配的晶格。
圖8-69示出根據本發明之一些實施例半導體裝置800在製造之諸多中間步驟中的剖面透視圖。例如，可對循序CFET裝置示出詳細的整合，然而，對於本發明僅涉及背面功率傳輸網路的部分，應注意，此可結合至單片式CFET裝置以及習知環繞式閘極(GAA)裝置中。注意，半導體裝置800最終可變成半導體裝置100。
在圖8中，半導體裝置800包括晶圓複合體，例如，由第三方提供或透過經由第一接合介電層805a將第一晶圓W1接合至第二晶圓W2來形成。第一晶圓W1包括第一塊材半導體材料801a。第二晶圓W2包括磊晶生長半導體層之交替層(例如811及853)的第一堆疊851'形成在第二塊材半導體材料801b上方。
在一些實施例中，矽基板(例如801a)沉積有合適的接合介電材料(例如襯底)，可由例如氮化矽或氮化矽(例如803)與氧化矽(例如805a)之材料組成，其將成為實際的接合介電材料。
具有由矽(例如811)與諸多矽鍺層(例如853)組成之環繞式閘極奈米片堆疊(例如851)(形成GAA裝置之相對較小的層/片堆疊)的第二矽基板(例如801b)同樣沉積有合適的襯底，例如SiCN或氮化矽(例如803)，連同一層氧化矽(例如805a) ，其將用作接合介電質以接合至亦具有由氧化矽組成之頂面的初始晶圓(例如W1)。
將第二晶圓(例如W2)垂直翻轉，使得奈米片主動堆疊(例如851')不是面朝下，且此晶圓(例如W2)接著放置在頂部並接合至初始晶圓(例如W1)的頂部，如下所示。
在本實施方式中，第一晶圓Wl與第二晶圓W2透過熔融接合來接合。在另一實施例中(未示出)，第一晶圓W1與第二晶圓W2可透過另一晶圓接合技術來接合，例如表面活化接合、電漿活化接合、陽極接合、共晶接合、玻璃介質接合、黏合劑接合、熱壓接合、反應性接合、暫態液相擴散接合或類似者。等。據此，第一接合介電層105a可包括一或更多不同的介電接合材料。
在替代實施例中，使用絕緣層上覆矽(SOI)方法，如前所述。代替晶圓接合，交替半導體層(例如811及853)之第一堆疊851'磊晶生長於包括矽基板(例如801a)、絕緣體(例如805a)及單晶矽層(例如811)的SOI晶圓上。
在圖9中，去除第二塊材半導體材料801b以露出第一堆疊851'，接著將其圖案化以形成獨立的鰭結構851(例如851a、851b及851c所示)。因此，鰭結構851包括在Z方向上彼此交替堆疊之第一半導體材料811及第二半導體材料853。第一半導體材料811亦將被稱為第一通道結構811。
在一些實施例中，上部晶圓背面之矽基板(例如801b)接著可例如透過包括晶圓研磨、拋光、蝕刻或上述任意組合之製程組合來去除。視情況地，由高鍺含量之矽鍺或甚至是鍺所組成的磊晶層854可用作蝕刻停止層，以在從上部晶圓(例如W2)去除塊材基板(例如801b)期間保護主動堆疊(例如851')免於受損。
奈米片主動堆疊(例如851')接著可圖案化成FIN結構(例如851)並蝕刻，使得矽(例如811)/矽鍺(例如853)FIN停在用於晶圓接合製程之襯底(例如803)上，或接合介電襯底材料(例如803)上方之另一介電層(例如852)上。作為此整合中的示例，保護氧化矽接合介電質(例如805a)之SiCN襯底(例如803)上存在一些程度的氧化矽(例如852)。由於FIN結構(例如851)現終止於介電質(例如852)上，因此奈米片堆疊(例如851)下方不再存在任何殘留矽FIN，此是與現今習知環繞式閘極(GAA)製程不同之處。隨後，在圖10-35中，第一層810之電晶體可由第一堆疊851'形成。
在圖10中，保護膜861形成在鰭結構851上方。虛置閘極863形成在保護膜861上方。硬遮罩材料865形成在虛置閘極863上方。硬遮罩材料865及虛置閘極863接著例如沿與鰭結構正交之方向(例如，Y方向)圖案化，且保護膜861保護鰭結構851。
在一些實施例中，化學氧化物或熱氧化物襯底(例如861)可形成於矽/矽鍺FIN結構(例如851)上方，並保護FIN(例如851)免於在虛置閘極形成製程中的任何蝕刻。在FIN結構(例如851)上方形成氧化物襯底(例如861)之後，透過虛置閘極材料(例如非晶矽)之沉積製程形成虛置閘極(例如863)，後接沉積某類型的硬遮罩材料(例如865)，其在此例中為氮化矽。虛置閘極(例如863)被圖案化成與FIN結構(例如851)正交，該圖案接著透過現將成為虛置閘極結構(例如863)上方之蓋材料的氮化矽硬遮罩(例如865)轉移，並轉移至非晶矽(如863)中，以形成實際的虛置閘極結構(如863)。FIN結構(例如851)上方存在氧化物襯底(例如861)得以防止虛置閘極圖案轉移穿過非晶矽(例如863)期間對矽/矽鍺FIN結構(例如851)的任何蝕刻。此些FIN結構(例如851)將連續穿過所有虛置閘極結構(例如863)，且可在此整合中使用單擴散阻斷切割製程，若需要的話。
在圖11中，形成限部材料867以覆蓋鰭結構851。限部材料867包括從上方覆蓋鰭結構851之頂部限部868以及從側面覆蓋鰭結構851並定義未來S/D區域之側壁限部869。具體地，限部材料867可保形地沉積在鰭結構851上方。 可在形成限部材料867之前去除保護膜861的暴露部分。
在一些實施例中，初始低k閘極間隔物材料(例如867)保形地沉積在虛置閘極結構(例如863)上方並可能保形地沉積在矽/矽鍺FIN結構(例如851)之表面上方。
在圖12及12B中，限部材料867之頂部限部868被去除以露出未來S/D區域中的鰭結構851，且側壁限部869保留在第一通道結構811的相對端處。因此，每對側壁限部(例如869a)在第一通道結構(例如811a)之相應端處橫向界定相應的未來S/D區域。
在一些實施例中，可對低k間隔物材料(例如867)開孔以顯露矽/矽鍺FIN結構(例如851)的頂部。由於採用非等向蝕刻製程對低k閘極間隔物材料(如867)進行開孔，因此不會遇到低k閘極間隔物材料(如867)的橫向耗損；因此，低k間隔物厚度係設定成透過減少金屬閘極與金屬互連之間的電容以將整體功率/性能/面積最大化，並將標準單元尺寸降至最小成維持所需之接觸式多晶間距(contacted poly pitch；CPP)尺寸以達所需的面積縮小。
在圖13及13B中，去除每對側壁限部(例如869a)之間的鰭結構851暴露部分以打開未來的S/D區域。在一些實施例中，可透過非等向蝕刻製程去除矽/矽鍺FIN(例如851)。蝕刻製程應相對於低k閘極間隔物材料(例如867)具有非常高的選擇性，使得低k閘極間隔物(例如867)留下保留的「肩部」(例如869)，其隨後將用於限制源極與汲極接點的形成。
在圖14及14B中，在第二半導體材料853中形成凹部。例如，在使用矽奈米片(例如811)的例子中，可以高精準度選擇性地使矽鍺(例如853)下凹以形成電晶體之物理閘極長度。在此注意，本文亦揭示構建矽鍺奈米片，其中初始FIN組成不再是矽及矽鍺，而是由具有明顯不同鍺成分之兩個矽鍺材料組成。 因此，具有15-25%鍺之矽鍺奈米片可透過選擇性蝕刻具有高得多之鍺含量(例如40%或更高)的矽鍺來形成。當然，FIN結構(例如851)中鍺組成量的限制可能受限於假形(pseudomorphic)應力極限，其中後續磊晶層將開始鬆動，其可能是不理想的，因此可能需基於保持磊晶堆疊之應變及定義實際奈米片圖案化時可用之蝕刻選擇性以及PMOS裝置所需之理想電洞遷移率來謹慎精準地定義此些堆疊。
在圖15及圖15B中，在凹部中形成內部間隔物862。在一些實施例中，凹陷之矽鍺(例如853)需用內部間隔物介電材料填充，該內部間隔物介電材料可與低k閘極間隔物材料(例如867)相同或不同。此處可使用進行空腔填充沉積之習知方法，但可能不利於保留後續受限之源極與汲極接點生長所需的低k閘極間隔物介電肩部(例如869)。同樣地，凹陷之矽鍺空間的空腔填充將同樣導致內部間隔物區域內的接縫，其是不理想的。替代方法是結合選擇性沉積製程來形成內部間隔物862。在此示例中，內部間隔物材料與低k閘極間隔物(例如867)相同(兩者皆為SiOC)，然而，只要不同材料之介電常數足夠，多種材料可用於兩材料。
在非限定選擇性沉積製程中，可允許在暴露之矽奈米片(例如811)以及凹陷之矽鍺(例如853)上形成自生氧化物(未示出)。從此處開始，選擇性地去除SiGeO，而不破壞矽奈米片(例如811)上之自生氧化物。選擇性去除SiGeO後，沉積自對準單層(SAM)材料，其將選擇性地結合至介電材料，例如(a)矽奈米片上之自生氧化物(例如811)、(b)低k閘極間隔物材料(例如867)、以及(c)底部上之接合介電質及接合介電襯底材料(例如805a及803)。當SAM覆蓋介電面但不在已清潔之矽鍺材料(例如853)上時，內部間隔物材料可選擇性地沉積至矽鍺(例如853)的表面上，因而完全封閉凹陷區域，且不會沉積至低k閘極間隔物或低k閘極間隔物肩部(例如869)的表面上，其對於受限之源極與汲極生長是必需的。應理解，此處亦可使用其他選擇性沉積製程。
在圖16中，視情況地使第一通道結構811之端部811i(或末端、或相對端)凹入。例如，在內部間隔物(例如862)完全形成並透過熱處理去除SAM之後，矽奈米片(例如811)接著稍微凹進低k閘極間隔物(例如867)或內部間隔物(例如862)中以形成裝置之所需延伸區域。
在圖17中，透過在側壁限部869(其橫向限制第三半導體材料)之間磊晶生長第三半導體材料，在第一通道結構811之端部811i上形成第一S/D結構813(例如，813a、813b及813c所示)。
例如，在PMOS裝置位於裝置底層的例子中，可接著生長硼摻雜矽鍺源極與汲極(例如813)，其中低k閘極間隔物介電肩部(例如869)將限制接點(例如813)的形狀為奈米片(例如811)本身的橫向寬度，因此保留很大的空間以用於設置將上層裝置連接至背面功率所需的互補貫孔。
較佳地，源極與汲極接點(例如813)之最上部不超出低k閘極間隔物介電肩部(例如869)之頂部太多，因為源極與汲極接點(例如813)之最上部會傾向於形成非常寬的菱形輪廓，其會佔用設置將上層裝置連接至背面功率之互補貫孔所需的臨界空間(critical space)。當注意，在用以露出隨後被非等向蝕刻掉之初始矽/矽鍺FIN結構(例如851)的初始低k閘極間隔物開孔製程中，利用保留的介電肩部(例如869)，將可看到一些高度降低。避免在接點(例如813)頂部形成菱形磊晶的方法是透過擴展初始矽/矽鍺FIN結構(例如851)最頂部處之最上部矽鍺膜高度，以補償保留之介電肩部(例如869)的預期垂直侵蝕，使得接點(例如813)的磊晶生長不會超過肩部(例如869)的總高度。
在圖18中，去除側壁限部869。在一些實施例中，在形成底層源極與汲極接點(例如813)之後，非等向地去除低k閘極間隔物肩部(例如869)。此間隔物不能等向地被去除，因為其將去除覆蓋需保留之非晶矽虛置閘極(例如863)的低k閘極間隔物(例如867)。可非等向地蝕刻掉低k閘極間隔物肩部(例如869)，其將同時從替代閘極(例如863)之側壁非等向地去除相同高度的低k閘極間隔物(例如867)。透過建立初始虛置閘極硬遮罩蓋(例如865)的高度，可確保用以去除低k閘極間隔物(例如867)之非等向蝕刻不會使低k閘極間隔物(例如867)凹至低於非晶矽虛置閘極(例如863)將被暴露的點。因此，在此示例中，初始氮化矽蓋(例如865)在替代閘極蓋(例如863)上方的選擇被設定為相對高的深寬比，以確保去除肩部(例如869)。
可主張，可保留低k間隔物肩部(例如869)並在後續互連溝槽蝕刻製程期間被蝕刻掉。然而，在此特定示例中，則使用新穎的環繞式接點製程。因此，肩部(例如869)被去除，且接點(例如839)之整個側表面區域在此製程中暴露。
值得注意的是，介電接合材料(例如805a)及接合襯底(例如803)之選擇對於此製程來說也是重要的，以在去除低k間隔物肩部(例如869)之後維持良好/足夠的介電基底。因此，接合介電襯底(例如803)的選擇是重要的，且可選擇使用多個襯底堆疊來提供所需的蝕刻選擇性，以防止氧化矽(例如805a)在此製程中被蝕刻。
在圖19中，可視情況地透過磊晶生長相對於第三半導體材料(例如813)具有蝕刻選擇性之第四半導體材料，以在第一S/D結構813周圍形成犧牲膜871。可視情況地在犧牲膜871周圍形成接點蝕刻停止層(CESL)膜872。
在環繞式接點的方法中，暴露的源極與汲極接點(例如813)可選擇性地沉積有半導體材料，例如透過低溫CVD磊晶製程，其中例如相對於PMOS硼摻雜矽鍺接點具有不同鍺含量之矽鍺膜(例如871)可生長於源極與汲極接點(例如813)的表面上。對於CVD磊晶製程，此本質上將具有選擇性。對於此初始犧牲環繞膜之其他材料選擇，可使用選擇性沉積製程，其中在沉積SAM材料之前清除接點上之任何自生氧化物，該SAM材料將選擇性地附接至介電質而非已清潔之接點(例如813)表面，接著可在接點結構(例如813)表面上方選擇性地沉積蝕刻選擇性膜(例如871)。
在接點結構(例如813)上方生長或沉積保形選擇性半導體襯底(例如871)之後，還將需在接點結構(例如813)上方同樣保形沉積CESL(例如872)。此膜(例如872)同樣可利用選擇性沉積製程來形成，但形成高品質CESL膜(例如872)將需電漿及高溫，其會不利於SAM，因此並不佳。
在圖20中，形成層間介電(ILD)膜873並視情況地對其進行平坦化以填充空間。在ILD膜873中形成貫孔開口878a以露出第一塊材半導體材料801a。 用填充材料874部分地填充貫孔開口878a以至少保護第一接合介電層805a。
又，環繞式接點(wrap-around-contact，WAC)(例如871)為可選的。 儘管如此，為了提供最大功率/性能/面積微縮，可能必須確保接點電阻盡可能減至最小，因為接點(例如813)與最終金屬互連之間的界面表面積在受限接點結構下將比菱形接點結構低很多。
另外，受限之接點結構(例如813)的好處在於，利用WAC製程亦將使得互連能夠沿著接點結構(例如813)的側壁垂直向下延伸，以將界面表面積連接最大化。相比之下，對於菱形接點結構，接點與互連金屬之間的連接僅限於菱形接點的最上部，因為最大橫向寬度下方之接點結構的其餘部分因此被菱形接點的幾何形狀遮住。
在形成環繞式接點(WAC)結構(例如871)之後，可接著沉積介電膜(例如872)以用某類型的層間介電質(例如873)填充接點區域，例如氮化矽。
在形成ILD膜873之後，硬遮罩疊層876a沉積在平坦化之ILD膜(例如873)上以記錄最終的互連結構。一旦互連圖案已記錄於硬遮罩疊層876a中，將底部裝置層連接至背面功率之貫孔將被圖案化並轉移穿過相對於CESL(例如872)及接點(例如813)上方之半導體襯底(例如871)具選擇性的ILD氧化物(例如873)。
注意，在整合的此階段，可決定先進行電晶體形成，接著稍後再返回至源極與汲極接點結構之矽化物與互連金屬形成。在此示例中，先執行源極與汲極矽化以及互連形成與金屬化，以顯示如何完成此製程，並當理解，此時可選擇先繼續替代金屬閘極模組，因為此時尚未引入金屬進入晶圓處理中。
在此整合示例中，貫孔開口878a向下連接至背面功率、向下經過接合介電襯底(例如803)並進入接合介電質本身(例如805a)，其中蝕刻終止於最底部的矽基板(塊材矽)(例如801a)。為了保持貫孔結構(例如878a)的完整性，將旋塗材料(例如874)(例如旋塗有機物(SoC))之間隙填充沉積至所形成的貫孔開口(例如878a)中，並對間隙填充材料(例如874)進行凹蝕，使得最底部的矽基板(例如801a)被完全覆蓋。保護接點結構(例如813c)之CESL襯底(例如872)的側壁亦可被SoC(例如874)覆蓋。
在圖21中，在ILD膜873中形成局部互連(LI)開口879(例如879a、879b及879c所示)以露出CESL膜872。換言之，可接著將互連溝槽(例如879)轉移至ILD氧化物膜材料(例如873)中。注意，LI開口879c可與貫孔開口878a連接或重疊。
在圖22及22B中，去除CESL膜872以露出犧牲膜871，接著去除犧牲膜871以露出第一S/D結構813。例如，可去除覆蓋接點(例如813)之CESL襯底(例如872)以顯露覆蓋接點結構(例如813)之保形半導體襯底(例如871)的表面。接著，可利用等向蝕刻製程，例如Tokyo Electron CERTAS蝕刻製程，選擇性地蝕刻掉覆蓋接點(例如813)之半導體襯底(例如871)，而不損壞接點結構(例如813)或其表面。等向去除保形半導體襯底(例如871)將對後續互連溝槽(例如879)中之開口提供原始保形半導體襯底厚度的寬度，因而允許矽化物形成及金屬化得以完全環繞整個接點結構(例如813)。
在圖23中，在第一S/D結構813四周形成矽化物材料814(例如814a、814b及814c所示)。例如，在去除保形半導體襯底(例如871)之後，接著清潔源極與汲極接點(例如813)且可用於在其暴露的表面上形成合適的矽化物材料(例如814)連同在矽化物上方之任何金屬覆蓋材料(例如814)，例如TiN，其可透過隨後電漿終止製程(plasma termination process)形成。循序或單片式CFET處理的好處是可對NMOS及PMOS源極與汲極接點個別選擇合適的矽化物材料。因為封裝源極與汲極接點(例如813)之初始半導體襯底材料(例如871)現被去除，此留下「隧道」，其中大部分的源極與汲極接點(例如813)此時被顯露且能夠進行矽化物形成及隨後的金屬化步驟。
在圖24中，將填充材料874從貫孔開口878a去除。隨後，在貫孔開口 878a及LI開口879中形成貫孔831d及LI結構819(例如，819a、819b及819c所示)。
例如，可在互連金屬化之前灰化除去間隙填充旋塗碳膜(例如874)。在矽化物形成製程期間保留SoC(例如874)，以防止在底部基板晶圓(例如 801a)上形成任何矽化物。注意，底部接合介電襯底材料選擇可選成亦得以作為合適的蝕刻停止層，用於穿過ILD氧化矽介電質(例如873)以及氧化矽接合介電質(例如 805a)之初始貫孔圖案轉移。
互連溝槽(例如879a、879b及879c)與長貫孔(例如878a)接著可用高導電金屬來填充。此製程可透過習知金屬填充且後接金屬拋光步驟及隨後僅對金屬進行選擇性回蝕凹陷(etch-back recess)來完成，或者透過免去金屬CMP(化學機械拋光/平坦化)處理步驟之必要性的底部填充金屬沉積製程來完成。當注意，在替代金屬閘極處理之前執行互連結構金屬化之此示例中，相對於ILD氧化矽(例如873)具選擇性之金屬的凹蝕將在高深寬比溝槽內。若先執行替代金屬閘極處理，則電晶體結構上方之大型氮化矽蓋將明顯小於此處所繪者，因此此替代整合方式中之金屬凹部將需要非常小的金屬選擇性凹部。
在圖25及25B中，LI結構819形成凹部，且覆蓋層833形成在LI結構819上方。在此整合示例中，相對於暴露的介電材料，例如ILD氧化矽(例如873)、低k閘極間隔物(例如867)、以及虛置閘極(例如863)上方的氮化矽蓋(例如865)，選擇性地對金屬(例如819)形成凹部。如上所述，若在替代金屬閘極形成之後執行此製程，則實際電晶體上方將以小得多的氮化矽蓋來取代高深寬比氮化矽虛置閘極蓋。
為了實現後續處理步驟之某類型的自對準，蝕刻選擇性介電覆蓋材料(例如833)可(a)選擇性地沉積於金屬互連結構(例如819)的頂部，或者(b)透過依序的沉積/拋光/凹蝕方法來形成。為了此整合示例，使用例如SiCN之材料，其中氮化物成分被減少，以在存在之其他介電材料中提供蝕刻選擇性，例如低k閘極間隔物(SiOC)(例如867)、ILD介電質(氧化矽)(例如873)及虛置閘極蓋(氮化矽)(例如865)，或者若利用替代整合(其中先完成替代金屬閘極整合)，則為金屬閘極蓋(其也可能是氮化矽)。
在圖26中，在執行蝕刻、拋光及/或平坦化製程以將硬遮罩材料865向下去除至虛置閘極863水平之前，沉積ILD膜873以填充空間。亦即，接點區域可用ILD介電質(例如873)填充，例如氧化矽，接著晶圓(例如800)可向下拋光至虛置閘極非晶矽(例如863)。
圖26及圖27可示出同一步驟中半導體裝置800之不同截面。例如，圖26可示出沿S/D結構截取之剖面透視圖，而圖27可示出沿電晶體(例如通道結構及閘極結構)截取之剖面透視圖。在圖27中，現示出非晶矽虛置閘極(例如 863)。
在圖28中，去除虛置閘極863以露出覆蓋鰭結構851之保護膜861。例如，虛置閘極非晶矽(如863)接著可利用相對於周圍介電材料以及保護矽/矽鍺FIN結構(例如851)之化學氧化物襯底(例如861)的高選擇性來去除。
在圖29中，去除保護膜861以露出鰭結構851。例如，在去除非晶矽(例如863)之後，可去除保護矽/矽鍺FIN結構(例如851)之化學氧化物襯底(例如861)。在此，低k閘極間隔物(例如867)之材料選擇是重要的，以對於保護FIN結構(例如851)之化學氧化物襯底(例如861)的去除具有一定的選擇性。在此等例子中，可使用相對於化學氧化物具有較大選擇性之其他合適的低k介電材料。
在圖30及30B中，相對於第一通道結構811選擇性地去除第二半導體材料853。例如，已去除保護矽/矽鍺FIN結構(例如851)之化學氧化襯底(例如861)之後，矽鍺(例如853)可利用相對於矽(例如811)之高選擇性來進行蝕刻， 因而產生矽奈米片結構(例如811)。對於矽鍺奈米片處理之例子，初始FIN結構(例如851)將由兩個不同鍺含量的矽鍺組成，其中較高的鍺含量可利用相對於較低含量矽鍺材料之高選擇性來蝕刻，因而釋出一組堆疊的矽鍺奈米片。
在圖31及31B中，縮小第一通道結構811，奈米片的矩形邊緣在該製程中例如透過等向蝕刻製程被圓化。具體地，第一通道結構811之暴露中間部分811ii被縮小，而第一通道結構811之被覆蓋端部811i未被蝕刻。因此，當從第一通道結構811中的電流方向(例如，X方向)觀看時，中間部分811ii具有小於端部811i的的周長。
例如，在PMOS矽奈米片之例子中，去除主動區域正下方之塊材基板(例如801a)將顯著減少對矽奈米片(例如811)的應變，因而對PMOS矽通道(例如811)中的電洞遷移率產生負面影響。可透過上一節中所述之多個方法來提高電洞遷移率，例如 : 利用PMOS裝置之塊材矽晶圓與電晶體層之不同晶向，以沿著通道(例如811)具有較優之矽晶體結構；結合雙矽鍺FIN結構，其中可形成相較於矽將具有較大電洞遷移率之矽鍺奈米片；在修整後之矽奈米片周圍結合矽鍺披覆製程，其優點是形成二元矽鍺/矽通道，以及因矽與矽鍺之間的晶格不匹配而沿著通道提供應變。亦可進行上述之任意組合以逐步改善PMOS裝置之電洞遷移率。在此示例中，出於說明目的，在矽通道(例如811)上進行矽鍺披覆製程。第一步是等向地修整矽通道(例如811)。
在圖32及圖32B中，在第一通道結構811之中間部分811ii四周形成殼結構812。殼結構812係由晶格與第一通道結構811不匹配的第五半導體材料形成。例如，在將通道(例如811)修整至所欲寬度之後，可在矽表面(例如811)上進行矽鍺(例如812)的CVD磊晶生長以形成應變PMOS通道。
在圖33及33B中，可視情況地在殼結構812周圍形成氧化矽或矽鍺氧化物的中間層(interlayer layer)816。接著，可在中間層816周圍形成至少一閘極介電質817。可視情況地在至少一閘極介電質817周圍形成覆蓋材料875。
例如，在形成PMOS通道之後，可進行習知替代金屬閘極處理，其中從通道(例如811)生長氧化矽或矽鍺氧化物的中間層816， 隨後保形或選擇性沉積高k介電膜(例如817)例如HfO
2，接著是選擇的覆蓋材料(例如875)沉積，例如TiN或非晶矽，後接給定的可靠性退火製程， 而後去除覆蓋材料，最後接著沉積功函數金屬，例如TiN。
重要的是要注意，由於與可靠性退火相關之高處理溫度，此實際上將有利於在源極與汲極接點周圍形成矽化物以及互連金屬化之前進行替代金屬閘極的整合方式。
預期此等可靠性退火可在未來結合更高壓力及更低溫度製程來進行，或者利用非常快速之退火步驟來進行，以防止源極與汲極接點周圍形成的矽化物有任何相變。
由於電晶體之堆疊允許在NMOS與PMOS電晶體兩者上使用不同功函數金屬化，因此相對於習知環繞式閘極(GAA)整合可看出循序CFET處理的益處。對於習知GAA HKMG處理，典型製程是(a)在NMOS與PMOS兩者上沉積PMOS WFM，接著(b)從NMOS通道中去除PMOS WFM，而後(c)在NMOS與PMOS通道兩者上沉積NMOS功函數金屬，其中PMOS通道已具有PMOS WFM 作為與高k介電質相接的主要金屬。透過僅對相應通道允許不同的NMOS及PMOS功函數金屬，此提供藉其可顯著減小通道周圍之WFM厚度的手段，而通道此時可在垂直方向上更靠近地設在一起，以降低金屬閘極及金屬互連的高度，因而提供透過降低閘極-汲極電容來改善裝置功率及性能的機制。
在圖34中，在至少一閘極介電質817周圍形成至少一閘極金屬818。例如，在PMOS功函數金屬疊層已保形地沉積在通道周圍之後，接著用高導電金屬(例如鎢)來填充替代金屬閘極，並向下拋光或凹蝕(etch-recessed)以形成金屬閘極。
在圖35中，該至少一閘極金屬818被圖案化並分成透過介電材料877分隔開之閘極金屬818a、818b及818c。因此，形成閘極結構815(例如，815a所示)，並形成第一層810之電晶體。在圖35的示例中，第一電晶體包括第一通道結構811a、殼結構812a及閘極結構815a，閘極結構815a包括至少一閘極介電質817a及至少一閘極金屬818a。
在一些實施例中，在已形成PMOS金屬閘極(例如818)之後，執行遮罩製程以形成HKMG切口，其被向下轉移至HKMG疊層中並接著用選擇的介電質(例如877)填充，例如氮化矽、或氮化矽與氧化矽的組合，其將在南北方向(例如Y方向)上使標準單元相互分開。
在圖36中，在第一層810之電晶體上方形成介電材料877。例如，在形成HKMG切口之後，替代金屬閘極金屬疊層(例如815)接著垂直下凹以在金屬閘極(例如815)上方形成介電質蓋(例如877)。通常，此等覆蓋材料與用於 HKMG切口的材料類似，例如氮化矽。金屬閘極蓋材料(例如877)應相對於低k閘極間隔物(例如867)以及源極與汲極區域內之金屬互連(例如819)上方的介電質蓋(例如833)具有蝕刻選擇性。
圖37示出沿著S/D結構的透視圖。在圖37中，可在第一層810之電晶體上方形成接合材料805b’。例如，完全形成PMOS電晶體以及源極與汲極/互連。此時可在晶圓(例如W2)頂部沉積接合襯底(例如803)，其亦可在稍後整合中作為蝕刻停止層。接著在晶圓(例如W2)上方沉積接合介電質(例如805b’)，為下一個晶圓接合步驟做準備，其中NMOS主動堆疊將設於底部電晶體/裝置層上方。
在圖38中，第三晶圓W3經由第二接合介電層805b接合至第二晶圓W2。第三晶圓W3包括磊晶生長半導體層(例如821及857)之交替層的第二堆疊855'形成於第三塊材半導體材料801c上方。
例如，NMOS主動堆疊(例如855')可生長於不同晶圓(例如W3)上，其中矽/矽鍺裝置堆疊以及後續接合襯底(例如803)及接合介電質(例如805b')沉積。此晶圓(例如W3)接著沿其軸翻轉，而後接合至具有PMOS電晶體(例如810)及裝置的初始晶圓(例如W1及W2)。
圖39中，去除第三塊材半導體材料801c以露出第二堆疊855'，其接著被圖案化以形成獨立的鰭結構855(例如855a、855b及855c所示)。因此，鰭結構855包括在Z方向上彼此交替堆疊之第六半導體材料821及第七半導體材料857。注意，第六半導體材料821可與第一半導體材料811相同或不同。第七半導體材料857可與第二半導體材料853相同或不同。第六半導體材料821亦將被稱為第二通道結構821。
在一些實施例中，NMOS裝置堆疊晶圓(例如W3)之基板(例如801c)接著被研磨/拋光/蝕刻以顯露NMOS矽鍺/矽裝置堆疊(例如855')。換言之，去除塊材矽(例如801c)，留下磊晶生長層之堆疊(奈米片堆疊)(例如855')。
用以形成PMOS裝置及電晶體(例如810)之先前步驟的整合可重複用於上部NMOS電晶體及裝置層，除了有一些例外，以在源極與汲極接點之間進行層間(tier-to-tier)連接以及以形成共同閘極結構，此外還形成兩個互補式裝置層之間的交叉耦合。
如同在PMOS層中形成矽鍺/矽FIN結構，亦採用類似方法來形成NMOS裝置層，其中接合介電質(例如805b)及襯底(例如803)作為終止FIN 蝕刻處理之適當蝕刻停止層，因而防止在上部主動裝置下方留有任何矽FIN殘留物，即如透過熔融接合製程建立PMOS主動堆疊時對底層(例如圖9中)所做的那樣，以防止任何矽FIN殘留物或基板殘留物留在主動裝置下方。 此在稍後之背面功率分配網路形成中是必要的，其中可在不受到將限制所述背面線路設置之任何殘留FIN結構或殘留基板的干擾下形成功率線及任何背面訊號線。
在圖40及圖40B中，半導體裝置800可進行類似於圖10、11、12及及12B中所示之製程，例如在鰭結構855上方形成保護膜、在保護膜上方形成虛置閘極、在虛置閘極上方形成硬遮罩材料、圖案化硬遮罩材料及虛置閘極、形成限部材料867以覆蓋鰭結構855、去除限部材料867之頂部限部868以露出未來S/D區域中的鰭結構855並將側壁限部869保留在第二通道結構821的相對端處。 因此，每對側壁限部(例如869a)在第二通道結構(例如821a)之相應端處橫向界定相應未來S/D區域。
在一些實施例中，形成NMOS虛置閘極，類似於製程整合中先前的PMOS虛置閘極。NMOS電晶體採用類似於低k閘極間隔物形成製程的方法，其中保形沉積亦覆蓋伸出的矽/矽鍺FIN結構(例如855)。利用非等向蝕刻製程對低k閘極間隔物(例如867)開孔以露出伸出的矽/矽鍺FIN堆疊(例如855)，而不引起低k閘極間隔物的任何橫向蝕刻。
在圖41及41B中，去除每對側壁限部(例如869a)之間的鰭結構855暴露部分以打開未來的S/D區域，類似於圖13及13B。
在圖42中，在凹部中形成內部間隔物862之前，於第七半導體材料857中形成凹部，類似於圖14、14B、15及15B。
例如，矽鍺(例如857)可接著橫向凹入以定義NMOS電晶體的物理閘極長度。如同PMOS內部間隔物形成的例子，可以類似方式形成NMOS內部間隔物(例如862)，其中相對於矽奈米片上之自生氧化物選擇性地去除自生SiGeO，接著沉積SAM材料，其將選擇性地附接至介電材料(矽奈米片上之自生氧化物、低k閘極間隔物(例如SiOC或SiCBN)以及接合介電材料(例如氧化矽)及接合介電襯底(例如氮化矽或 SiCN))。SAM不會沉積在矽鍺表面(例如857)上，其將允許直接在凹部區域內選擇性沉積內部間隔物，而不對低k閘極間隔物肩部(例如869)造成任何干擾或額外沉積。如同PMOS裝置的例子，內部間隔物材料(例如862)可與低k閘極間隔物材料(例如867)不同，只要材料的介電常數在所欲範圍內。
在圖43中，視情況地使第二通道結構821之端部凹陷，透過在側壁限部869(其橫向限制第八半導體材料)之間磊晶生長第八半導體材料，以在第二通道結構821之端部上形成第二S/D結構823(例如823a、823b及823c所示)，類似於圖16及17。
在一些實施例中，NMOS磷或砷摻雜之矽磊晶源極與汲極接點(例如823)接著在低k閘極間隔物肩部(例如869)的限制內生長，使得源極與汲極寬度實際上與奈米片寬度相同，而無任何從源極與汲極接點(例如823)側面或頂部突出的菱形生長。正如在PMOS源極與汲極接點形成中所做的那樣，主動初始FIN 結構內之最上層矽鍺可視情況地設定成確保源極與汲極接點完全連接至最上層奈米片的厚度，且不延伸至低k閘極間隔物肩部頂部上方，其中CVD磊晶會生成更大菱形形狀，其會不利於稍後將形成之層間貫孔(以將底層PMOS裝置向上連接至上層NMOS裝置的訊號且向下連接至背面功率)的形成。
在圖44中，去除側壁限部869，透過磊晶生長相對於第八半導體材料具有蝕刻選擇性之第九半導體材料，在第二S/D結構823周圍形成犧牲膜871，並可在犧牲膜871周圍形成接點蝕刻停止層(CESL)膜872，類似於圖18及19。
在一些實施例中，透過非等向蝕刻製程去除低k閘極間隔物肩部(例如869)，其中覆蓋虛置閘極之低k閘極間隔物的橫向寬度將不被蝕刻。非等向蝕刻製程將在垂直方向上消耗低k閘極間隔物，其即為在非晶矽虛置閘極結構上方設置高深寬比氮化矽蓋的原因，使得低k閘極間隔物的垂直凹陷將不會在蝕刻製程後顯露任何非晶矽。同樣地，接合介電襯底材料的選擇將與低k閘極間隔物材料共同被最佳化，使得接合介電襯底材料可用作此製程之有效蝕刻停止層，且去除低k閘極間隔物肩部(例如869)將不會對接合介電材料(例如805b)造成任何損壞，接合介電材料將用作互補式裝置與電晶體之間的隔離。
環繞式製程整合可同樣應用於NMOS源極與汲極接點，類似於如何透過在源極與汲極接點(例如823)上方生長或沉積蝕刻選擇性半導體層(例如871)來完成PMOS源極與汲極接點，並預期此保形半導體材料(例如871)稍後將能夠相對於源極與汲極接點(例如823)被選擇性地去除。接著可在源極與汲極接點(例如823)上方保形或選擇性地沉積接點蝕刻停止層(CESL)(例如872)。
在圖45中，形成ILD膜873並視情況地平坦化以填充空間。形成貫孔開口878b及878c以露出第一塊材半導體材料801a。貫孔開口878b及878c延伸穿過第二接合介電層805b、第一層810之電晶體及第一接合介電層805a。
在整合之此階段，較佳可集中於替代金屬閘極模組並在形成用於源極與汲極接點之金屬互連之前構建電晶體。在此示例流程中，先執行互連模組的決定完全是隨意的，且是為了說明目的而執行；該模組在整合建模流程中已是可接近的(accessible)。重要的是要注意，替代金屬閘極(RMG)模組更有可能在CESL襯底已沉積在接點上方之後的此階段開始。
此說明性示例繼續上層NMOS裝置的局部互連處理。雖然此看起來與底層PMOS裝置的做法非常相似，但考量到互補源極與汲極連接之需要(如對反相器所做的那樣)以及需穿過接合介電層及其相關聯之接合介電襯底材料以進行層間連接而進行一些更改。
在此步驟中，源極與汲極區域已用ILD材料(例如873)填充，例如氧化矽，且已形成預期的NMOS互連溝槽，其已記錄在沉積於ILD(例如873)上方之某類型的硬遮罩中。
在上部NMOS互連溝槽圖案已記錄於某一硬遮罩材料中之後，將對貫孔連接(其將上部NMOS互連連接至背面功率)進行圖案化，接著轉移穿過ILD氧化物(例如873)、穿過接合介電氧化物(例如805b)及其相關襯底(例如803)、穿過底層ILD氧化物(例如873)、及最後穿過底部接合介電質(例如805a)及其相關襯底(例如803)。如下圖所示，已沉積在底部互連金屬(例如819)上方之蝕刻選擇性蓋(例如833)將防止與底層PMOS源極與汲極接點(例如811)發生任何不必要的連接，並作為一種自對準手段，以防止互補式裝置之間出現任何短路。
美國專利案第10,770,479號提供一額外手段，藉此該蝕刻選擇性介電蓋寬度可延伸穿過ILD氧化物(例如873)之初始凹部到達金屬互連(例如819)頂部下方，使得蝕刻選擇性蓋之任何保形或選擇性沉積將有效地部分地環繞互連金屬的上頂部。因此，蓋寬度的延伸將是介電蓋預期厚度的函數。此提供的好處是不僅進一步保持適當的自對準以防止CFET裝置中互補裝置之間發生短路，且還定義離散裝置(緊鄰其互補裝置)之貫孔間的最小間隔；因此，防止任何潛在的可靠性失效，例如TDDB。此外，強制貫孔及互補裝置間之最小間隔的能力亦將允許貫孔設置最佳化，以將電容最佳化。
如同將底層PMOS互連連接至背面功率之貫孔的例子，將上層NMOS裝置連接至背面功率之貫孔尺寸可設得更寬許多，以提供改進的寄生電阻。上述整合自對準能力允許增加貫孔的寬度。
在圖46中，貫孔開口878b及878c例如用填充材料874來填充。形成貫孔開口878d以露出LI結構819a。
在一些實施例中，在已形成將上層NMOS互連連接至背面功率之貫孔(例如878b及878c)後，它們(例如878b及878c)接著將用材料(例如 874)進行間隙填充，例如旋塗有機物(SoC)，在額外貫孔(例如878d)圖案化並轉移至ILD介電質(例如873)中時，其將保護貫孔(例如878b及878c)免於任何額外蝕刻。
在接下來的例子中，形成互補裝置間連接的貫孔進行圖案化，並轉移至上部ILD介電質(例如873)中，穿過將互補裝置層分開之接合介電質(例如805b)及介電襯底材料(例如803)，終止於底部PMOS互連(例如819a)上方之蝕刻選擇性介電蓋(例如833)。接著可透過相對於周圍介電材料具選擇性之分開的蝕刻步驟來對蝕刻選擇性蓋(例如833)開孔，以打開底層PMOS互連金屬(例如819a)。
在圖47中，可在貫孔開口878d中形成填充材料874並在貫孔開口878b、878c及878d中形成凹部，以例如到達第二接合介電層805b上方的接合襯底803。因此，填充材料874在隨後蝕刻及沉積期間保護第二接合介電層805b。
在一些實施例中，在貫孔形成且轉移穿過ILD(例如873)及接合介電膜(例如805a及805b)之後，接著用間隙填充材料(例如874)填充貫孔(例如 878b、878c及878d)，例如旋塗有機物，以覆蓋打開之底層互連金屬(例如819a)的暴露金屬表面以及防止在後續處理中對貫孔進行任何非所欲之進一步蝕刻。 間隙填充將凹至一定程度，使得記憶硬遮罩膜中記綠的互連溝槽圖案完全暴露。
在圖48中，形成LI開口 879d、879e及879f以露出CESL膜872。LI開口879d、879e及879f分別與貫孔開口878d、878b及878c連接。例如，在間隙填充(例如874)已就位並下凹至保護下方裝置中之必要組成件(例如805b、819a及810)後，上層 NMOS互連溝槽(例如879d、879e及879f)可接著從記憶硬遮罩(例如876b)向下轉移至ILD氧化物膜(例如873)中。
在圖49中，半導體裝置800可進行類似於圖22、22B、23、24、25、25B及26中所示之製程。例如，去除CESL膜872以露出犧牲膜871，接著去除犧牲膜871以露出第二S/D結構823。在第二S/D結構823四周形成矽化物材料824(例如，824a、824b及824c所示)。去除填充材料874。隨後，在貫孔開口878d、878b與878c以及LI開口879d、879e與879f中形成貫孔831a、831b與831e以及LI結構829(例如829a、829b及829c所示)。貫孔831a、831b與831e以及LI結構829形成凹部，並在LI結構829上方形成覆蓋層833。在執行蝕刻、拋光及/或平坦化製程以將硬遮罩材料向下移除至虛置閘極水平之前，沉積ILD膜873以填充空間。
在一些實施例中，接著相對於周圍介電材料選擇性地去除接點蝕刻停止層(CESL)(例如872)。接著去除保形半導體襯底(例如871)，提供環繞式接點。去除保形半導體襯底材料(例如871)將在ILD介電質(例如873)內留下隧道，其有效地環繞整個源極與汲極接點(例如823)。
接著可在暴露之NMOS源極與汲極接點(例如823)上方形成矽化物(例如824)。在此例中，可對矽化物材料的選擇進行最佳化以用於NMOS，且不一定需與用於PMOS接點(例如813)之矽化物材料(例如814)相同。
接著利用相對於周圍介電材料以及形成於NMOS源極與汲極接點(例如823)上方之矽化物(例如824)的高選擇性，灰化去除間隙填充材料(例如874)。
接著用高導電金屬(例如釕、鈷或鎢)對貫孔(例如878d、878b及878c)與互連溝槽(879d、879e及879f)進行金屬化。金屬填充製程可透過習知方法，例如完全填充以及隨後金屬CMP及凹蝕，或者可透過自下而上的方法來進行金屬填充。
在上層NMOS互連(例如829)金屬化之後，接著在金屬互連(例如829)上方沉積(習知地或透過選擇性沉積製程)蝕刻選擇性蓋(例如833)以在後續蝕刻製程中提供一定的蝕刻選擇性，其中可實現將任一裝置層連接至BEOL訊號，而不會有互補裝置短路的風險。
注意，當互連溝槽(879d、879e及 879f)圖案化時，可同樣地圖案化預期之貫孔結構(例如878d、878b及878c)，其將在下層PMOS互連(例如819)與BEOL訊號線路之間形成連接。此技術將允許一個裝置與其互補裝置之離散貫孔之間實現完全自對準及固定間隔，從而有效地控制可靠性(例如TDDB)，並允許使貫孔與其互補裝置之間的電容最佳化。儘管此處未示出，但本領域技術人員可理解此技術。
在蝕刻選擇性蓋(例如833)沉積於上層NMOS裝置上方之後，源極與汲極區域可用ILD氧化物(例如873)來填充，並接著透過CMP向下拋光至閘極蓋。
圖49及圖50可示出不同剖面的半導體裝置800。例如，圖49可示出沿S/D結構截取之剖面透視圖，而圖50可示出沿閘極結構截取之剖面透視圖。 圖50示出虛置閘極863及鰭結構855。例如，可透過CMP向下平坦化晶圓(例如 800)以露出虛置閘極非晶矽(例如 863)。若在形成上層互連(例如 829)之前進行替代金屬閘極 (RMG)，則此CMP步驟將在製程整合的早期進行。
在圖51中，半導體裝置800可進行類似於圖28、29、30及30B中所示的製程。例如，可去除虛置閘極863以露出覆蓋鰭結構855的保護膜861。去除保護膜861以露出鰭結構851。相對於第二通道結構821選擇性地去除第七半導體材料857。
在一些實施例中，從上部虛置閘極區域去除非晶矽(例如863)，使矽/矽鍺FIN堆疊(例如855)顯露。接著相對於矽奈米片(例如821)選擇性地蝕刻矽鍺(例如857)。可視情況地修整矽奈米片(例如821)，以使奈米片結構的邊角變圓； 但對於使用矽鍺披覆(例如812)來增強PMOS通道遷移率之例子則無需修整至PMOS奈米片(例如811)的量。
在圖52及52B中，可視情況地在第二通道結構821周圍形成氧化矽或矽鍺氧化物的中間層826。接著，可在中間層826周圍形成至少一閘極介電質827。可視情況地在該至少一閘極介電質827周圍形成覆蓋材料875。
在一些實施例中，形成NMOS通道(例如821)之後，可進行習知替代金屬閘極處理，其中從通道(例如821)生長氧化矽之中間層826，後接保形或選擇性沉積高k介電膜(例如827)，例如HfO
2，接下來是某類型之覆蓋材料(例如 875)沉積，例如TiN或非晶矽，隨後進行某類型之可靠性退火製程，而後去除覆蓋材料(例如 875)，最後沉積功函數金屬，如TiAlN、TiAl及TiAlC。
重要的是要注意，由於與可靠性退火相關之高處理溫度，此實際上將有利於在源極與汲極接點(例如823)周圍形成矽化物(例如824)以及互連(例如829)金屬化之前進行替代金屬閘極(例如863)的整合方式。
此等可靠性退火可在未來結合更高壓力及更低溫度製程來進行，或者利用非常快速之退火步驟來進行，以防止源極與汲極接點(例如813及823)周圍形成的矽化物(例如814及824)有任何相變。
在圖53中，形成第二層820之電晶體，類似於圖34及35。例如，可在至少一閘極介電質827周圍形成至少一閘極金屬828(例如828a、828b及828c所示)。該至少一閘極金屬818接著可被圖案化並分成被介電材料877分隔開之閘極金屬818a、818b及818c。因此，形成閘極結構825(例如，825a所示)。
在一些實施例中，在NMOS功函數金屬疊層已保形地沉積在通道(例如821)周圍之後，接著用高導電金屬(例如鎢)填充替代金屬閘極並向下拋光或凹蝕，以形成金屬閘極。在已形成NMOS金屬閘極(例如825a)之後，執行遮罩製程以形成HKMG切口，其向下轉移至HKMG疊層中並用某類型介電質(例如877)填充，例如氮化矽，其將在南北方向(例如Y方向)上使標準單元相互分開。
在圖54中，形成貫孔開口878e。在一些實施例中，對於共同NMOS / PMOS閘極連接，需進行某些類型的閘極間貫孔(例如878e)圖案化並轉移穿過上部電晶體金屬(例如828)，並接著向下轉移經過介電接合氧化物(例如805b)及其相關的襯底材料(例如803)，最後穿過設於底部PMOS電晶體上方之氮化矽蓋(例如877)。可採用自對準閘極接點(self-aligned gate contact，SAGC)或主動元件閘極上接點(contact-over-active-gate，COAG)製程，以確保閘極間貫孔僅蝕穿電晶體區域而不會進入源極與汲極區域中之低k閘極間隔物中(例如867)或ILD氧化物(例如873)。可進行的是可使源極與汲極接點區域中之初始ILD膜(例如873)與低k閘極間隔物(例如867)一起部分地形成凹部，且此凹入間隙填充有相對於金屬與晶圓接合介電材料具有高蝕刻選擇性的材料，以確保此蝕刻製程將不會延伸至裝置區域並導致任何類型的非所欲短路。
在圖55中，形成貫孔831g。例如，在已轉移閘極間貫孔(例如878e)以形成所欲共同閘極之後，用某類型的襯底材料對貫孔(例如878e)進行金屬化，隨後用閘極金屬(例如鎢)進行填充。
在圖56中，部分去除閘極金屬828a及828c並用介電材料877填充。因此，閘極金屬828a及828c在Y方向上具有減小的尺寸，且有更多的空間可用於未來的金屬連接。
在一些實施例中，在閘極間貫孔(例如878e)形成且金屬化之後，進行第二HKMG切口製程以減小上層NMOS電晶體(例如820)的尺寸，使得最終的輸入連接可從BEOL金屬佈線疊層向下連接至底層PMOS電晶體(例如810)。此切口結構同樣將用某類型介電質填充，例如氮化矽，目的是在疊層閘極結構內形成某類型的階梯輪廓，類似於源極與汲極平面上之疊層金屬互連所存在的情況。
閘極金屬與HKMG疊層可接著相對於周圍介電材料選擇性地形成凹部，以形成用於最終上層閘極蓋的空間。一旦完成凹部，將在凹部區域內沉積相對於上層NMOS互連結構(例如829)上方之蓋(例如833)以及低k閘極間隔物(例如833)具有蝕刻選擇性的介電材料(例如877)，以形成閘極蓋。
圖57示出沿著S/D結構的透視圖。在圖57中，形成貫孔開口878f以露出LI結構819b。
在一些實施例中，將用於將BEOL訊號向下連接至底層互連(例如819b)的貫孔(例如878f)被圖案化並向下轉移穿過上部ILD氧化膜(例如873)，以及穿過接合介電質(例如805b)及其相關的襯底膜(例如803)，且最後打開底部PMOS金屬互連(例如819b)上方之蝕刻選擇性蓋(例如833)。
重要的是要注意，穿過上部ILD氧化物(例如873)及晶圓接合介電質(例如805b)之大部分此貫孔(例如878f)可於初始上層互連溝槽蝕刻轉移製程(例如圖48)期間之圖案化中已形成，以確保任何貫孔與其互補互連結構之間存在最小的介電差異，從而將電容降至最小並將可靠度性能最大化。在此特定示例中，為說明目的，貫孔(例如878f)係以分開的圖案化步驟來進行。
亦重要的是要注意，貫孔(例如878f)將具有相對於M0溝槽圖案更寬的尺寸，此可透過結合單鑲嵌製程來完成，在該製程中，貫孔將在實際M0圖案之前形成並金屬化。此允許連接通過多個裝置層(例如810及820)的貫孔具有更大的寬度，其將抵消因貫孔深度較大(因貫孔需穿過接合介電質(例如805a與805b)及相關襯底疊層(例如803)，其在單片CFET實施方式中是不必要的)而導致的寄生電阻不利結果。將訊號連接至互連(例如819b)之貫孔(例如878f)可透過先前所提之SAGC或COAG製程僅自對準至接點區域。
在圖58中，可用填充材料874填充貫孔開口878f，並形成貫孔開口879g以露出IL結構829a。
在一些實施例中，在形成將BEOL訊號連接至下層PMOS互連(例如819b)之貫孔(例如878f)之後，間隙填充材料(例如874)(例如旋塗碳)將被填充至形成的貫孔(例如878f)中，以保護互連金屬(例如819b)免被與連接至上層互連或電晶體之貫孔形成相關的任何後續下游蝕刻處理影響。
圖59示出沿著閘極結構的透視圖。在圖59中，形成貫孔開口878h、878i及878j以露出閘極金屬828a、828b及828c。例如，連接上層NMOS電晶體(例如820)之輸入貫孔(例如878h、878i及878j)可被圖案化並轉移穿過閘極蓋材料(例如877)以連接至BEOL。此時，將BEOL訊號連接至互連(例如819b及829a)的貫孔(例如878f及878g)已全部填充有間隙填充旋塗碳材料(例如874)，以在此蝕刻轉移製程期間保護此些貫孔。
在圖60中，用填充材料874填充貫孔開口878h、878i及878j。形成貫孔開口878k及878l以露出閘極金屬818a及818c。例如，將BEOL連接至下層PMOS電晶體(例如810)之輸入貫孔(例如878k及878l)的圖案化將需穿過替代閘極模組中所形成之介電階梯結構。此些貫孔(例如878k及878l)將同樣需穿過上閘極層(例如825)內之階梯介電質以及穿過晶圓接合介電質(例如805b)與其相關襯底膜(例如803)，且最後穿過下層PMOS閘極(例如815)之閘極蓋(例如877)，並維持相對於ILD氧化物(例如873)及SAGC或COAG製程所提供之互連金屬(例如819及829)上方之周圍介電蓋的選擇性。
在圖61中，在形成貫孔831f、831h、832a、832b及832c之前，從貫孔開口878h、878i、878j、878k及878l去除填充材料874。例如，可從貫孔結構(例如878h、878i、878j、878k及878l)內灰化去除間隙填充旋塗碳材料(例如874)。 輸入到閘極(例如832a、832b及832c)與訊號到互連(例如831f及831h)貫孔可接著用高導電金屬(例如釕、鈷、鎢或其他合適的金屬)同時金屬化。
圖62示出沿著S/D結構的透視圖。在圖62中，在形成貫孔831c及832d之前，從貫孔開口878f及878g去除填充材料874。例如，圖62可示出將互連金屬(例如819b及829a)連接至BEOL訊號的貫孔(例如831c及832d)完全金屬化。
注意，圖61及圖62可示出處於同一處理步驟之半導體裝置800。亦即，填充材料874可透過常見的蝕刻製程從貫孔開口878f、878g、878h、878i、878j、878k及878l去除。貫孔831c、832d、831f、831h、832a、832b及832c可同時形成。
在圖63中，在第二層802之電晶體上方形成訊號佈線層807，並在訊號佈線層807上方形成遮罩層809。注意，在此步驟中訊號佈線層807包括介電材料，且訊號線808可形成在圖64中的訊號佈線層807中。
例如，在單鑲嵌製程中，初始BEOL訊號佈線層(例如807)接著被圖案化並向下轉移穿過低k氧化物(例如807)以接觸寬閘極貫孔(例如832a、832b、832c、831f及831h)及接點貫孔(例如832d及831c)。金屬互連(例如829)上方之蝕刻選擇性蓋(例如833)將自對準初始金屬蝕刻製程的落點，以僅落在暴露的金屬(例如832d及831c)上，而不會意外地造成與任何裝置的短路。接著用高導電材料(例如釕或鈷)對初始金屬跡線(例如808)進行金屬化。
在此示例中，僅示出單個BEOL金屬層(例如807)，但當理解，可在BEOL中之初始金屬層上方形成複數金屬層(例如16層額外金屬層)。為達簡潔及說明目的，此處示出單個金屬層(例如807)。
在圖65中，可在第二層802之電晶體上方形成第四塊材半導體材料801d。
在一實施例中，在BEOL中形成最終金屬(例如808)及/或墊之後，在晶圓(例如W3)頂部以及包括第四塊材半導體材料801d之不同載體晶圓(例如W4)上沉積介電接合層(例如805c)及其相關襯底(例如803)。接著將此載體晶圓 (W4)熔融接合至現有裝置晶圓(例如W3)之頂表面。
在另一實施例中，可在訊號佈線層807上方形成蝕刻停止層(例如805c)，並可在蝕刻停止層(例如805c)上方沉積第四塊材半導體材料801d。
在圖66中，翻轉半導體裝置800，並去除第一塊材半導體材料801a以露出第一接合介電層805a及貫孔831。
在一些實施例中，裝置(例如800)接著在其軸上(例如沿著Z軸)翻轉，使得裝置晶圓(例如800)之底部(例如801a)現被暴露。矽基板(例如801a)可透過背面研磨製程後接可選的CMP及蝕刻去除移除，以暴露底部介電接合襯底材料(例如803)，該材料可用作基板去除製程之蝕刻停止層。去除此接合介電襯底(例如803)將露出晶圓接合介電質(例如805a)本身以及將互連向下連接至背面功率分配網路的金屬化貫孔(例如831)。
在圖67及圖68中，圖案化並形成背面功率軌841。背面功率軌透過介電材料842相互分開。襯底或阻障層844可設於背面功率軌841上及其側壁上。
在一些實施例中，在已清潔暴露的金屬貫孔(例如831)之後，可在暴露的金屬貫孔(例如831)上方沉積蝕刻停止層(例如846)，接著沉積於其上的低k或氧化矽膜(例如842)將允許第一背面功率線(例如841)之最終蝕刻轉移。可對亦可被視為背面VDD及VSS功率之背面功率線(例如841)圖案化。
此背面方法的好處是不再存在從下層PMOS源極與汲極接點(例如813)基部發出的任何殘餘矽FIN，其可能與背面金屬線(例如841)的尺寸及設置相衝突。此外，不存在延伸至晶圓背面之任何殘留FIN或殘留矽基板不僅得以使用背面功率線，還可包括可連接至源極與汲極接點或甚至連接至閘極金屬本身的背面訊號線。例如，現可在晶圓背面上之預期功率線之間形成交叉耦合；或者亦可將局部佈線跡線設於晶圓背面功率軌之間。
背面功率線接著可轉移穿過氧化矽或低k介電膜(例如842)，並停在亦可由介電材料形成之蝕刻停止層(例如846)上。
接著對蝕刻停止層(例如846)開孔以露出連接至背面功率(例如841)的貫孔(例如831)。此製程的優點是不需要奈米TSV或微米TSV(矽穿孔)，且直接在貫孔(例如831)與初始背面金屬線(例如841)之間完成連接。
因為已透過晶圓熔融接合製程形成背面功率區域，基於不存在任何殘留矽FIN，相較於美國專利案第10,586,765號中所述之初始埋入式功率軌，背面功率線(例如841)現具有寬度大得多的靈活性。因此，VDD及VSS線(例如841)現可使用任何合適的金屬進行金屬化，否則無法透過埋入式功率軌概念引入，其通常在FEOL中形成並金屬化，其中在替代金屬閘極(RMG)模組之前，對可存在的金屬有嚴格的限制。
在本示例中，形成基於釕之阻障層(例如844)，其與將連接之貫孔831所提出的金屬相同，隨後進行銅(例如841)鍍覆或填充。在此應用中對VDD及VSS使用較寬尺寸下，當注意，相較於用釕或其他高折射率金屬(其對於埋入式功率軌結合FEOL整合之例子而言是必要的)填充此些線，銅實際上具有優異的IR壓降。
在圖69中，可在背面功率軌841上方形成第五塊材半導體材料847。在一實施例中，在所有背面功率金屬層(例如841)已形成之後，額外載體晶圓可透過第三接合介電層845(可選地具有接合襯底843)接合至完成之晶圓背側，類似於圖65 。在另一實施例中，可在背面功率軌841上方形成第四塊材半導體材料801d。
在圖70中，翻轉半導體裝置800，並去除第四塊材半導體材料801d。例如，可接著翻轉此晶圓裝置(例如800)以暴露整個裝置晶圓的BEOL。接著可去除初始載體晶圓基板(例如801d)以及可選地介電接合層805c以暴露完整的BEOL(例如808)。
如可知悉，在此可考慮諸多實施例。以下是額外示例實施例及優點。
1. 在晶圓上形成任何主動裝置之前結合晶圓混合接合(wafer hybrid bonding)製程所形成之背面功率分配網路(BSPDN)。此可透過取用矽基板並在其上方沉積合適的介電接合材料(例如氧化矽、氮化矽或其他合適的介電材料)來達成。取用第二矽基板晶圓且磊晶生長半導體裝置材料(例如矽、矽鍺、鍺或其組合)之交替堆疊，並在其上方沉積合適的接合介電材料。取用該第二晶圓並將其翻轉，使矽/矽鍺/鍺磊晶堆疊此刻朝下。將第二晶圓接合至第一晶圓上，使得兩介電接合材料彼此相接。將基板從第二晶圓之背面去除，使得在研磨、CMP、蝕刻處理之後僅存在預期的半導體材料堆疊。形成僅包括來自第二晶圓之半導體材料的初始FIN結構，其中接合介電質此刻將形成FIN結構的終端，使得預期之裝置下方不存在殘留的FIN結構。對於互補式FET(CFET)裝置，可重複此製程以形成額外裝置層。
2. #1的實施例，其中整合方法允許完全去除源極與汲極接點與背面功率傳輸網路間之區域中的任何殘留矽基板或殘留矽FIN結構。
3. #2的實施例，其中不存在殘留基板或殘留矽FIN結構允許擴大初始背面功率分配網路的尺寸以將IR壓降最佳化以及允許對源極與汲極接點進行任何連接的設置以將總電阻降至最小，否則任何殘留基板或殘留矽FIN結構之存在將會對其造成限制。
4. #2的實施例，其中不存在殘留基板或殘留矽FIN結構不僅允許設置背面功率傳輸網路金屬線，且還允許易於設置背面訊號金屬佈線，否則任何殘留基板或殘留矽FIN結構之存在將會對其造成限制。
5. #2的實施例，其中不存在殘留基板或殘留矽FIN結構允許背面功率與任何源極與汲極接點之間的連接無需進行微米或奈米尺寸的矽穿孔(TSV)處理來完成；相反地，該整合允許透過習知介電蝕刻製程來完成功率與源極-汲極接點之間的此些連接。
6. #3的實施例，其中背面功率分配線之較大可用尺寸此時允許增大將源極與汲極接點連接至背面功率之貫孔的尺寸，以將總寄生電阻降至最小。
7. #6的實施例，其中用於3D互補式FET(CFET)裝置之所述尺寸增大貫孔可被圖案化、形成且金屬化，同時形成對互補源極與汲極接點的互連；因此，得以在互補金屬源極-汲極互連金屬與連接至互補裝置之任何相鄰金屬貫孔之間實現極小且完全自對準的間隔。
8. #6的實施例，其中貫孔可透過源極-汲極接點之受限磊晶生長來增大尺寸，其對於減小受限單元高度內之可用空間是必要的。
9. #8的實施例，其中用於形成初始奈米片FIN堆疊之底部終端的初始接合介電質可用作受限源極與汲極生長製程以及隨後介電限制肩部去除的合適蝕刻停止層。
10. #8的實施例，其中接觸電阻可透過結合環繞式接點來改善以抵消源極與汲極接點之較小尺寸。
11. #10的實施例，其中環繞式接點可透過在所形成之源極與汲極接點結構上方沉積或磊晶生長蝕刻選擇性半導體材料來形成。
12. #10的實施例，其中蝕刻選擇性製程可用以從實際接點結構選擇性地去除源極與汲極接點周圍的半導體材料，以留下環繞源極與汲極接點結構的「隧道」，源極與汲極接點結構可隨後暴露於同樣封裝源極與汲極接點之矽化物生長及金屬化製程。
13. #1的實施例，其中半導體奈米片堆疊可被合適的二維通道材料替代，例如二硫化鎢、二硫化鉬、磷烯(phospherene)、石墨烯或任何其他合適的2D通道材料及過渡金屬二硫屬化物(TMD)。
14. #8的實施例，其中所述受限源極與汲極形成製程可在整合方法中達成，其中所形成之內部間隔物係透過將內部間隔物材料選擇性沉積至凹入矽鍺上來完成。
15. #14的實施例，其中所述製程係用於防止介電側壁間隔物之去除或任何變形，介電側壁間隔物是形成受限生長源極與汲極接點所必需的。
16. #14的實施例，其中選擇性沉積之內部間隔物材料可具有與低k閘極間隔物不同的組成，低k閘極間隔物亦是用於限制源極與汲極磊晶生長之介電側壁間隔物所使用的材料。
17. #14的實施例，其中所述內部間隔物形成製程係透過選擇性沉積製程完成，其中凹入矽鍺表面上之自生氧化物可相對於矽上方之自生氧化物被選擇性地去除，使得自對準單層(SAM)材料可選擇性地附接至包括矽上之自生氧化物的介電質，而不會附接至已清潔之矽鍺表面上，因而允許僅在矽鍺之凹入表面上沉積內部間隔物材料。
18. #1 的實施例，其中不再需要底部介電層絕緣(bottom dielectric isolation, BDI)整合，因為此整合中的電晶體形成將有效地終止於接合介電質上，且將不存在需BDI整合之殘留基板或殘留FIN結構。
19. #1的實施例，其中現可易於實現閘極綁定(gate tie-downs)至背面功率，可在高k金屬閘極 (HKMG)處理步驟期間形成貫孔，其中可完成電晶體與互補功率之間的直接連接以將電晶體綁定至背面功率。
20. #1的實施例，其中去除塊材基板將對PMOS通道產生負面應變影響，其可透過多個方法補償電洞遷移率，包括(a)併入矽鍺通道，(b) 矽PMOS通道周圍之矽鍺披覆，以及(c)利用矽或矽鍺PMOS通道與塊材矽晶圓不同晶向。
在前文描述中，已闡述具體細節，例如處理系統之特定幾何形狀以及其中所使用之諸多組成件與製程的描述。然而，應理解，本文技術可在悖離此些具體細節之其他實施例中實行，且此等細節是出於解釋而非限制目的。本文所揭示之實施例已參考附圖進行描述。同樣地，出於解釋目的，已給出具體數字、材料及配置以提供透徹的理解。然而，實施例可在沒有此等具體細節下實行。具有實質上相同功能構造之組成件係以相同參考符號表示，因此可省略任何贅述。
已將諸多技術描述為多個離散操作以助於理解諸多實施例。描述的順序不應解釋為暗示此些操作必定與順序有關。實際上，此些操作無需按照呈現順序執行。所述操作可以不同於所述實施例的順序來執行。可在額外實施例中執行諸多額外操作及/或可省略所述操作。
本文所使用之「基板」、「晶圓」或「塊材半導體材料」總體上意指將根據本發明處理之一物件。該基板可包含一裝置(尤其是半導體或其他電子裝置)之任何材料部分或結構，且可例如為一基礎基板結構，例如半導體晶圓、光罩、或基礎基板結構上或覆蓋基礎基板結構之一層(例如薄膜)。因此，基板並不限於任何特定基礎結構、底層或上覆層、圖案化或未圖案化，反而可考慮包含任何此等層或基礎結構、以及層及/或基礎結構之任何組合。該描述可參考特定類型之基板，但此僅為了說明目的。
基板可為任何合適的基板，例如矽(Si)基板、鍺(Ge)基板、矽-鍺(SiGe)基板、及/或絕緣層上覆矽(SOI)基板。基板可包括半導體材料，例如IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。IV族半導體可包括Si、Ge或SiGe。基板可為塊材晶圓或磊晶層。
本領域技術人員亦將理解，在仍得以達到本發明之相同目的時，可對上述技術之操作進行許多變化。此等變化旨在被本發明之範圍所涵蓋。如此，本發明之實施例的前文描述並非旨在限制性。反而，對本發明之實施例的任何限制呈現於以下請求項中。
100:半導體裝置
103:介電材料
105a:第一接合介電層
105b:第二接合介電層
107:訊號佈線層
108:訊號線
110:第一層
111a:第一通道結構
111b:第一通道結構
111c:第一通道結構
112a:殼結構
113a:源極/汲極(S/D)結構
113b:源極/汲極(S/D)結構
113c:源極/汲極(S/D)結構
114a:矽化物
114b:矽化物
115:第一閘極結構
115a:第一閘極結構
117a:閘極介電質
118a:閘極金屬
118b:閘極金屬
118c:閘極金屬
119a:局部互連(LI)結構
120:第二層
121a:第二通道結構
123a:源極/汲極(S/D)結構
123b:源極/汲極(S/D)結構
123c:源極/汲極(S/D)結構
124a:矽化物
124c:矽化物
125:第二閘極結構
125a:第二閘極結構
127a:閘極介電質
128a:閘極金屬
128b:閘極金屬
128c:閘極金屬
129a:局部互連(LI)結構
129c:局部互連(LI)結構
131a:貫孔
131b:貫孔
131c:貫孔
131d:貫孔
131e:貫孔
131f:貫孔
131g:貫孔
131h:貫孔
133:介電材料
141:背面功率軌
141a:背面功率軌
141b:背面功率軌
141c:背面功率軌
141d:背面功率軌
142:介電材料
143:介電材料
144:阻障層
145:介電材料
146:介電材料
147:塊材半導體材料
200A:半導體裝置
200B:半導體裝置
201:塊材基板
202c:蝕刻選擇性介電蓋
202d:蝕刻選擇性介電蓋
206:淺溝槽隔離(STI)
209a:FIN結構
209b:FIN結構
209c:FIN結構
209d:FIN結構
213a:源極/汲極(S/D)結構、源極與汲極接點
213b:源極/汲極(S/D)結構、源極與汲極接點
213c:源極/汲極(S/D)結構、源極與汲極接點
213d:源極/汲極(S/D)結構、源極與汲極接點
215c:金屬互連
215d:金屬互連
219a:金屬互連
219b:金屬互連
219c:金屬互連
219d:金屬互連
231a:貫孔
231b:貫孔
241a:功率軌
241b:功率軌
241c:功率軌
241d:功率軌
300:製程
400:製程
500:製程
600:製程
700:製程
800:半導體裝置
801a:第一塊材半導體材料
801b:第二塊材半導體材料
801c:第三塊材半導體材料
801d:第四塊材半導體材料
803:接合襯底
805a:第一接合介電層
805b:第二接合介電層
805b’:接合材料
805c:介電接合層
807:訊號佈線層
808:訊號線
809:遮罩層
810:第一層
811:第一半導體材料、第一通道結構
811a:第一通道結構
811c:第一通道結構
811i:端部
811ii:中間部分
812:殼結構
812a:殼結構
813:第一源極/汲極(S/D)結構
813a:第一源極/汲極(S/D)結構
813b:第一源極/汲極(S/D)結構
813c:第一源極/汲極(S/D)結構
814:矽化物材料
814a:矽化物材料
814b:矽化物材料
814c:矽化物材料
815:閘極結構
815a:閘極結構
816:中間層
817:閘極介電質
817a:閘極介電質
818:閘極金屬
818a:閘極金屬
818b:閘極金屬
818c:閘極金屬
819:局部互連(LI)結構
819a:局部互連(LI)結構
819b:局部互連(LI)結構
819c:局部互連(LI)結構
820:第二層
821:第六半導體材料、第二通道結構
821a:第二通道結構
821c:第二通道結構
823:第二源極/汲極(S/D)結構
823a:第二源極/汲極(S/D)結構
823b:第二源極/汲極(S/D)結構
823c:第二源極/汲極(S/D)結構
824a:矽化物材料
824b:矽化物材料
824c:矽化物材料
825:閘極結構
825a:閘極結構
826:中間層
827:閘極介電質
827a:閘極介電質
828:閘極金屬
828a:閘極金屬
828b:閘極金屬
828c:閘極金屬
829:局部互連(LI)結構
829a:局部互連(LI)結構
829b:局部互連(LI)結構
829c:局部互連(LI)結構
831 : 貫孔
831a:貫孔
831b:貫孔
831c:貫孔
831d:貫孔
831e:貫孔
831f:貫孔
831g:貫孔
831h:貫孔
832a:貫孔
832b:貫孔
832c:貫孔
832d:貫孔
833:覆蓋層
841:背面功率軌
842:介電材料
843:接合襯底
844:阻障層
845:第三接合介電層
846:蝕刻停止層
847:第五塊材半導體材料
851:鰭結構
851’:第一堆疊
851a:鰭結構
851b:鰭結構
851c:鰭結構
852:介電層
853:第二半導體材料
854:磊晶層
855:鰭結構
855’:第二堆疊
855a:鰭結構
855b:鰭結構
855c:鰭結構
857:第七半導體材料
861:保護膜
862:內部間隔物
863:虛置閘極
865:硬遮罩材料
867:限部材料
868:頂部限部
869:側壁限部
869a:側壁限部
871:犧牲膜
872:接點蝕刻停止層(CESL)膜
873:層間介電(ILD)膜
874:填充材料
875:覆蓋材料
875b:覆蓋材料
876a:硬遮罩疊層
876b:硬遮罩疊層
877:介電材料
878a:貫孔開口
878b:貫孔開口
878c:貫孔開口
878d:貫孔開口
878e:貫孔開口
878f:貫孔開口
878g:貫孔開口
878h:貫孔開口
878i:貫孔開口
878j:貫孔開口
878k:貫孔開口
878l:貫孔開口
879a:局部互連(LI)開口
879b:局部互連(LI)開口
879c:局部互連(LI)開口
879d:局部互連(LI)開口
879e:局部互連(LI)開口
879f:局部互連(LI)開口
S310:步驟
S320:步驟
S330:步驟
S340:步驟
S350:步驟
S410:步驟
S420:步驟
S430:步驟
S440:步驟
S450:步驟
S510:步驟
S520:步驟
S530:步驟
S540:步驟
S610:步驟
S620:步驟
S630:步驟
S640:步驟
S710:步驟
S720:步驟
S730:步驟
S740:步驟
W1:第一晶圓
W2:第二晶圓
W3:第三晶圓
W4:載體晶圓
當結合附圖閱讀時，從以下詳細描述可最佳地理解本發明之態樣。注意，根據產業標準做法，諸多特徵並未按比例繪製。事實上，為了清楚討論，可放大或縮小諸多特徵的尺寸。
圖1A及1B示出根據本發明之一些實施例之半導體裝置的剖面透視圖。圖1A示出與金屬互連結構正交之剖面透視圖；圖1B示出與金屬閘極結構正交之剖面透視圖。
圖2A示出相關示例中之半導體裝置的剖面透視圖。
圖2B及圖2C示出相關示例中之半導體裝置的剖面透視圖。
圖3示出根據本發明之一實施例用於製造半導體裝置的製程流程圖。
圖4示出根據本發明之另一實施例用於製造半導體裝置的製程流程圖。
圖5示出根據本發明之又另一實施例用於製造半導體裝置的製程流程圖。
圖6示出根據本發明之又另一實施例用於製造半導體裝置的製程流程圖。
圖7示出根據本發明之又另一實施例用於製造半導體裝置的製程流程圖。
圖8-70示出根據本發明之一些實施例半導體裝置在製造之諸多中間步驟中的剖面透視圖。
圖12B示出根據本發明之一實施例圖12中矩形R12的放大圖。
圖13B示出根據本發明之一實施例圖13中矩形R13的放大圖。
圖14B示出根據本發明之一實施例圖14中矩形R14的放大圖。
圖15B示出根據本發明之一實施例圖15中矩形R15的放大圖。
圖22B示出根據本發明之一實施例圖22中矩形R22的放大圖。
圖25B示出根據本發明之一實施例圖25中矩形R25的放大圖。
圖30B示出根據本發明之一實施例圖30中矩形R30的放大圖。
圖31B示出根據本發明之一實施例圖31中矩形R31的放大圖。
圖32B示出根據本發明之一實施例圖32中矩形R32的放大圖。
圖33B示出根據本發明之一實施例圖33中矩形R33的放大圖。
圖40B示出根據本發明之一實施例圖40中矩形R40的放大圖。
圖41B示出根據本發明之一實施例圖41中矩形R41的放大圖。
圖52B示出根據本發明之一實施例圖52中矩形R52的放大圖。
800:半導體裝置
801a:第一塊材半導體材料
801b:第二塊材半導體材料
803:接合襯底
805a:第一接合介電層
811:第一半導體材料、第一通道結構
851':第一堆疊
853:第二半導體材料
W1:第一晶圓
W2:第二晶圓
Claims (100)
- 一種製造半導體裝置的方法，該方法包括 : 透過一第一接合介電層，將一第一晶圓接合至一第二晶圓，該第一晶圓包括一第一塊材半導體材料，該第二晶圓包括磊晶生長半導體層之交替層的一第一堆疊形成於一第二塊材半導體材料上方； 去除該第二塊材半導體材料以露出該第一堆疊； 從該第一堆疊形成一第一層之電晶體； 透過一第二接合介電層，將一第三晶圓接合至該第二晶圓，該第三晶圓包括磊晶生長半導體層之交替層的一第二堆疊形成於一第三塊材半導體材料上方； 去除該第三塊材半導體材料； 從該第二堆疊形成一第二層之電晶體； 去除該第一塊材半導體材料以露出該第一接合介電層；以及 形成與該第一接合介電層接觸之一功率分配網路，該功率分配網路包括與延伸穿過該第一接合介電層之貫孔接觸的背面功率軌。
- 如請求項1所述之製造半導體裝置的方法，進一步包括 : 在形成該第一層之電晶體及該第二層之電晶體之後形成該背面功率軌。
- 如請求項1所述之製造半導體裝置的方法，在將該第三晶圓接合至該第二晶圓之前，該方法進一步包括 : 形成局部互連(LI)結構，其連接至該第一層之電晶體的源極/汲極(S/D)結構；以及 形成至少一貫孔，其連接至一相應LI結構並延伸穿過該第一接合介電層。
- 如請求項3所述之製造半導體裝置的方法，進一步包括 : 形成與該至少一貫孔接觸之一相應背面功率軌。
- 如請求項3所述之製造半導體裝置的方法，進一步包括 : 形成至少一貫孔開口以露出該第一塊材半導體材料； 用一填充材料部分地填充該至少一貫孔開口； 形成LI開口，其包括連接至該至少一貫孔開口之一相應LI開口； 去除該填充材料；以及 用一導電材料填充該等LI開口及該至少一貫孔開口以形成該等LI結構及該至少一貫孔。
- 如請求項1所述之製造半導體裝置的方法，在將該第三晶圓接合至該第二晶圓之後，該方法進一步包括 : 形成LI結構，其連接至該第二層之電晶體的S/D結構；以及 形成至少一貫孔，其連接至一相應LI結構並延伸穿過該第二接合介電層及該第一接合介電層。
- 如請求項6所述之製造半導體裝置的方法，進一步包括 : 形成與該至少一貫孔接觸之一相應背面功率軌。
- 如請求項6所述之製造半導體裝置的方法，進一步包括 : 形成至少一貫孔開口以露出該第一塊材半導體材料； 用一填充材料部分地填充該至少一貫孔開口； 形成LI開口，其包括連接至該至少一貫孔開口之一相應LI開口； 去除該填充材料；以及 用一導電材料填充該等LI開口及該至少一貫孔開口以形成該等LI結構及該至少一貫孔。
- 如請求項1所述之製造半導體裝置的方法，進一步包括 : 形成至少一貫孔，其延伸穿過該第二接合介電層並配置成將該第一層之電晶體的一第一S/D結構電連接至該第二層之電晶體的一第二S/D結構。
- 如請求項1所述之製造半導體裝置的方法，進一步包括 : 在該第二層之電晶體上方形成一訊號佈線層。
- 如請求項10所述之製造半導體裝置的方法，進一步包括 : 形成貫孔，其將該訊號佈線層連接至該第一層之電晶體及該第二層之電晶體。
- 如請求項1所述之製造半導體裝置的方法，在去除該第一塊材半導體材料以露出該第一接合介電層之前，該方法進一步包括 : 將一載體晶圓接合至該第三晶圓。
- 如請求項1所述之製造半導體裝置的方法，在形成該功率分配網路之後，該方法進一步包括 : 將一載體晶圓接合至該等背面功率軌或形成一第四塊材半導體材料以覆蓋該等背面功率軌。
- 一種半導體裝置，包括 : 背面功率軌，在一塊材半導體材料上方； 一第一接合介電層，在該等背面功率軌上方； 一第一層之電晶體，在該第一接合介電層上方，該第一層之電晶體包括第一通道結構，其包含有一第一磊晶生長半導體材料； 一第二接合介電層，在該第一層之電晶體上方；以及 一第二層之電晶體，在該第二接合介電層上方，該第二層之電晶體包括第二通道結構，其包含有一第二磊晶生長半導體材料， 其中該等背面功率軌透過該第一接合介電層而與該第一層之電晶體隔開，且該第一層之電晶體透過該第二接合介電層而與該第二層之電晶體隔開。
- 如請求項14所述之半導體裝置，其中 : 至少一背面功率軌與該第一層之電晶體的一相應S/D結構沿該塊材半導體材料之厚度方向重疊。
- 如請求項14所述之半導體裝置，其中 : 該等背面功率軌之間不存在半導體材料。
- 如請求項14所述之半導體裝置，其中 : 該第一層之電晶體與該等背面功率軌之間不存在半導體材料。
- 如請求項14所述之半導體裝置，進一步包括 : 一訊號佈線層，在該第二層之電晶體上方。
- 如請求項14所述之半導體裝置，進一步包括 : 一第一貫孔，其延伸穿過該第一接合介電層並配置成將一第一背面功率軌電連接至該第一層之電晶體的一相應S/D結構；以及 一第二貫孔，其延伸穿過該第一接合介電層及該第二接合介電層並配置成將一第二背面功率軌電連接至該第二層之電晶體的一相應S/D結構。
- 如請求項14所述之半導體裝置，其中 : 該第一層之電晶體包括環繞式閘極電晶體。
- 一種製造半導體裝置的方法，該方法包括 : 形成一第一層之電晶體及一第二層之電晶體於該第一層之電晶體上方，該第一層之電晶體形成於一第一塊材半導體材料上之一第一接合介電層上，該第二層之電晶體形成於一第二接合介電層上，該第二接合介電層將該第一層之電晶體與該第二層之電晶體分開，該第一層之電晶體及該第二層之電晶體具有環繞式閘極電晶體； 形成第一貫孔開口，其延伸穿過該第一層之電晶體及該第一接合介電層； 在形成該等第一貫孔開口之後，形成與該等第一貫孔開口連接之第一局部互連(LI)開口； 形成第二貫孔開口，其延伸穿過該第二層之電晶體、該第二接合介電層、該第一層之電晶體及該第一接合介電層；以及 在形成該等第二貫孔開口之後，形成與該等第二貫孔開口連接之第二LI開口。
- 如請求項21所述之製造半導體裝置的方法，進一步包括 : 在一第一金屬化製程中用導電金屬材料填充該等第一貫孔開口及該等第一LI開口以形成第一貫孔及第一LI結構。
- 如請求項22所述之製造半導體裝置的方法，進一步包括 : 形成第三LI開口，其與該等第一貫孔開口分開並配置成電連接至該第一層之電晶體的S/D結構。
- 如請求項23所述之製造半導體裝置的方法，進一步包括 : 在同一蝕刻製程中形成該等第一LI開口及該等第三LI開口；以及 在該第一金屬化製程中填充該等第三LI開口以形成第三LI結構。
- 如請求項24所述之製造半導體裝置的方法，進一步包括 : 形成第三貫孔開口，其延伸穿過該第二層之電晶體及該第二接合介電層，以露出該等第三LI結構。
- 如請求項25所述之製造半導體裝置的方法，其中 : 在形成該等第三貫孔開口之後，形成與該等第三貫孔開口連接之第四LI開口。
- 如請求項26所述之製造半導體裝置的方法，進一步包括 : 在一第二金屬化製程中用一導電金屬材料填充該等第三貫孔開口及該等第四LI開口以形成第三貫孔及第四LI結構。
- 如請求項27所述之製造半導體裝置的方法，其中 : 該等第三貫孔之每一者將一相應第三LI結構連接至一相應第四LI結構。
- 如請求項22所述之製造半導體裝置的方法，進一步包括 : 在一第二金屬化製程中填充該等第二貫孔開口及該等第二LI開口以形成第二貫孔及第二LI結構。
- 如請求項29所述之製造半導體裝置的方法，進一步包括 : 形成第三LI開口，其與該等第二貫孔開口分開並配置成電連接至該第二層之電晶體的S/D結構。
- 如請求項30所述之製造半導體裝置的方法，進一步包括 : 在同一蝕刻製程中形成該等第二LI開口及該等第三LI開口；以及 在該第二金屬化製程中填充該等第三LI開口以形成第三LI結構。
- 如請求項29所述之製造半導體裝置的方法，進一步包括 : 在形成該等第二LI開口之前，用一第二填充材料部分地填充該等第二貫孔開口；以及 在形成該等第二貫孔及該等第二LI結構之前，去除該第二填充材料。
- 如請求項22所述之製造半導體裝置的方法，進一步包括 : 在形成該等第一LI開口之前，用一第一填充材料部分地填充該等第一貫孔開口；以及 在形成該等第一貫孔及該等第一LI結構之前，去除該第一填充材料。
- 如請求項21所述之製造半導體裝置的方法，進一步包括 : 形成背面功率軌，使得該等背面功率軌與該第一層之電晶體位於該第一接合介電層之相對側上。
- 如請求項34所述之製造半導體裝置的方法，其中 : 在形成該等第一貫孔開口且形成該等第二貫孔開口之後，形成該等背面功率軌。
- 如請求項21所述之製造半導體裝置的方法，進一步包括 : 用導電金屬材料填充該等第一貫孔開口及該等第二貫孔開口以形成第一貫孔及第二貫孔；以及 去除該第一塊材半導體材料以露出該第一接合介電層、該等第一貫孔及該等第二貫孔。
- 如請求項36所述之製造半導體裝置的方法，其中 : 形成背面功率軌，其與選自由該等第一貫孔與該等第二貫孔所組成之群組的至少一貫孔接觸。
- 如請求項21所述之製造半導體裝置的方法，進一步包括 : 在該第二層之電晶體上方形成一訊號佈線層。
- 如請求項38所述之製造半導體裝置的方法，進一步包括 : 形成第三貫孔，其配置成將該訊號佈線層電連接至該第一層之電晶體；以及 形成第四貫孔，其配置成將該訊號佈線層電連接至該第二層之電晶體。
- 如請求項39所述之製造半導體裝置的方法，其中 : 在形成該等第一貫孔開口、該等第二貫孔開口、該等第三貫孔及該等第四貫孔之後，形成該訊號佈線層。
- 一種製造半導體裝置的方法，該方法包括 : 形成在一第一半導體材料與一第二半導體材料之間交替之磊晶生長層的堆疊，該第二半導體材料相對於該第一半導體材料具蝕刻選擇性； 從該堆疊形成鰭結構，該等鰭結構包括由該第一半導體材料形成之通道結構； 在該等通道結構之相對端上透過磊晶生長一第三半導體材料來形成源極/汲極(S/D)結構；以及 在該等S/D結構周圍形成矽化物。
- 如請求項41所述之製造半導體裝置的方法，進一步包括 : 在該等S/D結構周圍形成該矽化物之前，透過磊晶生長一第四半導體材料於該等S/D結構周圍形成一犧牲膜，該第四半導體材料相對於該第三半導體材料具蝕刻選擇性。
- 如請求項42所述之製造半導體裝置的方法，進一步包括 : 用一介電膜覆蓋該犧牲膜； 在該堆疊中形成開口；以及 去除該等S/D結構周圍之該犧牲膜。
- 如請求項42所述之製造半導體裝置的方法，進一步包括 : 在該堆疊中形成至少一貫孔開口以露出該堆疊下方之一塊材半導體材料；以及 在形成該矽化物之前用一填充材料部分地填充該至少一貫孔開口。
- 如請求項44所述之製造半導體裝置的方法，進一步包括 : 在該犧牲膜周圍形成一接點蝕刻停止層(CESL)； 形成局部互連(LI)開口以露出該CESL；以及 去除該CESL以露出該犧牲膜。
- 如請求項45所述之製造半導體裝置的方法，進一步包括 : 在形成該矽化物之後，去除該填充材料；以及 用導電金屬材料填充該等LI開口及該至少一貫孔開口。
- 如請求項44所述之製造半導體裝置的方法，其中 : 該填充材料在形成該矽化物時覆蓋該塊材半導體材料及該CESL之一側壁。
- 如請求項41所述之製造半導體裝置的方法，進一步包括 : 在該矽化物周圍形成一金屬覆蓋材料。
- 如請求項41所述之製造半導體裝置的方法，進一步包括 : 在該等鰭結構上方形成一保護膜； 在該保護膜上方形成一虛置閘極；以及 在該保護膜保護該等鰭結構時對該虛置閘極圖案化。
- 如請求項49所述之製造半導體裝置的方法，其中: 該虛置閘極係在與該等鰭結構正交的方向上圖案化。
- 如請求項49所述之製造半導體裝置的方法，進一步包括 : 在該虛置閘極上方形成一硬遮罩材料。
- 如請求項41所述之製造半導體裝置的方法，進一步包括 : 形成覆蓋該等鰭結構之一限部材料，該限部材料包括覆蓋S/D區域之側壁限部及頂部限部。
- 如請求項52所述之製造半導體裝置的方法，進一步包括 : 去除該等頂部限部以露出該等鰭結構之頂表面，並保持該等側壁限部覆蓋該等鰭結構之側壁。
- 如請求項53所述之製造半導體裝置的方法，進一步包括 : 去除該等側壁限部之間之該等鰭結構的暴露部分。
- 如請求項54所述之製造半導體裝置的方法，進一步包括 : 在該等側壁限部之間形成該等S/D結構。
- 如請求項54所述之製造半導體裝置的方法，進一步包括 : 在該第二半導體材料中形成凹部；以及 在該等凹部中形成內部間隔物。
- 如請求項53所述之製造半導體裝置的方法，進一步包括 : 形成具有足夠厚度之該堆疊的最上層該第二半導體材料以避免該等S/D結構之凸出形狀。
- 如請求項41所述之製造半導體裝置的方法，進一步包括 : 透過一第一接合介電層，將一第一晶圓接合至一第二晶圓，該第一晶圓包括一第一塊材半導體材料，該第二晶圓包括形成於一第二塊材半導體材料上方之該堆疊；以及 從該堆疊形成該等鰭結構之前，去除該第二塊材半導體材料以露出該堆疊。
- 如請求項58所述之製造半導體裝置的方法，進一步包括 : 去除該第一塊材半導體材料以露出該第一接合介電層；以及 形成與該第一接合介電層接觸之一功率分配網路，該功率分配網路包括與延伸穿過該第一接合介電層之貫孔接觸的背面功率軌。
- 如請求項59所述之製造半導體裝置的方法，進一步包括 : 透過一第二接合介電層，將一第三晶圓接合至該第二晶圓，該第三晶圓包括磊晶生長半導體層之交替層的另一堆疊形成於一第三塊材半導體材料上方； 去除該第三塊材半導體材料；以及 從該另一堆疊形成一層之電晶體。
- 一種製造半導體裝置的方法，該方法包括 : 形成在一第一半導體材料與一第二半導體材料之間交替之磊晶生長層的堆疊，該第二半導體材料相對於該第一半導體材料具蝕刻選擇性； 從該堆疊形成鰭結構，該等鰭結構包括由該第一半導體材料形成之通道結構，該等通道結構具有露出的相對端； 在該等通道結構之該等相對端處形成側壁限部，每一對該等側壁限部在該等通道結構之一相應端處橫向界定一相應源極/汲極(S/D)區域，並具有一相應頂部開口用於接近(access)該相應S/D區域；以及 透過在每一對該等側壁限部之間磊晶生長一第三半導體材料，以在該等通道結構之該等相對端上形成S/D結構。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 透過該相應頂部開口，去除每一對該等側壁限部之間之該等鰭結構的暴露部分。
- 如請求項62所述之製造半導體裝置的方法，進一步包括 : 在該第二半導體材料中形成凹部；以及 在該等凹部中形成內部間隔物。
- 如請求項63所述之製造半導體裝置的方法，進一步包括 : 在形成該等內部間隔物之後，使該第一半導體材料凹陷。
- 如請求項63所述之製造半導體裝置的方法，進一步包括 : 相對於該第一半導體材料選擇性地在該第二半導體材料上沉積該等內部間隔物，以形成該等內部間隔物。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 形成覆蓋該等鰭結構之一限部材料，該限部材料包括覆蓋S/D區域之該等側壁限部及頂部限部。
- 如請求項66所述之製造半導體裝置的方法，進一步包括 : 相對於該等側壁限部選擇性地去除該限部材料之該等頂部限部，以露出該等S/D區域。
- 如請求項66所述之製造半導體裝置的方法，進一步包括 : 在該等鰭結構上方保形地形成該限部材料。
- 如請求項61所述之製造半導體裝置的方法，其中 : 當磊晶生長該第三半導體材料時，該等側壁限部橫向限制該第三半導體材料。
- 如請求項61所述之製造半導體裝置的方法，其中 : 該第三半導體材料磊晶生長至低於該等側壁限部之頂部的高度。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 形成具有足夠厚度之該堆疊的最上層該第二半導體材料以避免該等S/D結構之凸出形狀。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 在該等鰭結構上方形成一保護膜； 在該保護膜上方形成一虛置閘極；以及 在該保護膜保護該等鰭結構時對該虛置閘極圖案化。
- 如請求項72所述之製造半導體裝置的方法，進一步包括 : 去除閘極區域中之該虛置閘極及該保護膜以露出該等鰭結構；以及 去除該等閘極區域中之該第二半導體材料。
- 如請求項73所述之製造半導體裝置的方法，進一步包括 : 在該等通道結構四周形成閘極結構。
- 如請求項72所述之製造半導體裝置的方法，其中 : 該虛置閘極係在與該等鰭結構正交的方向上圖案化。
- 如請求項72所述之製造半導體裝置的方法，進一步包括 : 在該虛置閘極上方形成一硬遮罩材料。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 在形成該等S/D結構之後去除該等側壁限部。
- 如請求項61所述之製造半導體裝置的方法，進一步包括 : 透過一第一接合介電層，將一第一晶圓接合至一第二晶圓，該第一晶圓包括一第一塊材半導體材料，該第二晶圓包括形成於一第二塊材半導體材料上方之該堆疊；以及 從該堆疊形成該等鰭結構之前，去除該第二塊材半導體材料以露出該堆疊。
- 如請求項78所述之製造半導體裝置的方法，進一步包括 : 去除該第一塊材半導體材料以露出該第一接合介電層；以及 形成與該第一接合介電層接觸之一功率分配網路，該功率分配網路包括與延伸穿過該第一接合介電層之貫孔接觸的背面功率軌。
- 如請求項79所述之製造半導體裝置的方法，進一步包括 : 透過一第二接合介電層，將一第三晶圓接合至該第二晶圓，該第三晶圓包括磊晶生長半導體層之交替層的另一堆疊形成於一第三塊材半導體材料上方； 去除該第三塊材半導體材料；以及 從該另一堆疊形成一層之電晶體。
- 一種製造半導體裝置的方法，該方法包括 : 形成在一第一半導體材料與一第二半導體材料之間交替之磊晶生長層的堆疊，該第二半導體材料相對於該第一半導體材料具蝕刻選擇性； 從該堆疊形成鰭結構，該等鰭結構包括由該第一半導體材料形成之通道結構； 縮小該等通道結構之截面；以及 在該等通道結構四周形成一第三半導體材料，其中該第三半導體材料具有與該第一半導體材料不匹配的晶格。
- 如請求項81所述之製造半導體裝置的方法，其中 : 縮小該等通道結構之該等截面包括縮小該等通道結構之中間部分的該等截面並使該等通道結構之相對端不縮小。
- 如請求項82所述之製造半導體裝置的方法，其中 : 在該等通道結構之該等中間部分四周形成該第三半導體材料。
- 如請求項83所述之製造半導體裝置的方法，進一步包括 : 在該第三半導體材料四周形成閘極結構。
- 如請求項83所述之製造半導體裝置的方法，進一步包括 : 在該等通道結構之該等相對端上透過磊晶生長一第四半導體材料來形成源極/汲極(S/D)結構。
- 如請求項82所述之製造半導體裝置的方法，進一步包括 : 去除該等通道結構之該等相對端處部分該等鰭結構以露出該第二半導體材料及該等通道結構之該等相對端； 在該第二半導體材料中形成凹部；以及 在該等凹部中形成內部間隔物。
- 如請求項81所述之製造半導體裝置的方法，其中 : 縮小該等通道結構之該等截面包括執行等向蝕刻製程。
- 如請求項87所述之製造半導體裝置的方法，其中 : 該等向蝕刻製程及該第三半導體材料配置成對該等通道結構的芯部提供應變。
- 如請求項81所述之製造半導體裝置的方法，其中 : 該第一半導體材料包括磊晶生長矽，以及 該第三半導體材料包括矽-鍺。
- 如請求項89所述之製造半導體裝置的方法，進一步包括 : 沉積足夠矽-鍺以相對於一初始矽通道結構提高該等通道結構之電洞遷移率。
- 如請求項81所述之製造半導體裝置的方法，進一步包括 : 透過一第一接合介電層，將一第一晶圓接合至一第二晶圓，該第一晶圓包括一第一塊材半導體材料，該第二晶圓包括形成於一第二塊材半導體材料上方之該堆疊；以及 從該堆疊形成該等鰭結構之前，去除該第二塊材半導體材料以露出該堆疊。
- 如請求項91所述之製造半導體裝置的方法，進一步包括 : 去除該第一塊材半導體材料以露出該第一接合介電層；以及 形成與該第一接合介電層接觸之一功率分配網路，該功率分配網路包括與延伸穿過該第一接合介電層之貫孔接觸的背面功率軌。
- 如請求項92所述之製造半導體裝置的方法，進一步包括 : 透過一第二接合介電層，將一第三晶圓接合至該第二晶圓，該第三晶圓包括磊晶生長半導體層之交替層的另一堆疊形成於一第三塊材半導體材料上方； 去除該第三塊材半導體材料；以及 從該另一堆疊形成電晶體。
- 一種半導體裝置，包括 : 一層之電晶體及裝置，其中每一電晶體包括 : 一相應通道結構，包含有一第一磊晶生長半導體材料， 一相應殼結構，在該相應通道結構之一相應中間部分四周， 一相應閘極結構，在該相應殼結構四周，以及 相應源極/汲極(S/D)結構，在該相應通道結構之相應相對端上， 其中當從該通道結構中之一相應電流方向觀看時，每一通道結構之該相應中間部分具有比每一通道結構之該等相應相對端更小的周長， 其中該相應殼結構係由晶格與該第一磊晶生長半導體材料不匹配之一半導體材料形成。
- 如請求項94所述之半導體裝置，其中 : 當從每一通道結構中之該相應電流方向觀看時，該相應中間部分與該等相應相對端共軸。
- 如請求項94所述之半導體裝置，進一步包括 : 背面功率軌，在一塊材半導體材料上方； 一第一接合介電層，在該等背面功率軌上方且在該層之電晶體下方； 一第二接合介電層，在該層之電晶體上方；以及 一額外層之電晶體及裝置，在該第二接合介電層上方，該額外層之電晶體包括通道結構，該等通道結構包含有一第二磊晶生長半導體材料， 其中該等背面功率軌透過該第一接合介電層而與該層之電晶體隔開，該層之電晶體透過該第二接合介電層而與該額外層之電晶體隔開。
- 如請求項96所述之半導體裝置，進一步包括 : 一第一貫孔，其延伸穿過該第一接合介電層並配置成將一第一背面功率軌電連接至該層之電晶體及裝置；以及 一第二貫孔，其延伸穿過該第一接合介電層及該第二接合介電層並配置成將一第二背面功率軌電連接至該額外層之電晶體及裝置。
- 如請求項94所述之半導體裝置，其中每一電晶體進一步包括 : 相應內部間隔物，設於一相應閘極結構與相應源極/汲極(S/D)結構之間。
- 如請求項94所述之半導體裝置，進一步包括 : 一訊號佈線層，在該層之電晶體及裝置上方。
- 如請求項94所述之半導體裝置，其中 : 該第一磊晶生長半導體材料包括磊晶生長矽，以及 該相應殼結構包括矽-鍺。
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