TW202410401A - 動態隨機存取記憶體 - Google Patents

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施江林
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Abstract

動態隨機存取記憶體包含陣列區域、底部電容陣列以及頂部電容陣列。底部電容陣列位於陣列區域中。底部電容陣列為單側電容陣列。頂部電容陣列位於陣列區域中且位於底部電容陣列上。頂部電容陣列為雙側電容陣列。

Description

動態隨機存取記憶體
本揭露是有關於一種動態隨機存取記憶體。
電容結構廣泛應用在半導體電路中，例如動態隨機存取記憶體的電路中。可定址的動態隨機存取記憶體的單元包含金氧半電晶體以及電容，用以儲存一位元資料。堆疊的電容結構通常堆疊或重疊於半導體裝置中的電晶體之上。
有鑑於此，如何可在不使製程變得困難的狀況下，提供較高電容的動態隨機存取記憶體，仍是目前業界努力研究的目標之一。
本揭露之一技術態樣為一種動態隨機存取記憶體。
在本揭露一實施例中，動態隨機存取記憶體包含陣列區域、底部電容陣列以及頂部電容陣列。底部電容陣列位於陣列區域中。底部電容陣列為單側電容陣列(Single-sided Capacitor Array)。頂部電容陣列位於陣列區域中且位於底部電容陣列上。頂部電容陣列為雙側電容陣列(Double-sided Capacitor Array)。
在本揭露一實施例中，底部電容陣列包含多個底部電容結構，且 底部電容結構中的每一者包含頂部電極、第一介電層以及底部電極。頂部電極圍繞第一介電層。第一介電層與頂部電極圍繞底部電極。
在本揭露一實施例中，頂部電容陣列包含多個頂部電容結構，且頂部電容結構中的每一者包含頂部電極、第二介電層以及底部電極。第二介電層部份地圍繞頂部電極。底部電極部份地圍繞第二介電層。
在本揭露一實施例中，動態隨機存取記憶體還包含多個著陸墊，位於頂部電容陣列與底部電容陣列之間。
在本揭露一實施例中，頂部電容陣列包含多個頂部電容結構。頂部電容結構中的每一者包含面對著陸墊的末端。頂部電容結構的末端中的每一者的寬度小於著陸墊中的每一者的平均寬度。
在本揭露一實施例中，動態隨機存取記憶體還包含底部接觸件，位於周邊區域中。
在本揭露一實施例中，該底部接觸件包含頂端以及底端，其中頂端的寬度大於底端的寬度。
在本揭露一實施例中，動態隨機存取記憶體還包含第一頂部接觸件，位於周邊區域中且位於底部接觸件上方。
在本揭露一實施例中，第一頂部接觸件包含底端。底部接觸件包含頂端，第一頂部接觸件的底端的寬度小於底部接觸件的頂端的寬度。
在本揭露一實施例中，動態隨機存取記憶體還包含第二頂部接觸件，位於陣列區域中且與底部電容陣列連接。
在本揭露一實施例中，動態隨機存取記憶體還包含第三頂部接觸件，位於陣列區域中且與頂部電容陣列連接。
本揭露之另一技術態樣為一種動態隨機存取記憶體。
在本揭露一實施例中，動態隨機存取記憶體包含陣列區域、底部電容陣列以及頂部電容陣列。底部電容陣列位於陣列區域中，其中底部電容陣列包含多個底部電容結構，且底部電容結構中的每一者包含頂部電極、第一介電層以及底部電極。頂部電極圍繞第一介電層。第一介電層與頂部電極圍繞底部電極。頂部電容陣列位於陣列區域中且位於底部電容陣列上。
在本揭露一實施例中，頂部電容陣列包含多個頂部電容結構，且頂部電容結構中的每一者包含頂部電極、第二介電層以及底部電極。第二介電層部份地圍繞頂部電極。底部電極部份地圍繞第二介電層。
在本揭露一實施例中，動態隨機存取記憶體還包含多個著陸墊，位於頂部電容陣列與底部電容陣列之間。
在本揭露一實施例中，頂部電容陣列包含多個頂部電容結構，頂部電容結構中的每一者包含面對著陸墊的末端。頂部電容結構的中的每一者的末端的寬度除以著陸墊中的每一者的平均寬度所得的比例在0.5至0.55的範圍中。
在本揭露一實施例中，動態隨機存取記憶體還包含底部接觸件，位於周邊區域中。
在本揭露一實施例中，底部接觸件包含頂端以及底端，底部接觸件的頂端的寬度除以底部接觸件的底端的寬度所得的比例在2至3的範圍中。
在本揭露一實施例中，動態隨機存取記憶體還包含第一頂部接觸件，位於周邊區域中且位於底部接觸件上方。
在本揭露一實施例中，第一頂部接觸件包含底端。底部接觸件包含頂端，第一頂部接觸件的底端的寬度小於底部接觸件的頂端的寬度。
在本揭露一實施例中，動態隨機存取記憶體還包含第二頂部接觸件，位於陣列區域中且與底部電容陣列連接。
在上述實施例中，藉由堆疊雙側電容陣列於單側電容陣列上，可增加動態隨機存取記憶體的整體電容。除此之外，由於整體電容增加，可增加位元線感測容限且可改善保持效應。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。且為了清楚起見，圖式中之層和區域的厚度可能被誇大，並且在圖式的描述中相同的元件符號表示相同的元件。
第1圖為根據本揭露一實施例的動態隨機存取記憶體100的剖面圖。動態隨機存取記憶體100包含沿著横向X排列的陣列區域AR以及周邊區域PR。動態隨機存取記憶體100包含沿著縱向Y排列的第一層L1與第二層L2。動態隨機存取記憶體100包含位在第一層L1的底部電容陣列110以及位在第二層L2的頂部電容陣列120。動態隨機存取記憶體100還包含著陸墊140、底部接觸件130、第一頂部接觸件150、第二頂部接觸件160，以及第三頂部接觸件170。底部電容陣列110以及頂部電容陣列120位在陣列區域AR中。
底部電容陣列110為單側電容陣列(Single-sided Capacitor Array)，且頂部電容陣列120為雙側電容陣列(Double-sided Capacitor Array)。底部電容陣列110包含多個底部電容結構112。頂部電容陣列120包含多個頂部電容結構122。多個底部電容結構112分別對應頂部電容結構122。每一個底部電容結構112分別電性連接對應的頂部電容結構122。
第2圖為第1圖的動態隨機存取記憶體100的底部電容陣列110的放大圖。每一個底部電容結構112包含頂部電極1122、第一介電層1124以及底部電極1126。第一介電層1124為圓柱狀的外壁(Cylinder Shell)。從剖面圖視之，第一介電層1124包含由頂部電極1122共同圍繞的兩個部份1124A、1124B。底部電容結構112的頂部電極1122彼此相連。換句話說，底部電容陣列110的頂部電極1122為塊材(bulk)，且第一介電層1124形成於頂部電極1122中。底部電極1126位在第一介電層1124的部份1124A、1124B之間。也就是說，第一介電層1124與頂部電極1122圍繞底部電極1126。如此一來，底部電容結構112的電容是根據第一介電層1124的外圈得出。換句話說，第一介電層1124的兩相對側面之間的面積大於傳統的電容結構，藉此增加底部電容陣列110的電容。
頂部電極1122與底部電極1126的材料包含導電材料，例如多晶矽(Polysilicon)或者氮化鈦(Titanium nitride，TiN)，但本揭露不以此為限。在本實施例中，頂部電極1122為多晶矽，且底部電極1126的材料為氮化鈦。第一介電層1124包含絕緣材料，例如五氧化二鉭(Ta2O5), 鈦酸鍶(SrTiO3), 氧化釔(Y2O3), 五氧化二铌(Nb2O5), 二氧化鋯(Zirconium Oxide，ZrO2)。在本實施例中，第一介電層1124的材料為二氧化鋯。
每一個底部電容結構112的第一介電層1124與底部電極1126位在著陸墊1022上。每一個底部電容結構112的底部電極1126電性連接至著陸墊1022。著陸墊1022最終連接至下方的電晶體的源極/汲極區域。每一個著陸墊1022之間由氮化物電性絕緣。
參照第1圖。第一層L1的陣列區域AR由多晶矽(頂部電極1122)填充。第一層L1的周邊區域PR由絕緣層104填充，且絕緣層104包含層間介電層材料，例如硼磷硅玻璃(Boro-phospho-silicate glass，BPSG)。絕緣層104覆蓋多個金屬層1024。氧化物層1062形成於絕緣層104與頂部電極1122上。氧化物層1062可為四乙氧基矽烷(Tetraethoxysilane，TEOS)。
在第一層L1的製造過程中，陣列區域AR以及周邊區域PR首先由層間介電層材料填充(例如硼磷硅玻璃)，因此著陸墊1022與金屬層1024由層間介電層材料覆蓋。陣列區域AR中的層間介電層材料隨後被移除，且頂部電極1122(例如多晶矽)接續地填充至陣列區域AR。接著，氧化物層1062形成於陣列區域AR以及周邊區域PR中。在形成覆蓋絕緣層104以及頂部電極1122的氧化物層1062後，形成多個開孔OP1於陣列區域AR中。開孔OP1的位置分別對應於著陸墊1022。著陸墊1022從開孔OP1中曝露。第一介電層1124與底部電極1126分別接續地形成於開孔OP1中。
藉由這樣的結構設計，頂部電極1122於開孔OP1中圍繞第一介電層1124與底部電極1126，而非如習知方法中將頂部電極1122設置於開孔OP1下方。因此，如同前述，底部電容結構112的電容是根據第一介電層1124的外圈得出，可增加底部電容陣列110的電容。
第3圖為第1圖中的框選區域A的放大圖。底部接觸件130位於周邊區域PR且位於第一層L1中。底部接觸件130貫穿氧化物層1062以及絕緣層104。底部接觸件130電性連接至金屬層1024。每一個金屬層1024由氮化物電性絕緣。
每一個底部接觸件130包含頂端132以及底端134。頂端132的寬度W1大於底端134的寬度W2。底部接觸件130靠近金屬層1024的部份具有漏斗狀。舉例來說，在一些實施例中，頂端132的寬度W1大約為150奈米，而底端134的寬度W2大約為50奈米。換句話說，在本實施例中，底部接觸件130的頂端132的寬度W1除以底部接觸件130的底端134的寬度W2所得的比例在2至3的範圍中。藉由這樣的設計可降低接觸電阻。
第4圖為第1圖中的框選區域B的放大圖。每一個頂部電容結構122包含頂部電極1222、第二介電層1224以及底部電極1226。每一個頂部電容結構122的底部電極1226為U型。換句話說，每一個頂部電容結構122的底部電極1226是具有底端部份的圓柱狀外殼。從剖面圖視之，底部電極1226包含兩個部份1226A、1226B以及一個底端部份1226C。第二介電層1224圍繞底部電極1226的部份1226A、1226B的兩相對側面，並覆蓋底部電極1226的底端部份1226C。也就是說，從剖面圖視之，底部電極1226的部份1226A由第二介電層1224的兩個部份1224A、1224B覆蓋，且底部電極1226的部份1226B由第二介電層1224的兩個部份1224C、1224D覆蓋。換句話說，底部電極1226部份地圍繞第二介電層1224。具體來說，底部電極1226圍繞第二介電層1224位在底部電極1226內的部份。
頂部電極1222覆蓋第二介電層1224。一些部份的頂部電極1222位在共同地由底部電極1226以及第二介電層1224構成的開孔OP2中。換句話說，從剖面圖視之，一些部份的頂部電極1222位在部份1224B與部份1224C之間的空間中。也就是說，第二介電層1224部份地圍繞頂部電極1222。頂部電極1222進一步填充於相鄰兩個頂部電容結構122之間的空間中。換句話說，頂部電極1222進一步填充於相鄰兩個頂部電容結構122的部份1224A與部份1224D之間的空間中。
如第4圖所示，動態隨機存取記憶體100的還包含位在頂部電容陣列120與底部電容陣列110的另一絕緣層1082以及多個著陸墊140。絕緣層1082位在氧化物層1062上。著陸墊140位在底部電容陣列110的底部電極1126以及第一介電層1124上。
每一個著陸墊140包含面對頂部電容陣列120的頂端142以及面對底部電容陣列110的底端144。每一個頂部電容結構122包含面對著陸墊140的末端1228。頂部電容結構122的末端1228大致相當於底端部份1226C的底面。頂部電容陣列120的末端1228的寬度W3小於著陸墊140的頂端142的寬度以及平均寬度W4。舉例來說，在一些實施例中，末端1228的寬度W3大約為23奈米，且著陸墊140的平均寬度W4大約為43nm。具體來說，頂部電容陣列120的末端1228的寬度W3與著陸墊140的平均寬度W4之間的比值落在0.5至0.55的範圍中。
除此之外，如第4圖所示，底端144與著陸墊140的平均寬度W4比底部電容結構112來得寬。舉例來說，在一些實施例中，底部電容結構112的底部電極1126的寬度約為40奈米。具體來說，著陸墊140的平均寬度W4與底部電容結構112的底部電極1126之間的比值落在1.05至1.1的範圍中。如此一來，著陸墊140可提供底部電容結構112與頂部電容結構122之間充裕的對準邊緣以避免底部電容陣列110與頂部電容陣列120之間的對準誤差問題。
參閱第1圖。另一氧化物層1064覆蓋陣列區域AR中的頂部電容陣列120並填充周邊區域PR中的第二層L2。氧化物層1064的材料可包含四乙氧基矽烷(TEOS)。
在第二層L2的製造過程中，在形成頂部電容陣列120之前並且在形成絕緣層1082之後，四乙氧基矽烷氧化物層以及另一絕緣層1084接著形成於絕緣層1082上。接續地，形成頂部電容陣列120的底部電極1226，且移除四乙氧基矽烷氧化物層以及絕緣層1084。接續地，形成第二介電層1224以覆蓋底部電極1226以及剩餘的絕緣層1084。形成頂部電容陣列120的頂部電極1222以覆蓋第二介電層1224並填充開孔OP2。頂部電極1222進一步填充相鄰兩個頂部電容結構122之間的空間。
第5圖為第1圖的動態隨機存取記憶體100的第一頂部接觸件150的放大圖。第一頂部接觸件150位在周邊區域PR且位在第二層L2。第一頂部接觸件150位在底部接觸件130上方且分別對應於底部接觸件130。第一頂部接觸件150貫穿氧化物層1064且與底部接觸件130連接。每一個第一頂部接觸件150包含底端152。第一頂部接觸件150的底端152的寬度W5小於底部接觸件130的頂端132的寬度W1。如此一來，這樣的設計有利於連接底部接觸件130與第一頂部接觸件150。
參照第1圖。第二頂部接觸件160位在陣列區域AR且位在底部電容陣列110的頂部電極1122上方。如第1圖所示，第二頂部接觸件160在頂部電極1122上的垂直投影遠離底部電容結構112的第一介電層1124與底部電極1126。第二頂部接觸件160貫穿氧化物層1064且電性連接底部電容陣列110的頂部電極1122。
參照第1圖。第三頂部接觸件170位在陣列區域AR且位在頂部電容陣列120的上方。第三頂部接觸件170貫穿氧化物層1064且電性連接頂部電容陣列120的頂部電極1222。第三頂部接觸件170在頂部電極1222上的垂直投影與頂部電容結構122的第二介電層1224與底部電極1226(見第4圖)。由於第二頂部接觸件160與頂部電極1122電性連接且第三頂部接觸件170與頂部電極1222電性連接，第二頂部接觸件160與第三頂部接觸件170的電壓大致上相同。
如第1圖所示，本揭露中的電容陣列的整體設計為雙層電容(dual-deck capacitors)。由於底部電容陣列110為單側電容陣列，頂部電容陣列120的底部電極1226可與底部電容陣列110的底部電極1126電性連接。因此，藉由堆疊雙側電容陣列(即頂部電容陣列120)於單側電容陣列(即底部電容陣列110)上，可增加動態隨機存取記憶體100的整體電容。除此之外，由於整體電容增加，可增加位元線感測容限(sensing margin)且可改善保持效應(retention)。
綜上所述，藉由堆疊雙側電容陣列於單側電容陣列上，可增加動態隨機存取記憶體的整體電容。除此之外，由於整體電容增加，可增加位元線感測容限且可改善保持效應。底部接觸件的頂端的寬度大於底部接觸件的底端的寬度。藉由這樣的設計可降低接觸電阻。除此之外，第一頂部接觸件的底端的寬度小於底部接觸件的頂端的寬度。如此一來，有利於連接底部接觸件與第一頂部接觸件。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:動態隨機存取記憶體 1022:著陸墊 1024:金屬層 104:絕緣層 1062,1064:氧化物層 1082:絕緣層 110:底部電容陣列 112:底部電容結構 1122:頂部電極 1124:第一介電層 1124A,1124B:部份 1126:底部電極 120:頂部電容陣列 122:頂部電容結構 1222:頂部電極 1224:第二介電層 1224A,1224B,1224C,1224D:部份 1226:底部電極 1226A,1226B:部份 1226C:底端部份 1228:末端 130:底部接觸件 132:頂端 134:底端 140:著陸墊 142:頂端 144:底端 150:第一頂部接觸件 152:底端 160:第二頂部接觸件 170:第三頂部接觸件 L1:第一層 L2:第二層 AR:陣列區域 PR:周邊區域 Y:縱向 X:横向 W1,W2,W3,W5:寬度 W4:平均寬度 A,B:框選區域
第1圖為根據本揭露一實施例的動態隨機存取記憶體的剖面圖。 第2圖為第1圖的動態隨機存取記憶體的底部電極陣列的放大圖。 第3圖為第1圖中的框選區域的放大圖。 第4圖為第1圖中的框選區域的放大圖。 第5圖為第1圖的動態隨機存取記憶體的第一頂部接觸件的放大圖。
100:動態隨機存取記憶體
1022:著陸墊
1024:金屬層
104:絕緣層
1062,1064:氧化物層
110:底部電容陣列
112:底部電容結構
1122:頂部電極
1124:第一介電層
1126:底部電極
120:頂部電容陣列
122:頂部電容結構
1222:頂部電極
130:底部接觸件
140:著陸墊
150:第一頂部接觸件
160:第二頂部接觸件
170:第三頂部接觸件
L1:第一層
L2:第二層
AR:陣列區域
PR:周邊區域
Y:縱向
X:横向
A,B:框選區域

Claims (20)

  1. 一種動態隨機存取記憶體，包含： 一陣列區域； 一底部電容陣列，位於該陣列區域中，其中該底部電容陣列為單側電容陣列(Single-sided Capacitor Array)；以及 一頂部電容陣列，位於該陣列區域中且位於該底部電容陣列上，其中該頂部電容陣列為雙側電容陣列(Double-sided Capacitor Array)。
  2. 如請求項1所述之動態隨機存取記憶體，其中該底部電容陣列包含複數個底部電容結構，且該些底部電容結構中的每一者包含： 一頂部電極； 一第一介電層，其中該頂部電極圍繞該第一介電層；以及 一底部電極，其中該第一介電層與該頂部電極圍繞該底部電極。
  3. 如請求項1所述之動態隨機存取記憶體，其中該頂部電容陣列包含複數個頂部電容結構，且該些頂部電容結構中的每一者包含： 一頂部電極； 一第二介電層，部份地圍繞該頂部電極；以及 一底部電極，部份地圍繞該第二介電層。
  4. 如請求項1所述之動態隨機存取記憶體，還包含： 複數個著陸墊，位於該頂部電容陣列與該底部電容陣列之間。
  5. 如請求項4所述之動態隨機存取記憶體，其中該頂部電容陣列包含複數個頂部電容結構，該些頂部電容結構中的每一者包含面對該些著陸墊的一末端，且該些頂部電容結構的該些末端中的每一者的一寬度小於該些著陸墊中的每一者的一平均寬度。
  6. 如請求項1所述之動態隨機存取記憶體，還包含： 一底部接觸件，位於一周邊區域中。
  7. 如請求項6所述之動態隨機存取記憶體，其中該底部接觸件包含一頂端以及一底端，其中該頂端的一寬度大於該底端的一寬度。
  8. 如請求項6所述之動態隨機存取記憶體，還包含： 一第一頂部接觸件，位於該周邊區域中且位於該底部接觸件上方。
  9. 如請求項8所述之動態隨機存取記憶體，其中該第一頂部接觸件包含一底端，該底部接觸件包含一頂端，且該第一頂部接觸件的該底端的一寬度小於該底部接觸件的該頂端的一寬度。
  10. 如請求項1所述之動態隨機存取記憶體，還包含： 一第二頂部接觸件，位於該陣列區域中且與該底部電容陣列連接。
  11. 如請求項1所述之動態隨機存取記憶體，還包含： 一第三頂部接觸件，位於該陣列區域中且與該頂部電容陣列連接。
  12. 一種動態隨機存取記憶體，包含： 一陣列區域 ； 一底部電容陣列，位於該陣列區域中，其中該底部電容陣列包含複數個底部電容結構，且該些底部電容結構中的每一者包含： 一頂部電極； 一第一介電層，其中該頂部電極圍繞該第一介電層；以及 一底部電極，其中該第一介電層與該頂部電極圍繞該底部電極；以及 一頂部電容陣列，位於該陣列區域中且位於該底部電容陣列上。
  13. 如請求項12所述之動態隨機存取記憶體，其中該頂部電容陣列包含複數個頂部電容結構，且該些頂部電容結構中的每一者包含： 一頂部電極； 一第二介電層，部份地圍繞該頂部電極；以及 一底部電極，部份地圍繞該第二介電層。
  14. 如請求項12所述之動態隨機存取記憶體，還包含： 複數個著陸墊，位於該頂部電容陣列與該底部電容陣列之間。
  15. 如請求項14所述之動態隨機存取記憶體，其中該頂部電容陣列包含複數個頂部電容結構，該些頂部電容結構中的每一者包含面對該些著陸墊的一末端，其中該些頂部電容結構的中的每一者的該末端的一寬度除以該些著陸墊中的每一者的一平均寬度所得的一比例在0.5至0.55的範圍中。
  16. 如請求項12所述之動態隨機存取記憶體，還包含： 一底部接觸件，位於一周邊區域中。
  17. 如請求項16所述之動態隨機存取記憶體，其中該底部接觸件包含一頂端以及一底端，其中該底部接觸件的該頂端的一寬度除以該底部接觸件的該底端的一寬度所得的一比例在2至3的範圍中。
  18. 如請求項16所述之動態隨機存取記憶體，還包含： 一第一頂部接觸件，位於該周邊區域中且位於該底部接觸件上方。
  19. 如請求項18所述之動態隨機存取記憶體，其中該第一頂部接觸件包含一底端，該底部接觸件包含一頂端，且該第一頂部接觸件的該底端的一寬度小於該底部接觸件的該頂端的一寬度。
  20. 如請求項12所述之動態隨機存取記憶體，還包含： 一第二頂部接觸件，位於該陣列區域中且與該底部電容陣列的該頂部電極連接。
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