TW202409855A - 記憶體以及用於記憶體內搜尋的記憶體操作方法 - Google Patents

Abstract

本發明提供一種具有具備耦接至位元線的頁緩衝器單元的頁緩衝器的記憶體，諸如3D NAND陣列，所述記憶體具有耦接至字元線的搜尋字輸入，諸如搜尋字緩衝器。提供電路，諸如字串選擇閘極以將陣列中的被選定記憶體單元組連接至頁緩衝器。頁緩衝器包含用以將被儲存資料字及輸入搜尋字的匹配感測信號施加至多個儲存元件中的鎖存器的感測電路。邏輯電路使用頁緩衝器的多個儲存元件中的儲存元件來依序匹配並累積由感測電路輸出的多個被儲存資料字與一或多個輸入搜尋字的匹配感測信號。搜尋的匹配結果是基於臨限值及累積的匹配感測信號。

Description

記憶體以及用於記憶體內搜尋的記憶體操作方法

描述一種與NAND快閃記憶體及其他類型的記憶體中的記憶體內搜尋以及適合於大量搜尋字的記憶體內搜尋系統的實施相關的技術。

記憶體內搜尋系統將輸入資料集應用於記憶體陣列中，所述記憶體陣列比較輸入資料集與被儲存資料，且輸出指示匹配或不匹配的結果。在基於NAND快閃的記憶體內搜尋系統中，輸入資料集可應用於耦接至儲存被儲存資料字的NAND字串的字元線。NAND字串的輸出指示輸入資料集是否匹配被儲存資料，且可經由位元線應用於頁緩衝器。

當待進行記憶體內搜尋的輸入資料集的長度超過可在單個週期中存取的記憶體單元的數目時，諸如在超過可用於將記憶體儲存在NAND字串中的記憶體單元的數目的NAND字串實施例中，輸入資料劃分為多個搜尋字，且被儲存資料分佈在多個資料單元組，諸如多個NAND字串上。此等多個資料單元組可全部連接至同一感測放大器電路，諸如在多個NAND字串連接至單個全域位元線的情況下，所述單個全域位元線連接至頁緩衝器的一個單元。依序將多個搜尋字應用於對應資料集，且累積匹配結果。多個搜尋字中的單個不匹配可導致整個輸入資料集的不匹配。

然而，NAND快閃記憶體及其他類型的記憶體技術可能是不完善的，致使資料單元組中的一或多個資料單元儲存不正確資料。此會造成完全匹配的儲存資料集由於記憶體中的缺陷而被判定為不匹配的情況。在劃分為多個搜尋字的大輸入資料集的情況下，錯誤判定搜尋可能增加。

因此，需要提供可提高用於極大資料集的資料處理的效率的包含改良的記憶體內搜尋的技術。

本文描述可擴展以支持極大輸入資料集的記憶體內搜尋（in-memory searching；IMS）技術。

本文描述一種記憶體，其包括記憶體單元陣列及可操作地耦接至記憶體單元陣列的頁緩衝器。舉例而言，記憶體可組態為具有頁緩衝器的3D NAND陣列，所述頁緩衝器具有耦接至位元線的頁緩衝器單元。搜尋字輸入可操作地耦接至記憶體單元陣列，諸如搜尋字緩衝器耦接至3D NAND陣列的字元線。提供電路，諸如字串選擇閘極或其他解碼電路以將陣列中的被選定記憶體單元組連接至頁緩衝器。頁緩衝器感測電路用以將匹配感測信號施加至多個儲存元件中的儲存元件，諸如鎖存器或正反器。匹配感測信號指示在搜尋字輸入上的輸入搜尋字是否匹配陣列中的被選定記憶體單元組中的儲存資料字。使用頁緩衝器的多個儲存元件中的儲存元件以在多個被儲存資料字及一或多個輸入搜尋字的序列上累積藉由感測電路輸出的匹配感測信號的邏輯電路。可提供暫存器以儲存臨限值，可提供邏輯以基於臨限值及累積的匹配感測信號指示被儲存資料字的匹配。以此方式，可避免歸因於在序列的部分中使用的記憶體單元的故障而指示的不匹配。可視需要進一步處理在由臨限值建立的錯誤容限內指示為匹配的被儲存資料字，以處置記憶體陣列中的錯誤。

在本文中所描述的一種方法中，使用多個儲存元件中的儲存元件的邏輯電路實施移位暫存器以累積匹配感測信號。

在本文中所描述的另一方法中，使用多個儲存元件中的儲存元件的邏輯電路實施計數器以累積匹配感測信號。

可在一些實施中應用的本文中所描述的技術的態樣包含在記憶體單元陣列中執行諸如讀取及程式化操作的記憶體操作的控制器。控制器可使用亦用於在記憶體操作中在頁緩衝器中累積匹配感測信號的多個儲存元件。

本文所描述的技術提供用於記憶體內搜尋的方法，包含：將多個被儲存資料字儲存在記憶體單元組中，諸如NAND字串中的單元，記憶體單元陣列中的單元；依序將輸入搜尋字應用於陣列中的多個記憶體單元組，諸如藉由將輸入搜尋字應用於NAND陣列的字元線；依序將各記憶體單元組中的被儲存資料字的匹配感測信號施加至多個儲存元件中的儲存元件，諸如頁緩衝器單元的儲存元件，匹配感測信號指示輸入搜尋字是否匹配被儲存資料字；使用多個儲存元件中的儲存元件以在序列上累積匹配感測信號；以及依據臨限值及匹配感測信號在序列上累積的結果而回應指示匹配或不匹配。

在審閱以下圖式、實施方式以及申請專利範圍之後可見本發明技術的其他態樣及優勢。

以下描述將通常參考特定結構實施例及方法。應理解，並不存在將技術限制於特定揭露的實施例及方法的意圖，而是可使用其他特徵、元件、方法以及實施例來實踐技術。描述較佳實施例以說明本發明技術，而非限制其範疇，所述範疇由申請專利範圍限定。所屬領域具有通常知識者將認識以下本說明書上的各種等效變化。

圖1為積體電路記憶體裝置100的實施例的簡化晶片方塊圖，所述積體電路記憶體裝置100包含記憶體陣列160，諸如3D NAND快閃記憶體，例如如圖2中所繪示實施。記憶體裝置100經組態用於記憶體操作，包含用於NAND快閃實施例的頁程式化、程式化、讀取、抹除或其他操作以及用於IMS操作。記憶體裝置100可實施於單個積體電路晶片上、多晶片模組上，或組態為適合特定需要的多個晶片上。

此實施例中的記憶體裝置100包含控制器110，所述控制器110包含用於記憶體模式中的記憶體操作及包含如本文中所描述的支持依序匹配操作的定序器的IMS模式中的IMS操作的控制電路（諸如，狀態機及其他邏輯電路）。控制器110可包含或能夠存取儲存裝置的操作參數的控制暫存器，包含儲存設定用於依序匹配的臨限值的參數的臨限值暫存器111。

記憶體陣列160可包括浮動閘極記憶體單元或介電電荷捕獲記憶體單元，其用以藉由建立對應於儲存的電荷量的多個程式化層級來每單元儲存多個位元，此又建立記憶體單元臨限值電壓Vt。在各種實施例中，記憶體裝置100可具有單層單元（single-level cell；SLC），或每單元儲存大於一個位元的多層單元（例如，MLC、TLC或XLC）。

在其他實施例中，記憶體單元可包括可程式化電阻記憶體單元、鐵電記憶體單元、相變記憶體單元以及其他類型的非揮發性記憶體單元技術及揮發性記憶體單元技術。

積體電路記憶體裝置100包含耦接至記憶體陣列160中的對應記憶體單元組的一組位元線165。

一組字元線耦接至記憶體陣列160中的記憶體單元的閘極。字元線解碼器140及搜尋字緩衝器141耦接至一組字元線145，且用以回應於位址解碼而驅動用於讀取及寫入操作的操作電壓，且回應於搜尋字緩衝器141中的輸入搜尋字而驅動用於IMS操作的操作電壓。

頁緩衝器170連接至位元線165。頁緩衝器170在此實施例中耦接至快取190，所述快取又耦接至輸入/輸出電路191。輸入/輸出電路191經由輸入/輸出接腳連接至外部處理系統，稱為主機102。

頁緩衝器170可包含用於讀取及寫入（例如，程式化及抹除）操作及IMS操作的一組鎖存器或其他類型的儲存元件。對於記憶體儲存操作，輸入及輸出資料可經由快取190跨越線135提供。頁緩衝器170可以使得頁緩衝器的鎖存器與用於記憶體內操作的邏輯電路相鄰安置且可操作地連接的方式安置於積體電路上，所述邏輯電路包含如本文中所描述的記憶體內匹配累加器邏輯175，所述匹配累加器邏輯175使用亦用於記憶體裝置的記憶體操作中的一或多個鎖存器以實施如本文中所描述的記憶體內匹配累加器。在一些實施例中，邏輯電路175安置於頁緩衝器處且亦用於其他記憶體操作，諸如選擇程式化操作中的狀態或在程式化驗證之後清除資料。

在匯流排130上將位址自控制器110供應至頁緩衝器170及字元線解碼器140。

輸入/輸出電路191將資料驅動至積體電路記憶體裝置100外部的目的地。輸入/輸出資料及控制信號經由資料匯流排105在以下各者之間移動：輸入/輸出電路191、快取190、控制器110以及積體電路記憶體裝置100上的輸入/輸出埠或在積體電路記憶體裝置100內部或外部的其他資料源，諸如通用處理器或專用應用程式電路，或提供藉由記憶體陣列160功能性支持的系統單晶片的模組的組合。

快取190可用於IMS模式中以供暫時儲存匹配結果，諸如傳遞相似性匹配的儲存的字及關於IMS操作的儲存的字主題的元資料。此外，邏輯電路可連接至快取且在快取190與頁緩衝器170之間的資料路徑中，以使用儲存於快取中的IMS操作的結果進行邏輯運算。

在圖1所繪示的實施例中，使用偏壓配置狀態機的控制器110控制經由區塊120中的一或多個電壓供應產生或提供的電源電壓的施加，以用於IMS操作及儲存模式中的讀取及寫入（程式化及抹除）操作。

控制器110可使用所屬領域中已知的專用邏輯電路來實施。在替代實施例中，控制邏輯包括可實施於相同積體電路上的通用處理器，其執行電腦程式以控制裝置的操作。在又一其他實施例中，專用邏輯電路及通用處理器的組合可用於控制邏輯的實施。

主機102可透過資料匯流排105連接至輸入/輸出電路191且包含資源以支持如本文中所描述的儲存操作及IMS操作。主機102可包括通用處理器、專用處理器、組態為記憶體控制器的處理器或使用記憶體裝置100的其他處理器。主機102的全部或部分可實施於與記憶體相同的積體電路上。在實施例系統中，主機102可包括包含記憶體控制器以與記憶體裝置100介接的數位處理系統，且在一些實施例中可為包含DRAM及GPU電路的系統，以供進一步計算。

在所示出的實施例中，主機102耦接至記憶體裝置100上的資料匯流排105，以及未繪示的其他控制端子，諸如晶片選擇端子等，且可將命令或指令提供至記憶體裝置100。在一些實施例中，主機102可使用串列匯流排技術、使用共用位址及資料線耦接至記憶體裝置。

主機102可包含基於來自應用程式的請求而儲存、擷取以及更新儲存於記憶體中的資料的一或多個檔案系統。一般而言，主機102可包含執行記憶體管理功能及可產生儲存於記憶體中的資料的狀態資訊的其他功能的程式。此外，主機102可包含應用程式、檔案系統、快閃轉譯層程式以及可產生資料的狀態資訊的其他組件。

控制器110中的控制邏輯亦可實施電路以支持裝置的IMS模式中的流水線或依序操作。舉例而言，可在將資料集儲存於記憶體單元的記憶體IMS組中之後使用控制器110中的控制邏輯實施以下操作，IMS操作可包含：

1. 在搜尋字緩衝器141中加載第一搜尋字。

2. 選擇第一儲存的字，諸如藉由將字串選擇電壓施加至選定的NAND字串。

3. 將搜尋字應用於選定的儲存的字的字元線。

4. 將用於選定的儲存單元組的感測放大器的輸出儲存於頁緩衝器的儲存元件中，所述輸出指示選定的儲存的字是否匹配輸入搜尋字。記憶體內匹配累加器累積依序與輸入搜尋字匹配的結果。

5. 控制器判定最後搜尋字是否已在程序中搜尋，且若未選擇下一搜尋字，則重複步驟2至步驟4。

6. 若已使用最後搜尋字，則演算法結束。若記憶體內匹配累加器指示不匹配的臨限值數目，或等效地指示一些實施例匹配的臨限值數目，則輸入資料集指示為與頁緩衝器中的IMS匹配累加器伺服的選定的資料集中的被儲存資料的不匹配。

在一些實施例中，控制器可在記憶體內匹配累加器在完成序列之前達到臨限值的情況下停止序列。

圖2為包含配置成行及列的豎直NAND字串陣列的NAND區塊的示意圖。出於本說明書的目的，NAND區塊中的列為具有共同字串選擇線（例如，SSL(S)）及共同字元線（WL0至WL95）的一組NAND字串。列中的各NAND字串回應於共同字串選擇線而耦接至不同位元線，使得其沿共同字串選擇線及字元線邏輯地配置成列。

如本文所描述的NAND區塊可使用3D NAND記憶體技術實施。在所屬領域中已知的各種替代方案中，NAND區塊的一些實施例包含豎直NAND堆疊。亦可使用2D NAND技術進行實施，其中NAND區塊跨越多個2D NAND陣列邏輯地定義。

圖式繪示具有字串選擇線SSL(S)的NAND區塊的豎直NAND字串的一個列。多個列包含於示意性繪示的各別字串選擇線（SSL(i)及SSL(j)）上的區塊中。出於本說明書的目的，NAND字串的行為具有共同位元線的一組NAND字串（例如，位元線BL(0)上的點215-S、點215-j以及點215-i處），行中的各NAND字串耦接至不同字串選擇線，使得其沿共同位元線邏輯地配置成行且可一次選擇一個以連接至其對應位元線。在實體佈局中，根據所應用的製造方法，可扭轉行或列，為了高密度或其他原因以蜂巢式模式配置或以其他方式配置。

在圖式中，陣列的第一列中的NAND字串250及NAND字串251分別耦接至第一位元線BL(0)及第二位元線BL(1)，且耦接至列的共用源極線SL1。

經考慮，給定NAND區塊可耦接至許多位元線BL(i)，因為i自1至B，包含給定實施中的數十、數百或數千位元線，以及NAND字串的陣列中對應數目的NAND字串行。

NAND字串的區塊中的NAND字串中的各者包含耦接至對應字串選擇線（例如，SSL(S)）的字串選擇開關，所述字串選擇線用於將對應NAND字串連接至其位元線及將其斷開。在給定實施中，經考慮給定NAND區塊可耦接至許多字串選擇線，以及NAND字串的陣列中對應數目的NAND字串列。

NAND字串陣列中的NAND字串中的各者包含耦接至列的接地選擇線GSL1的接地選擇開關，所述接地選擇線GSL1用於將NAND字串列中的對應NAND字串連接至列的源極線SL1。在一些實施例中，共用源極線可連接至區塊中的所有NAND字串，或連接至除單列以外的區塊中的NAND字串的部分。在一些實施例中，對應NAND字串上的接地選擇開關可由單獨接地選擇線控制。

NAND字串陣列中的NAND字串中的各者包含在字串選擇開關與接地選擇開關之間串聯配置、耦接至對應字元線的多個記憶體單元。在此實施例中，NAND區塊的給定層級中的字元線中的各者耦接至單獨控制的單個字元線導體，使得給定層級中的記憶體單元的各列可接收不同字元線信號。在一些實施例中，在區塊的給定層級中的包含多於一個構件的所有字元線或一組字元線耦接至單個字元線導體，因此在NAND區塊的給定層級中的所有或選定的多個記憶體單元列可接收相同字元線信號。在此實施例中，NAND區塊的NAND字串為包含96個層級的記憶體單元的豎直NAND字串，所述記憶體單元耦接至96個字元線WL0至字元線WL95。在不同實施例中，可存在不同數目個層級的字元線，在一些技術中包含200個或大於200個層級。

在操作的儲存模式下，可使用由耦接至區塊的多個位元線的頁緩衝器201支持的程式化及抹除操作將資料寫入至個別記憶體單元中。在儲存模式操作中，通常，使用選定的字串選擇線來選擇NAND字串陣列中的NAND字串列中的一者。在此情況下，NAND字串陣列的各行中的NAND字串中的一者耦接至位元線中的一者。頁緩衝器可用於將資料模式程式化至與NAND區塊的各層級處的像素耦合的NAND字串陣列的選定列中的個別NAND字串中。此外，儲存模式下的頁緩衝器可用於讀取儲存於在NAND區塊的各層級處的NAND字串陣列的選定列中的記憶體單元中的資料。

在儲存模式下，可將資料字的大資料集儲存於NAND區塊中。

包含圖2中所示出的NAND區塊的系統為包含經配置以保持各別NAND字串中儲存的字的記憶體單元陣列的實施例電路。資料集包括多個儲存的字，在此實施例中各儲存的字儲存於一個NAND字串中。因此，在此實施例中，資料集可包含沿連接至共同位元線的陣列的行儲存於NAND字串中的多個資料字。因此，對於給定資料集，第一資料字儲存於由SSL(S)及位元線BL(0)選擇的NAND字串250的記憶體單元212中。給定資料集中的第二資料字在由點215-j處的SSL(j)及位元線BL(0)選擇的NAND字串的記憶體單元中。給定資料集中的第三資料字在由點215-i處的SSL(i)及位元線BL(0)選擇的NAND字串的記憶體單元中。

圖2的電路包含在儲存給定資料集的記憶體單元組中選擇記憶體單元組的電路，其中在此實施例中，記憶體單元組包含NAND字串中的記憶體單元。對於記憶體內搜尋操作，NAND字串中的兩個記憶體單元可用於被儲存資料字的各位元，其中資料位元的真實及補充版本儲存於兩個記憶體單元中。同樣地，輸入搜尋字可使用每搜尋位元兩個字元線，其中各搜尋位元的真實及補充值應用於每搜尋位元兩個字元線上。以此方式，可執行三元搜尋，從而在被儲存資料字、輸入搜尋字或兩者的位元中搜尋邏輯「1」、邏輯「0」及無關的「X」值。使用所述結構，若輸入搜尋字的所有位元匹配被儲存資料字的對應位元，則電流流經NAND字串至對應頁緩衝器單元；且若輸入搜尋字的位元中的至少一者不匹配被儲存資料字的對應位元，則電流不流經NAND字串。

選擇記憶體單元組的電路可包括回應於來自控制器的位址的字串選擇線解碼器及驅動器，如在非揮發性記憶體電路中使用。

圖2的電路包含將輸入搜尋字應用於被選定記憶體單元組中的記憶體單元的電路。在此實施例中，搜尋字暫存器202耦接至字元線WL0至字元線WL95，且被選定記憶體單元組包含在由選定的位元線（例如，BL(0)）上的字串選擇線（例如，SSL(S)）選擇的NAND字串上的記憶體單元212。儲存與輸入資料集的各別輸入搜尋字匹配的資料集的資料字的選定的單元組的序列可包含與單個位元線（例如，BL(0)）耦接，藉由對包含在此實施例中的字串選擇線SSL(S)、字串選擇線SSL(j)、字串選擇線SSL(i)……定序而依序選擇的多個NAND字串上的記憶體單元。

在圖2的組態中，輸入搜尋字可同時應用於多個位元線上的NAND字串，從而允許並行搜尋以匹配輸入資料集與多個被儲存資料集，其中使用不同位元線存取被儲存資料集。

在其他實施例中，用於匹配條件的感測放大器可連接至源極線（諸如，源極線SL1），可使用頁緩衝器將輸入搜尋字應用於位元線，且被儲存資料字可使用字元線來選擇。藉由源極線感測，如本文中所描述的包含頁緩衝器單元的電路可耦接至源極線以使用本文中所描述的技術執行記憶體內匹配累積。具有用於源極線感測的匹配累積邏輯的頁緩衝器單元可為用於讀取、程式化以及抹除操作的頁緩衝器的部分，或可為額外頁緩衝器單元。此外，在其他實施例中，可使用除NAND架構以外的記憶體架構。舉例而言，可使用NOR架構記憶體。

如圖2中所示出，頁緩衝器201包含多個頁緩衝器單元205-0、頁緩衝器單元205-1、頁緩衝器單元205-2、頁緩衝器單元205-3……，其中各頁緩衝器單元耦接至對應位元線BL(0)、位元線BL(1)、位元線BL(2)、位元線BL(3)……。頁緩衝器包含邏輯電路275以實施用於各頁緩衝器單元的記憶體內匹配累加器。記憶體內匹配累加器可使用頁緩衝器的儲存元件來實施累加器，諸如加法器或移位暫存器，以累積使用單個位元線存取的多個被儲存資料字的匹配資料。以此方式，可實施產生跨越多個輸入搜尋字分佈的輸入資料集的匹配或不匹配的數目的資訊的搜尋，且邏輯可取決於針對各位元線使用累加器產生的跨越輸入資料集的匹配或不匹配的臨限數目發出匹配或不匹配信號。

圖3為繪示如本文中所描述的IMS系統產生的匹配及不匹配條件的圖示，針對劃分為五個輸入搜尋字S1、輸入搜尋字S2、輸入搜尋字S3、輸入搜尋字S4、輸入搜尋字S5的輸入資料集SW，依序應用於儲存於記憶體單元組中儲存資料集DW內的被儲存資料字D1、被儲存資料字D2、被儲存資料字D3、被儲存資料字D4、被儲存資料字D5。出於示出的目的，臨限值設定40%容限，要求至少40%搜尋被儲存資料字與對應輸入搜尋字不匹配，以便將搜尋結果表徵為不匹配。因此，如圖3的第一行中所見，在S1匹配D1、S2匹配D2、S4匹配D4以及S5匹配D5且S3與D3為不匹配的情況下，搜尋操作的輸出將指示匹配。如在圖3的第二行中所見，在S2匹配D2及S5匹配D5且S1與D1、S3與D3以及S4與D4為不匹配的情況下，搜尋操作的輸出將指示不匹配。臨限值可設定成適合特定實施的任何容許值。

圖4為頁緩衝器單元（諸如，圖2的頁緩衝器單元205-0）的簡化方塊圖，所述頁緩衝器單元可應用於每單元儲存三個層級（three levels per cell；TLC）的NAND快閃記憶體中。頁緩衝器單元可調適為適合於其他記憶體架構及記憶體單元實施的特定實施，包含單層單元（SLC）、雙層單元（double level cells；MLC）、四層單元（quadruple level cells；QLC）以及更多層單元（XLC）。在此實施例中，頁緩衝器單元205-0包含連接至一組資料單元的輸出，諸如如參考圖2所描述的位元線的感測放大器401。頁緩衝器單元包含多個儲存元件，所述多個儲存元件包含圖中的鎖存器LD、鎖存器L1、鎖存器L2、鎖存器L3、鎖存器L4。頁緩衝器單元205-0在匯流排402上耦接至快取記憶體或以其他方式耦接至記憶體裝置的輸入/輸出電路。鎖存器LD、鎖存器L1、鎖存器L2、鎖存器L3、鎖存器L4用於記憶體陣列的記憶體操作，包含讀取操作、程式化操作等。舉例而言，使用三層單元TLC技術，各頁緩衝器單元可包含5個鎖存器，其中3個鎖存器（例如，L1至L3）用於資料輸入以進行程式化，其他2個鎖存器（例如，LD及L4）用於位元線層級控制，程式化驗證資料儲存，快速脈衝寫入資料儲存等，以支持程式化操作。此外，鎖存器LD、鎖存器L1、鎖存器L2、鎖存器L3、鎖存器L4中的多者可用於儲存在TLC技術記憶體陣列中在讀取操作中每單元讀取多個位元的結果。在圖4的實施例中，包含匹配累加器邏輯403，所述累加器邏輯403利用鎖存器LD、鎖存器L1、鎖存器L2、鎖存器L3、鎖存器L4中的一或多者來實施對多個被儲存資料字上的一序列操作執行匹配結果的記憶體內累積的累加器，諸如移位暫存器或加法器。在一個實施例累積操作中，搜尋操作的輸出可應用於一個鎖存器中，諸如鎖存器LD，且其他四個鎖存器L1至鎖存器L4可由匹配累加器邏輯403使用以供累加器的實施。

如上文所提及，在一個實施例中，匹配累加器邏輯實施各頁緩衝器單元中的移位暫存器。因此，對於如圖4的頁緩衝器單元的頁緩衝器單元，匹配累加器邏輯將實施以下，符號||表示為 「或」（or）的邏輯運算子，符號&&表示為「及」（and）的邏輯運算子以及符號⊕為「異或」（xor）的邏輯運算子： L4=L4||(L3&& LD) L3=L3||(L2&& LD) L2=L2||(L1&& LD) L1=L1||LD

圖5中所繪示的表中示出移位暫存器操作。表的第一行示出用於輸入搜尋字序列的累加器邏輯的狀態。表的第二行至第六行示出如用於實施匹配累積的移位暫存器的鎖存器LD至鎖存器L4的狀態。

在初始狀態中，所有鎖存器重置為邏輯「0」。

在下一狀態中，存取陣列以將搜尋字S1與被儲存資料字D1匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。可遞增頁緩衝器時脈以執行移位暫存器累加器操作。如上文所示出，鎖存器L1設定為操作L1或操作LD的結果「1」。由於上文所列的各別操作，鎖存器L2至鎖存器L4保持在「0」。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S2與被儲存資料字D2匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。如上文所示出，鎖存器L1設定為操作（L1||LD）的結果「1」。鎖存器L2設定為操作（L2||(L1&&LD)）的結果「1」。由於上文所列的各別操作，鎖存器L3至鎖存器L4保持在「0」。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1及鎖存器L2中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S3與被儲存資料字D3匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。如上文所示出，鎖存器L1設定為操作（L1||LD）的結果「1」。鎖存器L2設定為操作（L2||(L1&&LD)）的結果「1」。鎖存器L3設定為操作（L3||(L2&&LD)）的結果「1」。由於上文所列的操作，鎖存器L4保持在「0」。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1、鎖存器L2以及鎖存器L3中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S4與被儲存資料字D4匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「0」的匹配。如上文所示出，鎖存器L1設定為操作（L1||LD）的結果「1」。鎖存器L2設定為操作（L2||(L1&&LD)）的結果「1」。鎖存器L3設定為操作（L3||(L2&&LD)）的結果「1」。由於操作（L4||(L3&&LD)），鎖存器L4保持在「0」。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1、鎖存器L2以及鎖存器L3中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S5與被儲存資料字D5匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。如上文所示出，鎖存器L1設定為操作（L1||LD）的結果「1」。鎖存器L2設定為操作（L2||(L1&&LD)）的結果「1」。鎖存器L3設定為操作（L3||(L2&&LD)）的結果「1」。由於操作（L4||(L3&&LD)），鎖存器L4保持在「1」。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1、鎖存器L2、鎖存器L3以及鎖存器L4中，且鎖存器LD為「0」。在此情況下，使用鎖存器L1至鎖存器L4實施的移位暫存器已滿，從而指示跨越5個被儲存資料字的序列偵測到4個不匹配。

移位暫存器的輸出可使用例如控制器中的邏輯、頁緩衝器中的比較器或使用主機系統的資源與臨限值比較以指示如上文所論述的匹配或不匹配條件。

移位器暫存器邏輯的使用將計數範圍限於用於實施移位暫存器的儲存元件的數目。對於包含數目L的鎖存器的頁緩衝器單元，鎖存器中的一者用於儲存感測結果，可在無額外鎖存器的情況下使用用圖5的技術的單元來計數的最大數目為L-1。計數器邏輯可使用給定數目的鎖存器達成更高範圍。

如上文所提及，在一個實施例中，匹配累加器邏輯實施各頁緩衝器單元中的加法器。

圖6中所繪示的表中示出加法器操作，假定臨限值為2。表的第一行示出用於輸入搜尋字序列的累加器邏輯的狀態。表的第二行至第六行示出如用於實施匹配累積的移位暫存器的鎖存器LD至鎖存器L4的狀態。鎖存器LD用於提取用於存取的被儲存資料字的搜尋結果。鎖存器L1至鎖存器L3用於計數，且鎖存器L4用於進位儲存以支持計數。在此情況下，其中L為頁緩衝器單元中的鎖存器的總數目，最大計數為 。

在加法器實施中，各被儲存資料字的搜尋結果依序鎖存在LD中，且臨限值檢查可在耦接至頁緩衝器單元或作為頁緩衝器單元的部分的邏輯電路中執行以偵測不匹配臨限值的溢位。若在包含不匹配結果的週期中偵測到臨限值溢位，則在啟用「加」（add）運算之前重置鎖存器LD。對於所示出的實施例，臨限值可設定為1至7。在實施例中，臨限值可為2。

參考圖6，在初始狀態中，所有鎖存器重置為邏輯「0」。

在下一狀態中，存取陣列以將搜尋字S1與被儲存資料字D1匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。可遞增頁緩衝器時脈以執行計數操作中的後續步驟。在下一時脈中，執行臨限值溢位檢查，且未偵測到溢位，因此鎖存器LD保持在結果「1」。接下來，將鎖存器LD與至鎖存器L1至鎖存器L3中的值進行「加」（add）的運算，導致在此實施例中將鎖存器L1設定為1，同時鎖存器L2及鎖存器L3保持0，且鎖存器L4保持0。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S2與被儲存資料字D2匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「0」的匹配。可遞增頁緩衝器時脈以執行計數操作中的後續步驟。在下一時脈中，執行臨限值溢位檢查，且未偵測到溢位，因此鎖存器LD保持在結果「0」。接下來，將鎖存器LD與鎖存器L1至鎖存器L3中的值進行「加」（add）運算，導致在此實施例中將鎖存器L1保持在1，同時鎖存器L2及鎖存器L3保持0，且鎖存器L4保持0。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L1中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S3與被儲存資料字D3匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。可遞增頁緩衝器時脈以執行計數操作中的後續步驟。在下一時脈中，執行臨限值溢位檢查，且未偵測到溢位，因此鎖存器LD保持在結果「1」。接下來，將鎖存器LD與鎖存器L1至鎖存器L3中的值進行「加」（add）運算，導致在此實施例中將鎖存器L1設定為0，且將鎖存器L2設定為1，同時鎖存器L3保持0，且鎖存器L4保持0。在頁緩衝器時脈的下一週期中，重置鎖存器LD，從而將邏輯「1」留在鎖存器L2中，且所有其他鎖存器為「0」。

在下一狀態中，存取陣列以將搜尋字S4與被儲存資料字D4匹配，且將結果儲存於鎖存器LD中。在此實施例中，結果為將鎖存器LD設定為邏輯「1」的不匹配。在下一時脈中，執行臨限值溢位檢查，且對於臨限值2，偵測到溢位。此導致鎖存器LD重置為「0」。接下來，因為鎖存器LD由於臨限值溢位而為「0」，故搜尋序列可繼續，且在感測完成之後執行臨限值匹配。替代地，可在一些實施例中停止「加」（add）運算，且可停止搜尋序列。

具有每單元五個儲存元件的頁緩衝器（如關於圖4描述的頁緩衝器）因此可用於實施圖6的三位元計數器電路。

圖7示出使用諸如參考圖4所論述的頁緩衝器單元的儲存元件實施的邏輯，作為用於實施適合於圖6的系統的「加」（add）運算步驟的電路的實施例，在六個步驟中使用鎖存器LD及鎖存器L1至鎖存器L4以用於匹配在資料字序列中的被儲存資料字的結果。在此實施例中，在第一行中追蹤鎖存器LD的內容，且分別在第二行至第五行中追蹤鎖存器L1至鎖存器L4的內容。在第一狀態中，儲存於鎖存器L1至鎖存器L3中的資料依序表示來自先前被儲存資料字的匹配結果的值。鎖存器LD捕獲當前被儲存資料字的結果。鎖存器L4設定為「0」。第二狀態，鎖存器L4基於由連接至頁緩衝器單元的邏輯電路執行的邏輯功能（L1&&LD）設定為進位位元C1。在第三狀態中，鎖存器L1基於由連接至頁緩衝器單元的邏輯電路執行的邏輯（L1⊕LD）更新為儲存值L1'。第四狀態，鎖存器LD基於由連接至頁緩衝器單元的邏輯電路執行的邏輯功能（C1&&L2）更新為第二進位位元C2。在第五狀態中，鎖存器L2基於由連接至頁緩衝器單元的邏輯電路執行的邏輯功能（L2⊕C1）更新為值L2'。在第六狀態中，鎖存器L3基於由連接至頁緩衝器單元的邏輯電路執行的邏輯功能（L3⊕C2）更新為值L3'。

使用此實施例，各週期的「加」（add）步驟的結果可如下表徵：

若鎖存器LD中的資料=1，則3'bL3'L2'L1'=3'b L3L2L1+3'b001，且

若鎖存器LD中的資料=0，則3'bL3'L2'L1'=3'b L3L2L1。

在依序完成週期使所有輸入搜尋字匹配對應的被儲存資料字之後，指示匹配或不匹配的輸出取決於容限臨限值。舉例而言，若臨限值為二，則若鎖存器L3:L1＜010，輸出將為「匹配」，且若鎖存器L3:L1=010，輸出將為「不匹配」。若臨限值為七，則若鎖存器L3:L1＜111，輸出將為「匹配」，且若鎖存器L3:L1=111，輸出將為「不匹配」。若臨限值為六，則若鎖存器L3:L1＜110，輸出將為「匹配」，且若鎖存器L3:L1=110，輸出將為「不匹配」；對於其他臨限值，依此類推。

雖然參考上文詳述的較佳實施例來揭露本發明，但應瞭解，此等實施例意欲為說明性而非限制性意義。經考慮，所屬技術領域具有通常知識者將易於想到各種修改及組合，所述修改及組合將在本發明的精神及以下申請專利範圍的範圍內。

100:記憶體裝置 102:主機 105:資料匯流排 110:控制器 111:臨限值暫存器 120:區塊 130、402:匯流排 135:線 140:字元線解碼器 141:搜尋字緩衝器 145、WL0、WL95:字元線 160:記憶體陣列 165、BL、BL(0)、BL(1)、BL(2)、BL(3)、BL(i):位元線 170、201:頁緩衝器 175:記憶體內匹配累加器邏輯 190:快取 191:輸入/輸出電路 202:搜尋字暫存器 205-0、205-1、205-2、205-3:頁緩衝器單元 212:記憶體單元 215-i、215-j、215-S:點 250、251:NAND字串 275:邏輯電路 401:感測放大器 403:累加器邏輯 C1、C2:進位位元 D1、D2、D3、D4、D5:資料字 DW:儲存資料集 L1'、L2'、L3':值 LD、L1、L2、L3、L4:鎖存器 GSL1:接地選擇線 S1、S2、S3、S4、S5:輸入搜尋字 SL1:共用源極線 SSL、SSL(i)、SSL(j)、SSL(S):字串選擇線 SW:輸入資料集

圖1為包括經組態用於使用搜尋字序列的IMS的記憶體的積體電路的簡化方塊圖，其中記憶體內匹配累加器邏輯在頁緩衝器中。 圖2為經組態用於IMS的3D非揮發性NAND架構的簡化電路圖，其中記憶體內匹配累加器邏輯用於頁緩衝器的個別頁緩衝器單元。 圖3為針對劃分為依序應用的五個輸入搜尋字的輸入資料集可使用如本文中所描述的IMS系統產生的匹配及不匹配條件的圖示。 圖4為具有記憶體內匹配累加器邏輯的頁緩衝器單元的簡化電路圖，適合用於如圖2的系統。 圖5示出基於移位暫存器的累加器邏輯的操作，其可使用如圖4的頁緩衝器單元的頁緩衝器單元的儲存元件來實施。 圖6示出基於計數器的累加器邏輯的操作，其可使用如圖4的頁緩衝器單元的頁緩衝器單元的儲存元件來實施。 圖7示出基於計數器的累加器邏輯的邏輯，其使用諸如參考圖4所論述的頁緩衝器單元的儲存元件來實施。

100:記憶體裝置

102:主機

105:資料匯流排

110:控制器

111:臨限值暫存器

120:區塊

130:匯流排

135:線

140:字元線解碼器

141:搜尋字緩衝器

145:字元線

160:記憶體陣列

165:位元線

170:頁緩衝器

175:記憶體內匹配累加器邏輯

190:快取

191:輸入/輸出電路

Claims (20)

1. 一種記憶體，包括： 記憶體單元陣列及頁緩衝器，其中所述頁緩衝器可操作地耦接至所述記憶體單元陣列； 搜尋字輸入，可操作地耦接至所述記憶體單元陣列； 電路，用以將所述陣列中的被選定記憶體單元組連接至所述頁緩衝器； 其中所述頁緩衝器包含多個儲存元件及感測電路，所述感測電路用以將匹配感測信號施加至所述多個儲存元件中的一儲存元件，所述匹配感測信號指示所述搜尋字輸入上的輸入搜尋字是否匹配所述陣列中的所述被選定記憶體單元組中的被儲存資料字；以及 邏輯電路，用以使用所述頁緩衝器的所述多個儲存元件中的儲存元件在輸入搜尋字的序列上累積所述匹配感測信號。
2. 如請求項1所述的記憶體，其中所述記憶體單元陣列包括NAND字串陣列，所述NAND字串陣列中的各NAND字串包含串聯連接的記憶體單元組，且其中將所述被選定記憶體單元組連接至所述頁緩衝器的所述電路以選擇一NAND字串。
3. 如請求項1所述的記憶體，包含多個位元線，所述多個位元線將所述記憶體單元陣列連接至所述頁緩衝器，且所述頁緩衝器包含的所述多個儲存元件及所述感測電路用於所述多個位元線中的各位元線，所述感測電路用以個別將所述匹配感測信號施加至所述多個儲存元件中的所述儲存元件；以及 所述邏輯電路使用所述頁緩衝器的所述多個儲存元件中的所述儲存元件累積在所述多個位元線中的各位元線的所述匹配感測信號。
4. 如請求項3所述的記憶體，其中所述多個儲存元件包含用於所述多個位元線中的各位元線的四個或大於四個儲存元件。
5. 如請求項1所述的記憶體，其中使用所述多個儲存元件中的所述儲存元件的所述邏輯電路實施移位暫存器以累積所述匹配感測信號。
6. 如請求項1所述的記憶體，其中使用所述多個儲存元件中的所述儲存元件的所述邏輯電路實施計數器以累積所述匹配感測信號。
7. 如請求項1所述的記憶體，包含控制器，其中所述控制器用以在所述記憶體單元陣列中執行記憶體操作，並且所述控制器使用所述頁緩衝器中的所述多個儲存元件以執行所述記憶體操作。
8. 如請求項1所述的記憶體，包含儲存臨限值的暫存器及基於所述臨限值指示被儲存資料字的匹配的邏輯。
9. 一種記憶體，包括： 記憶體單元陣列，包含多個位元線及多個字元線，所述陣列中的所述記憶體單元組態於多個NAND字串中，所述多個NAND字串具有回應於字串選擇信號的多個字串選擇電晶體，用於連接至所述多個位元線中的對應位元線； 頁緩衝器，包含可操作地連接至所述多個位元線中的位元線的多個頁緩衝器單元；以及 搜尋字輸入，可操作地耦接至所述多個字元線； 其中所述多個頁緩衝器單元中的頁緩衝器單元包含：多個儲存元件、感測電路以及邏輯電路； 其中感測電路用以將來自所述頁緩衝器單元的所述位元線的匹配感測信號施加至所述多個儲存元件中的儲存元件，所述匹配感測信號指示所述多個字元線上的輸入搜尋字是否匹配連接至所述頁緩衝器單元的所述位元線的NAND字串中的被儲存資料字； 其中邏輯電路用以使用所述頁緩衝器單元的所述多個儲存元件中的儲存元件以累積用於來自依序連接至所述頁緩衝器單元的所述位元線的NAND字串中的所述被儲存資料字的所述匹配感測信號。
10. 如請求項9所述的記憶體，其中頁緩衝器單元的所述多個儲存元件包含四個或大於四個儲存元件。
11. 如請求項9所述的記憶體，其中使用所述多個儲存元件中的所述儲存元件的所述邏輯電路實施移位暫存器以累積所述匹配感測信號。
12. 如請求項9所述的記憶體，其中使用所述多個儲存元件中的所述儲存元件的所述邏輯電路實施計數器以累積所述匹配感測信號。
13. 如請求項9所述的記憶體，包含控制器，其中所述控制器用以在所述記憶體單元陣列中執行記憶體操作，並且所述控制器使用所述頁緩衝器單元中的所述多個儲存元件以執行所述記憶體操作。
14. 如請求項9所述的記憶體，包含儲存臨限值的暫存器及基於所述臨限值指示被儲存資料字的匹配的邏輯。
15. 一種用於記憶體內搜尋的記憶體操作方法，包括： 將多個被儲存資料字儲存於記憶體單元陣列中的記憶體單元組中； 依序將輸入搜尋字應用於所述陣列中的多個記憶體單元組； 依序將各記憶體單元組中的所述被儲存資料字的匹配感測信號施加至多個儲存元件中的儲存元件，所述匹配感測信號指示輸入搜尋字是否匹配所述被儲存資料字； 使用所述多個儲存元件中的儲存元件來在所述序列上累積所述匹配感測信號；以及 回應於臨限值及所述匹配感測信號在所述序列上累積的結果而指示匹配或不匹配。
16. 如請求項15所述的用於記憶體內搜尋的記憶體操作方法，其中所述記憶體單元陣列包括NAND字串陣列。
17. 如請求項15所述的用於記憶體內搜尋的記憶體操作方法，其中所述記憶體單元陣列包含將所述記憶體單元陣列連接至頁緩衝器的位元線，且所述頁緩衝器包含具有用於多個所述位元線中的各位元線的感測電路的多個頁緩衝器單元，所述多個頁緩衝器單元中的頁緩衝器單元包含所述多個儲存元件，所述方法包含將對應匹配感測信號並行地施加至所述多個頁緩衝器單元。
18. 如請求項15所述的用於記憶體內搜尋的記憶體操作方法，包含將所述多個儲存元件組態為移位暫存器以在所述序列上累積所述匹配感測信號。
19. 如請求項15所述的用於記憶體內搜尋的記憶體操作方法，包含將所述多個儲存元件組態為計數器以在所述序列上累積所述匹配感測信號。
20. 如請求項15所述的用於記憶體內搜尋的記憶體操作方法，包含使用用於記憶體操作的所述多個儲存元件在所述記憶體單元陣列中執行所述記憶體操作。

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