TW202407495A - 參考電壓電路 - Google Patents

參考電壓電路 Download PDF

Info

Publication number
TW202407495A
TW202407495A TW112123142A TW112123142A TW202407495A TW 202407495 A TW202407495 A TW 202407495A TW 112123142 A TW112123142 A TW 112123142A TW 112123142 A TW112123142 A TW 112123142A TW 202407495 A TW202407495 A TW 202407495A
Authority
TW
Taiwan
Prior art keywords
transistor
depletion
source
enhancement mode
drain
Prior art date
Application number
TW112123142A
Other languages
English (en)
Inventor
多明尼克 柏格居
西巴斯坦格維瑞亞 都克
皮里尼歐 包
Original Assignee
法商懷智整合公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 法商懷智整合公司 filed Critical 法商懷智整合公司
Publication of TW202407495A publication Critical patent/TW202407495A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K2017/6875—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using self-conductive, depletion FETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本發明關於一種參考電壓電路(1000)，包括第一分支(101)，第一分支(101)包括：連接至電壓源(Vcc)的第一空乏型頂部電晶體(M1)；接地的第一增強型底部電晶體(M3)；以及連接於頂部電晶體與底部電晶體之間的偶極(D1)；以及第二分支(102)，包括連接至第三空乏型電晶體(M5)的第二空乏型頂部電晶體(M4)，第三空乏型電晶體(M5)係連接至接地的第二增強型底部電晶體(M7)，第一頂部電晶體係連接至第三空乏型電晶體(M5)，第一底部電晶體係連接至第二底部電晶體，參考電壓(Vref)係提供予第二頂部電晶體的源極。

Description

參考電壓電路
本發明涉及於積體電路中使用的參考電壓電路領域。
本發明特別涉及一種具有更緊湊結構的參考電壓電路，且即使當電源、溫度或組件參數變化時也能夠提供恆定參考電壓。
習知上，參考電壓電路係提供隨時間恆定的穩定參考電壓的電路。此外，還尋求獲得對某些參數之變化不敏感的參考電壓。
作為示例，此等參數例如係電源電壓、溫度、製造離差或者還有組件的老化。
特別是，電晶體經常出現在參考電壓電路中。然而，給定電晶體的參數可能會根據其製程的不同而有很大變化。此外，由相同製程產生的兩個電晶體可能根據它們在用於其製造的半導體晶圓上的定位而有很大差異。
此等參數之一係在給定電晶體的汲極與源極之間形成的通道的閾值電壓值。最小值係施加在閘極與源極之間的最小值，以驅動該給定電晶體的汲極與源極之間的電流。一個電晶體與另一個電晶體之間的參數變化可能高達50%，這樣可能會導致電路的參考電壓的穩定性下降。
參考電壓電路通常包括兩種類型的電晶體：空乏型電晶體和增強型電晶體。
例如習知技術的圖1所繪示，空乏型電晶體2005通常用連接汲極、源極和基極的實線來表示。增強型電晶體2025通常用連接汲極、源極和基極的虛線來表示。
作為示例，例如摘自文獻美國專利第US 9,647,476 B2號的圖1所繪示，一參考電壓電路2000通常包括空乏型電晶體2005，空乏型電晶體2005的汲極係連接至電壓源V+，且空乏型電晶體2005的源極係與具有八個串聯的增強型電晶體2025相連接。每個增強型電晶體2025的閘極係連接至其汲極，且串聯的最後一個增強型電晶體的源極係接地。空乏型電晶體2005的閘極也係接地。參考電壓Vref係在位於電容器2015與增強型電晶體2055的源極之間的一點之間所測量的，增強型電晶體2055的閘極係連接在串聯的第六和第七空乏型電晶體之間。
在此種組態中，參考電壓電路2000使得可以獲得低電流消耗，通常小於1μA。然而，此種電路無法達到高參考電壓值。此外，此種類型的安裝係對電晶體參數之變化敏感，特別是參考電壓不穩定。
根據另一個示例，Cheng-Hsing Liao 等人的出版文獻「A 23.6ppm/°C Monolithically Integrated GaN Reference Voltage Design with Temperature Range from -50°C to 200°C and Supply Voltage Range from 3.9 to 24V」記載了參考電壓電路的幾個實施例。
圖2繪示出了此等實施例其中之一，其中參考電壓電路包括第一分支，第一分支包含空乏型電晶體QD，空乏型電晶體QD的汲極係連接至電壓源VDD，空乏型電晶體QD的源極係連接至電阻R1的第一端，空乏型電晶體QD的閘極係連接至電阻R1的第二端。
電阻R1的第二端係亦連接增強型電晶體QE2的汲極，增強型電晶體QE2的源極係接地。
圖2的參考電壓電路還包括第二分支，第二分支包括第一增強型電晶體QE4，第一增強型電晶體QE4的汲極係連接至電壓源VDD，且第一增強型電晶體QE4的源極係連接至一電阻R2的第一端。
電阻R2的第二端係連接至第二增強型電晶體QE3的汲極，第二增強型電晶體QE3的閘極係連接至其汲極，且第二增強型電晶體QE3的源極係接地。
第一分支和第二分支互連，使得第一分支的空乏型電晶體QD的閘極係連接至第二分支的第一增強型電晶體QE4的閘極。另外，第一分支的增強型電晶體QE2的閘極係連接至第二分支的增強型電晶體QE3的閘極，以形成電流鏡。
參考電壓Vref係取自於增強型電晶體QE4的源極。
圖3繪示出了上文提到的Cheng-Hsing Liao等人的出版文獻中記載的第二實施例。此電路具有與圖2中所記載的相同的架構。然而，此電路包括附加組件。第一分支包括附加增強型電晶體QE5，附加增強型電晶體QE5的汲極係連接至增強型電晶體QE2的源極，附加增強型電晶體QE5的源極係接地。
第二分支包括連接在電阻R2與增強型電晶體QE2的汲極之間的附加電阻R2以及附加增強型電晶體QE6，附加增強型電晶體QE6的汲極係連接至增強型電晶體QE3的源極，且附加增強型電晶體QE6的源極係接地。
電晶體QE6的閘極一方面係連接至電晶體QE5的閘極，另一方面係連接至電晶體QE3的汲極。
圖4繪示了如上所述的Cheng-Hsing Liao等人的出版文獻中記載的另一個參考電壓電路，其中參考電壓電路包括第一分支，第一分支包含第一空乏型電晶體QSG,D1，第一空乏型電晶體QSG,D1的汲極係連接至電壓源VDD，第一空乏型電晶體QSG,D1的源極係連接至第一電阻RSG1的第一端，且第一空乏型電晶體QSG,D1的閘極係連接至第一電阻RSG1的第二端。第一分支還包含第二空乏型電晶體QSG,D3，第二空乏型電晶體QSG,D3的汲極係連接至第一電阻RSG1的第二端，第二空乏型電晶體QSG,D3的源極係連接至第二電阻RSG2的第一端，且第二空乏型電晶體QSG,D3的閘極係連接至電阻RSG2的第二端。
第二空乏型電晶體QSG,D3的汲極係亦連接至增強型電晶體QSG,E1的汲極，第二空乏型電晶體QSG,D3的源極係接地。
圖4的電路還包含第二分支，第二分支包括第一空乏型電晶體QSG,D2，第一空乏型電晶體QSG,D2的汲極係連接至電壓源VDD。第一空乏型電晶體QSG,D2係藉由其源極連接至第二空乏型電晶體QSG,D4的汲極。第二空乏型電晶體QSG,D4的源極係連接至第三電阻RREF的第一端，第三電阻RREF的第二端係連接至增強型電晶體QSG,E2的汲極。增強型電晶體QSG,E2的源極係接地，而增強型電晶體QSG,E2的閘極係連接至其汲極。
第一分支和第二分支係在空乏型電晶體QSG,D1和QSG,D2處連接在一起，空乏型電晶體QSG,D1和QSG,D2的閘極係連接的。同樣，空乏型電晶體QSG,D3和QSG,D4的閘極係連接的。最後，增強型電晶體QSG,E1和QSG,E2的閘極係也連接在一起。
參考電壓Vref係取自空乏型電晶體QSG,D4的源極。
雖然比圖1的電路更穩定，但圖2至圖4中記載的電路包括用於固定電流的電阻R1、RSG1、RSG2。由於電阻的線性特性，此方法通常非常有效。然而，為了限制能耗，此等電阻必須足夠大，意指此等電阻亦占用很大的半導體表面。因此，而且當試圖盡可能地限制積體電路的表面時，很難將此等電阻併入積體電路中。
本發明所提出要解決的問題係獲得穩定的參考電壓電路，特別是關於製造電晶體的方法之變化，同時限制電路的消耗以及其占用的空間。
為解決此問題，申請人開發了一種參考電壓電路，包括： 第一分支，包括： 第一空乏型頂部電晶體，該第一空乏型頂部電晶體的汲極係連接至電壓源； 第一增強型底部電晶體，該第一增強型底部電晶體的源極係接地，該第一增強型底部電晶體的汲極一方面係連接至該頂部電晶體的閘極，且另一方面係連接至該底部電晶體的閘極；以及 偶極，該偶極的第一端係連接至該頂部電晶體的源極，該偶極的第二端係連接至該第一底部電晶體的汲極；以及 第二分支，包括： 第二空乏型頂部電晶體，該第二空乏型頂部電晶體的汲極係連接至該電壓源，該第二空乏型頂部電晶體的源極係連接至第三空乏型電晶體的汲極，且該第二空乏型頂部電晶體的閘極係連接至該第三空乏型電晶體的源極；以及 第二增強型底部電晶體，該第二增強型底部電晶體的源極係接地，該第二增強型底部電晶體的汲極係連接至該第三空乏型電晶體的源極；以及 該第一分支的該第一頂部電晶體的源極係連接至該第二分支的該第三空乏型電晶體的閘極，該第一分支的該第一底部電晶體的閘極與該第二分支的該第二底部電晶體的閘極係相連接的，以形成電流鏡，參考電壓係提供予該第二分支的該第二頂部電晶體的源極。
與圖1的習知技術的電路相比，此種電路具有非常少的組件。與圖2至圖4的電路相比，本發明的電路包括實質上相同數量的組件，且在變換的態樣中，可以有利地沒有包括電阻。因此，與習知技術相比，它占用更小的表面並且更容易整合到尺寸減小的電路中。此外，由於組件數量有限，因此電壓參考信號上出現的與組件相互作用相關的干擾較少。除了更加緊湊之外，本發明的電路還具有相對於習知技術的電路改進的性能，特別是在溫度穩定性方面。
根據第一實施例，偶極係空乏型電晶體，空乏型電晶體的汲極一方面係連接至增強型電晶體的閘極，另一方面係連接至偶極的第一端，空乏型電晶體的源極係連接至偶極的第二端。
閘極與其汲極相連的電晶體，其特性幾乎類似於二極體。原則上，電晶體的尺寸對參考電壓的值沒有顯著影響。然而，能夠調整尺寸以限制參考電壓電路的能量消耗。
此實施例比較簡單。此電路僅包含三個空乏型電晶體和四個增強型電晶體，共七個組件。因此，此種電路特別容易在尺寸減小的積體電路中實現。
根據第二實施例，偶極包括n個增強型電晶體，每一增強型電晶體的閘極係連接至其汲極，此等增強型電晶體係串聯連接，兩個連續電晶體係藉由其中之一的源極與其中另一的汲極連接，且第一電晶體的汲極形成偶極的第一端，且最後電晶體的源極形成第二偶極的第二端。
選擇包含在偶極中的二極體安裝(diode-mounted)的增強型電晶體的數量，以實現能量消耗和占用表面之間的折衷。事實上，二極體安裝的增強型電晶體的數量越多，電路的能耗越低，但相反，電路因此占用更多的空間。
根據較佳實施例，偶極包括三個增強型電晶體。
此實施例代表了能量消耗和占用表面之間的有趣的折衷。在此實施例中，參考電壓電路包括空乏型電晶體的數量與增強型電晶體的數量的比率實質上等於二，使得如上定義之閾值之變化可以得到補償。事實上，對於N通道電晶體，空乏型電晶體具有負閾值，而空乏型電晶體具有正閾值。此外，增強型電晶體的閾值的絕對值實質上等於空乏型電晶體的閾值的兩倍。因此，一個增強型電晶體使得補償一對空乏型電晶體成為可能。閾值係被補償，甚至被取消，使得對參考電壓值的破壞作用可受到限制。
具體而言，本發明對於沒有互補電晶體的電晶體具有特別有利的應用，即當只有一種極性時，如GaN中的N型，具有增強型和空乏型裝置的雙重可能性，例如GaN型電晶體，或NMOS電晶體。然而，本發明對於互補電晶體技術也有效，例如NPN或PNP雙極電晶體以及N型或P型CMOS電晶體。
如圖5至圖7所繪示，本發明的參考電壓電路包括兩個分支101、102。
第一分支101包括第一空乏型頂部電晶體M1，第一空乏型頂部電晶體M1的汲極係連接至電壓源Vcc。電壓源Vcc較佳地提供直流電壓，直流電壓可以根據所提供的電流或根據時間而變化，且例如在4V和12V之間。
第一分支101還包括第一增強型底部電晶體M3，第一增強型底部電晶體M3的源極係接地。
兩個第一頂部電晶體M1和底部電晶體M3係藉由偶極D1、D11、D21彼此連接，偶極D1、D11、D21有利地具有線性或非線性的電阻行為。作為示例，偶極D1、D11、D21係為電阻、或者二極體、或者二極體安裝的電晶體，偶極D1、D11、D21包括兩端Q1、Q11、Q21和Q2、Q12、Q22。偶極D1、D11、D21可以將頂部電晶體M1極化。
因此，第一頂部電晶體M1係藉由其源極連接至偶極D1、D11、D21的第一端Q1、Q11、Q21，而第一底部電晶體M3係藉由其汲極連接至偶極D1、D11、D21的第二端Q2、Q12、Q22。
再者，第一底部電晶體M3的汲極係亦一方面連接至第一頂部電晶體M1的閘極，另一方面係也連接至其閘極。
在圖5的實施例中，偶極D1對應於二極體安裝的增強型電晶體M2，二極體安裝即指增強型電晶體M2的閘極連接至其汲極。因此，增強型電晶體M2的汲極對應於偶極D1的第一端Q1，增強型電晶體M2的源極對應於偶極D1的第二端Q2。
在圖6的實施例中，偶極D11對應於串聯的三個增強型電晶體M21、M22、M23。三個電晶體M21、M22、M23係為二極體安裝的。因此，增強型電晶體M21的汲極對應於偶極D11的第一端Q11。增強型電晶體M21的源極係連接至增強型電晶體M22的汲極，增強型電晶體M22的源極係連接至增強型電晶體M23的汲極。最後，增強型電晶體M23的源極對應於偶極D11的第二端Q12。
在圖7的實施例中，偶極D21對應於串聯的三個增強型電晶體M31~M3n。每個增強型電晶體M31~M3n係為二極體安裝的。因此，增強型電晶體M31的汲極對應於偶極D21的第一端Q21，增強型電晶體M3n的源極對應於偶極D21的第二端Q22。兩個連續的電晶體係藉由其中之一的源極和其中另一的汲極連接。
第二分支102包括第二空乏型頂部電晶體M4，第二空乏型頂部電晶體M4的汲極係連接至電壓源Vcc。
第二分支102還包括第二空乏型底部電晶體M7，其源極係接地。
第二頂部電晶體M4和底部電晶體M7係藉由第三空乏型電晶體M5連接在一起。
因此，第三空乏型電晶體M5係藉由其汲極連接至第二頂部電晶體M4的源極，並係藉由其源極連接至第二底部電晶體M7的汲極。
第一分支101和第二分支102互連到兩個地方。
第一分支101的第一頂部電晶體M1的源極係連接至第二分支102的第三空乏型電晶體M5的閘極。
一樣地，第一底部電晶體M3的閘極係與第二底部電晶體M7的閘極連接形成電流鏡。因此，流過第一底部電晶體M3的電流被複製到第二底部電晶體M7中。
參考電壓值Vref是在第二頂部電晶體M4的源極處相對於地測量的。
電晶體能屬於GaN型或MOS型N電晶體的類別。此等類別的電晶體可以具有負閾值，使得製程中之變化可以獲得補償，也稱為「拐角(corner)」。
圖8繪示出了圖2至圖4的參考電壓電路和圖5的本發明的電路的性能對照表。
因此，首先應注意的是，習知技術的電路占用的表面比本發明的電路占用的表面約大20倍。因此，本發明的電路非常緊湊，在某些點上具有可比較的、甚至改進的性能。事實上，本發明的電路消耗的最大電流低於習知技術的電路，通常等於1μA。
此外，與習知技術的電路相比，本發明的電路具有較低的溫度變化。申請人已經進行了測量，以比較本發明的電路和習知技術的電路之間獲得的性能。
如圖9所繪示，在25℃和150℃之間，本發明的參考電壓91大約變化1%，而圖4的習知技術的電路的參考電壓92大約變化11.9%。因此，本發明的電路對溫度的敏感性降低了12倍，且電路更加穩健。
此外，所獲得的參考電壓電路對電源電壓的波動、溫度的波動以及製造電晶體的方法之變化不是很敏感。
圖10比較了理論上相同的，但由於製造公差，其固有參數不同的電晶體的參考電壓Vref之變化。
對於圖4所繪示的習知技術的電路93~95，需要注意的是，對於大於4V的電源電壓，測量到的電晶體的參考電壓Vref其變化為12.4%，而對於如圖5所繪示的本發明的電路96~98，其變化為5.4%，少了兩倍多。
總之，本發明使得可以獲得穩定的參考電壓電路，特別是關於製造電晶體的方法和溫度之變化，同時限制電路的消耗及其占用的空間。
91,92:參考電壓 93~95,96~98:電路 101:第一分支 102:第一分支 1000,1001,1002:參考電壓電路 2000:參考電壓電路 2005:空乏型電晶體 2015:電容器 2025:增強型電晶體 2055:增強型電晶體 D1,D11,D21:偶極 M1:第一空乏型頂部電晶體 M2:增強型電晶體 M21,M22,M23,M31~M3n:增強型電晶體 M3:第一增強型底部電晶體 M4:第二空乏型頂部電晶體 M5:第三空乏型電晶體 M7:第二空乏型底部電晶體 Q1,Q11,Q21:第一端 Q2,Q12,Q22:第二端 QD:空乏型電晶體 QE2:增強型電晶體 QE4:第一增強型電晶體 QE3:第二增強型電晶體 QE5:附加增強型電晶體 QE6:附加增強型電晶體 QSG,D1,QSG,D2:第一空乏型電晶體 QSG,D3,QSG,D4:第二空乏型電晶體 QSG,E1,QSG,E2:增強型電晶體 R1:電阻 R2:附加電阻 RSG1:第一電阻 RSG2:第二電阻 RREF:第三電阻 Vcc,VDD:電壓源 Vref:參考電壓
實現本發明的方式，以及由此產生的優點，將由以下結合附圖對實施例的記載中彰顯，其中： 圖1係習知技術的參考電壓電路的第一電路圖； 圖2係習知技術的參考電壓電路的第二電路圖； 圖3係習知技術的參考電壓電路的第三電路圖； 圖4係習知技術的參考電壓電路的第四電路圖； 圖5係根據本發明第一實施例的參考電壓電路的電路圖； 圖6係根據本發明第二實施例的參考電壓電路的電路圖； 圖7係根據本發明第三實施例的參考電壓電路的電路圖； 圖8是圖2至圖4的習知技術的參考電路與圖5所繪示的本發明的電路的性能對照表； 圖9係圖5所繪示的本發明的電路和圖4的習知技術的電路的參考電壓根據溫度之變化的對照圖；及 圖10係對於圖5所繪示的本發明的電路和圖4的習知技術的電路中，電晶體的參考電壓根據電源電壓之變化的對照圖，電晶體理論上係相同的，但由於製造公差，其固有參數不同。
101:第一分支
102:第一分支
1000:參考電壓電路
D1:偶極
M1:第一空乏型頂部電晶體
M2:增強型電晶體
M3:第一增強型底部電晶體
M4:第二空乏型頂部電晶體
M5:第三空乏型電晶體
M7:第二空乏型底部電晶體
Q1:第一端
Q2:第二端
Vcc:電壓源
Vref:參考電壓

Claims (5)

  1. 一種參考電壓電路(1000、1001、1002)，包括： 第一分支(101)，包括： 第一空乏型頂部電晶體(M1)，該第一空乏型頂部電晶體(M1)的汲極係連接至一電壓源(Vcc)； 第一增強型底部電晶體(M3)，該第一增強型底部電晶體(M3)的源極係接地，該第一增強型底部電晶體(M3)的汲極一方面係連接至該頂部電晶體(M1)的閘極，且另一方面係連接至該底部電晶體(M3)的閘極；以及 偶極(D1、D11、D21)，該偶極(D1、D11、D21)的第一端(Q1、Q11)係連接至該頂部電晶體(M1)的源極，該偶極(D1、D11、D21)的第二端(Q2、21)係連接至該第一底部電晶體(M3)的汲極；以及 第二分支(102)，包括： 第二空乏型頂部電晶體(M4)，該第二空乏型頂部電晶體(M4)的汲極係連接至該電壓源(Vcc)，該第二空乏型頂部電晶體(M4)的源極係連接至一第三空乏型電晶體(M5)的汲極，該第二空乏型頂部電晶體(M4)的閘極係連接至該第三空乏型電晶體(M5)的源極；以及 第二增強型底部電晶體(M7)，該第二增強型底部電晶體(M7)的源極係接地，該第二增強型底部電晶體(M7)的汲極係連接至該第三空乏型電晶體(M5)的源極；以及 該第一分支(101)的該第一頂部電晶體(M1)的源極係連接至該第二分支(102)的該第三空乏型電晶體(M5)的閘極，該第一分支(101)的該第一底部電晶體(M3)的閘極與該第二分支(102)的該第二底部電晶體(M7)的閘極係相連接的，以形成電流鏡，參考電壓(Vref)係提供予該第二分支(102)的該第二頂部電晶體(M4)的源極。
  2. 如請求項1之參考電壓電路，其中，該偶極(D1)係空乏型電晶體(M2)，該空乏型電晶體(M2)的汲極一方面係連接至該增強型電晶體(M2)的閘極，另一方面係連接至偶極(D1)的第一端(Q1)，該空乏型電晶體(M2)的源極係連接至該偶極(D1)的第二端(Q2)。
  3. 如請求項1之參考電壓電路，其中，該偶極(D21)包括n個增強型電晶體(M31，M3n)，每一該等增強型電晶體(M31~M3n)的閘極係連接至汲極，該等增強型電晶體(M31~M3n)係串聯連接，兩個連續電晶體(M31~M3n)係藉由其中之一的源極與其中另一的汲極連接，且該第一電晶體(M31)的該汲極形成該偶極(D21)的該第一端(Q21)，且該最後電晶體(M3n)的該源極形成該第二偶極(D21)的第二端(Q22)。
  4. 如請求項4之參考電壓電路，其中，該偶極(D11)包括三個增強型電晶體(M21、M22、M23)。
  5. 如請求項1之參考電壓電路，其中，該等電晶體係氮化鎵(GaN)電晶體。
TW112123142A 2022-06-23 2023-06-20 參考電壓電路 TW202407495A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2206270A FR3137230B1 (fr) 2022-06-23 2022-06-23 Circuit de reference de tension
FRFR2206270 2022-06-23

Publications (1)

Publication Number Publication Date
TW202407495A true TW202407495A (zh) 2024-02-16

Family

ID=83439159

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112123142A TW202407495A (zh) 2022-06-23 2023-06-20 參考電壓電路

Country Status (3)

Country Link
FR (1) FR3137230B1 (zh)
TW (1) TW202407495A (zh)
WO (1) WO2023247880A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1179823B (it) * 1984-11-22 1987-09-16 Cselt Centro Studi Lab Telecom Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos
US4727309A (en) * 1987-01-22 1988-02-23 Intel Corporation Current difference current source
US9960620B2 (en) 2014-09-16 2018-05-01 Navitas Semiconductor, Inc. Bootstrap capacitor charging circuit for GaN devices
JP7190927B2 (ja) * 2019-02-08 2022-12-16 エイブリック株式会社 基準電圧回路及び半導体装置

Also Published As

Publication number Publication date
WO2023247880A1 (fr) 2023-12-28
FR3137230B1 (fr) 2024-06-14
FR3137230A1 (fr) 2023-12-29

Similar Documents

Publication Publication Date Title
US8063623B2 (en) Analog compensation circuit
US5955874A (en) Supply voltage-independent reference voltage circuit
US6958643B2 (en) Folded cascode bandgap reference voltage circuit
US20070146059A1 (en) Band gap reference voltage generation circuit
US20100164467A1 (en) Reference voltage generation circuit
US20050253642A1 (en) One way conductor
JP3319406B2 (ja) 比較増幅検出回路
US7902913B2 (en) Reference voltage generation circuit
US11287840B2 (en) Voltage reference with temperature compensation
US20140159700A1 (en) Bandgap reference voltage generator
US20080074173A1 (en) Current source circuit having a dual loop that is insensitive to supply voltage
JP2003058263A (ja) 半導体集積回路及びそれを用いた基準電圧発生回路
CN111045470A (zh) 一种低失调电压高电源抑制比的带隙基准电路
CN110752834A (zh) 一种双电流偏置的cmos伪电阻
TWI654509B (zh) 參考電壓產生器
JP2001217692A (ja) 電圧比較回路およびこれを用いた基板バイアス調整回路
TW202407495A (zh) 參考電壓電路
JPH03171309A (ja) 基準電位発生回路
WO2022110734A1 (zh) 电压生成模组和电源管理芯片
CN111427406A (zh) 带隙基准电路
JPH06347337A (ja) 温度検出回路
JPH0794988A (ja) Ｍｏｓ型半導体クランプ回路
US20090058390A1 (en) Semiconductor device with compensation current
CN114942346A (zh) 供应电压检测电路与使用其的电路系统
JP3152340B2 (ja) アナログスイッチ回路