TW202402017A - 數據接收電路、數據接收系統以及存儲裝置 - Google Patents

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Abstract

本發明實施例提供一種數據接收電路、數據接收系統以及存儲裝置，數據接收電路包括：第一放大模組，被配置為，接收數據訊號、第一參考訊號和第二參考訊號，響應於採樣時脈訊號對數據訊號以及第一參考訊號進行第一比較並輸出第一訊號對，對數據訊號以及第二參考訊號進行第二比較並輸出第二訊號對；第二放大模組，被配置為，接收致能訊號以及反饋訊號，並在致能訊號具有第一電平值期間基於反饋訊號選擇接收第一訊號對或者第二訊號對作為輸入訊號對，在致能訊號具有第二電平值期間接收第一訊號對，並對第一訊號對的電壓差進行放大處理，輸出第一輸出訊號和第二輸出訊號。本發明實施例至少有利於在提高數據接收電路的接收性能的同時降低其功耗。

Description

數據接收電路、數據接收系統以及存儲裝置
本發明實施例涉及半導體技術領域，特別涉及一種數據接收電路、數據接收系統以及存儲裝置。
在存儲器應用中，隨著訊號傳輸速率越來越快，信道損耗對訊號質量的影響越來越大，容易導致碼間干擾，此外，存儲器中的數據接收電路接收的數據訊號與參考訊號之間電平值的差異會影響數據接收電路對數據訊號的判斷，從而影響數據接收電路輸出的訊號的準確性。
目前通常利用均衡電路對信道進行補償，均衡電路可以選擇CTLE(Continuous Time Linear Equalizer，連續線性均衡電路)或DFE(Decision Feedback Equalizer，判決反饋均衡電路)。然而，目前採用的均衡電路輸出的訊號的準確性有待提高，均衡電路的接收性能有待提高，且均衡電路的功耗有待降低。
本發明實施例提供一種數據接收電路、數據接收系統以及存儲裝置，至少有利於在提高數據接收電路的接收性能的同時，降低數據接收電路的功耗。
根據本發明一些實施例，本發明實施例一方面提供一種數據接收電路，包括：第一放大模組，被配置為，接收數據訊號、第一參考訊號和第二參考訊號，響應於採樣時脈訊號對所述數據訊號以及所述第一參考訊號進行第一比較，並輸出第一訊號對作為所述第一比較的結果，對所述數據訊號以及所述第二參考訊號進行第二比較，並輸出第二訊號對作為所述第二比較的結果，其中，所述第一參考訊號的電平值與所述第二參考訊號的電平值不同，所述第一訊號對包括第一訊號和第二訊號，所述第二訊號對包括第三訊號和第四訊號；第二放大模組，被配置為，接收致能訊號以及反饋訊號，並在所述致能訊號具有第一電平值期間基於所述反饋訊號選擇接收所述第一訊號對或者所述第二訊號對作為輸入訊號對，在所述致能訊號具有第二電平值期間接收所述第一訊號對作為所述輸入訊號對，並對所述輸入訊號對的電壓差進行放大處理，輸出第一輸出訊號和第二輸出訊號作為所述放大處理的結果，所述反饋訊號基於先前接收到的數據得到。
在一些實施例中，所述第一放大模組還被配置為，接收所述致能訊號，並在所述致能訊號具有所述第一電平值期間，進行所述第一比較和所述第二比較並分別輸出所述第一訊號對以及所述第二訊號對，在所述致能訊號具有第二電平值期間，僅進行所述第一比較並輸出所述第一訊號對；其中，所述第一參考訊號的電平值大於所述第二參考訊號的電平值。
在一些實施例中，所述採樣時脈訊號包括第一採樣時脈訊號和第二採樣時脈訊號；所述第一放大模組包括：第一比較電路，具有第一節點和第二節點，被配置為，接收所述數據訊號以及所述第一參考訊號並響應於所述第一採樣時脈訊號進行所述第一比較，透過所述第一節點和所述第二節點分別輸出所述第一訊號和所述第二訊號；時脈產生電路，被配置為，接收所述致能訊號以及原始採樣時脈訊號，並輸出所述第二採樣時脈訊號，其中，在所述致能訊號具有所述第一電平值期間，所述第二採樣時脈訊號的相位與所述原始採樣時脈訊號的相位相反，在所述致能訊號具有所述第二電平值期間，所述第二採樣時脈訊號為邏輯高電平訊號；第二比較電路，具有第三節點和第四節點，被配置為，接收所述數據訊號以及所述第二參考訊號，並在所述致能訊號具有所述第一電平值期間，響應於所述第二採樣時脈訊號進行所述第二比較，並透過所述第三節點和所述第四節點分別輸出所述第三訊號和所述第四訊號，在所述致能訊號具有所述第二電平值期間導通所述第三節點與地端之間的連接路徑，並導通所述第四節點與地端之間的連接路徑。
在一些實施例中，所述第一比較電路包括：第一電流源，被配置為，連接在電源節點與第五節點之間，響應於所述第一採樣時脈訊號向所述第五節點提供電流；第一比較單元，連接所述第一節點、所述第二節點以及所述第五節點，被配置為，接收所述數據訊號以及所述第一參考訊號，當所述第一電流源向所述第五節點提供電流時進行所述第一比較，並輸出所述第一訊號和所述第二訊號；第一復位單元，連接所述第一節點以及所述第二節點，被配置為，響應於所述第一採樣時脈訊號對所述第一節點和所述第二節點進行復位；所述第二比較電路包括：第二電流源，被配置為，連接在電源節點與第六節點之間，響應於所述第二採樣時脈訊號向所述第六節點提供電流；第二比較單元，連接所述第三節點、所述第四節點以及所述第六節點，被配置為，接收所述數據訊號以及所述第二參考訊號，當所述第二電流源向所述第六節點提供電流時進行所述第二比較，並輸出所述第三訊號和所述第四訊號；第二復位單元，連接在所述第三節點與所述第四節點之間，被配置為，響應於所述第二採樣時脈訊號對所述第三節點和所述第四節點進行復位。
在一些實施例中，所述第一電流源包括：第一PMOS管，連接在所述電源節點與所述第五節點之間，所述第一PMOS管的柵極接收所述第一採樣時脈訊號；所述第二電流源包括：第二PMOS管，連接在所述電源節點與所述第六節點之間，所述第二PMOS管的柵極接收所述第二採樣時脈訊號。
在一些實施例中，所述第一比較單元包括：第三PMOS管，連接在所述第一節點與所述第五節點之間，所述第三PMOS管的柵極接收所述數據訊號；第四PMOS管，連接在所述第二節點與所述第五節點之間，所述第四PMOS管的柵極接收所述第一參考訊號；所述第二比較單元包括：第五PMOS管，連接在所述第三節點與所述第六節點之間，所述第五PMOS管的柵極接收所述數據訊號；第六PMOS管，連接在所述第四節點與所述第六節點之間，所述第六PMOS管的柵極接收所述第二參考訊號。
在一些實施例中，所述第一復位單元包括：第一NMOS管，連接在所述第一節點與地端之間，所述第一NMOS管的柵極接收所述第一採樣時脈訊號；第二NMOS管，連接在所述第二節點與所述地端之間，所述第二NMOS管的柵極接收所述第一採樣時脈訊號；所述第二復位單元包括：第三NMOS管，連接在所述第三節點與地端之間，所述第三NMOS管的柵極接收所述第二採樣時脈訊號；第四NMOS管，連接在所述第四節點與所述地端之間，所述第四NMOS管的柵極接收所述第二採樣時脈訊號。
在一些實施例中，所述時脈產生電路包括：第一與非門電路，所述第一與非門電路的一輸入端接收所述原始採樣時脈訊號，另一輸入端連接電源節點，輸出端輸出所述第一採樣時脈訊號。
在一些實施例中，所述時脈產生電路包括：第二與非門電路，所述第二與非門電路的一輸入端接收所述原始採樣時脈訊號，另一輸入端接收所述致能訊號，輸出端輸出第二採樣時脈訊號。
在一些實施例中，所述第二放大模組包括：決策均衡致能單元，被配置為，接收所述反饋訊號以及致能訊號；第一輸入單元，連接第七節點和第八節點，被配置為，與所述決策均衡致能單元連接，並受所述決策均衡致能單元控制導通，以接收所述第一訊號對並進行第三比較，並分別向所述第七節點和所述第八節點提供訊號作為所述第三比較的結果；第二輸入單元，連接所述第七節點和所述第八節點，被配置為，與所述決策均衡致能單元連接，並受所述決策均衡致能單元控制導通，以接收所述第二訊號對並進行第四比較，並分別向所述第七節點和所述第八節點提供訊號作為所述第四比較的結果；其中，所述第一輸入單元與所述第二輸入單元受所述決策均衡致能單元控制擇一導通；鎖存單元，連接所述第七節點和所述第八節點，被配置為，對所述第七節點的訊號以及所述第八節點的訊號進行放大並鎖存，並分別透過第一輸出節點和第二輸出節點輸出所述第一輸出訊號和所述第二輸出訊號。
在一些實施例中，所述反饋訊號包括差分的第一反饋訊號和第二反饋訊號；所述決策均衡致能單元包括：第一致能單元，連接在地端與所述第一輸入單元之間、以及所述地端與所述第二輸入單元之間，被配置為，接收所述致能訊號、所述第一反饋訊號和所述第二反饋訊號，以控制所述第一輸入單元或者所述第二輸入單元中的一者與所述地端連接；第二致能單元，連接在所述地端與所述第一輸入單元之間、以及所述地端與所述第二輸入單元之間，被配置為，接收互補致能訊號，以控制所述第一輸入單元與所述地端連接，其中，所述互補致能訊號的電平與所述致能訊號的電平相反；其中，所述第一致能單元與所述第二致能單元擇一導通。
在一些實施例中，所述第一輸入單元包括：第五NMOS管，所述第五NMOS管的漏極連接所述第七節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第一訊號；第六NMOS管，所述第六NMOS管的漏極連接所述第八節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第二訊號；所述第二輸入單元包括：第七NMOS管，所述第七NMOS管的漏極連接所述第七節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第三訊號；第八NMOS管，所述第八NMOS管的漏極連接所述第八節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第四訊號。
在一些實施例中，所述第一致能單元包括：第九NMOS管和第十NMOS管，所述第九NMOS的漏極連接所述第五NMOS管的源極以及所述第六NMOS管的源極，所述第九NMOS管的源極連接所述第十NMOS管的漏極，所述第九NMOS管的柵極接收所述第一反饋訊號，所述第十NMOS管的柵極接收所述致能訊號，所述第十NMOS管的源極連接所述地端；第十一NMOS管和第十二NMOS管，所述第十一NMOS管的漏極連接所述第七NMOS管的源極以及所述第八NMOS管的源極，所述第十一NMOS管的源極連接所述第十二NMOS管的漏極，所述第十一NMOS管的柵極接收所述第二反饋訊號，所述第十二NMOS管的柵極接收所述致能訊號，所述第十二NMOS管的源極連接所述地端。
在一些實施例中，，所述第二致能單元包括：第十三NMOS管，所述第十三NMOS管的漏極連接所述第五NMOS管的源極以及所述第六NMOS管的源極，源極連接所述地端，柵極接收所述互補致能訊號；第十四NMOS管，所述第十四NMOS管的漏極連接所述第七NMOS管的源極以及所述第八NMOS管的源極，源極連接所述地端，柵極接收所述互補致能訊號。
在一些實施例中，所述鎖存單元包括：第十五NMOS管以及第七PMOS管，所述第十五NMOS管的柵極以及所述第七PMOS管的柵極均連接所述第二輸出節點，所述第十五NMOS管的源極連接所述第七節點，所述第十五NMOS管的漏極以及所述第七PMOS管的漏極均連接所述第一輸出節點，所述第七PMOS管的源極連接電源節點；第十六NMOS管以及第八PMOS管，所述第十六NMOS管的柵極以及所述第八PMOS管的柵極均連接所述第一輸出節點，所述第十六NMOS管的源極連接所述第八節點，所述第十六NMOS管的漏極以及所述第八PMOS管的漏極均連接所述第二輸出節點，所述第八PMOS管的源極連接所述電源節點。
在一些實施例中，所述第二放大模組還包括：第三復位單元，連接在電源節點與所述鎖存單元的輸出端之間，被配置為，對所述鎖存單元的輸出端進行復位。
在一些實施例中，所述第三復位單元包括：第九PMOS管，連接在所述第一輸出節點與電源節點之間，所述第九PMOS管的柵極接收原始採樣時脈訊號；第十PMOS管，連接在所述第二輸出節點與所述電源節點之間，所述第十PMOS管的柵極接收所述原始採樣時脈訊號。
根據本發明一些實施例，本發明實施例另一方面還提供一種數據接收系統，包括：多個級聯的數據傳輸電路，每一所述數據傳輸電路包括如前述任一項所述的數據接收電路以及與所述數據接收電路連接的鎖存電路；上一級所述數據傳輸電路的輸出訊號作為下一級所述數據傳輸電路的所述反饋訊號；最後一級所述數據傳輸電路的輸出訊號作為第一級所述數據傳輸電路的所述反饋訊號。
在一些實施例中，所述數據接收電路響應於採樣時脈訊號接收數據；且所述數據接收系統包括4個級聯的所述數據傳輸電路，相鄰級的所述數據接收電路的所述採樣時脈訊號的相位差為90°。
在一些實施例中，前一級的所述數據接收電路的所述第二放大模組輸出的所述第一輸出訊號和所述第二輸出訊號作為後一級所述數據接收電路的所述反饋訊號；或者，前一級的所述鎖存電路輸出的訊號作為後一級所述數據接收電路的所述反饋訊號。
根據本發明一些實施例，本發明實施例又一方面還提供一種存儲裝置，包括：多個數據端口；多個如前述任一項所述的數據接收系統，每一所述數據接收系統與一所述數據端口相對應。
本發明實施例提供的技術方案至少具有以下優點：
第二放大模組在可以接收反饋訊號、第一訊號對和第二訊號對的同時，還可以接收致能訊號，並且，在致能訊號處於第一電平值期間時，第二放大模組基於此時的致能訊號和反饋訊號選擇接收第一訊號對或者第二訊號對中的一者，以降低接收的數據訊號的碼間干擾對數據接收電路的影響；在致能訊號處於第二電平值期間時，第二放大模組基於此時的致能訊號和反饋訊號固定接收第一訊號對，此時用於輸出第二訊號對的電路可以處於非工作狀態，有利於降低數據接收電路的功耗。
如此，可以利用致能訊號對第二放大模組實現進一步的控制，以選擇是否考慮數據接收電路接收的數據的碼間干擾對數據接收電路的影響。譬如，在需要降低碼間干擾對數據接收電路的影響時，致能訊號處於第一電平值期間，第二放大模組基於此時的致能訊號和反饋訊號選擇接收第一訊號對或者第二訊號對中電平值差異較大的一者，以保證第二放大模組接收的是訊號電平值差異較大的一對差分訊號；在無需考慮碼間干擾對數據接收電路的影響的情況下，致能訊號處於第二電平值期間，第二放大模組基於此時的致能訊號和反饋訊號固定接收第一訊號對，以實現在提高數據接收電路的接收性能的同時，降低數據接收電路的功耗的效果。
由背景技術可知，均衡電路對訊號的調整能力有待提高，均衡電路的功耗有待降低。
本發明實施提供一種數據接收電路、數據接收系統以及存儲裝置，數據接收電路中，可以利用致能訊號對第二放大模組實現進一步的控制，以選擇是否考慮數據接收電路接收的數據的碼間干擾對數據接收電路的影響。譬如，在需要降低碼間干擾對數據接收電路的影響時，致能訊號處於第一電平值期間，第二放大模組基於此時的致能訊號和反饋訊號選擇接收第一訊號對或者第二訊號對中電平值差異較大的一者，以保證第二放大模組接收的是訊號電平值差異較大的一對差分訊號；在無需考慮碼間干擾對數據接收電路的影響時，致能訊號處於第二電平值期間，第二放大模組基於此時的致能訊號固定接收第一訊號對，以實現在提高數據接收電路的接收性能的同時，降低數據接收電路的功耗的效果。
下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本發明各實施例中，為了使讀者更好地理解本發明實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本發明實施例所要求保護的技術方案。
本發明一實施例提供一種數據接收電路，以下將結合附圖對本發明一實施例提供的數據接收電路進行詳細說明。圖1為本發明一實施例提供的數據接收電路的一種功能框圖；圖3至圖4為本發明一實施例提供的數據接收電路的另外兩種功能框圖；圖5為本發明一實施例提供的數據接收電路中第一放大模組的一種電路結構示意圖；圖6為本發明一實施例提供的數據接收電路中第二放大模組的一種電路結構示意圖。
參考圖1和圖3，數據接收電路100包括：第一放大模組101，被配置為，接收數據訊號DQ、第一參考訊號VR+和第二參考訊號VR-，響應於採樣時脈訊號clkN對數據訊號DQ以及第一參考訊號VR+進行第一比較，並輸出第一訊號對作為第一比較的結果，對數據訊號DQ以及第二參考訊號VR-進行第二比較，並輸出第二訊號對作為第二比較的結果，第一參考訊號VR+的電平值與第二參考訊號VR-的電平值不同，第一訊號對包括第一訊號Sn+和第二訊號Sp+，第二訊號對包括第三訊號Sn-和第四訊號Sp-；第二放大模組102，被配置為，接收致能訊號EnDfe以及反饋訊號fb，並在致能訊號EnDfe具有第一電平值期間基於反饋訊號fb選擇接收第一訊號對或者第二訊號對作為輸入訊號對，在致能訊號EnDfe具有第二電平值期間接收第一訊號對作為輸入訊號對，並對輸入訊號對的電壓差進行放大處理，輸出第一輸出訊號Vout和第二輸出訊號VoutN作為放大處理的結果，反饋訊號fb基於先前接收到的數據得到。
可以理解的是，在致能訊號EnDfe處於第一電平值期間，基於先前接收的反饋訊號fb的不同，第二放大模組102可以基於此時的反饋訊號fb選擇性接收第一訊號對或第二訊號對中電平值差異較大的一者，以保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，以降低接收的數據訊號的碼間干擾對數據接收電路100的影響。需要說明的是，第一參考訊號VR+的電平值與第二參考訊號VR-的電平值不同，則針對不同電平值的數據訊號DQ，可以滿足數據訊號DQ與第一參考訊號VR+或第二參考訊號VR-中的一者的電平值差異較大，有利於第一放大模組101對其電平值差異進行放大，使得第一放大模組101輸出的第一訊號對和第二訊號對中的至少一者中的訊號的電平值差異較大，則在數據接收電路100接收的數據訊號DQ存在碼間干擾現象時，有利於後續第二放大模組102基於致能訊號EnDfe和反饋訊號fb接收第一訊號對和第二訊號對中電平值差異較大的一對訊號。可以理解的是，數據接收電路100利用第一參考訊號VR+和第二參考訊號VR-可以提高數據接收電路100對接收到的數據訊號DQ的調整能力，即在數據接收電路100接收的數據訊號DQ存在碼間干擾現象時，使得第二放大模組102基於致能訊號EnDfe和反饋訊號fb接收第一放大模組101中對數據訊號DQ處理更優的一對訊號，對數據訊號DQ處理更優的一對訊號即為第一訊號對和第二訊號對中電平值差異較大的一對訊號，從而實現降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響的目的。
此外，第二放大模組102基於反饋訊號fb選擇接收第一訊號對和第二訊號對中電平值差異較大的一者，有利於保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，從而有利於提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。因此，透過第一放大模組101以及第二放大模組102的配合有利於提高數據接收電路100的接收性能。
另一方面，在致能訊號EnDfe處於第二電平值期間，無論先前接收的反饋訊號fb的電平值如何變化，第二放大模組102基於致能訊號EnDfe固定接收第一訊號對，此時第一放大模組101中用於輸出第二訊號對的電路可以處於非工作狀態，有利於降低數據接收電路100的功耗。
基於上述分析可知，可以利用致能訊號EnDfe對第二放大模組102實現進一步的控制，以選擇是否考慮數據接收電路100接收的數據的碼間干擾對數據接收電路100的影響，以實現在提高數據接收電路100的接收性能的同時，降低數據接收電路100的功耗的效果。需要說明的是，需要考慮碼間干擾的情況一般是數據接收電路100接收的數據訊號DQ是高速數據的情況，即數據傳輸速率很快的情況；無需考慮碼間干擾的情況一般是數據接收電路100接收的數據訊號DQ是低速數據的情況，即數據傳輸速率較慢的情況。
關於數據接收電路100如何降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響，以下結合一個具體的例子對其進行詳細說明。
在一些實施例中，第一參考訊號VR+的電平值高於第二參考訊號VR-的電平值，若數據訊號DQ為低電平，且數據接收電路100接收的數據訊號DQ存在碼間干擾現象時，致能訊號EnDfe處於第一電平值期間，第二放大模組102基於此時的致能訊號EnDfe和反饋訊號fb接收的是第一訊號對，此時數據訊號DQ與第一參考訊號VR+之間的電平值差異大於數據訊號DQ與第二參考訊號VR-之間的電平值差異，所以第一放大模組101輸出的第一訊號對中訊號的電平值差異大於第二訊號對中訊號的電平值差異，因而第二放大模組102接收第一訊號對有利於輸出符合要求的第一輸出訊號Vout和第二輸出訊號VoutN，即保證第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而有利於降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響。
此外，若數據訊號DQ為高電平，且數據接收電路100接收的數據訊號DQ存在碼間干擾現象時，致能訊號EnDfe處於第一電平值期間，第二放大模組102基於此時的致能訊號EnDfe和反饋訊號fb接收的是第二訊號對，此時數據訊號DQ與第一參考訊號VR+之間的電平值差異小於數據訊號DQ與第二參考訊號VR-之間的電平值差異，所以第一放大模組101輸出的第一訊號對中訊號的電平值差異小於第二訊號對中訊號的電平值差異，因而第二放大模組102接收第二訊號對有利於輸出符合要求的第一輸出訊號Vout和第二輸出訊號VoutN，即保證第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而有利於降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響。
可見，在致能訊號EnDfe具有第一電平值期間，第二放大模組102基於電平值變化的反饋訊號fb選擇性接收第一訊號對或第二訊號對中電平值差異較大的一者，以提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性，從而降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響。
在一些實施例中，參考圖3至圖5，第一放大模組101還可以被配置為，接收致能訊號EnDfe，並在致能訊號EnDfe具有第一電平值期間，進行第一比較和第二比較並分別輸出第一訊號對以及第二訊號對，在致能訊號EnDfe具有第二電平值期間，僅進行第一比較並輸出第一訊號對；其中，第一參考訊號VR+的電平值大於第二參考訊號VR-的電平值。
可以理解的是，利用致能訊號EnDfe對第一放大模組101實現進一步的控制，以選擇是否進行第二比較。譬如，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第一電平值期間，第一放大模組101基於此時的致能訊號EnDfe進行第一比較和第二比較並分別輸出第一訊號對和第二訊號對，然後第二放大模組102基於致能訊號EnDfe和反饋訊號fb選擇接收第一訊號對或者第二訊號對中電平值差異較大的一者，以保證第二放大模組接收的是訊號電平值差異較大的一對差分訊號；在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第一放大模組101基於此時的致能訊號EnDfe只進行第一比較，以輸出電平值具有差異的第一訊號對，第二放大模組102基於此時的致能訊號EnDfe固定接收第一訊號對，此時第一放大模組101基於此時的致能訊號EnDfe，使得用於輸出第二訊號對的電路處於非工作狀態，以降低數據接收電路100的功耗。
此外，在其他實施例中，第一參考訊號VR+的電平值也可以小於第二參考訊號VR-的電平值。
在一些實施例中，參考圖3，採樣時脈訊號clkN可以包括第一採樣時脈訊號clkN1和第二採樣時脈訊號clkN2；第一放大模組101可以包括：第一比較電路111，具有第一節點net1和第二節點net2，被配置為，接收數據訊號DQ以及第一參考訊號VR+並響應於第一採樣時脈訊號clkN1進行第一比較，透過第一節點net1和第二節點net2分別輸出第一訊號Sn+和第二訊號Sp+；時脈產生電路131，被配置為，接收致能訊號EnDfe以及原始採樣時脈訊號clk，並輸出第二採樣時脈訊號clkN2，其中，在致能訊號EnDfe具有第一電平值期間，第二採樣時脈訊號clkN2的相位與原始採樣時脈訊號clk的相位相反，在致能訊號EnDfe具有第二電平值期間，第二採樣時脈訊號clkN2為邏輯高電平訊號；第二比較電路121，具有第三節點net3和第四節點net4，被配置為，接收數據訊號DQ以及第二參考訊號VR-，並在致能訊號EnDfe具有第一電平值期間，響應於第二採樣時脈訊號clkN2進行第二比較，並透過第三節點net3和第四節點net4分別輸出第三訊號Sn-和第四訊號Sp-，在致能訊號EnDfe具有第二電平值期間導通第三節點net3與地端之間的連接路徑，並導通第四節點net4與地端之間的連接路徑。
可以理解的是，在一些實施例中，無論是否需要考慮碼間干擾對數據接收電路100的影響，第一比較電路111均可以響應於第一採樣時脈訊號clkN1進行第一比較，並透過第一節點net1和第二節點net2分別輸出第一訊號Sn+和第二訊號Sp+。然而對於第二比較電路121而言，第二比較電路121基於接收的第二採樣時脈訊號clkN2判斷是否需要進行第二比較，例如，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第一電平值期間，此時的第二採樣時脈訊號clkN2的相位與原始採樣時脈訊號clk的相位相反，第二比較電路121可以響應於變化的第二採樣時脈訊號clkN2進行第二比較；在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，此時的第二採樣時脈訊號clkN2為邏輯高電平訊號，第二比較電路121該邏輯高電平訊號導通第三節點net3與地端之間的連接路徑，以及導通第四節點net4與地端之間的連接路徑，使得此時第二比較電路121透過第三節點net3和第四節點net4分別輸出的第三訊號Sn-和第四訊號Sp-均為邏輯低電平訊號，第三訊號Sn-的電平值和第四訊號Sp-的電平值不具備差異性；而且，此時第二比較電路121中的電流幾乎為0，有利於降低數據接收電路100整體的功耗。
在一些實施例中，參考圖3至圖5，第一比較電路111可以包括：第一電流源1111，被配置為，連接在電源節點Vcc與第五節點net5之間，響應於第一採樣時脈訊號clkN1向第五節點net5提供電流；第一比較單元1112，連接第一節點net1、第二節點net2以及第五節點net5，被配置為，接收數據訊號DQ以及第一參考訊號VR+，當第一電流源1111向第五節點net5提供電流時進行第一比較，並輸出第一訊號Sn+和第二訊號Sp+；第一復位單元1113，連接第一節點net1以及第二節點net2，被配置為，響應於第一採樣時脈訊號clkN1對第一節點net1和第二節點net2進行復位。
第二比較電路121可以包括：第二電流源1211，被配置為，連接在電源節點Vcc與第六節點net6之間，響應於第二採樣時脈訊號clkN2向第六節點net6提供電流；第二比較單元，1212，連接第三節點net3、第四節點net4以及第六節點net6，被配置為，接收數據訊號DQ以及第二參考訊號VR-，當第二電流源1211向第六節點net6提供電流時進行第二比較，並輸出第三訊號Sn-和第四訊號Sp-；第二復位單元1213，連接在第三節點net3與第四節點net4之間，被配置為，響應於第二採樣時脈訊號clkN2對第三節點net3和第四節點net4進行復位。
可以理解的是，第一比較單元1112可以基於數據訊號DQ和第一參考訊號VR+之間的電壓差，控制提供給第一節點net1處的電流與提供給第二節點net2處的電流的差異，以輸出第一訊號Sn+和第二訊號Sp+；第二比較單元1212可以基於數據訊號DQ和第二參考訊號VR-之間的電壓差，控制提供給第三節點net3處的電流與提供給第四節點net4處的電流的差異，以輸出第三訊號Sn-和第四訊號Sp-。此外，在數據接收電路100完成一次數據訊號DQ、第一參考訊號VR+和第二參考訊號VR-的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第一復位單元1113將第一節點net1和第二節點net2處的電平值恢復為初始值，並透過第二復位單元1213將第三節點net3和第四節點net4處的電平值恢復為初始值，以便於後續數據接收電路100進行下一次數據接收以及處理。
在一些實施例中，第一電流源1111的電路結構與第二電流源1211的電路結構相同；第一比較單元1112的電路結構與第二比較單元1212的電路結構相同。如此，有利於使得第一比較電路111輸出的第一訊號對與第二比較電路121輸出的第二訊號對的差異主要受第一參考訊號VR+和第二參考訊號VR-的影響，進一步有利於數據接收電路100基於第一參考訊號VR+和第二參考訊號VR-降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響，以進一步提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。
在一些實施例中，參考圖5，第一電流源1111可以包括：第一PMOS管MP1，連接在電源節點Vcc與第五節點net5之間，第一PMOS管MP1的柵極接收第一採樣時脈訊號clkN1；第二電流源1112可以包括：第二PMOS管MP2，連接在電源節點Vcc與第六節點net6之間，第二PMOS管MP2的柵極接收第二採樣時脈訊號clkN2。
如此，在第一採樣時脈訊號clkN1為低電平時，第一PMOS管MP1的柵極接收第一採樣時脈訊號clkN1以導通，向第五節點net5提供電流，使得第一比較單元1112處於工作狀態，即對接收的數據訊號DQ和第一參考訊號VR+進行第一比較；在第二採樣時脈訊號clkN2為低電平時，第二PMOS管MP2的柵極接收第二採樣時脈訊號clkN2以導通，向第六節點net6提供電流，使得第二比較單元1212處於工作狀態，對接收的數據訊號DQ和第二參考訊號VR-進行第二比較。
在一個例子中，第一採樣時脈訊號clkN1的相位與原始採樣時脈訊號clk的相位相反，在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe處於第一電平值期間，第二採樣時脈訊號clkN2的相位與原始採樣時脈訊號clk的相位也相反，則此時第一採樣時脈訊號clkN1的相位與第二採樣時脈訊號clkN2的相位同步，使得第一PMOS管MP1和第二PMOS管MP2同時導通，以使得第一比較單元1112進行第一比較，以及使得第二比較單元1212進行第二比較，則第一放大模組101輸出的第一訊號對和第二訊號對均有效，即第一訊號對和第二訊號對中的訊號的電平值均具有差異，後續第二放大模組102可以基於變化的反饋訊號fb選擇性接收第一訊號對或第二訊號對中的一者，以降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響。此外，在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第二採樣時脈訊號clkN2為邏輯高電平訊號，第二PMOS管MP2始終關斷，使得第二比較單元1212中的電流幾乎為0，以降低數據接收電路100的功耗，而且此時的第二比較單元1212無法進行第二比較，無法輸出有效的第二訊號對，此時第一採樣時脈訊號clkN1為時脈訊號，第一PMOS管MP1可以基於該時脈訊號的下降沿開始導通，以使得第一比較單元1112進行第一比較，以輸出有效的第一訊號對，使得數據接收電路100整體可以正常工作。
在一些實施例中，繼續參考圖5，第一比較單元1112可以包括：第三PMOS管MP3，連接在第一節點net1與第五節點net5之間，第三PMOS管MP3的柵極接收數據訊號DQ；第四PMOS管，連接在MP4，連接在第二節點net2與第五節點net5之間，第四PMOS管MP4的柵極接收第一參考訊號VR+；第二比較單元1212可以包括：第五PMOS管MP5，連接在第三節點net3與第六節點net6之間，第五PMOS管MP5的柵極接收數據訊號DQ；第六PMOS管MP6，連接在第四節點net4與第六節點net6之間，第六PMOS管MP6的柵極接收第二參考訊號VR-。
需要說明的是，對於第一比較單元1112而言，數據訊號DQ和第一參考訊號VR+的電平值變化不同步，使得接收數據訊號DQ的第三PMOS管MP3的導通時刻不同於接收第一參考訊號VR+的第四PMOS管MP4的導通時刻，且同一時刻下，第三PMOS管MP3的導通程度不同於第四PMOS管MP4的導通程度。可以理解的是，基於第三PMOS管MP3的導通程度不同於第四PMOS管MP4的導通程度，第三PMOS管MP3與第四PMOS管MP4對第五節點net5處的電流的分流能力也不同，使得第一節點net1處的電壓與第二節點net2處的電壓不同，有利於輸出第一訊號Sn+和第二訊號Sp+為訊號電平值差異較大的第一訊號對。
對於第二比較單元1212而言，數據訊號DQ和第二參考訊號VR-的電平值變化不同步，使得接收數據訊號DQ的第五PMOS管MP5的導通時刻不同於接收第二參考訊號VR-的第六PMOS管MP6的導通時刻，且同一時刻下，第五PMOS管MP5的導通程度不同於第六PMOS管MP6的導通程度。可以理解的是，基於第五PMOS管MP5的導通程度不同於第六PMOS管MP6的導通程度，第五PMOS管MP5與第六PMOS管MP6對第六節點net6處的電流的分流能力也不同，使得第三節點net3處的電壓與第四節點net4處的電壓不同，有利於輸出第三訊號Sn-和第四訊號Sp-為訊號電平值差異較大的第二訊號對。
在一個例子中，數據訊號DQ的電平值低於第一參考訊號VR+的電平值時，第三PMOS管MP3的導通程度大於第四PMOS管MP4的導通程度，使得第五節點net5處的電流更多的流入第三PMOS管MP3所在的通路，使得第一節點net1處的電流大於第二節點net2處的電流，從而進一步使得第一節點net1輸出的第一訊號Sn+的電平值高，第二節點net2輸出的第二訊號Sp+的電平值低；數據訊號DQ的電平值低於第二參考訊號VR-的電平值時，第五PMOS管MP5的導通程度大於第六PMOS管MP6的導通程度，使得第六節點net6處的電流更多的流入第五PMOS管MP5所在的通路，使得第三節點net3處的電流大於第四節點net4處的電流，從而進一步使得第三節點net3輸出的第三訊號Sn-的電平值高，第四節點net4輸出的第四訊號Sp-的電平值低。
同理，數據訊號DQ的電平值高於第一參考訊號VR+的電平值時，第三PMOS管MP3的導通程度小於第四PMOS管MP4的導通程度，第一節點net1輸出的第一訊號Sn+的電平值低，第二節點net2輸出的第二訊號Sp+的電平值高；數據訊號DQ的電平值高於第二參考訊號VR-的電平值時，第五PMOS管MP5的導通程度小於第六PMOS管MP6的導通程度，第三節點net3輸出的第三訊號Sn-的電平值低，第四節點net4輸出的第四訊號Sp-的電平值高。
在一些實施例中，繼續參考圖5，第一復位單元1113可以包括：第一NMOS管MN1，連接在第一節點net1與地端之間，第一NMOS管MN1的柵極接收第一採樣時脈訊號clkN1；第二NMOS管MN2，連接在第二節點net2與地端之間，第二NMOS管MN2的柵極接收第一採樣時脈訊號clkN1；第二復位單元1213可以包括：第三NMOS管MN3，連接在第三節點net3與地端之間，第三NMOS管MN3的柵極接收第二採樣時脈訊號clkN2；第四NMOS管MN4，連接在第四節點net4與地端之間，第四NMOS管MN4的柵極接收第二採樣時脈訊號clkN2。
在一個例子中，第一採樣時脈訊號clkN1的相位與原始採樣時脈訊號clk的相位相反，在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe處於第一電平值期間，第二採樣時脈訊號clkN2的相位與原始採樣時脈訊號clk的相位也相反，此時第一採樣時脈訊號clkN1的相位與第二採樣時脈訊號clkN2的相位同步，若第一採樣時脈訊號clkN1和第二採樣時脈訊號clkN2均為低電平，第一PMOS管MP1和第二PMOS管MP2均導通，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均關斷，以保證第一放大模組101輸出的第一訊號對和第二訊號對均有效，同時，第一NMOS管MN1和第二NMOS管MN2可以作為第一比較單元1112的負載，以增加第一比較單元1112的放大增益，第三NMOS管MN3和第四NMOS管MN4可以作為第二比較單元1212的負載，以增加第二比較單元1212的放大增益；若第一採樣時脈訊號clkN1和第二採樣時脈訊號clkN2均為高電平，第一PMOS管MP1和第二PMOS管MP2均關斷，第一比較單元1112和第二比較單元1212中均沒有電流透過，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均導通，以下拉第一節點net1處的電壓、第二節點net2處的電壓、第三節點net3處的電壓以及第四節點net4處的電壓，實現對第一節點net1、第二節點net2、第三節點net3以及第四節點net4的復位，以便於後續數據接收電路100進行下一次的數據接收以及處理。
此外，在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第二採樣時脈訊號clkN2為邏輯高電平訊號，第二PMOS管MP2始終關斷，此時第三NMOS管MN3以及第四NMOS管MN4均導通，以下拉導通第三節點net3與地端之間的連接路徑，並導通第四節點net4與地端之間的連接路徑，實現對第三節點net3以及第四節點net4的復位，此時第二比較單元1212中的電流幾乎為0，有利於降低數據接收電路100的功耗。此時，若第一採樣時脈訊號clkN1為低電平，第一PMOS管MP1導通，第一NMOS管MN1和第二NMOS管MN2均關斷，以保證第一比較電路111進行第一比較，輸出有效的第一訊號對，使得後續第二放大模組102可以固定接收第一訊號對；或者，若第一採樣時脈訊號clkN1為高電平，第一PMOS管MP1斷開，第一NMOS管MN1和第二NMOS管MN2均導通，以下拉第一節點net1處的電壓以及第二節點net2處的電壓，實現對第一節點net1以及第二節點net2的復位，以便於後續數據接收電路100進行下一次的數據接收以及處理。
在一些實施例中，繼續參考圖5，時脈產生電路131可以包括：第一與非門電路1311，第一與非門電路1312的一輸入端接收原始採樣時脈訊號clk，另一輸入端連接電源節點Vcc，輸出端輸出第一採樣時脈訊號clkN1。
可以理解的是，第一與非門電路1311的一個輸入端連接的是電源節點Vcc，則該輸入端接收的是高電平。此時，若第一與非門電路1311的另一個輸入端接收的原始採樣時脈訊號clk為高電平，則第一採樣時脈訊號clkN1為低電平；若第一與非門電路1311的另一個輸入端接收的原始採樣時脈訊號clk為低電平，則第一採樣時脈訊號clkN1為高電平，如此，使得第一採樣時脈訊號clkN1的相位與原始採樣時脈訊號clk的相位相反，因而，在需要降低碼間干擾對數據接收電路的影響時，使得第一採樣時脈訊號clkN1的相位與第二採樣時脈訊號clkN2的相位同步，第一放大模組101可以同時進行第一比較和第二比較。
在一些實施例中，繼續參考圖5，時脈產生電路131可以包括：第二與非門電路1312，第二與非門電路1312的一輸入端接收原始採樣時脈訊號clk，另一輸入端接收致能訊號EnDfe，輸出端輸出第二採樣時脈訊號clkN2。
需要說明的是，在一個例子中，致能訊號EnDfe的第一電平值期間指的是：使得第二與非門電路1312判斷致能訊號EnDfe為邏輯電平1的電平值範圍，即高電平；致能訊號EnDfe的第二電平值期間指的是：使得第二與非門電路1312判斷致能訊號EnDfe為邏輯電平0的電平值範圍，即低電平。
可以理解的是，第一採樣時脈訊號clkN1的相位與原始採樣時脈訊號clk的相位相反，在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe為高電平，若原始採樣時脈訊號clk為高電平，則第二與非門電路1312的兩個輸入端接收的均是高電平，使得輸出端輸出的第二採樣時脈訊號clkN2為低電平，此時第一採樣時脈訊號clkN1也為低電平，使得第一放大模組101可以同時進行第一比較和第二比較，後續第二放大模組102可以基於變化的反饋訊號fb選擇性接收第一訊號對或第二訊號對中的一者，以降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響；若原始採樣時脈訊號clk為低電平，則第二與非門電路1312輸出的第二採樣時脈訊號clkN2為高電平，此時第一採樣時脈訊號clkN1也為高電平，則此時第一比較單元1112和第二比較單元1212均處於非工作狀態，可以透過第一復位單元1113將第一節點net1和第二節點net2處的電平值恢復為初始值，並透過第二復位單元1213將第三節點net3和第四節點net4處的電平值恢復為初始值，以便於後續數據接收電路100進行下一次數據接收以及處理。
在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe為低電平，此時無論原始採樣時脈訊號clk為高電平還是低電平，第二與非門電路1312輸出的第二採樣時脈訊號clkN2均為高電平，因而，無論第一採樣時脈訊號clkN1為高電平還是低電平，即無論第一比較單元1112是否進行第一比較，第二比較電路121中第三節點net3與地端之間的連接路徑以及第四節點net4與地端之間的連接路徑均會導通，使得此時第二比較電路121透過第三節點net3和第四節點net4分別輸出的第三訊號Sn-和第四訊號Sp-均為邏輯低電平訊號，第三訊號Sn-的電平值和第四訊號Sp-的電平值不具備差異性
需要說明的是，圖5中以第一與非門電路1311和第二與非門電路1312均僅包括一個與非門為示例，在實際應用中，對第一與非門電路1311和第二與非門電路1312的具體構造不做限制，能實現與非門邏輯的電路均可以為與第一與非門電路1311和第二與非門電路1312。
在一些實施例中，參考圖4，第二放大模組102可以包括：決策均衡致能單元152，被配置為，接收反饋訊號fb（參考圖1）以及致能訊號EnDfe；第一輸入單元112，連接第七節點net7和第八節點net8，被配置為，與決策均衡致能單元152連接，並受決策均衡致能單元152控制導通，以接收第一訊號對並進行第三比較，並分別向第七節點net7和第八節點net8提供訊號作為第三比較的結果；第二輸入單元122，連接第七節點net7和第八節點net8，被配置為，與決策均衡致能單元152連接，並受決策均衡致能單元152控制導通，以接收第二訊號對並進行第四比較，並分別向第七節點net7和第八節點net8提供訊號作為第四比較的結果；其中，第一輸入單元112與第二輸入單元122受決策均衡致能單元152控制擇一導通；鎖存單元132，連接第七節點net7和第八節點net8，被配置為，對第七節點net7的訊號以及第八節點net8的訊號進行放大並鎖存，並分別透過第一輸出節點net9和第二輸出節點net10輸出第一輸出訊號Vout和第二輸出訊號VoutN。
可以理解的是，在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe處於第一電平值期間，第一放大模組101輸出的第一訊號對和第二訊號對均有效，第一輸入單元112與第二輸入單元122受決策均衡致能單元152控制，此時導通的輸入單元是接收的訊號對中訊號電平值差異更大的一對訊號對，以實現第二放大模組102接收的是第一訊號對和第二訊號對中電平值差異較大的一者，從而有利於提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性。在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第一輸入單元112和第二輸入單元122均不受決策均衡致能單元152的控制，第一輸入單元112受接收的第一訊號對的控制導通或關斷，第二輸入單元122受接收的第二訊號對的控制導通或關斷。
此外，決策均衡致能單元152集成在第二放大模組102中，有利於進一步降低數據接收電路100整體的佈局面積。
其中，鎖存單元132用於根據第七節點net7的訊號以及第八節點net8的訊號向第一輸出節點net9輸出高電平訊號、向第二輸出節點net10輸出低電平訊號，或者向第一輸出節點net9輸出低電平訊號、向第二輸出節點net10輸出高電平訊號。
在一些實施例中，繼續參考圖4，反饋訊號fb（參考圖1）可以包括差分的第一反饋訊號fbp和第二反饋訊號fbn；決策均衡致能單元152可以包括：第一致能單元1521，連接在地端與第一輸入單元112之間、以及地端與第二輸入單元122之間，被配置為，接收致能訊號EnDfe、第一反饋訊號fbp和第二反饋訊號fbn，以控制第一輸入單元112或者第二輸入單元122中的一者與地端連接；第二致能單元1522，連接在地端與第一輸入單元112之間、以及地端與第二輸入單元122之間，被配置為，接收互補致能訊號EnDfeN，以控制第一輸入單元112與地端連接，其中，互補致能訊號EnDfeN的電平與致能訊號EnDfe的電平相反；其中，第一致能單元1521與第二致能單元1522擇一導通。
需要說明的是，互補致能訊號EnDfeN的電平與致能訊號EnDfe的電平相反指的是：互補致能訊號EnDfeN和致能訊號EnDfe中的一者為高電平時，另一者為低電平。
可以理解的是，在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe處於第一電平值期間，互補致能訊號EnDfeN處於第二電平值期間，此時第一致能單元1521基於第一反饋訊號fbp和第二反饋訊號fbn中的一者導通第一輸入單元112或者第二輸入單元122，以實現第二放大模組102接收的是第一訊號對和第二訊號對中電平值差異較大的一者，此時第二致能單元1522關斷。在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，互補致能訊號EnDfeN處於第一電平值期間，第二致能單元1522導通，使得第一輸入單元112受接收的第一訊號對的控制導通或關斷，此時第二比較電路121輸出的第三訊號Sn-和第四訊號Sp-均為邏輯低電平訊號，使得接收第三訊號Sn-和第四訊號Sp-的第二輸入單元122關斷，此時第一致能單元1522也關斷，有利於進一步降低數據接收電路100的功耗。
需要說明的是，在一個例子中，互補致能訊號EnDfeN的第一電平值期間指的是：使得第二致能單元1522判斷互補致能訊號EnDfeN為邏輯電平1的電平值範圍，即高電平；互補致能訊號EnDfeN的第二電平值期間指的是：使得第二致能單元1522判斷互補致能訊號EnDfeN為邏輯電平0的電平值範圍，即低電平。此外，決策均衡致能單元152可以基於接收的致能訊號EnDfe給自身提供互補致能訊號EnDfeN，在實際應用中，互補致能訊號EnDfeN也可由其他模組提供給決策均衡致能單元152。
在一些實施例中，參考圖6，第一輸入單元112可以包括：第五NMOS管MN5和第六NMOS管MN6，第五NMOS管MN5的漏極連接第七節點net7，源極連接第一致能單元1521以及第二致能單元1522，柵極接收第一訊號Sn+；第六NMOS管MN6，第六NMOS管MN6的漏極連接第八節點net8，源極連接第一致能單元1521以及第二致能單元1522，柵極接收第二訊號Sp+；第二輸入單元122可以包括：第七NMOS管MN7，第七NMOS管MN7的漏極連接第七節點net7，源極連接第一致能單元1521以及第二致能單元1522，柵極接收第三訊號Sn-；第八NMOS管MN8，第八NMOS管MN8的漏極連接第八節點net8，源極連接第一致能單元1521以及第二致能單元1522，柵極接收第四訊號Sp-。
在一個例子中，在第一輸入單元112受決策均衡致能單元152的控制導通時，若數據訊號DQ的電平值高於第一參考訊號VR+的電平值，則第一訊號Sn+的電平值低，第二訊號Sp+的電平值高，第五NMOS管MN5的柵極接收第一訊號Sn+，第六NMOS管MN6的柵極接收第二訊號Sp+，則第六NMOS管MN6的導通程度大於第五NMOS管MN5的導通程度，使得第八節點net8處的電壓小於第七節點net7處的電壓，。同理，若數據訊號DQ的電平值低於第一參考訊號VR+的電平值，則第一訊號Sn+的電平值高，第二訊號Sp+的電平值低，第五NMOS管MN5導通程度大於第六NMOS管MN6的的導通程度，使得第七節點net7處的電壓小於第八節點net8處的電壓。
在另一個例子中，在第二輸入單元122受決策均衡致能單元152的控制導通時，若數據訊號DQ的電平值高於第二參考訊號VR-的電平值，則第三訊號Sn-的電平值低，第四訊號Sp-的電平值高，第七NMOS管MN7的柵極接收第三訊號Sn-，第八NMOS管MN8的柵極接收第四訊號Sp-，則第八NMOS管MN8的導通程度大於第七NMOS管MN7的導通程度，使得第八節點net8處的電壓小於第七節點net7處的電壓。同理，若數據訊號DQ的電平值低於第二參考訊號VR-的電平值，則第三訊號Sn-的電平值高，第四訊號Sp-的電平值低，第七NMOS管MN7的導通程度大於第八NMOS管MN的導通程度，使得第七節點net7處的電壓小於第八節點net8處的電壓。
在一些實施例中，繼續參考圖6，第一致能單元1521可以包括：第九NMOS管MN9和第十NMOS管MN10，第九NMOS管MN9的漏極連接第五NMOS管MN5的源極以及第六NMOS管MN6的源極，第九NMOS管MN9的源極連接第十NMOS管MN10的漏極，第九NMOS管MN9的柵極接收第一反饋訊號fbp，第十NMOS管MN10的柵極接收致能訊號EnDfe，第十NMOS管MN10的源極連接地端；第十一NMOS管MN11和第十二NMOS管MN12，第十一NMOS管MN11的漏極連接第七NMOS管MN7的源極以及第八NMOS管MN8的源極，第十一NMOS管MN11的源極連接第十二NMOS管MN12的漏極，第十一NMOS管MN11的柵極接收第二反饋訊號fbn，第十二NMOS管MN12的柵極接收致能訊號EnDfe，第十二NMOS管MN12的源極連接地端。
需要說明的是，第一致能單元1521控制第一輸入單元112與地端連接指的是：第一致能單元1521基於致能訊號EnDfe和第一反饋訊號fbp控制第九NMOS管MN9和第十NMOS管MN10的導通，使得第一輸入單元112接收第一訊號對可以導通，從而與地端間接連接；第一致能單元1521控制第二輸入單元122與地端連接指的是：第一致能單元1521基於致能訊號EnDfe和第二反饋訊號fbn控制第十一NMOS管MN11和第十二NMOS管MN12的導通，使得第二輸入單元122接收第二訊號對可以導通，從而與地端間接連接。
在一些實施例中，繼續參考圖6，第二致能單元1522可以包括：第十三NMOS管MN13，第十三NMOS管MN13的漏極連接第五NMOS管MN5的源極以及第六NMOS管MN6的源極，源極連接地端，柵極接收互補致能訊號EnDfeN；第十四NMOS管MN14，第十四NMOS管MN14的漏極連接第七NMOS管MN7的源極以及第八NMOS管MN8的源極，源極連接地端，柵極接收互補致能訊號EnDfeN。
需要說明的是，多個數據接收電路100級聯時，反饋訊號fb基於先前接收到的數據得到指的是：上一級的數據接收電路100輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為下一級的數據接收電路100的反饋訊號fb；最後一級數據接收電路100輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為第一級數據接收電路100的反饋訊號fb。具體的，上一級數據接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為下一級數據接收電路100的第一反饋訊號fbp，上一級的數據接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為下一級數據接收電路100的第二反饋訊號fbn，；最後一級數據接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為第一級數據接收電路100的第一反饋訊號fbp，最後一級數據接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為第一級數據接收電路100的第二反饋訊號fbn。
可以理解的是，若前一級數據接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout為高電平，第二輸出節點net10輸出的第二輸出訊號VoutN為低電平，則下一級數據接收電路100接收的第一反饋訊號fbp為高電平，第二反饋訊號fbn為低電平，此時第九NMOS管MN9導通，第十一NMOS管MN11關斷。在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe為邏輯電平1，互補致能訊號EnDfeN為邏輯電平0，則第十NMOS管MN10導通，使得第一輸入單元112與地端連接，用於向第七節點net7和第八節點net8提供訊號作為第三比較的結果，此時第十三NMOS管MN13和第十四NMOS管MN14斷開。
若前一級數據接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout為低電平，第二輸出節點net10輸出的第二輸出訊號VoutN為高電平，則下一級數據接收電路100接收的第一反饋訊號fbp為低電平，第二反饋訊號fbn為高電平，此時第九NMOS管MN9關斷，第十一NMOS管MN11導通。在需要降低碼間干擾對數據接收電路的影響時，致能訊號EnDfe為邏輯電平1，互補致能訊號EnDfeN為邏輯電平0，則第十二NMOS管MN12導通，使得第二輸入單元122與地端連接，用於向第七節點net7和第八節點net8提供訊號作為第四比較的結果，此時第十三NMOS管MN13和第十四NMOS管MN14斷開。
在無需考慮碼間干擾對數據接收電路100的影響時，此時致能訊號EnDfe為邏輯電平0，互補致能訊號EnDfeN為邏輯電平1，第十NMOS管MN10和第十二NMOS管MN12均關斷，即第一致能單元1521關斷，第十三NMOS管MN13和第十四NMOS管MN14均導通，則第一輸入單元112受接收的第一訊號Sn+和第二訊號Sp+的控制導通或關斷，例如，在第一比較電路111進行第一比較輸出為差分訊號的第一訊號Sn+和第二訊號Sp+時，第五NMOS管MN5和第六NMOS管MN6基於接收的訊號的電平值不同而導通程度不同，以保證第一輸出訊號Vout和第二輸出訊號VoutN的準確性。此時，第二比較電路121輸出的第三訊號Sn-和第四訊號Sp-均為邏輯低電平訊號，使得接收第三訊號Sn-的第七NMOS管MN7和接收第四訊號Sp-的第八NMOS管MN8均關斷，有利於進一步降低數據接收電路100的功耗。
在一些實施例中，繼續參考圖6，鎖存單元132可以包括：第十五NMOS管MN15以及第七PMOS管MP7，第十五NMOS管MN15的柵極以及第七PMOS管MP7的柵極均連接第二輸出節點net10，第十五NMOS管MN15的源極連接第七節點net7，第十五NMOS管MN15的漏極以及第七PMOS管MP7的漏極均連接第一輸出節點net9，第七PMOS管MP7的源極連接電源節點Vcc；第十六NMOS管MN16以及第八PMOS管MP8，第十六NMOS管MN16的柵極以及第八PMOS管MP8的柵極均連接第一輸出節點net9，第十六NMOS管MN16的源極連接第八節點net8，第十六NMOS管MN16的漏極以及第八PMOS管MP8的漏極均連接第二輸出節點net10，第八PMOS管MP8的源極連接電源節點Vcc。
在一個例子中，若數據訊號DQ的電平值高於第一參考訊號VR+的電平值，即第八節點net8處的電壓小於第七節點net7處的電壓，則第十六NMOS管MN16的導通程度大於第十五NMOS管MN15的導通程度，第二輸出節點net10處的電壓小於第一輸出節點net9處的電壓，則第八PMOS管MP8的導通程度小於第七PMOS管MP7的導通程度，鎖存單元132形成正反饋放大，進一步使得第一輸出節點net9輸出的第一輸出訊號Vout為高電平，第二輸出節點net10輸出的第二輸出訊號VoutN為低電平。同理，若數據訊號DQ的電平值低於第一參考訊號VR+的電平值，即第七節點net7處的電壓小於第八節點net8處的電壓，則第一輸出節點net9輸出的第一輸出訊號Vout為低電平，第二輸出節點net10輸出的第二輸出訊號VoutN為高電平。在一些實施例中，繼續參考圖6，第二放大模組102還可以包括：第三復位單元142，連接在電源節點Vcc與鎖存單元132的輸出端之間，被配置為，對鎖存單元132的輸出端進行復位。如此，在數據接收電路100完成一次數據訊號DQ、第一參考訊號VR+和第二參考訊號VR-的接收以及第一輸出訊號Vout和第二輸出訊號VoutN的輸出之後，可以透過第三復位單元142將第一輸出節點net9和第二輸出節點net10處的電平值恢復為初始值，以便於後續數據接收電路100進行下一次數據的接收以及處理。
在一些實施例中，繼續參考圖6，第三復位單元142可以包括：第九PMOS管MP9，連接在第一輸出節點net9與電源節點Vcc之間，第九PMOS管MP9的柵極接收原始採樣時脈訊號clk；第十PMOS管MP10，連接在第二輸出節點net10與電源節點Vcc之間，第十PMOS管MP10的柵極接收原始採樣時脈訊號clk。
在一個例子中，第一採樣時脈訊號clkN1的相位與原始採樣時脈訊號clk的相位相反，結合參考圖5和圖6，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號EnDfe為邏輯電平1，互補致能訊號EnDfeN為邏輯電平0，第二採樣時脈訊號clkN2的相位與原始採樣時脈訊號clk的相位相反，在原始採樣時脈訊號clk為高電平時，第一採樣時脈訊號clkN1和第二採樣時脈訊號clkN2均為低電平，則第一PMOS管MP1和第二PMOS管MP2均導通，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4、第九PMOS管MP9和第十PMOS管MP10均關斷；在原始採樣時脈訊號clk為低電平時，第一採樣時脈訊號clkN1和第二採樣時脈訊號clkN2均為高電平，則第一PMOS管MP1和第二PMOS管MP2均關斷，此時第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4均導通，以下拉第一節點net1處的電壓、第二節點net2處的電壓、第三節點net3處的電壓以及第四節點net4處的電壓，實現對第一節點net1、第二節點net2、第三節點net3以及第四節點net4的復位，第九PMOS管MP9和第十PMOS管MP10也導通，以上拉第一輸出節點net9處的電壓以及第二輸出節點net10處的電壓，實現對第一輸出節點net9以及第二輸出節點net10的復位。
在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe為邏輯電平0，互補致能訊號EnDfeN為邏輯電平1，此時無論原始採樣時脈訊號clk為高電平還是低電平，第二採樣時脈訊號clkN2始終為高電平，則第二PMOS管MP2始終關斷，第三NMOS管MN3以及第四NMOS管MN4均導通，以降低第二比較電路121中的電流，從而降低數據接收電路100的功耗。
以下結合圖6和表1對本發明一實施例提供的數據接收電路100的具體工作原理進行詳細說明。
在一個例子中，多個數據接收電路100級聯時，上一級的數據接收電路100的第一輸出節點net9輸出的第一輸出訊號Vout作為下一級數據接收電路100的第一反饋訊號fbp，上一級的數據接收電路100的第二輸出節點net10輸出的第二輸出訊號VoutN作為下一級數據接收電路100的第二反饋訊號fbn。
以下以接收的第一參考訊號VR+的電平值大於第二參考訊號VR-的電平值為示例進行說明。數據訊號DQ為邏輯電平1時表徵數據訊號DQ的電平值大於第一參考訊號VR+的電平值，數據訊號DQ為邏輯電平0時表徵數據訊號DQ的電平值小於第二參考訊號VR-的電平值。需要說明的是，表1中用1表示高電平，0表示低電平。
在需要考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe為高電平，互補致能訊號EnDfeN為低電平，此時，第十NMOS管MN10和第十二NMOS管MN12導通，第十三NMOS管MN13和第十四NMOS管MN14關斷。
參考表1，若上一級數據接收電路100接收的數據訊號DQ1為邏輯電平1，上一級數據接收電路100輸出的第一輸出訊號Vout，即下一級數據接收電路100的第一反饋訊號fbp為高電平，上一級數據接收電路100輸出的第二輸出訊號VoutN，即下一級數據接收電路100的第二反饋訊號fbn為低電平，此時，第九NMOS管MN9的柵極的柵極接收第一反饋訊號fbp以導通，第十一NMOS管MN11的柵極接收第二反饋訊號fbn以斷開，第一輸入單元112用於對第一訊號Sn+和第二訊號Sp+進行第三比較，以向第七節點net7和第八節點net8提供訊號，第二輸入單元122中沒有電流流過。
當上一級數據接收電路100接收的數據訊號DQ1為邏輯電平1時，下一級數據接收電路100接收的數據訊號DQ2分別為以下兩種情形：
情形一：參考表1，下一級數據接收電路100接收的數據訊號DQ2為邏輯電平0時，與上一級數據接收電路100接收的數據訊號DQ1的電平值差異較大，存在較大的碼間干擾，此時，下一級數據接收電路100中的第一輸入單元112導通，即下一級數據接收電路100中的第二放大模組102接收的是第一訊號Sn+和第二訊號Sp+，下一級數據接收電路100中的第一比較電路111輸出的第一訊號對被第二放大模組102接收。此時，下一級數據接收電路100中，數據訊號DQ2為邏輯電平0，數據訊號DQ2與第一參考訊號VR+之間的電壓差大於數據訊號DQ2與第二參考訊號VR-之間的電壓差，則經過第一比較電路111處理得到的第一訊號對中訊號的電平值差異更大，此時第二放大模組102接收第一訊號對更有利於輸出準確性更高的第一輸出訊號Vout和第二輸出訊號VoutN，以達到降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響的目的。
情形二：參考表1，下一級數據接收電路100接收的數據訊號DQ2為邏輯電平1時，與上一級數據接收電路100接收的數據訊號DQ1的電平值差異較小，存在較小或者不存在碼間干擾，此時，下一級數據接收電路100中的第一輸入單元112導通，下一級數據接收電路100中的第一比較電路111輸出的第一訊號對被第二放大模組102接收。
參考表1，若上一級數據接收電路100接收的數據訊號DQ1為邏輯電平0，上一級數據接收電路100輸出的第一輸出訊號Vout，即下一級數據接收電路100的第一反饋訊號fbp為低電平，上一級數據接收電路100輸出的第二輸出訊號VoutN，即下一級數據接收電路100的第二反饋訊號fbn為高電平，此時，第九NMOS管MN9的柵極接收第一反饋訊號fbp以斷開，第十一NMOS管MN11的柵極接收第二反饋訊號fbn以導通，第二輸入單元122用於對第三訊號Sn-和第四訊號Sp-進行第四比較，以向第七節點net7和第八節點net8提供訊號，第一輸入單元112中沒有電流流過。
當上一級數據接收電路100接收的數據訊號DQ1為邏輯電平0時，下一級數據接收電路100接收的數據訊號DQ2分別為以下兩種情形：
情形三：參考表1，下一級數據接收電路100接收的數據訊號DQ2為邏輯電平0時，與上一級數據接收電路100接收的數據訊號DQ1的電平值差異較小，存在較小或者不存在碼間干擾，此時，下一級數據接收電路100中的第二輸入單元122導通，下一級數據接收電路100中的第二比較電路121輸出的第二訊號對被第二放大模組102接收。
情形四：參考表1，下一級數據接收電路100接收的數據訊號DQ2為邏輯電平1時，與上一級數據接收電路100接收的數據訊號DQ1的電平值差異較大，存在較大的碼間干擾，此時，下一級數據接收電路100中的第二輸入單元122導通，即下一級數據接收電路100中的第二放大模組102接收的是第三訊號Sn-和第四訊號Sp-，下一級數據接收電路100中的第二比較電路121輸出的第二訊號對被第二放大模組102接收。此時，下一級數據接收電路100中，數據訊號DQ2為邏輯電平1，數據訊號DQ2與第二參考訊號VR-之間的電壓差大於數據訊號DQ2與第一參考訊號VR+之間的電壓差，則經過第二比較電路121處理得到的第二訊號對中訊號的電平值差異更大，此時第二放大模組102接收第二訊號對更有利於輸出準確性更高的第一輸出訊號Vout和第二輸出訊號VoutN，以達到降低接收的數據訊號DQ的碼間干擾對數據接收電路100的影響的目的。
表一
上一級數據傳輸電路接收的數據訊號DQ1 下一級數據傳輸電路接收的數據訊號DQ2 下一級數據傳輸電路接收的第一反饋訊號fbp 下一級數據傳輸電路接收的第二反饋訊號fbn 下一級數據傳輸電路中第二放大模組接收的訊號對
1 0 1 0 Sn+、Sp+
1 1 1 0 Sn+、Sp+
0 0 0 1 Sn-、Sp-
0 1 0 1 Sn-、Sp-
在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe為低電平，互補致能訊號EnDfeN為高電平，此時，第十NMOS管MN10和第十二NMOS管MN12關斷，第十三NMOS管MN13和第十四NMOS管MN14導通，第一輸入單元112受接收的第一訊號對的控制導通或關斷，此時第二比較電路121輸出的第三訊號Sn-和第四訊號Sp-均為邏輯低電平訊號，使得接收第三訊號Sn-和第四訊號Sp-的第二輸入單元122關斷。
需要說明的是，上述關於高電平以及低電平的描述中，高電平可以為大於或等於電源電壓的電平值，低電平可以為小於或等於接地電壓的電平值。而且，高電平和低電平是相對而言的，高電平和低電平所包含的具體電平值範圍可以根據具體器件確定，例如，對於NMOS管而言，高電平指的是能夠使該NMOS管導通的柵極電壓的電平值範圍，低電平指的是能夠使該NMOS管關斷的柵極電壓的電平值範圍；對於PMOS管而言，低電平指的是能夠使該PMOS管導通的柵極電壓的電平值範圍，高電平指的是能夠使該PMOS管關斷的柵極電壓的電平值範圍。此外，高電平可以是前述描述中的邏輯電平1，低電平可以是前述描述中的邏輯電平0。
綜上所述，利用致能訊號EnDfe對第二放大模組102實現進一步的控制，以選擇是否考慮數據接收電路100接收的數據的碼間干擾對數據接收電路100的影響。譬如，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第一電平值期間，第二放大模組102基於此時的致能訊號EnDfe和反饋訊號fb選擇接收第一訊號對或者第二訊號對中電平值差異較大的一者，以保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號；在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第二放大模組102基於此時的致能訊號EnDfe固定接收第一訊號對，以實現在提高數據接收電路100的接收性能的同時，降低數據接收電路100的功耗的效果。
本發明另一實施例還提供一種數據接收系統，以下將結合附圖對本發明另一實施例提供的數據接收系統進行詳細說明。圖2為本發明另一實施例提供的數據接收系統的功能框圖。
參考圖2，數據接收系統包括：多個級聯的數據傳輸電路120，每一數據傳輸電路120包括如本發明一實施例的數據接收電路100以及與數據接收電路100連接的鎖存電路110；上一級數據傳輸電路120的輸出訊號作為下一級數據傳輸電路120的反饋訊號fb；最後一級數據傳輸電路120的輸出訊號作為第一級數據傳輸電路120的反饋訊號fb。
其中，鎖存電路110與數據接收電路100一一對應設置，鎖存電路110用於將與該鎖存電路110對應的數據接收電路100輸出的訊號鎖存並輸出。
在一些實施例中，數據接收電路100響應於採樣時脈訊號接收數據；且數據接收系統包括4個級聯的數據接收電路100，相鄰級的數據接收電路100的採樣時脈訊號clkN的相位差為90°。如此採樣時脈訊號clkN的週期為數據端口接收的數據訊號DQ的週期的2倍，有利於時脈佈線並節省功耗。
需要說明的是，圖2中以數據接收系統包括4個級聯的數據接收電路100，相鄰級的數據接收電路100的採樣時脈訊號的相位差為90°為示例，在實際應用中，對數據接收系統中包括的級聯的數據接收電路100的數量不做限制，相鄰級的數據接收電路100的採樣時脈訊號的相位差可以基於級聯的數據接收電路100的數量來合理設置。
在一些實施例中，前一級的數據接收電路100的第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN作為後一級數據接收電路100的反饋訊號fb，如此，數據接收電路100的輸出直接傳輸給下一級數據傳輸電路120，無需經過鎖存電路110，有利於降低數據的傳輸延遲；或者，前一級的鎖存電路110輸出的訊號作為後一級數據接收電路100的所述反饋訊號fb。
綜上所述，本發明另一實施例提供的數據接收系統可以利用致能訊號EnDfe對第二放大模組102實現進一步的控制，以選擇是否考慮數據接收電路100接收的數據的碼間干擾對數據接收電路100的影響。譬如，在需要降低碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第一電平值期間，第二放大模組102基於此時的致能訊號EnDfe和反饋訊號fb選擇接收第一訊號對或者第二訊號對中電平值差異較大的一者，以保證第二放大模組102接收的是訊號電平值差異較大的一對差分訊號，以提高第二放大模組102輸出的第一輸出訊號Vout和第二輸出訊號VoutN的準確性，因而有利於提高數據接收系統的接收性能；在無需考慮碼間干擾對數據接收電路100的影響時，致能訊號EnDfe處於第二電平值期間，第二放大模組102基於此時的致能訊號EnDfe固定接收第一訊號對，以降低數據接收系統的功耗。
本發明又一實施例還提供一種存儲裝置，包括：多個數據端口；多個如本發明另一實施例提供的數據接收系統，每一數據接收系統與一數據端口相對應。如此，在需要降低碼間干擾對存儲裝置的影響時，存儲裝置中的每一個數據端口均可以透過數據接收系統對接收的數據訊號DQ進行靈活調整，以及提高對第一輸出訊號Vout以及第二輸出訊號VoutN的調整能力，從而提高存儲裝置的接收性能；在無需考慮碼間干擾對存儲裝置的影響時，致能訊號EnDfe處於第二電平值期間，第二放大模組102基於此時的致能訊號EnDfe固定接收第一訊號對，以降低存儲裝置的功耗。
本領域的普通技術人員可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明實施例的精神和範圍。任何本領域技術人員，在不脫離本發明實施例的精神和範圍內，均可作各自更動與修改，因此本發明實施例的保護範圍應當以申請專利範圍限定的範圍為準。
120:數據傳輸電路 100:數據接收電路 101:第一放大模組 111:第一比較電路 1111:第一電流源 1112:第一比較單元 1113:第一復位單元 121:第二比較電路 1211:第二電流源 1212:第二比較單元 1213:第二復位單元 131:時脈產生電路 1311:第一與非門電路 1312:第一與非門電路 102:第二放大模組 112:第一輸入單元 122:第二輸入單元 132:鎖存單元 142:第三復位單元 152:決策均衡致能單元 1521:第一致能單元 1522:第二致能單元 110:鎖存電路
一個或多個實施例透過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，附圖中具有相同參考數字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制；為了更清楚地說明本發明實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明一實施例提供的數據接收電路的一種功能框圖； 圖2為本發明另一實施例提供的數據接收系統的功能框圖； 圖3至圖4為本發明一實施例提供的數據接收電路的另外兩種功能框圖； 圖5為本發明一實施例提供的數據接收電路中第一放大模組的一種電路結構示意圖； 圖6為本發明一實施例提供的數據接收電路中第二放大模組的一種電路結構示意圖。
101:第一放大模組
111:第一比較電路
1111:第一電流源
1112:第一比較單元
1113:第一復位單元
121:第二比較電路
1211:第二電流源
1212:第二比較單元
1213:第二復位單元
131:時脈產生電路
102:第二放大模組
112:第一輸入單元
122:第二輸入單元
132:鎖存單元
142:第三復位單元
152:決策均衡致能單元
1521:第一致能單元
1522:第二致能單元

Claims (11)

  1. 一種數據接收電路，其特徵在於，包括：第一放大模組，被配置為，接收數據訊號、第一參考訊號和第二參考訊號，響應於採樣時脈訊號對所述數據訊號以及所述第一參考訊號進行第一比較，並輸出第一訊號對作為所述第一比較的結果，對所述數據訊號以及所述第二參考訊號進行第二比較，並輸出第二訊號對作為所述第二比較的結果，其中，所述第一參考訊號的電平值與所述第二參考訊號的電平值不同，所述第一訊號對包括第一訊號和第二訊號，所述第二訊號對包括第三訊號和第四訊號；以及第二放大模組，被配置為，接收致能訊號以及反饋訊號，並在所述致能訊號具有第一電平值期間基於所述反饋訊號選擇接收所述第一訊號對或者所述第二訊號對作為輸入訊號對，在所述致能訊號具有第二電平值期間接收所述第一訊號對作為所述輸入訊號對，並對所述輸入訊號對的電壓差進行放大處理，輸出第一輸出訊號和第二輸出訊號作為所述放大處理的結果，所述反饋訊號基於先前接收到的數據得到。
  2. 如請求項1所述的數據接收電路，其特徵在於，所述第一放大模組還被配置為，接收所述致能訊號，並在所述致能訊號具有所述第一電平值期間，進行所述第一比較和所述第二比較並分別輸出所述第一訊號對以及所述第二訊號對，在所述致能訊號具有第二電平值期間，僅進行所述第一比較並輸出所述第一訊號對；其中，所述第一參考訊號的電平值大於所述第二參考訊號的電平值，優選地，所述採樣時脈訊號包括第一採樣時脈訊號和第二採樣時脈訊號；所述第一放大模組包括：第一比較電路，具有第一節點和第二節點，被配置為，接收所述數據訊號以及所述第一參考訊號並響應於所述第一採樣時脈訊號進行所述第一比較，透過所述第一節點和所述第二節點分別輸出所述第一訊號和所述第二訊號；時脈產生電路，被配置為，接收所述致能訊號以及原始採樣時脈訊號，並輸出所述第二採樣時脈訊號，其中，在所述致能訊號具有所述第一電平值期間，所述第二採樣時脈訊號的相位與所述原始採樣時脈訊號的相位相反，在所述致能訊號具有所述第二電平值期間，所述第二採樣時脈訊號為邏輯高電平訊號；第二比較電路，具有第三節點和第四節點，被配置為，接收所述數據訊號以及所述第二參考訊號，並在所述致能訊號具有所述第一電平值期間，響應於所述第二採樣時脈訊號進行所述第二比較，並透過所述第三節點和所述第四節點分別輸出所述第三訊號和所述第四訊號，在所述致能訊號具有所述第二電平值期間導通所述第三節點與地端之間的連接路徑，並導通所述第四節點與地端之間的連接路徑。
  3. 如請求項2所述的數據接收電路，其特徵在於，所述第一比較電路包括：第一電流源，被配置為，連接在電源節點與第五節點之間，響應於所述第一採樣時脈訊號向所述第五節點提供電流；第一比較單元，連接所述第一節點、所述第二節點以及所述第五節點，被配置為，接收所述數據訊號以及所述第一參考訊號，當所述第一電流源向所述第五節點提供電流時進行所述第一比較，並輸出所述第一訊號和所述第二訊號；第一復位單元，連接所述第一節點以及所述第二節點，被配置為，響應於所述第一採樣時脈訊號對所述第一節點和所述第二節點進行復位；所述第二比較電路包括：第二電流源，被配置為，連接在電源節點與第六節點之間，響應於所述第二採樣時脈訊號向所述第六節點提供電流；第二比較單元，連接所述第三節點、所述第四節點以及所述第六節點，被配置為，接收所述數據訊號以及所述第二參考訊號，當所述第二電流源向所述第六節點提供電流時進行所述第二比較，並輸出所述第三訊號和所述第四訊號；第二復位單元，連接在所述第三節點與所述第四節點之間，被配置為，響應於所述第二採樣時脈訊號對所述第三節點和所述第四節點進行復位。
  4. 如請求項3所述的數據接收電路，其特徵在於，所述第一電流源包括：第一PMOS管，連接在所述電源節點與所述第五節點之間，所述第一PMOS管的柵極接收所述第一採樣時脈訊號；所述第二電流源包括：第二PMOS管，連接在所述電源節點與所述第六節點之間，所述第二PMOS管的柵極接收所述第二採樣時脈訊號；和/或所述第一比較單元包括：第三PMOS管，連接在所述第一節點與所述第五節點之間，所述第三PMOS管的柵極接收所述數據訊號；第四PMOS管，連接在所述第二節點與所述第五節點之間，所述第四PMOS管的柵極接收所述第一參考訊號；所述第二比較單元包括：第五PMOS管，連接在所述第三節點與所述第六節點之間，所述第五PMOS管的柵極接收所述數據訊號；第六PMOS管，連接在所述第四節點與所述第六節點之間，所述第六PMOS管的柵極接收所述第二參考訊號；和/或所述第一復位單元包括：第一NMOS管，連接在所述第一節點與地端之間，所述第一NMOS管的柵極接收所述第一採樣時脈訊號；第二NMOS管，連接在所述第二節點與所述地端之間，所述第二NMOS管的柵極接收所述第一採樣時脈訊號；所述第二復位單元包括：第三NMOS管，連接在所述第三節點與地端之間，所述第三NMOS管的柵極接收所述第二採樣時脈訊號；第四NMOS管，連接在所述第四節點與所述地端之間，所述第四NMOS管的柵極接收所述第二採樣時脈訊號。
  5. 如請求項2所述的數據接收電路，其特徵在於，所述時脈產生電路包括：第一與非門電路，所述第一與非門電路的一輸入端接收所述原始採樣時脈訊號，另一輸入端連接電源節點，輸出端輸出所述第一採樣時脈訊號；或第二與非門電路，所述第二與非門電路的一輸入端接收所述原始採樣時脈訊號，另一輸入端接收所述致能訊號，輸出端輸出第二採樣時脈訊號。
  6. 如請求項1所述的數據接收電路，其特徵在於，所述第二放大模組包括：決策均衡致能單元，被配置為，接收所述反饋訊號以及致能訊號；第一輸入單元，連接第七節點和第八節點，被配置為，與所述決策均衡致能單元連接，並受所述決策均衡致能單元控制導通，以接收所述第一訊號對並進行第三比較，並分別向所述第七節點和所述第八節點提供訊號作為所述第三比較的結果；第二輸入單元，連接所述第七節點和所述第八節點，被配置為，與所述決策均衡致能單元連接，並受所述決策均衡致能單元控制導通，以接收所述第二訊號對並進行第四比較，並分別向所述第七節點和所述第八節點提供訊號作為所述第四比較的結果；其中，所述第一輸入單元與所述第二輸入單元受所述決策均衡致能單元控制擇一導通；鎖存單元，連接所述第七節點和所述第八節點，被配置為，對所述第七節點的訊號以及所述第八節點的訊號進行放大並鎖存，並分別透過第一輸出節點和第二輸出節點輸出所述第一輸出訊號和所述第二輸出訊號。
  7. 如請求項6所述的數據接收電路，其特徵在於，所述反饋訊號包括差分的第一反饋訊號和第二反饋訊號；所述決策均衡致能單元包括：第一致能單元，連接在地端與所述第一輸入單元之間、以及所述地端與所述第二輸入單元之間，被配置為，接收所述致能訊號、所述第一反饋訊號和所述第二反饋訊號，以控制所述第一輸入單元或者所述第二輸入單元中的一者與所述地端連接；第二致能單元，連接在所述地端與所述第一輸入單元之間、以及所述地端與所述第二輸入單元之間，被配置為，接收互補致能訊號，以控制所述第一輸入單元與所述地端連接，其中，所述互補致能訊號的電平與所述致能訊號的電平相反；其中，所述第一致能單元與所述第二致能單元擇一導通，優選地，所述第一輸入單元包括：第五NMOS管，所述第五NMOS管的漏極連接所述第七節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第一訊號；第六NMOS管，所述第六NMOS管的漏極連接所述第八節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第二訊號；所述第二輸入單元包括：第七NMOS管，所述第七NMOS管的漏極連接所述第七節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第三訊號；第八NMOS管，所述第八NMOS管的漏極連接所述第八節點，源極連接所述第一致能單元以及所述第二致能單元，柵極接收所述第四訊號，更優選地，所述第一致能單元包括：第九NMOS管和第十NMOS管，所述第九NMOS的漏極連接所述第五NMOS管的源極以及所述第六NMOS管的源極，所述第九NMOS管的源極連接所述第十NMOS管的漏極，所述第九NMOS管的柵極接收所述第一反饋訊號，所述第十NMOS管的柵極接收所述致能訊號，所述第十NMOS管的源極連接所述地端；第十一NMOS管和第十二NMOS管，所述第十一NMOS管的漏極連接所述第七NMOS管的源極以及所述第八NMOS管的源極，所述第十一NMOS管的源極連接所述第十二NMOS管的漏極，所述第十一NMOS管的柵極接收所述第二反饋訊號，所述第十二NMOS管的柵極接收所述致能訊號，所述第十二NMOS管的源極連接所述地端；和/或所述第二致能單元包括：第十三NMOS管，所述第十三NMOS管的漏極連接所述第五NMOS管的源極以及所述第六NMOS管的源極，源極連接所述地端，柵極接收所述互補致能訊號；第十四NMOS管，所述第十四NMOS管的漏極連接所述第七NMOS管的源極以及所述第八NMOS管的源極，源極連接所述地端，柵極接收所述互補致能訊號。
  8. 如請求項6所述的數據接收電路，其特徵在於，所述鎖存單元包括：第十五NMOS管以及第七PMOS管，所述第十五NMOS管的柵極以及所述第七PMOS管的柵極均連接所述第二輸出節點，所述第十五NMOS管的源極連接所述第七節點，所述第十五NMOS管的漏極以及所述第七PMOS管的漏極均連接所述第一輸出節點，所述第七PMOS管的源極連接電源節點；第十六NMOS管以及第八PMOS管，所述第十六NMOS管的柵極以及所述第八PMOS管的柵極均連接所述第一輸出節點，所述第十六NMOS管的源極連接所述第八節點，所述第十六NMOS管的漏極以及所述第八PMOS管的漏極均連接所述第二輸出節點，所述第八PMOS管的源極連接所述電源節點，優選地，所述第二放大模組還包括：第三復位單元，連接在電源節點與所述鎖存單元的輸出端之間，被配置為，對所述鎖存單元的輸出端進行復位。更優選地，所述第三復位單元包括：第九PMOS管，連接在所述第一輸出節點與電源節點之間，所述第九PMOS管的柵極接收原始採樣時脈訊號；以及第十PMOS管，連接在所述第二輸出節點與所述電源節點之間，所述第十PMOS管的柵極接收所述原始採樣時脈訊號。
  9. 一種數據接收系統，其特徵在於，包括：多個級聯的數據傳輸電路，每一所述數據傳輸電路包括如請求項1至8之任一項所述的數據接收電路以及與所述數據接收電路連接的鎖存電路；上一級所述數據傳輸電路的輸出訊號作為下一級所述數據傳輸電路的所述反饋訊號；以及最後一級所述數據傳輸電路的輸出訊號作為第一級所述數據傳輸電路的所述反饋訊號。
  10. 如請求項9所述的數據接收系統，其特徵在於，所述數據接收電路響應於採樣時脈訊號接收數據；且所述數據接收系統包括4個級聯的所述數據傳輸電路，相鄰級的所述數據接收電路的所述採樣時脈訊號的相位差為90°;或前一級的所述數據接收電路的所述第二放大模組輸出的所述第一輸出訊號和所述第二輸出訊號作為後一級所述數據接收電路的所述反饋訊號；或者，前一級的所述鎖存電路輸出的訊號作為後一級所述數據接收電路的所述反饋訊號。
  11. 一種存儲裝置，其特徵在於，包括：多個數據端口；以及多個如請求項9至10之任一項所述的數據接收系統，每一所述數據接收系統與一所述數據端口相對應。
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