TW202347518A - 半導體裝置及其形成的方法 - Google Patents

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tantalum
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李欣怡
張勝詠
洪正隆
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

本揭示內容描述一種用於形成具有摻雜有鉭的一功函數金屬層以減輕氧擴散且改良裝置臨限電壓的一半導體裝置的方法。該方法包括在一通道結構上形成一閘極介電層及在該閘極介電層上形成一功函數金屬層。該閘極介電層包括在該通道結構上的一界面層及在該界面層上的一高k介電層。該方法進一步包括對該功函數金屬層及該閘極介電層進行鉭摻雜。

Description

半導體裝置中的功函數調整
無
隨著半導體技術進步，對更高儲存容量、更快處理系統、更高效能及更低成本的需求不斷增加。為了滿足這些需求，半導體產業繼續縮小半導體裝置的尺寸，半導體裝置諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，包括平面MOSFET、鰭形場效電晶體(fin field effect transistor，finFET)及閘極全環場效電晶體(gate-all-around field effect transistor，GAAFET)。此縮小已引起要改良半導體裝置的效能的挑戰。
無
以下揭示內容提供用於實現所提供標的之不同特徵的許多不同實施例或實例。組件及配置的特定實例將在下文描述以簡化本揭示內容。當然，這些僅為實例且不欲為限制性的。舉例而言，在隨後的描述中的第一特徵形成於第二特徵上方可包括第一特徵及第二特徵係直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間，使得第一特徵及第二特徵不可直接接觸的實施例。如本文所用，第一特徵形成於第二特徵上意味著第一特徵直接接觸第二特徵而形成。另外，本揭示內容可在各種實例中重複參考數字及/或字母。這種重複本身並不規定所論述的各種實施例/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一元件或特徵的關係的描述，在本文中可使用空間相關術語，諸如「在……下面」、「在……下」、「下部」、「在……之上」、「上部，」及類似術語。空間相關術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。設備可另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相關描述符可類似地加以相應解釋。
請注意，說明書中對「一個實施例」、「一實施例」、「一實例實施例」、「例示性」等的引用指示所描述的實施例可包括一特定特徵、結構或特性，但每個實施例可能未必包括該特定特徵、結構或特性。此外，此等片語未必係指同一實施例。此外，當結合一實施例描述特定特徵、結構或特性時，結合無論是否明確描述的其他實施例實現此種特徵、結構或特性將在熟習此項技術者的知識範圍內。
將理解，本文中的措辭或術語係用於描述目的，而非用於限制，使得本說明書的術語或措辭將由熟習相關技術者依據本文中的教示進行解釋。
在一些實施例中，術語「約」及「實質上」可指示給定量的值，該值在該值的5%內變化(例如，該值的±1%、±2%、±3%、±4%、±5%)。這些值僅為實例且不欲為限制性的。術語「約」及「實質上」可指值的百分比，如熟習相關技術者依據本文中的教示所解釋的。
隨著對較低功率消耗、較高效能及較小半導體裝置的需求不斷增加，半導體裝置的尺寸繼續縮小。裝置尺寸的持續縮小及對裝置效能的增加需求可需要各種製程及材料改良，該些改良可導致各種挑戰。舉例而言，n型場效電晶體(亦被稱為「NFET」)及p型場效電晶體(亦被稱為「PFET」)可製造成具有適合於每一類型的FET的不同臨限電壓(V t)。術語「p型」可與摻雜有諸如硼的p型摻雜劑的結構、層級/或區域相關聯。術語「n型」可與摻雜有諸如磷的n型摻雜劑的結構、層級/或區域相關聯。裝置可由於不同的V t而具有不同的功函數金屬層。NFET的功函數金屬層可被稱為「n型功函數金屬層」且PFET的功函數金屬層可被稱為「p型功函數金屬層」。
NFET的功函數金屬層可包括鈦鋁(TiAl)、氮化鈦(TiN)及其他合適的功函數材料。PFET的功函數金屬層可包括氮化鈦(TiN)、鈦矽氮化物(TiSiN)、氮化鎢(WN)、鎢碳氮化物(WCN)及其他合適的功函數材料。在諸如TiN的p型功函數金屬層的製造製程期間，後續製程可在一不同的腔室中且p型功函數金屬層的表面可在製程期間氧化。表面處的氧可擴散至PFET的閘極介電層中。閘極介電層可包括高k介電層及界面層。術語「高k」可指高介電常數。在半導體裝置結構及製造製程的領域中，高k可指大於SiO 2的介電常數(例如，大於約3.9)的介電常數。界面層可包括氧化矽、氧化鍺或矽鍺氧化物。高k介電層及界面層中的擴散氧可引起PFET中的V t偏移。舉例而言，V t可由於氧擴散而增大約20 mV至約100 mV。V t偏移可使PFET的裝置效能明顯降級。
本揭示內容的各種實施例提供一種用於形成具有摻雜有鉭的功函數金屬層以防止至閘極介電層中的氧擴散且改良裝置臨限電壓的半導體裝置的方法。在一些實施例中，可在一半導體裝置的一通道結構上形成一閘極介電層。該閘極介電層可包括一高k介電層及一界面層。可在該閘極介電層上形成一功函數金屬層。在一些實施例中，該功函數金屬層及該閘極介電層可藉由利用一鉭前驅物的一浸泡程序而摻雜具有鉭。該功函數金屬層及該閘極介電層中的鉭可吸引氧且防止氧擴散至該閘極介電層中。在一些實施例中，該功函數金屬層可包括一或多個氮化鉭層以在該功函數金屬層及該閘極介電層中摻雜鉭且因此減輕氧擴散。在一些實施例中，該功函數金屬層可包括鈦鉭氮化物(TiTaN)以減輕氧擴散。TiTaN功函數金屬層中的鉭可具有在約0.05%至約25%的範圍內的濃度，且鉭可擴散至該閘極介電層中以吸引氧且減輕氧擴散。在一些實施例中，該功函數金屬層及該閘極介電層中的鉭濃度可在約0.05%至約25%的範圍內。在一些實施例中，由於該功函數金屬層及該閘極介電層中的鉭摻雜，PFET中的V t偏移可減小約20 mV至約100 mV，且半導體裝置的裝置效能可得到改良。
根據一些實施例，第1圖、第2圖、第3A圖、第3B圖及第4圖圖示具有摻雜有鉭的功函數層的半導體裝置100的等角視圖及橫截面圖。如第1圖所示，半導體裝置100包括形成於基板125上的FET 105A及FET 105B。在一些實施例中，FET 105A及FET 105B可為鰭形FET、平面FET、奈米結構電晶體或其他合適的FET裝置。奈米結構電晶體可包括奈米片電晶體、奈米線電晶體、多橋通道電晶體、奈米帶電晶體等。奈米結構電晶體提供呈堆疊式奈米片/奈米線組態的通道。儘管第1圖、第2圖、第3A圖、第3B圖及第4圖將FET 105A及FET 105B圖示為奈米結構電晶體，但FET 105A及FET 105B可為任何合適的FET裝置。在一些實施例中，FET 105A及FET 105B可均為PFET，均為NFET，或每一導電型FET中的一者。儘管第1圖展示兩個FET，但半導體裝置100可具有任何數目個與FET 105A及FET 105B類似的FET。此外，儘管第1圖展示一個閘極結構155，但半導體裝置100可具有與閘極結構155類似且平行的額外閘極結構。除非另外提及，否則對具有相同注解的FET 105A及FET 105B的元件的論述彼此適用。
如第1圖所示，FET 105A及FET 105B可形成於基板125上。在一些實施例中，基板125可包括半導體材料，諸如結晶矽(Si)。在一些實施例中，基板125可包括：(i)基本半導體，諸如鍺(Ge)；(ii)化合物半導體，包括碳化矽(SiC)、砷化矽(SiAs)、砷化鎵(GaAs)、磷化鎵(GaP)及/或III-V半導體材料；(iii)合金半導體，包括矽鍺(SiGe)、矽鍺碳化物(SiGeC)、鍺錫(GeSn)及/或砷化鋁鎵(AlGaAs)；(iv)絕緣體上矽(silicon-on-insulator，SOI)結構；(v)絕緣體上矽鍺(SiGe)結構(silicon germanium (SiGe)-on insulator，SiGeOI)；(vi)絕緣體上鍺(germanium-on-insulator，GeOI)結構；或(vii)其組合。替代地，基板可由諸如玻璃及藍寶石晶圓的電氣非導電材料製成。此外，基板125可視設計要求(例如，p型基板或n型基板)而經摻雜。在一些實施例中，基板125可摻雜有p型摻雜劑(例如，硼、銦、鋁或鎵)或n型摻雜劑(例如，磷或砷)。出於示例目的，將在結晶Si的背景下描述基板125。基於本文中的揭示內容，可使用如在上文論述的其他材料。這些材料在本揭示內容的精神及範疇內。
參考第1圖，半導體裝置100可包括額外的結構元件，諸如鰭形結構120、襯裡130、絕緣層135、源極/汲極(S/D)結構140、蝕刻終止層145、隔離層150、形成於隔離層150中的閘極結構155及形成於閘極結構155的側壁表面上的閘極間隔物160。
鰭形結構120可藉由用任何合適方法進行圖案化而形成於基板125上。舉例而言，鰭形結構120可使用包括雙重圖案化製程或多次圖案化製程的一或多個光微影製程來圖案化。雙重圖案化製程或多次圖案化製程可組合光微影製程及自對準製程，從而允許創造具有例如小於使用單一的直接光微影製程另外可獲得的間距的間距的圖案。在一些實施例中，犧牲層形成於基板上方且使用光微影製程來圖案化。間隔物係使用自對準製程沿著圖案化的犧牲層形成。然後將犧牲層移除，且剩餘間隔物可接著用於對鰭形結構120進行圖案化。在一些實施例中，鰭形結構120可包括類似於基板125的半導體材料。在一些實施例中，鰭形結構120可包括結晶Si。在一些實施例中，鰭形結構120係可選的。
在一些實施例中，絕緣層135可為諸如淺溝槽隔離(shallow trench isolation，STI)的隔離結構，該隔離結構提供FET 105A及FET 105B彼此之間及與基板125上的相鄰FET (未示出)及/或與基板125整合或沉積在基板125上的相鄰主動元件及被動元件(未示出)之間的電隔離。在一些實施例中，絕緣層可為充當電絕緣體的層(例如，介電層)。在一些實施例中，絕緣層135可包括氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)、氟摻雜的矽酸鹽玻璃(fluorine-doped silicate glass，FSG)、磷摻雜的矽酸鹽玻璃(phosphorous-doped silicate glass，PSG)、低k介電材料(例如，具有小於約3.9的k值)及/或具有適當的填充性質的其他合適的介電材料。在一些實施例中，襯裡130為氮化物層，諸如氮化矽。
參考第1圖，S/D結構140可安置在鰭形結構120上且毗鄰沿著X軸在隔離層150內延伸的閘極間隔物160。在一些實施例中，S/D結構140可具有任何幾何形狀，諸如多邊形、橢圓形及圓形。S/D結構140可包括磊晶生長的半導體材料。在一些實施例中，磊晶生長的半導體材料包括與基板125相同的材料。在一些實施例中，磊晶生長的半導體材料包括與基板125不同的材料。在一些實施例中，S/D結構140中的每一者的磊晶生長的半導體材料可彼此相同或不同。磊晶生長的半導體材料可包括：(i)半導體材料，諸如鍺及矽；(ii)化合物半導體材料，諸如砷化鎵及砷化鋁鎵；或(iii)半導體合金，諸如矽鍺及磷砷化鎵。
在一些實施例中，S/D結構140對於PFET可為p型的且對於NFET可為n型的。在一些實施例中，p型S/D結構140可包括SiGe且可在磊晶生長製程期間使用諸如硼、銦及鎵的p型摻雜劑進行原位摻雜。在一些實施例中，p型S/D結構140可具有多個子區域，該些子區域可包括SiGe且可基於例如摻雜濃度、磊晶生長製程條件及/或Ge相對於Si的相對濃度而彼此不同。在一些實施例中，n型S/D結構140可包括Si且可在磊晶生長製程期間使用諸如磷及砷的n型摻雜劑進行原位摻雜。在一些實施例中，n型S/D結構140可具有多個n型磊晶鰭形子區域，該些鰭形子區域可基於例如摻雜濃度及/或磊晶生長製程條件而彼此不同。
參考第1圖，蝕刻終止層145可在絕緣層135、S/D結構140及閘極間隔物160上方延伸。在一些實施例中，蝕刻終止層145可在形成S/D結構140上的S/D接觸開口期間充當終止後續蝕刻製程中的蝕刻的層。在一些實施例中，蝕刻終止層145可藉由諸如以下各者的保形沉積製程來沉積：原子層沉積(atomic layer deposition，ALD)、電漿增強ALD (plasma-enhanced ALD，PEALD)、化學氣相沉積(chemical vapor deposition，CVD)、電漿增強CVD (plasma-enhanced CVD，PECVD)及任何其他合適的沉積方法。
隔離層150可圍繞S/D結構140且可在閘極結構155形成之前形成。在一些實施例中，隔離層150可為層間介電質(interlayer dielectric，ILD)，層間介電質包括具有或不具碳及/或氮的基於氧化矽的介電材料。在一些實施例中，隔離層150可藉由CVD、可流動CVD (flowable CVD，FCVD)或任何其他合適的沉積方法來沉積。
閘極間隔物160可為包括相同或不同材料的一或多個層的堆疊。在一些實施例中，閘極間隔物160可包括介電材料，諸如氮氧化矽(SiON)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、氮化矽或其組合。根據一些實施例，閘極間隔物160可安置在閘極結構155的側壁表面上。閘極間隔物160可具有介電常數小於約3.9 (例如，約3.5、約3.0或約2.8)的低k材料。
閘極結構155可為多層結構且可安置在鰭形結構120之上。閘極結構155可包括閘極介電層203及金屬閘極215，如第2圖、第3A圖、第3B圖及第4圖詳細所示。根據一些實施例，第2圖圖示跨第1圖中的線A-A的半導體裝置100的橫截面圖。根據一些實施例，第3A圖圖示跨第2圖中的線C-C的半導體裝置100的自上而下視圖。根據一些實施例，第3B圖圖示跨第2圖中的線D-D的半導體裝置100的自上而下視圖。根據一些實施例，第4圖圖示跨第1圖中的線B-B的半導體裝置100的橫截面圖。
如第2圖、第3A圖、第3B圖及第4圖所示，閘極介電層203可包括界面層207及高k介電層209。在一些實施例中，界面層207可包括厚度為約5 Å至約15 Å的氧化矽、氧化鍺或矽鍺氧化物。在一些實施例中，高k介電層209可包括介電常數(k值)高於約3.9的介電材料。在一些實施例中，高k介電層209可包括藉由ALD、CVD或PEALD沉積的厚度為約10 Å至約75 Å的氧化鉿、氧化鋁、氧化鋯或其他合適的高k介電材料。
在一些實施例中，閘極介電層203可摻雜有鉭以減輕至界面層207及界面層207與高k介電層209之間的界面的氧擴散。在一些實施例中，界面層207及高k介電層209中的摻雜鉭的濃度可在約0.05%至約25%的範圍內。若鉭濃度低於約0.05%，則摻雜鉭可能無法防止氧擴散至界面層207及界面層207與高k介電層209之間的界面。因此，半導體裝置100的電氣效能不能得到改良。若鉭濃度高於約25%，則過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。閘極介電層203的均勻性降低可使半導體裝置100的電氣效能降級。
在一些實施例中，金屬閘極215可包括功函數金屬層211及金屬填充213。功函數金屬層211可包括功函數金屬以調整FET 105A及FET 105B的V t。在一些實施例中，功函數金屬層211可包括p型功函數金屬，諸如TiN、TiSiN、WN、WCN或其他合適的功函數金屬。在一些實施例中，功函數金屬層211可包括單一的金屬層或多個金屬層的堆疊。多個金屬層的堆疊可包括功函數值彼此相等或不同的功函數金屬。在一些實施例中，如第2圖所示，功函數金屬層211可具有在約1 nm至約10 nm的範圍內的厚度211t。若厚度211t小於約1 nm，則FET 105A及FET 105B的V t可小於所需的值(例如，約50 mV至約500 mV)。若厚度211t大於約10 nm，則FET 105A及FET 105B的V t可大於所需的值(例如，約50 mV至約500 mV)。
在一些實施例中，功函數金屬層211可摻雜有鉭以減輕至界面層207及界面層207與高k介電層209之間的界面的氧擴散。在一些實施例中，功函數金屬層211中的摻雜鉭的濃度可在約0.05%至約25%的範圍內。若鉭濃度低於約0.05%，則摻雜鉭可能無法防止氧擴散至界面層207及界面層207與高k介電層209之間的界面。因此，半導體裝置100的電氣效能不能得到改良。若鉭濃度高於約25%，則過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。閘極介電層203的均勻性降低可使半導體裝置100的電氣效能降級。
在一些實施例中，金屬填充213可包括鈦、鉭、鋁、鈷、鎢、鎳、釕或其他合適的導電材料。在一些實施例中，界面層207及高k介電層209可環繞奈米結構210。一或多層的功函數金屬層211及金屬填充213可填充奈米結構210之間的空間。因此，閘極結構155可被稱為「閘極全環(gate-all-around，GAA)結構」且FET 105A及FET 105B可被稱為「GAA FET」。
如第2圖、第3A圖、第3B圖及第4圖所示，半導體裝置可進一步包括奈米結構210及內部間隔物結構217。在一些實施例中，奈米結構210可包括多個半導體層的堆疊(例如，GAA FET的奈米片、奈米線、奈米帶或奈米叉形片的堆疊)。在一些實施例中，奈米結構210可包括類似於或不同於鰭形結構120的半導體材料。在一些實施例中，奈米結構210及鰭形結構120可包括與基板125相同的半導體材料，諸如結晶Si。在一些實施例中，奈米結構210可包括矽鍺。在一些實施例中，如第2圖所示，奈米結構210可具有沿著Z軸在約5 nm至約10 nm的範圍內的厚度210t。在一些實施例中，鄰近的奈米結構210可具有沿著Z軸在約5 nm至約15 nm的範圍內的間距210s。
在一些實施例中，內部間隔物結構217可隔離閘極結構155及S/D結構110。內部間隔物結構217可包括絕緣材料，諸如氧化矽、氮化矽、SiON、SiCN、SiOC、氧碳氮化矽(silicon oxycarbonitride，SiOCN)、低k材料及其組合。在一些實施例中，內部間隔物結構217及閘極間隔物160可包括相同的絕緣材料。在一些實施例中，內部間隔物結構217及閘極間隔物160可包括不同的絕緣材料。內部間隔物結構217可包括單一的層或多個絕緣層的堆疊。在一些實施例中，內部間隔物結構217可具有介電常數小於約3.9 (例如，約3.5、約3.0或約2.8)的低k材料。在一些實施例中，內部間隔物結構217可具有沿著X軸在約4 nm至約8 nm的範圍內的厚度217t。
參考第1圖、第2圖、第3A圖、第3B圖及第4圖，奈米結構210可為各個FET 105A及FET 105B的載電結構。FET 105A及FET 105B的通道區域可形成於該些FET的相應奈米結構210的部分中。因此，奈米結構210可被稱為「通道結構」。S/D結構140可充當各個FET 105A及FET 105B的S/D區域。
根據一些實施例，第5圖為用於製造具有摻雜有鉭的功函數金屬層的半導體裝置的方法500的流程圖。方法500可不限於奈米結構裝置且可適用於可自鉭摻雜的功函數金屬層獲益的其他裝置，諸如平面FET、鰭形FET等。額外的製造操作可在方法500的各種操作之間執行且僅出於描述清楚及容易而可被省略。額外製程可在方法500之前、期間及/或之後提供；這些額外製程中的一或多者在本文中簡要地描述。此外，並非所有操作都可能需要以執行本文中提供的揭示內容。另外，該些操作中的一些可以同時地或以不同於第5圖所示的次序執行。在一些實施例中，除了當前描述的操作以外或替代當前描述的操作，可執行一或多個其他操作。
出於說明目的，第5圖中圖示的操作將參考用於製造如第6圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖中所圖示的具有鉭摻雜的功函數金屬層的半導體裝置100的實例製造製程進行描述。根據一些實施例，第6圖圖示部分製造的半導體裝置100的等角視圖。根據一些實施例，第7圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖圖示具有鉭摻雜的功函數金屬層211的半導體裝置100在其製造製程的各種階段的部分橫截面圖。為簡單起見，在第7圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖中圖示半導體裝置100中的FET 105A或FET 105B中的一者。儘管第6圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖圖示半導體裝置100的功函數金屬層211及閘極介電層203中的鉭摻雜，但方法500可適用於其他半導體裝置，諸如平面FET、鰭形FET及其他合適的裝置。第6圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖中的注解與第1圖、第2圖、第3A圖、第3B圖及第4圖中的元件相同的元件係在上文描述。
參考第5圖，方法500以在一通道結構上形成一閘極介電層的操作510及程序開始。舉例而言，如第6圖～第8圖所示，閘極介電層203可形成於奈米結構210上。根據一些實施例，第6圖圖示在移除犧牲閘極堆疊之後的部分製造的半導體裝置100的等角視圖。在移除犧牲閘極堆疊之後，閘極堆疊開口655可形成於閘極間隔物160之間。根據一些實施例，第7圖圖示跨第6圖中的線E-E的半導體裝置100的部分橫截面圖。第8圖為在方法500的操作510之後的第7圖所示的半導體裝置100的橫截面圖。如第6圖及第7圖所示，在移除犧牲閘極堆疊之後，奈米結構210可在S/D結構140之間形成於閘極堆疊開口655中。在一些實施例中，如第7圖所示，奈米結構210可具有沿著Z軸在約5 nm至約10 nm的範圍內的厚度210t。在一些實施例中，鄰近的奈米結構210可具有沿著Z軸在約5 nm至約15 nm的範圍內的間距210s。奈米結構210可為FET 105A及FET 105B的載流結構且可形成FET 105A及FET 105B的通道區域。因此，奈米結構210可被稱為FET 105A及FET 105B的「通道結構」。
如第8圖所示，閘極介電層203可形成於奈米結構210、鰭形結構120及絕緣層135上。閘極介電層203可在閘極間隔物160之間形成於閘極堆疊開口655中，如第6圖所示。在一些實施例中，閘極介電層203可包括界面層207及高k介電層209。在一些實施例中，界面層207可藉由使奈米結構210及鰭形結構120的矽表面曝露於氧化環境而形成。在一些實施例中，氧化環境可包括臭氧(O 3)、氫氧化銨/過氧化氫/水混合物(SC1)及氫氯酸/過氧化氫/水混合物(SC2)的組合。作為前述氧化製程的結果，在約5 Å與約15 Å之間的氧化矽層可形成於暴露的矽表面(諸如在閘極堆疊開口655中的奈米結構210及鰭形結構120的表面)上，而不形成於絕緣層135上。因此，根據一些實施例，奈米結構210及鰭形結構120上的閘極介電層203可包括界面層207及高k介電層209，且絕緣層135上的閘極介電層203可僅包括高k介電層209。在一些實施例中，界面層207可包括氧化矽層，該氧化矽層具有約5 Å至約15 Å的厚度且藉由ALD、CVD或任何其他合適的沉積方法來沉積。作為沉積程序的結果，氧化矽層可覆蓋奈米結構210、鰭形結構120及絕緣層135。在一些實施例中，高k介電層209可包括介電常數(k值)高於約3.9的介電材料。在一些實施例中，高k介電層209可包括藉由ALD、CVD或PEALD沉積的厚度為約10 Å至約75 Å的氧化鉿、氧化鋁、氧化鋯或其他合適的高k介電材料。
參考第5圖，方法500以在該閘極介電層上形成一功函數金屬層的操作520及程序繼續。舉例而言，如第9圖所示，功函數金屬層211*可形成於閘極介電層203上。根據一些實施例，第9圖圖示在操作520之後的第8圖所示的半導體裝置100的橫截面圖。在一些實施例中，功函數金屬層211*可包括TiN、TiSiN、WN、WCN或其他合適的功函數金屬。在一些實施例中，功函數金屬層211*可在約150℃至約550℃的溫度下在約0.1托至約50托的壓力下藉由ALD、CVD及其他合適的沉積方法沉積在閘極介電層203上。在一些實施例中，功函數金屬層211*可具有在約1 nm至約10 nm的範圍內的厚度。
參考第5圖，在操作530中，對該功函數金屬層及該閘極介電層進行鉭摻雜。舉例而言，如第10圖及第11A圖～第11C圖所示，功函數金屬層211*及閘極介電層203可藉由浸泡程序而摻雜有鉭。根據一些實施例，第10圖圖示在操作530之後的第9圖所示的半導體裝置100的橫截面圖。根據一些實施例，第11A圖～第11C圖圖示第10圖中的區域1070的放大橫截面圖。在一些實施例中，第10圖及第11A圖～第11C圖中的箭頭可指示浸泡程序期間的鉭擴散。在一些實施例中，浸泡程序可使用鉭前驅物，諸如PDMAT (Ta(N(CH 3) 2) 5)氣體及氯化鉭(TaCl 5)氣體。在一些實施例中，浸泡程序可在約150℃至約550℃的溫度下在約0.1托至約50托的壓力下執行。若溫度低於約150℃，或壓力低於約0.1托，則鉭不可能摻雜在功函數金屬層211*或閘極介電層203中。因此，擴散至閘極介電層203中的氧不可能減少且半導體裝置100的電氣效能不可能改良。若溫度高於約150℃，或壓力高於約50托，則過量鉭可摻雜在功函數金屬層211*及閘極介電層203中，且過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。閘極介電層203的均勻性降低可使半導體裝置100的電氣效能降級。
在一些實施例中，浸泡程序可執行持續在約0.5秒至約1800秒的範圍內的時間段。浸泡程序的時間段可控制功函數金屬層211*及閘極介電層203中的鉭濃度。若時間段小於約0.5秒，則功函數金屬層211*及閘極介電層203中的鉭濃度可低於約0.05 %且擴散至閘極介電層203中的氧不可能減少。若時間段大於約1800秒，則功函數金屬層211*及閘極介電層203中的鉭濃度可高於約25%，且閘極介電層203中的過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。
在一些實施例中，如第11A圖所示，浸泡程序可在功函數金屬層211*沉積之前對高k介電層209執行。鉭可擴散至閘極介電層203中且減輕至界面層207及界面層207與高k介電層209之間的界面的氧擴散。在一些實施例中，如第11B圖所示，浸泡程序可在功函數金屬層211*沉積之後執行。鉭可擴散穿過功函數金屬層211*且摻雜功函數金屬層211*及閘極介電層203。在一些實施例中，如第11C圖所示，浸泡程序可在每一功函數金屬子層211-1*、211-2*及211-3*沉積之後執行多次。在一些實施例中，功函數金屬子層211-1*、211-2*及211-3*中的每一者可具有在約0.5 nm至約1.5 nm的範圍內的厚度。
參考第5圖，在操作540中，可在該功函數金屬層上形成一金屬填充。舉例而言，如第12圖及第13圖所示，金屬填充213可形成於功函數金屬層211上。在一些實施例中，在金屬填充213形成之前，一膠層可沉積在功函數金屬層211*上，如第12圖所示。該膠層可包括與功函數金屬層211相同的導電材料，諸如TiN。因此，該膠層可為功函數金屬層211的一部分，如第12圖所示。在一些實施例中，該膠層可在約150℃至約550℃的溫度下在約0.1托至約50托的壓力下藉由ALD、CVD及其他合適的沉積方法來沉積。在一些實施例中，該膠層可具有在約25 Å至約200 Å的範圍內的厚度。
在一些實施例中，金屬填充213可包括單一的金屬層或多個金屬層的堆疊。金屬層的堆疊可包括彼此不同的金屬。在一些實施例中，金屬填充213可包括合適的導電材料，諸如鈦、鉭、鋁、鈷、鎢、鎳、釕、金屬合金及/或其組合。在一些實施例中，金屬填充213可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)及其他合適的沉積方法來沉積。在金屬填充213沉積之後，功函數金屬層211及金屬填充213可形成金屬閘極215。
在一些實施例中，一或多個氮化鉭層可在功函數金屬層211形成期間沉積在閘極介電層203上以在功函數金屬層211及閘極介電層203中摻雜鉭，如第14圖、第15A圖、第15B圖、第16圖及第17圖所示。根據一些實施例，第14圖圖示在操作520及530之後的第8圖所示的半導體裝置100的橫截面圖。根據一些實施例，第15A圖及第15B圖圖示第14圖中的區域1470的放大橫截面圖。在一些實施例中，如第15A圖所示，功函數金屬層211*可包括功函數金屬子層211A1、211A2及211A3。功函數金屬子層211A1及211A3可包括相同的功函數材料，諸如TiN。功函數金屬子層211A2可包括不同於功函數金屬子層211A1及211A3的另一種功函數材料，諸如TaN。在一些實施例中，如第15B圖所示，功函數金屬層211*可包括功函數金屬子層211B1、211B2、211B3及211B4。功函數金屬子層211B1及211B3可包括相同的功函數材料，諸如TiN。功函數金屬子層211B2及211B4可包括不同於功函數金屬子層211B1及211B3的另一種功函數材料，諸如TaN。
在一些實施例中，功函數金屬子層211A1、211A2及211A3可在約150℃至約550℃的溫度下在約0.1托至約50托的壓力下藉由ALD、CVD及其他合適的沉積方法沉積在閘極介電層203上。在一些實施例中，功函數金屬子層211A1及211A3可與鈦前驅物沉積在同一腔室中。鈦前驅物可包括氯化鈦(TiCl 4)或其他合適的鈦前驅物。在一些實施例中，功函數金屬子層211A2可與鉭前驅物沉積在不同於功函數金屬子層211A1及211A3的另一腔室中。鉭前驅物可包括鈦PDMAT、TaCl 5或其他合適的鉭前驅物。因此，在功函數金屬子層211A1沉積之後，用於功函數金屬子層211A2的沉積製程可具有真空破壞，此可被稱為「非原位」沉積。類似地，在功函數金屬子層211A2沉積之後，用於功函數金屬子層211A3的沉積製程可為非原位沉積。在一些實施例中，功函數金屬子層211A1、211A2及211A3可與用於功函數金屬子層211A1及211A3的鈦前驅物及用於功函數金屬子層211A2的鉭前驅物沉積在同一腔室中。功函數金屬子層211A1、211A2及211A3的沉積製程可不具有真空破壞，此可被稱為「原位」沉積。因此，功函數金屬子層211A2及211A3可為原位沉積的或非原位沉積的。在一些實施例中，功函數金屬子層211B1、211B2、211B3及211B4可與功函數金屬子層211A1、211A2及211A3藉由相同方法沉積。
在一些實施例中，如第15A圖及第15B圖所示，功函數金屬子層211*可包括以交替組態堆疊的TiN層及TaN層。在一些實施例中，功函數金屬子層211A1及211B1可包括TiN，但不可包括TaN，此係因為閘極介電層203上的TaN可使PFET裝置的V t增大且使裝置效能降級。在一些實施例中，功函數金屬子層211A3及211B4可包括TiN或TaN以作為功函數金屬層211*的頂層。在一些實施例中，功函數金屬子層211A2、211B2及211B4中的鉭的原子鍵在沉積製程期間可被破壞，且鉭可在約150℃至約550℃的沉積溫度下擴散至鄰近的功函數金屬子層及閘極介電層203。因此，在沉積製程之後，功函數金屬層211*及閘極介電層203可以堆疊的TiN層及TaN層的交替組態摻雜有鉭。
在一些實施例中，功函數金屬子層211A2、211B2及211B4中的鉭濃度可在約40%至約60%的範圍內。在一些實施例中，功函數金屬子層211A1、211A3、211B1及211B3、高k介電層209及界面層207中的摻雜鉭的濃度可在約0.05%至約25%的範圍內。若鉭濃度低於約0.05%，則閘極介電層203及功函數金屬子層211A1、211A3、211B1及211B3中的摻雜鉭可能無法防止氧擴散至界面層207及界面層207與高k介電層209之間的界面。因此，半導體裝置100的電氣效能不能得到改良。若鉭濃度高於約25%，則過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。閘極介電層203的均勻性降低可使半導體裝置100的電氣效能降級。
在一些實施例中，功函數金屬子層211A1、211A3、211B1及211B中的每一者可包括具有在約0.5 nm至約1.5 nm的範圍內的厚度211t1的TiN。在一些實施例中，功函數金屬子層211A2、211B2及211B4可包括具有在約0.5 nm至約1.5 nm的範圍內的厚度211t2的TaN。在一些實施例中，厚度211t2與厚度211t1之間的比率可在約0.1至約1.5的範圍內。若該比率小於約0.1，則功函數金屬層211*及閘極介電層203中的鉭濃度可小於約0.05%，且介電層203中的摻雜鉭可能無法防止氧擴散至界面層207及界面層207與高k介電層209之間的界面。若該比率大於約1.5，則功函數金屬層211*及閘極介電層203中的鉭濃度可大於約25%，且過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。
在一些實施例中，功函數金屬層211*的形成後面可跟隨在功函數金屬層211*上沉積一膠層以形成功函數金屬層211，如第16圖所示。在一些實施例中，該膠層可與第12圖中所描述的膠層藉由相同方法來沉積且包括相同導電材料。在一些實施例中，功函數金屬層211的形成後面可跟隨在該膠層上沉積金屬填充213，如第17圖所示。在一些實施例中，金屬填充213可與第13圖中所描述的金屬填充213藉由相同方法來沉積且包括相同導電材料。
在一些實施例中，功函數金屬層211可包括功函數材料TiTaN以在功函數金屬層211及閘極介電層203中摻雜鉭，如第18圖～第20圖所示。根據一些實施例，第18圖圖示在操作520及530之後的第8圖所示的半導體裝置100的橫截面圖。根據一些實施例，第19圖圖示第18圖中的區域1870的放大橫截面圖。在一些實施例中，如第19圖所示，功函數金屬層211*可包括具有鉭的功函數材料，諸如TiTaN。在一些實施例中，功函數金屬層211*中的鉭濃度可在約0.05%至約25%的範圍內。若鉭濃度低於約0.05%，則功函數金屬層211*中的鉭可能無法防止氧擴散至界面層207及界面層207與高k介電層209之間的界面。因此，半導體裝置100的電氣效能不能得到改良。若鉭濃度高於約25%，則過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。閘極介電層203的均勻性降低可使半導體裝置100的電氣效能降級。
在一些實施例中，功函數金屬層211*可在約150℃至約550℃的溫度下在約0.1托至約50托的壓力下藉由ALD、CVD及其他合適的沉積方法沉積在閘極介電層203上。在一些實施例中，功函數金屬層211*可使用鈦前驅物(例如，TiCl 4)、鉭前驅物(例如，PDMAT)及氮前驅物(例如，氨(NH 3))沉積以形成TiTaN。在一些實施例中，功函數金屬層211*可按前驅物的順序沉積在腔室中。前驅物的順序可包括鈦前驅物的第一循環、氮前驅物的第二循環、鉭前驅物的第三循環及氮前驅物的第四循環。在一些實施例中，鈦前驅物可在第一循環期間輸送至腔室持續第一脈衝時間，且鉭前驅物可在第三循環期間輸送至腔室持續第二脈衝時間。在一些實施例中，第一脈衝時間與第二脈衝時間之間的比率可在約0.15至約10的範圍內。若該比率小於約0.15，則功函數金屬層211*中的鉭濃度可小於約0.05%，且功函數金屬層211*中的鉭可能無法防止氧擴散。若該比率大於約10，則功函數金屬層211*中的鉭濃度可大於約25%。過量鉭可導致閘極介電層203中的缺陷且使閘極介電層203的均勻性降低。在一些實施例中，第一循環可包括鈦前驅物，但不可包括鉭前驅物，此係因為沉積在閘極介電層203上的鉭可使PFET裝置的V t增大且使裝置效能降級。在一些實施例中，沉積的鉭可在沉積製程期間擴散至閘極介電層203中。閘極介電層203中的摻雜鉭可吸引氧且減輕氧擴散。在一些實施例中，額外循環的鈦前驅物、氮前驅物、鉭前驅物可按與第一第四循環相同的序列輸送至腔室以形成功函數金屬層211*。在一些實施例中，功函數金屬層211*可具有在約1 nm至約10 nm的範圍內的厚度。
在一些實施例中，功函數金屬層211*的形成後面可跟隨在功函數金屬層211*上沉積一膠層以形成功函數金屬層211，此後可跟隨在該膠層上沉積金屬填充213，如第20圖所示。在一些實施例中，該膠層可與第12圖中所描述的膠層藉由相同方法來沉積且包括相同導電材料。在一些實施例中，金屬填充213可與第13圖中所描述的金屬填充213藉由相同方法來沉積且包括相同導電材料。
在一些實施例中，功函數金屬層211及金屬填充213的形成後面可跟隨化學機械研磨(chemical mechanical polishing，CMP)製程以平坦化閘極結構155、閘極間隔物160、蝕刻終止層145及隔離層150的頂表面。在一些實施例中，額外操作可跟隨CMP製程以形成S/D結構140上的觸點、閘極結構155上的觸點、互連件及半導體裝置100的其他結構，為簡單起見，前述各者未進行詳細描述。
本揭示內容的各種實施例提供用於形成具有鉭摻雜的功函數金屬層211以防止氧擴散且改良裝置臨限電壓的半導體裝置100的方法。在一些實施例中，功函數金屬層211及閘極介電層203可藉由利用鉭前驅物的浸泡程序而摻雜有鉭。功函數金屬層211及閘極介電層203中的鉭可吸引氧且防止氧擴散至界面層207及界面層207與高k介電層209之間的界面中。在一些實施例中，功函數金屬層211可包括一或多個氮化鉭層以在功函數金屬層211及閘極介電層203中摻雜鉭且因此減輕氧擴散。在一些實施例中，功函數金屬層211可包括TiTaN以減輕氧擴散。TiTaN功函數金屬層中的鉭可具有在約0.05%至約25%的範圍內的濃度，且鉭可擴散至閘極介電層203中以吸引氧且減輕氧擴散。在一些實施例中，功函數金屬層211及閘極介電層203中的鉭濃度可在約0.05%至約25%的範圍內。在一些實施例中，由於功函數金屬層211及閘極介電層203中的鉭摻雜，PFET 105A及105B中的V t偏移可減小約20 mV至約100 mV，且半導體裝置100的裝置效能可得到改良。
在一些實施例中，一種半導體裝置形成的方法包括在一通道結構上形成一閘極介電層及在該閘極介電層上形成一功函數金屬層。該閘極介電層包括在該通道結構上的一界面層及在該界面層上的一高k介電層。該方法進一步包括對該功函數金屬層及該閘極介電層進行鉭摻雜。
在一些實施例中，一種半導體裝置形成的方法包括在一通道結構上形成一閘極介電層。該閘極介電層包括在該通道結構上的一界面層及在該界面層上的一高k介電層。該方法進一步包括將一功函數金屬層與一鈦前驅物、一氮前驅物及一鉭前驅物一起沉積在該閘極介電層上及在該功函數金屬層上形成一金屬填充。
在一些實施例中，一種半導體裝置包括在一基板上的一通道結構、在該通道結構上的一界面層、在該界面層上的一高k介電層及在該高k介電層上的一功函數金屬層。該功函數金屬層包括具有在約0.05%至約25%的範圍內的一濃度的鉭。
將瞭解，實施方式部分而非發明摘要部分意欲用於解釋申請專利範圍。發明摘要部分可陳述如發明人預期的本揭示內容的一或多個而非全部的可能實施例，且因此不欲以任何方式限制增補的技術方案。
前述揭示內容概述幾個實施例的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者將瞭解，該些技術者可容易將本揭露用作為設計或修改用於實現與本文中介紹的實施例的相同目的及/或達成與本文中介紹的實施例的相同優點的其他製程及結構的基礎。熟習此項技術者亦將認識到，此等等效構造不背離本揭露的精神及範疇，且該些技術者可在不背離本揭露的精神及範疇的情況下作出本文中的各種改變、取代及改動。
100:半導體裝置 105A:FET 105B:FET 120:鰭形結構 125:基板 130:襯裡 135:絕緣層 140:源極/汲極(S/D)結構 145:蝕刻終止層 150:隔離層 155:閘極結構 160:閘極間隔物 203:閘極介電層 207:界面層 209:高k介電層 210:奈米結構 210s:間距 210t:厚度 211:功函數金屬層 211t:厚度 211*:功函數金屬層 211-1*:功函數金屬子層 211-2*:功函數金屬子層 211-3*:功函數金屬子層 211A1:功函數金屬子層 211A2:功函數金屬子層 211A3:功函數金屬子層 211B1:功函數金屬子層 211B2:功函數金屬子層 211B3:功函數金屬子層 211B4:功函數金屬子層 211t1:厚度 211t2:厚度 213:金屬填充 215:金屬閘極 217:內部間隔物結構 217t:厚度 500:方法 510:操作 520:操作 530:操作 540:操作 655:閘極堆疊開口 1070:區域 1470:區域 1870:區域 A-A:線 B-B:線 C-C:線 D-D:線 E-E:線
本揭示內容的態樣將在結合附圖閱讀時自以下詳細描述最佳地瞭解。 根據一些實施例，第1圖、第2圖、第3A圖、第3B圖及第4圖圖示具有摻雜有鉭的功函數金屬層的半導體裝置的等角視圖及橫截面圖。 根據一些實施例，第5圖為用於製造具有摻雜有鉭的功函數金屬層的半導體裝置的方法的流程圖。 根據一些實施例，第6圖圖示部分製造的半導體裝置的等角視圖。 根據一些實施例，第7圖～第10圖、第11A圖～第11C圖、第12圖～第14圖、第15A圖～第15B圖及第16圖～第20圖圖示具有摻雜有鉭的功函數金屬層的半導體裝置在其製造製程的各種階段的各種部分橫截面圖。 現在將參考附圖來描述說明性實施例。在附圖中，類似參考數字通常指示相同、功能類似及/或結構類似的元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
500:方法
510:操作
520:操作
530:操作
540:操作

Claims (20)

  1. 一種半導體裝置形成的方法，包含以下步驟： 在一通道結構上形成一閘極介電層，其中該閘極介電層包含在該通道結構上的一界面層及在該界面層上的一高k介電層； 在該閘極介電層上形成一功函數金屬層；及 對該功函數金屬層及該閘極介電層進行鉭摻雜。
  2. 如請求項1所述之方法，其中對該功函數金屬層及該閘極介電層進行摻雜之步驟包含：用一鉭前驅物浸泡該功函數金屬層持續0.5秒至1800秒。
  3. 如請求項1所述之方法，其中對該功函數金屬層及該閘極介電層進行摻雜之步驟包含：在一氮化鈦層上形成一氮化鉭層。
  4. 如請求項3所述之方法，其中該氮化鉭層的厚度與該氮化鈦層的厚度的比率在0.1至1.5的範圍內。
  5. 如請求項1所述之方法，進一步包含： 在該功函數金屬層上形成一額外功函數金屬層；及 對該額外功函數金屬層進行鉭摻雜。
  6. 如請求項1所述之方法，進一步包含： 在經摻雜的該功函數金屬層上形成一膠層；及 在該膠層上形成一金屬填充。
  7. 如請求項1所述之方法，其中對該功函數金屬層及該閘極介電層進行摻雜之步驟包含：在150℃至550℃的一溫度下執行該摻雜。
  8. 如請求項1所述之方法，其中對該功函數金屬層及該閘極介電層進行摻雜之步驟包含：在0.1托至50托的壓力下執行該摻雜。
  9. 如請求項1所述之方法，其中該功函數金屬層為包含氮化鈦、氮化鎢、鎢碳氮化物或鈦矽氮化物的一p型功函數金屬。
  10. 一種半導體裝置形成的方法，包含以下步驟： 在一通道結構上形成一閘極介電層，其中該閘極介電層包含在該通道結構上的一界面層及在該界面層上的一高k介電層； 將一功函數金屬層與一鈦前驅物、一氮前驅物及一鉭前驅物一起沉積在該閘極介電層上；及 在該功函數金屬層上形成一金屬填充。
  11. 如請求項10所述之方法，其中沉積該功函數金屬層包含以下步驟： 輸送該鈦前驅物持續一第一脈衝時間；及 輸送該鉭前驅物持續一第二脈衝時間，該第二脈衝時間不同於該第一脈衝時間。
  12. 如請求項11所述之方法，其中該第一脈衝時間與該第二脈衝時間的比率在0.15至10的範圍內。
  13. 如請求項10所述之方法，其中沉積該功函數金屬層之步驟包含：在150℃至550℃的溫度下執行該沉積。
  14. 如請求項10所述之方法，其中沉積該功函數金屬層之步驟包含：在0.1托至50托的壓力下執行該沉積。
  15. 一種半導體裝置，包含： 在一基板上的一通道結構； 在該通道結構上的一界面層； 在該界面層上的一高k介電層；及 在該高k介電層上的一功函數金屬層，其中該功函數金屬層包含具有在0.05%至25%的濃度範圍內的鉭。
  16. 如請求項15所述之半導體裝置，其中該高k介電層包含具有在0.05%至25%的濃度範圍內的鉭。
  17. 如請求項15所述之半導體裝置，其中該功函數金屬層包含在一氮化鈦層上的一氮化鉭層。
  18. 如請求項17所述之半導體裝置，其中該氮化鉭層的厚度與該氮化鈦層的厚度的比率在0.1至1.5的範圍內。
  19. 如請求項15所述之半導體裝置，其中該功函數金屬層的厚度在1 nm至10 nm的範圍內。
  20. 如請求項15所述之半導體裝置，進一步包含在該功函數金屬層上的一金屬填充。
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