CN116598195A - 半导体器件中的功函数调谐 - Google Patents

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Abstract

本申请公开了半导体器件中的功函数调谐。本公开描述了一种用于形成半导体器件的方法，该半导体器件具有掺杂钽的功函数金属层以减轻氧扩散并提高器件阈值电压。该方法包括在沟道结构上形成栅极电介质层以及在栅极电介质层上形成功函数金属层。栅极电介质层包括在沟道结构上的界面层和在界面层上的高k电介质层。该方法还包括用钽掺杂功函数金属层和栅极电介质层。

Description

半导体器件中的功函数调谐
技术领域
本公开涉及半导体器件中的功函数调谐。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体行业继续按比例缩小半导体器件的尺寸，例如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET、鳍式场效应晶体管(FinFET)和栅极全环绕场效应晶体管(GAAFET)。这种按比例缩小为提高半导体器件的性能带来了挑战。
发明内容
根据本公开的第一方面，提供了一种用于形成半导体器件的方法，包括：在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；在所述栅极电介质层上形成功函数金属层；以及用钽掺杂所述功函数金属层和所述栅极电介质层。
根据本公开的第二方面，提供了一种用于形成半导体器件的方法，包括：在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；用钛前体、氮前体和钽前体在所述栅极电介质层上沉积功函数金属层；以及在所述功函数金属层上形成金属填充物。
根据本公开的第三方面，提供了一种半导体器件，包括：沟道结构，在衬底上；界面层，在所述沟道结构上；高k电介质层，在所述界面层上；和功函数金属层，在所述高k电介质层上，其中，所述功函数金属层包括具有约0.05％至约25％范围内浓度的钽。
附图说明
在结合附图阅读时，可以通过下面的具体实施方式最佳地理解本公开的各方面。
图1、图2、图3A、图3B和图4示出了根据一些实施例的具有掺杂钽的功函数金属层的半导体器件的等距视图和截面图。
图5是根据一些实施例的用于制造具有掺杂钽的功函数金属层的半导体器件的方法的流程图。
图6示出了根据一些实施例的部分制造的半导体器件的等距视图。
图7-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20示出了根据一些实施例的具有掺杂钽的功函数金属层的半导体器件在其制造过程的各个阶段的各种部分截面图。
现在将参照附图描述说明性实施例。在附图中，相同附图标记通常表示相同的、功能相似的和/或结构上相似的元件。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。组件和布置的具体示例在下面被描述以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。如本文所用，在第二特征上形成第一特征意味着第一特征被形成为与第二特征直接接触。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复本身并不规定所讨论的各种实施例和/或配置之间的关系。
此外，为了易于描述，可以在本文中使用空间相关术语，例如，“下方”、“之下”、“下”、“以上”、“上”等，来描述图中所示的一个元素或特征相对于另一个(多个)元素或特征的关系。除了图中所示的朝向之外，空间相关术语还意在包含器件在使用或工作中的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可以类似地进行相应解释。
注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“示例性”等的引用表示所述的实施例可以包括特定的特征、结构或特性，但每个实施例不一定包括特定的特征、结构或特性。此外，这样的措辞不一定指的是相同的实施例。另外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围内。
应当理解，本文的措辞或术语是为了描述的目的而不是限制的目的，使得本说明书的术语或措辞由技术人员根据本文的教导来解释。
在一些实施例中，术语“约”和“基本上”可以表示给定量的值在该值的5％范围内变化(例如，该值的±1％、±2％、±3％、±4％、±5％)。这些值仅是示例而不是限制性的。术语“约”和“基本上”可以指的是相关领域技术人员根据本文的教导解释的值的百分比。
随着对更低功耗、更高性能和更小半导体器件的需求不断增加，半导体器件的尺寸继续按比例缩小。器件尺寸的持续按比例缩小和对器件性能的日益增长的需求可能需要各种工艺和材料改进，这可能会带来各种挑战。例如，n型场效应晶体管(也称为“NFET”)和p型场效应晶体管(也称为“PFET”)可以被制造成具有适用于每种类型的FET的不同阈值电压(Vt)。术语“p型”可以与掺杂p型掺杂剂(例如硼)的结构、层和/或区域相关联。术语“n型”可以与掺杂n型掺杂剂(例如磷)的结构、层和/或区域相关联。对于不同的Vt，器件可以具有不同的功函数金属层。NFET的功函数金属层可以称为“n型功函数金属层”，并且PFET的功函数金属层可以称为“p型功函数金属层”。
NFET的功函数金属层可以包括钛铝(TiAl)、氮化钛(TiN)和其他合适的功函数材料。PFET的功函数金属层可以包括氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钨(WN)、氮化钨碳(WCN)和其他合适的功函数材料。在p型功函数金属层(例如TiN)的制造过程期间，后续过程可能在不同的腔室中，并且p型功函数金属层的表面可能在该过程期间被氧化。表面处的氧可以扩散到PFET的栅极电介质层中。栅极电介质层可以包括高k电介质层和界面层。术语“高k”可以是指高介电常数。在半导体器件结构和制造工艺领域，高k可以是指介电常数大于SiO2的介电常数(例如，大于约3.9)。界面层可以包括氧化硅、氧化锗或氧化硅锗。高k电介质层和界面层中的扩散氧可导致PFET中的Vt偏移。例如，由于氧扩散，Vt可以提高约20mV至约100mV。Vt偏移会显着降低PFET的器件性能。
本公开的各种实施例提供了用于形成具有掺杂钽的功函数金属层的半导体器件的方法，以防止氧扩散到栅极电介质层中并提高器件阈值电压。在一些实施例中，可以在半导体器件的沟道结构上形成栅极电介质层。栅极电介质层可以包括高k电介质层和界面层。可以在栅极电介质层上形成功函数金属层。在一些实施例中，功函数金属层和栅极电介质层可以通过使用钽前体的浸泡工艺来掺杂钽。功函数金属层和栅极电介质层中的钽可以吸引氧，并且防止氧扩散到栅极电介质层中。在一些实施例中，功函数金属层可以包括一个或多个氮化钽层以在功函数金属层和栅极电介质层中掺杂钽，从而减轻氧扩散。在一些实施例中，功函数金属层可以包括氮化钛钽(TiTaN)以减轻氧扩散。TiTaN功函数金属层中钽的浓度可以在约0.05％至约25％的范围内，并且钽可以扩散到栅极电介质层中以吸引氧并减轻氧扩散。在一些实施例中，功函数金属层和栅极电介质层中钽的浓度可以在约0.05％至约25％的范围内。在一些实施例中，在功函数金属层和栅极电介质层中掺杂钽的情况下，PFET中的Vt偏移可以减少约20mV至约100mV，并且可以改善半导体器件的器件性能。
图1、图2、图3A、图3B和图4示出了根据一些实施例的具有掺杂钽的功函数层的半导体器件100的等距视图和截面图。如图1所示，半导体器件100包括形成在衬底125上的FET105A和FET 105B。在一些实施例中，FET 105A和105B可以是FinFET、平面FET、纳米结构晶体管或其他合适的FET器件。纳米结构晶体管可以包括纳米片晶体管、纳米线晶体管、多桥沟道晶体管、纳米带晶体管等。纳米结构晶体管以堆叠的纳米片/纳米线配置提供沟道。尽管图1、图2、图3A、图3B和图4将FET 105A和105B示出为纳米结构晶体管，但FET 105A和105B可以是任何合适的FET器件。在一些实施例中，FET 105A和105B可以皆是PFET、皆是NFET或者是每种导电类型FET中的一者。尽管图1示出了两个FET，但半导体器件100可以具有与FET105A和105B类似的任何数量的FET。此外，尽管图1示出了一个栅极结构155，但半导体器件100可以具有与栅极结构155相似和平行的附加栅极结构。除非另有说明，否则对具有相同注释的FET105A和105B的元件的讨论彼此适用。
如图1所示，可以在衬底125上形成FET 105A和105B。在一些实施例中，衬底125可以包括半导体材料，例如晶体硅(Si)。在一些实施例中，衬底125可以包括(i)基本半导体，例如锗(Ge)；(ii)化合物半导体，包括碳化硅(SiC)、砷化硅(SiAs)、砷化镓(GaAs)、磷化镓(GaP)和/或III-V族半导体材料；(iii)合金半导体，包括硅锗(SiGe)、碳化硅锗(SiGeC)、锗锡(GeSn)和/或砷化铝镓(AlGaAs)；(iv)绝缘体上硅(SOI)结构；(v)绝缘体上硅锗(SiGe)结构(SiGeOI)；(vi)绝缘体上锗(GeOI)结构；或(vii)其组合。替代地，衬底可以由非导电材料制成，例如玻璃和蓝宝石晶片。此外，可以根据设计要求(例如，p型衬底或n型衬底)掺杂衬底125。在一些实施例中，衬底125可以掺杂p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。出于示例目的，将在晶体Si的上下文中描述衬底125。基于本文的公开内容，可以使用如上讨论的其他材料。这些材料在本公开的精神和范围内。
参考图1，半导体器件100可以包括附加结构元件，例如鳍结构120、内衬130、绝缘层135、源极/漏极(S/D)结构140、蚀刻停止层145、隔离层150、形成在隔离层150中的栅极结构155、以及形成在栅极结构155的侧壁表面上的栅极间隔件160。
鳍结构120可以通过用任何合适的方法图案化而形成在衬底125上。例如，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍结构120。双重图案化工艺或多重图案化工艺可以将光刻工艺和自对准工艺相结合，从而允许图案被创建具有例如比以其他方式使用单个直接光刻工艺能够获得的间距更小的间距。在一些实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍结构120。在一些实施例中，鳍结构120可以包括类似于衬底125的半导体材料。在一些实施例中，鳍结构120可以包括晶体Si。在一些实施例中，鳍结构120是可选的。
在一些实施例中，绝缘层135可以是隔离结构，例如浅沟槽隔离(STI)，该隔离结构提供FET 105A和105B彼此之间以及FET 105A和105B与衬底125上的相邻FET(未示出)和/或沉积在衬底125上或与衬底125集成在一起的相邻有源和无源元件(未示出)的电隔离。在一些实施例中，绝缘层可以是用作电绝缘体的层(例如，电介质层)。在一些实施例中，绝缘层135可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、掺杂氟的硅酸盐玻璃(FSG)、掺杂磷的硅酸盐玻璃(PSG)、低k电介质材料(例如，k值小于约3.9)和/或具有适当填充特性的其他合适的电介质材料。在一些实施例中，内衬130是氮化物层，例如氮化硅。
参考图1，S/D结构140可以设置在鳍结构120上并邻接栅极间隔件160，在隔离层150内沿X轴延伸。在一些实施例中，S/D结构140可以具有任何几何形状，例如多边形、椭圆形和圆形。S/D结构140可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料包括与衬底125相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底125不同的材料。在一些实施例中，用于每个S/D结构140的外延生长的半导体材料可以彼此相同或不同。外延生长的半导体材料可以包括：(i)半导体材料，例如锗和硅；(ii)化合物半导体材料，例如砷化镓和砷化铝镓；或(iii)半导体合金，例如硅锗和磷砷化镓。
在一些实施例中，S/D结构140对于PFET可以是p型并且对于NFET可以是n型。在一些实施例中，p型S/D结构140可以包括SiGe并且可以在外延生长工艺期间使用诸如硼、铟和镓之类的p型掺杂剂进行原位掺杂。在一些实施例中，p型S/D结构140可以具有多个子区域，这些子区域可以包括SiGe并且可以基于例如掺杂浓度、外延生长工艺条件和/或Ge相对于Si的相对浓度而彼此不同。在一些实施例中，n型S/D结构140可以包括Si并且可以在外延生长工艺期间使用诸如磷和砷之类的n型掺杂剂进行原位掺杂。在一些实施例中，n型S/D结构140可以具有多个n型外延鳍子区域，这些n型外延鳍子区域可以基于例如掺杂浓度和/或外延生长工艺条件而彼此不同。
参考图1，蚀刻停止层145可以在绝缘层135、S/D结构140和栅极间隔件160之上延伸。在一些实施例中，蚀刻停止层145可以用作在S/D结构140上形成S/D接触开口期间在后续蚀刻工艺中停止蚀刻的层。在一些实施例中，蚀刻停止层145可以通过共形沉积工艺沉积，例如原子层沉积(ALD)、等离子体增强ALD(PEALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)和任何其他合适的沉积方法。
隔离层150可以包围S/D结构140并且可以在形成栅极结构155之前形成。在一些实施例中，隔离层150可以是层间电介质(ILD)，其包括具有或不具有碳和/或氮的基于氧化硅的电介质材料。在一些实施例中，隔离层150可以通过CVD、可流动CVD(FCVD)或任何其他合适的沉积方法来沉积。
栅极间隔件160可以是包括相同或不同材料的一个或多个层的堆叠。在一些实施例中，栅极间隔件160可以包括电介质材料，例如氮氧化硅(SiON)、氮碳化硅(SiCN)、碳氧化硅(SiOC)、氮化硅或其组合。根据一些实施例，栅极间隔件160可以设置在栅极结构155的侧壁表面上。栅极间隔件160可以具有介电常数小于约3.9(例如，约3.5、约3.0或约2.8)的低k材料。
栅极结构155可以是多层结构并且可以设置在鳍结构120上方。如图2、图3A、图3B和图4中详细示出的，栅极结构155可以包括栅极电介质层203和金属栅极215。图2示出了根据一些实施例的跨过图1中的线A-A的半导体器件100的截面图。图3A示出了根据一些实施例的跨过图2中的线C-C的半导体器件100的俯视图。图3B示出了根据一些实施例的跨过图2中的线D-D的半导体器件100的俯视图。图4示出了根据一些实施例的跨过图1中的线B-B的半导体器件100的截面图。
如图2、图3A、图3B和图4所示，栅极电介质层203可以包括界面层207和高k电介质层209。在一些实施例中，界面层207可以包括厚度为约至约/>的氧化硅、氧化锗或氧化硅锗。在一些实施例中，高k电介质层209可以包括介电常数(k值)高于约3.9的电介质材料。在一些实施例中，高k电介质层209可以包括通过ALD、CVD或PEALD沉积的具有约/>至约/>厚度的氧化铪、氧化铝、氧化锆或其他合适的高k电介质材料。
在一些实施例中，栅极电介质层203可以掺杂钽以减轻氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。在一些实施例中，界面层207和高k电介质层209中的掺杂钽的浓度可以在约0.05％至约25％的范围内。如果钽浓度小于约0.05％，则掺杂的钽可能无法防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。结果，半导体器件100的电性能可能不会得到改善。如果钽浓度大于约25％，则过量的钽会导致栅极电介质层203出现缺陷，并且降低栅极电介质层203的均匀性。栅极电介质层203的均匀性降低会降低半导体器件100的电性能。
在一些实施例中，金属栅极215可以包括功函数金属层211和金属填充物213。功函数金属层211可以包括功函数金属以调谐FET 105A和105B的Vt。在一些实施例中，功函数层211可以包括p型功函数金属，例如TiN、TiSiN、WN、WCN，或其他合适的功函数金属。在一些实施例中，功函数层211可以包括单个金属层或金属层的堆叠。金属层的堆叠可以包括功函数值彼此相等或不同的功函数金属。在一些实施例中，如图2所示，功函数金属层211具有的厚度211t可以在约1nm至约10nm的范围内。如果厚度211t小于约1nm，则FET 105A和105B的Vt可能小于所需值(例如，约50mV至约500mV)。如果厚度211t大于约10nm，则FET 105A和105B的Vt可能大于所需值(例如，约50mV至约500mV)。
在一些实施例中，功函数金属层211可以掺杂钽以减轻氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。在一些实施例中，功函数金属层211中掺杂钽的浓度可以在约0.05％至约25％的范围内。如果钽浓度小于约0.05％，则掺杂钽可能无法防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。结果，半导体器件100的电性能可能不会得到改善。如果钽浓度大于约25％，则过量的钽会导致栅极电介质层203出现缺陷，并且降低栅极电介质层203的均匀性。栅极电介质层203的均匀性降低会降低半导体器件100的电性能。
在一些实施例中，金属填充物213可以包括钛、钽、铝、钴、钨、镍、钌或其他合适的导电材料。在一些实施例中，界面层207和高k电介质层209可以环绕纳米结构210。一个或多个层的功函数金属层211和金属填充物213可以填充纳米结构210之间的空间。因此，栅极结构155可以被称为“栅极全环绕(GAA)结构”并且FET 105A和105B可以被称为“GAA FET”。
如图2、图3A、图3B和图4所示，半导体器件还可以包括纳米结构210和内部间隔件结构217。在一些实施例中，纳米结构210可以包括半导体层的堆叠(例如，用于GAA FET的纳米片、纳米线、纳米带或纳米叉片的堆叠)。在一些实施例中，纳米结构210可以包括与鳍结构120相似或不同的半导体材料。在一些实施例中，纳米结构210和鳍结构120可以包括与衬底125相同的半导体材料，例如晶体Si。在一些实施例中，纳米结构210可以包括硅锗。在一些实施例中，如图2所示，纳米结构210可以具有沿Z轴约5nm至约10nm范围内的厚度210t。在一些实施例中，相邻的纳米结构210可以具有沿Z轴约5nm至约15nm范围内的间距210s。
在一些实施例中，内部间隔件结构217可以隔离栅极结构155和S/D结构110。内部间隔件结构217可以包括绝缘材料，例如氧化硅、氮化硅、SiON、SiCN、SiOC、碳氮氧化硅(SiOCN)、低k材料及其组合。在一些实施例中，内部间隔件结构217和栅极间隔件160可以包括相同的绝缘材料。在一些实施例中，内部间隔件结构217和栅极间隔件160可以包括不同的绝缘材料。内部间隔件结构217可以包括单层或绝缘层的堆叠。在一些实施例中，内部间隔件结构217可以具有介电常数小于约3.9(例如，约3.5、约3.0或约2.8)的低k材料。在一些实施例中，内部间隔件结构217可以具有沿X轴约4nm至约8nm范围内的厚度217t。
参考图1、图2、图3A、图3B和图4，纳米结构210可以是用于各个FET 105A和105B的载流结构。FET 105A和105B的沟道区域可以形成在它们各自的纳米结构210的部分中。结果，纳米结构210可以被称为“沟道结构”。S/D结构140可以用作各个FET 105A和105B的S/D区域。
图5是根据一些实施例的用于制造具有掺杂钽的功函数金属层的半导体器件的方法500的流程图。方法500可以不限于纳米结构器件并且可以适用于将受益于掺杂钽的功函数金属层的其他器件，例如平面FET、FinFET等。可以在方法500的各种操作之间执行附加的制造操作并且可以只是为了清楚和便于描述而省略。可以在方法500之前、期间和/或之后提供附加的过程；本文简要描述了这些附加过程中的一个或多个。此外，并非所有操作都可能需要执行本文提供的公开内容。此外，一些操作可以同时执行或以不同于图5所示的顺序执行。在一些实施例中，除了当前描述的操作之外或代替当前描述的操作，可以执行一个或多个其他操作。
为了说明的目的，图5中所示的操作将参考用于制造半导体器件100的示例性制造工艺来描述，该半导体器件100具有如图6-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20所示的掺杂钽的功函数金属层。图6示出了根据一些实施例的部分制造的半导体器件100的等距视图。图7-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20示出了根据一些实施例的具有掺杂钽的功函数金属层211的半导体器件100在其制造过程的各个阶段的部分截面图。为了简单起见，图7-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20示出了半导体器件100中的FET 105A或FET 105B之一。尽管图6-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20示出了半导体器件100的功函数金属层211和栅极电介质层203中的钽掺杂，方法500可以应用于其他半导体器件，例如平面FET、FinFET和其他合适的器件。上面描述了与图1、图2、图3A、图3B和图4中的元件具有相同注释的图6-图10、图11A-图11C、图12-图14、图15A-图15B和图16-图20的元件。
参考图5，方法500以操作510和在沟道结构上形成栅极电介质层的过程开始。例如，如图6-图8所示，可以在纳米结构210上形成栅极电介质层203。根据一些实施例，图6示出了在去除牺牲栅极堆叠之后部分制造的半导体器件100的等距视图。在去除牺牲栅极堆叠之后，可以在栅极间隔件160之间形成栅极堆叠开口655。图7示出了根据一些实施例的跨过图6中的线E-E的半导体器件100的部分截面图。图8是图7所示的半导体器件100在方法500的操作510之后的截面图。如图6和图7所示，在去除牺牲栅极堆叠之后，可以在S/D结构140之间的栅极堆叠开口655中形成纳米结构210。在一些实施例中，如图7所示，纳米结构210可以具有沿Z轴约5nm至约10nm范围内的厚度210t。在一些实施例中，相邻的纳米结构210可以具有沿Z轴约5nm至约15nm范围内的间距210s。纳米结构210可以是FET 105A和105B的载流结构并且可以形成FET 105A和105B的沟道区域。结果，纳米结构210可以被称为FET105A和105B的“沟道结构”。
如图8所示，栅极电介质层203可以形成在纳米结构210、鳍结构120和绝缘层135上。如图6所示，栅极电介质层203可以形成在栅极间隔件160之间的栅极堆叠开口655中。在一些实施例中，栅极电介质层203可以包括界面层207和高k电介质层209。在一些实施例中，可以通过将纳米结构210和鳍结构120的硅表面暴露于氧化环境来形成界面层207。在一些实施例中，氧化环境可以包括臭氧(O3)、氢氧化氨/过氧化氢/水混合物(SC1)和盐酸/过氧化氢/水混合物(SC2)的组合。作为上述氧化工艺的结果，可以在暴露的硅表面上形成约至约/>之间的氧化硅层，例如栅极堆叠开口655中的纳米结构210和鳍结构120的表面，而不形成在绝缘层135上。因此，根据一些实施例，纳米结构210和鳍结构120上的栅极电介质层203可以包括界面层207和高k电介质层209，并且绝缘层135上的栅极电介质层203可以仅包括高k电介质层209。在一些实施例中，界面层207可以包括具有约/>至约/>的厚度并且通过ALD、CVD或任何其他合适的沉积方法沉积的氧化硅层。作为沉积工艺的结果，氧化硅层可以覆盖纳米结构210、鳍结构120和绝缘层135。在一些实施例中，高k电介质层209可以包括介电常数(k值)高于约3.9的电介质材料。在一些实施例中，高k电介质层209可以包括通过ALD、CVD或PEALD沉积的具有约/>至约/>厚度的氧化铪、氧化铝、氧化锆或其他合适的高k电介质材料。
参考图5，方法500继续进行操作520和在栅极电介质层上形成功函数金属层的过程。例如，如图9所示，功函数金属层211*可以形成在栅极电介质层203上。图9示出了根据一些实施例的图8所示的半导体器件100在操作520之后的截面图。在一些实施例中，功函数层211*可以包括TiN、TiSiN、WN、WCN或其他合适的功函数金属。在一些实施例中，功函数层211*可以通过ALD、CVD和其他合适的沉积方法在约150℃至约550℃的温度和约0.1Torr至约50Torr的压力下沉积在栅极电介质层203上。在一些实施例中，功函数金属层211*可以具有约1nm至约10nm范围内的厚度。
参考图5，在操作530中，对功函数金属层和栅极电介质层掺杂钽。例如，如图10和图11A-图11C所示，功函数金属层211*和栅极电介质层203可以通过浸泡工艺掺杂钽。图10示出了根据一些实施例的图9所示的半导体器件100在操作530之后的截面图。图11A-图11C示出了根据一些实施例的图10中的区域1070的放大截面图。在一些实施例中，图10和图11A-图11C中的箭头可以指示在浸泡工艺期间的钽扩散。在一些实施例中，浸泡工艺可以使用钽前体，例如PDMAT(Ta(N(CH3)2)5)气体和氯化钽(TaCl5)气体。在一些实施例中，可以在约150℃至约550℃的温度和在约0.1Torr至约50Torr的压力下执行浸泡工艺。如果温度低于约150℃，或压力低于约0.1Torr，则钽可能不掺杂在功函数金属层211*或栅极电介质层203中。结果，扩散到栅极电介质层203中的氧可能不会减少，并且半导体器件100的电性能可能不会得到改善。如果温度大于约150℃，或压力大于约50Torr，则功函数金属层211*和栅极电介质层203中可能掺杂过多的钽，并且过多的钽会导致栅极电介质层203出现缺陷并且降低栅极电介质层203的均匀性。栅极电介质层203的均匀性降低会降低半导体器件100的电性能。
在一些实施例中，浸泡工艺可以执行约0.5s至约1800s范围内的时间段。浸泡工艺的时间段可以控制功函数金属层211*和栅极电介质层203中的钽浓度。如果该时间段小于约0.5s，则功函数金属层211*和栅极电介质层203中的钽浓度可能小于约0.05％，并且扩散到栅极电介质层203中的氧可能不会减少。如果该时间段大于约1800s，则功函数金属层211*和栅极电介质层203中的钽浓度可能大于约25％，并且栅极电介质层203中过多的钽可能导致栅极电介质层203出现缺陷并且降低栅极电介质层203的均匀性。
在一些实施例中，如图11A所示，可以在沉积功函数金属层211*之前对高k电介质层209执行浸泡工艺。钽可以扩散到栅极电介质层203中并减轻氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。在一些实施例中，如图11B所示，可以在沉积功函数金属层211*之后执行浸泡工艺。钽可以扩散通过功函数金属层211*并且掺杂功函数金属层211*和栅极电介质层203。在一些实施例中，如图11C所示，可以在沉积每个功函数金属子层211-1*、211-2*和211-3*之后多次执行浸泡工艺。在一些实施例中，功函数金属子层211-1*、211-2*和211-3*中的每一个可以具有约0.5nm至约1.5nm范围内的厚度。
参考图5，在操作540中，可以在功函数金属层上形成金属填充物。例如，如图12和图13所示，可以在功函数金属层211上形成金属填充物213。在一些实施例中，在形成金属填充物213之前，可以在功函数金属层211*上沉积胶层，如图12所示。胶层可以包括与功函数金属层211相同的导电材料，例如TiN。因此，胶层可以是功函数金属层211的一部分，如图12所示。在一些实施例中，胶层可以通过ALD、CVD和其他合适的沉积方法在约150℃至约550℃的温度和约0.1Torr至约50Torr的压力下沉积。在一些实施例中，胶层可以具有约至约/>范围内的厚度。
在一些实施例中，金属填充物213可以包括单个金属层或金属层的堆叠。金属层的堆叠可以包括彼此不同的金属。在一些实施例中，金属填充物213可以包括合适的导电材料，例如钛、钽、铝、钴、钨、镍、钌、金属合金和/或它们的组合。在一些实施例中，金属填充物213可以通过CVD、物理气相沉积(PVD)和其他合适的沉积方法来沉积。在沉积金属填充物213之后，功函数金属层211和金属填充物213可以形成金属栅极215。
在一些实施例中，可以在形成功函数金属层211期间在栅极电介质层203上沉积一个或多个氮化钽层，以在功函数金属层211和栅极电介质层203中掺杂钽，如图14、图15A、图15B、图16和图17所示。图14示出了根据一些实施例的图8所示的半导体器件100在操作520和操作530之后的截面图。图15A和图15B示出了根据一些实施例的图14中的区域1470的放大截面图。在一些实施例中，如图15A所示，功函数金属层211*可以包括功函数金属子层211A1、211A2和211A3。功函数金属子层211A1和211A3可以包括相同的功函数材料，例如TiN。功函数金属子层211A2可以包括不同于功函数金属子层211A1和211A3的另一种功函数材料，例如TaN。在一些实施例中，如图15B所示，功函数金属层211*可以包括功函数金属子层211B1、211B2、211B3和211B4。功函数金属子层211B1和211B3可以包括相同的功函数材料，例如TiN。功函数金属子层211B2和211B4可以包括不同于功函数金属子层211B1和211B3的另一种功函数材料，例如TaN。
在一些实施例中，功函数金属子层211A1、211A2和211A3可以通过ALD、CVD和其他合适的沉积方法在约150℃至约550℃的温度和约0.1Torr至约50Torr的压力下沉积在栅极电介质层203上。在一些实施例中，功函数金属子层211A1和211A3可以与钛前体一起沉积在同一腔室中。钛前体可以包括氯化钛(TiCl4)或其他合适的钛前体。在一些实施例中，功函数金属子层211A2可以与钽前体一起沉积在与功函数金属子层211A1和211A3不同的另一个腔室中。钽前体可以包括钛PDMAT、TaCl5，或其他合适的钽前体。因此，在沉积功函数金属子层211A1之后，功函数金属子层211A2的沉积工艺可以具有真空破坏，这可以称为“非原位”沉积。类似地，在沉积功函数金属子层211A2之后的功函数金属子层211A3的沉积工艺可以是非原位沉积。在一些实施例中，功函数金属子层211A1、211A2和211A3可以与功函数金属子层211A1和211A3的钛前体以及功函数金属子层211A2的钽前体沉积在同一腔室中。功函数金属子层211A1、211A2和211A3的沉积工艺可以没有真空破坏，这可以称为“原位”沉积。因此，功函数金属子层211A2和211A3可以原位沉积或非原位沉积。在一些实施例中，功函数金属子层211B1、211B2、211B3和211B4可以通过与功函数金属子层211A1、211A2和211A3相同的方法来沉积。
在一些实施例中，如图15A和图15B所示，功函数金属子层211*可以包括以交替配置堆叠的TiN和TaN层。在一些实施例中，功函数金属子层211A1和211B1可以包括TiN但不可以包括TaN，因为栅极电介质层203上的TaN可能提高PFET器件的Vt并且降低器件性能。在一些实施例中，功函数金属子层211A3和211B4可以包括TiN或TaN作为功函数金属层211*的顶层。在一些实施例中，在约150℃至约550℃的沉积温度下，功函数金属子层211A2、211B2和211B4中钽的原子键可以在沉积工艺期间被破坏，并且钽可以扩散到相邻的功函数金属子层和栅极电介质层203。结果，功函数金属层211*和栅极电介质层203可以在沉积工艺之后通过堆叠的TiN和TaN层的交替配置掺杂钽。
在一些实施例中，功函数金属子层211A2、211B2和211B4中的钽浓度可以在约40％至约60％的范围内。在一些实施例中，功函数金属子层211A1、211A3、211B1和211B3、高k电介质层209和界面层207中掺杂钽的浓度可以在约0.05％至约25％的范围内。如果钽浓度小于约0.05％，则栅极电介质层203和功函数金属子层211A1、211A3、211B1和211B3中掺杂的钽可能无法防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。结果，半导体器件100的电性能可能不会得到改善。如果钽浓度大于约25％，过量的钽会导致栅极电介质层203出现缺陷，并且降低栅极电介质层203的均匀性。栅极电介质层203的均匀性降低会降低半导体器件100的电性能。
在一些实施例中，功函数金属子层211A1、211A3、211B1和211B3中的每一个可以包括具有约0.5nm至约1.5nm范围内的厚度211t1的TiN。在一些实施例中，功函数金属子层211A2、211B2和211B4可以包括具有约0.5nm至约1.5nm范围内的厚度211t2的TaN。在一些实施例中，厚度211t2与厚度211t1之比可以在约0.1至约1.5的范围内。如果该比小于约0.1，则功函数层211*和栅极电介质层203中的钽浓度可能小于约0.05％，并且电介质层203中掺杂的钽可能无法防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。如果该比大于约1.5，则功函数层211*和栅极电介质层203中的钽浓度会大于约25％，并且过量的钽会导致栅极电介质层203出现缺陷并且降低栅极电介质层203的均匀性。
在一些实施例中，可以在形成功函数金属层211*之后在功函数金属层211*上沉积胶层以形成功函数金属层211，如图16所示。在一些实施例中，胶层可以通过相同的方法沉积并且包括与图12中描述的胶层相同的导电材料。在一些实施例中，可以在形成功函数金属层211之后在胶层上沉积金属填充物213，如图17所示。在一些实施例中，金属填充物213可以通过相同的方法沉积并且包括与图13中描述的金属填充物213相同的导电材料。
在一些实施例中，功函数金属层211可以包括TiTaN的功函数材料以在功函数金属层211和栅极电介质层203中掺杂钽，如图18-图20所示。图18示出了根据一些实施例的图8所示的半导体器件100在操作520和操作530之后的截面图。图19示出了根据一些实施例的图18中的区域1870的放大截面图。在一些实施例中，如图19所示，功函数金属层211*可以包括具有钽的功函数材料，例如TiTaN。在一些实施例中，功函数金属层211*中的钽浓度可以在约0.05％至约25％的范围内。如果钽浓度小于约0.05％，则功函数金属层211*和栅极电介质层203中的钽可能无法防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。结果，半导体器件100的电性能可能不会得到改善。如果钽浓度大于约25％，过量的钽会导致栅极电介质层203出现缺陷，并且降低栅极电介质层203的均匀性。栅极电介质层203的均匀性降低会降低半导体器件100的电性能。
在一些实施例中，功函数金属层211*可以通过ALD、CVD和其他合适的沉积方法在约150℃至约550℃的温度和约0.1Torr至约50Torr的压力下沉积在栅极电介质层203上。在一些实施例中，可以使用钛前体(例如，TiCl4)、钽前体(例如，PDMAT)和氮前体(例如，氨(NH3))沉积功函数金属层211*以形成TiTaN。在一些实施例中，功函数金属层211*可以通过一系列前体沉积在腔室中。前体的顺序可以包括钛前体的第一循环、氮前体的第二循环、钽前体的第三循环和氮前体的第四循环。在一些实施例中，钛前体可以在第一循环期间以第一脉送时间输送至腔室，并且钽前体可在第三循环期间以第二脉送时间输送至腔室。在一些实施例中，第一脉送时间与第二脉送时间之比可以在约0.15至约10的范围内。如果该比小于约0.15，则功函数层211*中的钽浓度可能小于约0.05％，并且功函数层211*中的钽可能无法防止氧扩散。如果该比大于约10，则功函数层211*中的钽浓度可能大于约25％。过多的钽会导致栅极电介质层203出现缺陷，并且降低栅极电介质层203的均匀性。在一些实施例中，第一循环可以包括钛前体但不可以包括钽前体，因为沉积在栅极电介质层203上的钽可能提高PFET器件的Vt并且降低器件性能。在一些实施例中，沉积的钽可以在沉积工艺期间扩散到栅极电介质层203中。栅极电介质层203中掺杂的钽可以吸引氧并减轻氧扩散。在一些实施例中，钛前体、氮前体、钽前体的附加循环可以以与前四个循环相同的顺序输送到腔室以形成功函数金属层211*。在一些实施例中，功函数金属层211*可以具有约1nm至约10nm范围内的厚度。
在一些实施例中，可以在形成功函数金属层211*之后在功函数金属层211*上沉积胶层以形成功函数金属层211，之后可以在胶层上沉积金属填充物213，如图20所示。在一些实施例中，胶层可以通过相同的方法沉积并且包括与图12中描述的胶层相同的导电材料。在一些实施例中，金属填充物213可以通过相同的方法沉积并且包括与图13中描述的金属填充物213相同的导电材料。
在一些实施例中，在形成功函数金属层211和金属填充物213之后可以进行化学机械抛光(CMP)工艺以平坦化栅极结构155、栅极间隔件160、蚀刻停止层145和隔离层150的顶表面。在一些实施例中，附加操作可以在CMP工艺之后以在S/D结构140上形成接触件、在栅极结构155上形成接触件、形成互连件以及用于半导体器件100的其他结构，为了简单起见，其并未详细描述。
本公开的各种实施例提供了用于形成半导体器件100的方法，该半导体器件100具有掺杂钽的功函数金属层211以防止氧扩散并提高器件阈值电压。在一些实施例中，功函数金属层211和栅极电介质层203可以通过使用钽前体的浸泡工艺来掺杂钽。功函数金属层211和栅极电介质层203中的钽可以吸引氧并防止氧扩散到界面层207以及界面层207和高k电介质层209之间的界面。在一些实施例中，功函数金属层211可以包括一个或多个氮化钽层以在功函数金属层211和栅极电介质层203中掺杂钽，从而减轻氧扩散。在一些实施例中，功函数金属层211可以包括TiTaN以减轻氧扩散。TiTaN功函数金属层中的钽可以具有约0.05％至约25％范围内的浓度，并且钽可以扩散到栅极电介质层203中以吸引氧并减轻氧扩散。在一些实施例中，功函数金属层211和栅极电介质层203中的钽浓度可以在约0.05％至约25％的范围内。在一些实施例中，在功函数金属层211和栅极电介质层203中掺杂钽，PFET 105A和105B中的Vt偏移可以减少约20mV至约100mV，并且可以改善半导体器件100的器件性能。
在一些实施例中，一种方法包括在沟道结构上形成栅极电介质层和在栅极电介质层上形成功函数金属层。栅极电介质层包括在沟道结构上的界面层和在界面层上的高k电介质层。该方法还包括用钽掺杂功函数金属层和栅极电介质层。
在一些实施例中，一种方法包括在沟道结构上形成栅极电介质层。栅极电介质层包括在沟道结构上的界面层和在界面层上的高k电介质层。该方法还包括用钛前体、氮前体和钽前体在栅极电介质层上沉积功函数金属层，并在功函数金属层上形成金属填充物。
在一些实施例中，半导体器件包括衬底上的沟道结构、沟道结构上的界面层、界面层上的高k电介质层和高k电介质层上的功函数金属层。功函数金属层包括具有约0.05％至约25％范围内浓度的钽。
应当理解，具体实施方式部分而不是公开内容的摘要部分旨在用于解释权利要求。公开内容的摘要部分可能阐述了如发明人所设想的本公开的一个或多个但不是所有可能的实施例，因此不旨在以任何方式限制从属权利要求。
前述公开内容概括了几个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各个方面。本领域的技术人员将领会，他们可以容易地使用本公开内容作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还将认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开内容的精神和范围的情况下进行各种改变、替代和变更。
示例
示例1.一种用于形成半导体器件的方法，包括：在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；在所述栅极电介质层上形成功函数金属层；以及用钽掺杂所述功函数金属层和所述栅极电介质层。
示例2.根据示例1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括用钽前体浸泡所述功函数金属层约0.5秒至约1800秒。
示例3.根据示例1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在氮化钛层上形成氮化钽层。
示例4.根据示例3所述的方法，其中，所述氮化钽层的厚度与所述氮化钛层的厚度之比在约0.1至约1.5的范围内。
示例5.根据示例1所述的方法，还包括：在所述功函数金属层上形成附加功函数金属层；以及用所述钽掺杂所述附加功函数金属层。
示例6.根据示例1所述的方法，还包括：在经掺杂的功函数金属层上形成胶层；以及在所述胶层上形成金属填充物。
示例7.根据示例1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在约150℃至约550℃的温度下执行该掺杂。
示例8.根据示例1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在约0.1Torr至约50Torr的压力下执行该掺杂。
示例9.根据示例1所述的方法，其中，所述功函数金属层是p型功函数金属，包括氮化钛、氮化钨、碳氮化钨或氮化钛硅。
示例10.一种用于形成半导体器件的方法，包括：在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；用钛前体、氮前体和钽前体在所述栅极电介质层上沉积功函数金属层；以及在所述功函数金属层上形成金属填充物。
示例11.根据示例10所述的方法，其中，沉积所述功函数金属层包括：以第一脉送时间输送所述钛前体；以及以不同于所述第一脉送时间的第二脉送时间输送所述钽前体。
示例12.根据示例11所述的方法，其中，所述第一脉送时间与所述第二脉送时间之比在约0.15至约10的范围内。
示例13.根据示例10所述的方法，其中，沉积所述功函数金属层包括在约150℃至约550℃的温度下执行该沉积。
示例14.根据示例10所述的方法，其中，沉积所述功函数金属层包括在约0.1Torr至约50Torr的压力下执行该沉积。
示例15.一种半导体器件，包括：沟道结构，在衬底上；界面层，在所述沟道结构上；高k电介质层，在所述界面层上；和功函数金属层，在所述高k电介质层上，其中，所述功函数金属层包括具有约0.05％至约25％范围内浓度的钽。
示例16.根据示例15所述的半导体器件，其中，所述高k电介质层包括具有约0.05％至约25％范围内浓度的钽。
示例17.根据示例15所述的半导体器件，其中，所述功函数金属层包括在氮化钛层上的氮化钽层。
示例18.根据示例17所述的半导体器件，其中，所述氮化钽层的厚度与所述氮化钛层的厚度之比在约0.1至约1.5的范围内。
示例19.根据示例15所述的半导体器件，其中，所述功函数金属层的厚度在约1nm至约10nm的范围内。
示例20.根据示例15所述的半导体器件，还包括在所述功函数金属层上的金属填充物。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；
在所述栅极电介质层上形成功函数金属层；以及
用钽掺杂所述功函数金属层和所述栅极电介质层。
2.根据权利要求1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括用钽前体浸泡所述功函数金属层约0.5秒至约1800秒。
3.根据权利要求1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在氮化钛层上形成氮化钽层。
4.根据权利要求3所述的方法，其中，所述氮化钽层的厚度与所述氮化钛层的厚度之比在约0.1至约1.5的范围内。
5.根据权利要求1所述的方法，还包括：
在所述功函数金属层上形成附加功函数金属层；以及
用所述钽掺杂所述附加功函数金属层。
6.根据权利要求1所述的方法，还包括：
在经掺杂的功函数金属层上形成胶层；以及
在所述胶层上形成金属填充物。
7.根据权利要求1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在约150℃至约550℃的温度下执行该掺杂。
8.根据权利要求1所述的方法，其中，掺杂所述功函数金属层和所述栅极电介质层包括在约0.1Torr至约50Torr的压力下执行该掺杂。
9.一种用于形成半导体器件的方法，包括：
在沟道结构上形成栅极电介质层，其中，所述栅极电介质层包括在所述沟道结构上的界面层和在所述界面层上的高k电介质层；
用钛前体、氮前体和钽前体在所述栅极电介质层上沉积功函数金属层；以及
在所述功函数金属层上形成金属填充物。
10.一种半导体器件，包括：
沟道结构，在衬底上；
界面层，在所述沟道结构上；
高k电介质层，在所述界面层上；和
功函数金属层，在所述高k电介质层上，其中，所述功函数金属层包括具有约0.05％至约25％范围内浓度的钽。
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