TW202339214A - 半導體記憶裝置 - Google Patents

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TW202339214A
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須田圭介
鈴木亮太
山田健太
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠容易地製造之半導體記憶裝置。  實施方式之半導體記憶裝置具備：複數個記憶塊(BLK)，其等排列於第1方向(Y)上；及複數個位元線(BL)，其等在第1方向上延伸，排列於第2方向(X)上，且與複數個記憶塊排列於第3方向(Z)上。複數個記憶塊分別具備：複數個第1導電層(110)，其等排列於第3方向上；第2導電層(112)，其相對於複數個第1導電層設置於與第3方向之複數個位元線(BL)相反之側；複數個半導體層(120)，其等在第3方向上延伸，與複數個第1導電層對向，第3方向上之一端電性連接於第2導電層，第3方向上之另一端電性連接於複數個位元線；及複數個電荷儲存膜，其等設置於複數個第1導電層與複數個半導體層之間。複數個第1導電層及第2導電層於複數個記憶塊之間被相互分斷。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等排列於與該基板表面交叉之方向上；半導體層，其與該等複數個導電層對向；及電荷儲存膜，其設置於導電層與半導體層之間。
實施方式提供一種能夠容易地製造之半導體記憶裝置。
一實施方式之半導體記憶裝置具備：複數個記憶塊，其等排列於第1方向上；及複數個位元線，其等在第1方向上延伸，排列於與第1方向交叉之第2方向上，且與複數個記憶塊排列於和第1方向及第2方向交叉之第3方向上。複數個記憶塊分別具備：複數個第1導電層，其等排列於第3方向上；第2導電層，其相對於複數個第1導電層設置於與第3方向之複數個位元線相反之側；複數個半導體層，其等在第3方向上延伸，與複數個第1導電層對向，第3方向上之一端電性連接於第2導電層，第3方向上之另一端電性連接於複數個位元線；以及複數個電荷儲存膜，其等設置於複數個第1導電層與複數個半導體層之間。複數個第1導電層及第2導電層於複數個記憶塊之間彼此分斷。
其次，參照附圖對實施方式之半導體記憶裝置詳細地進行說明。再者，以下實施方式僅為一例，並不意圖限定本發明。又，以下附圖為模式圖，有時為方便說明而省略一部分構成等。又，對複數個實施方式所共通之部分標註相同之符號，有時會省略說明。
又，於本說明書中，當提及「半導體記憶裝置」時，有時指記憶體裸晶，有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態驅動器)等包含控制器裸晶之記憶體系統。有時亦指智慧型手機、平板終端、個人電腦等包含主電腦之構成。
又，於本說明書中，當提及第1構成「電性連接」於第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，當將3個電晶體串聯連接時，即便第2個電晶體處於斷開(OFF)狀態，第1個電晶體亦可「電性連接」於第3個電晶體。
又，於本說明書中，當提及將第1構成「連接於」第2構成與第3構成「之間」時，有時指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成。
又，於本說明書中，當提及電路等使2個配線等「導通」時，有時指例如該電路等包含電晶體等，該電晶體等設置於2個配線之間之電流路徑上，該電晶體等成為接通(ON)狀態。
又，於本說明書中，將相對於基板表面平行之規定方向稱為X方向，將相對於基板表面平行且與X方向垂直之方向稱為Y方向，將相對於基板表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著規定面之方向稱為第1方向，將沿著該規定面與第1方向交叉之方向稱為第2方向，將與該規定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向與X方向、Y方向及Z方向之任一方向可對應，亦可不對應。
又，於本說明書中，「上」或「下」等表現係以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，當針對某個構成提及下表面或下端時，係指該構成之基板側之面或端部，當提及上表面或上端時，係指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]  [電路構成]  圖1係表示第1實施方式之半導體記憶裝置之一部分之構成的模式性電路圖。如圖1所示，記憶體裸晶MD具備記憶胞陣列MCA及周邊電路PC。
如圖1所示，記憶胞陣列MCA具備複數個記憶塊BLK。該等複數個記憶塊BLK分別具備複數個串單元SU。該等複數個串單元SU分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，上述複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STDT, STD、複數個記憶胞MC(記憶體電晶體)、及源極側選擇電晶體STSB。汲極側選擇電晶體STDT, STD、複數個記憶胞MC、及源極側選擇電晶體STSB串聯連接於位元線BL與源極線SL之間。以下，有時將汲極側選擇電晶體STDT, STD、及源極側選擇電晶體STSB簡稱為選擇電晶體(STDT, STD, STSB)。
記憶胞MC係場效型電晶體。記憶胞MC具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷儲存膜。記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。再者，於與1個記憶體串MS對應之複數個記憶胞MC之閘極電極分別連接字元線WL。該等字元線WL分別共通地連接於1個記憶塊BLK中之所有記憶體串MS。
選擇電晶體(STDT, STD, STSB)係場效型電晶體。選擇電晶體(STDT, STD, STSB)具備半導體層、閘極絕緣膜、及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STDT, STD, STSB)之閘極電極分別連接選擇閘極線(SGDT, SGD, SGSB)。1個汲極側選擇閘極線SGDT共通地連接於1個記憶塊BLK中之所有記憶體串MS。1個汲極側選擇閘極線SGD共通地連接於1個串單元SU中之所有記憶體串MS。1個源極側選擇閘極線SGSB共通地連接於1個記憶塊BLK中之所有記憶體串MS。
位元線BL分別連接於記憶胞陣列MCA中之所有串單元SU。又，1個串單元SU中所含之複數個記憶體串MS全部連接於不同之位元線BL。
源極線SL分別連接於1個記憶塊BLK中所含之所有記憶體串MS。又，1個記憶胞陣列MCA中所含之複數個記憶塊BLK全部連接於不同之源極線SL。
周邊電路PC例如具備：電壓產生電路，其產生動作電壓；電壓傳送電路，其將所產生之動作電壓傳送至所選擇之位元線BL、字元線WL、源極線SL、選擇閘極線(SGDT, SGD, SGSB)等；感測放大器模組，其連接於位元線BL；及定序器，其控制該等構件。
[記憶胞陣列MCA之構造]  圖2係表示記憶胞陣列MCA之一部分之構成之模式性立體圖。圖3係表示記憶胞陣列MCA之一部分之構成之模式性剖視圖。再者，圖3中示出了YZ剖面，但在觀察沿著半導體層120之中心軸之YZ剖面以外之剖面(例如，XZ剖面)時，亦可觀察到與圖3相同之構造。
如圖2所示，記憶胞陣列MCA具備排列於Y方向上之複數個記憶塊BLK。於Y方向上相鄰之2個記憶塊BLK之間，設置有記憶塊間絕緣層ST。圖2之例中，將在Y方向上相鄰之2個記憶塊BLK分別示為記憶塊BLK A, BLK B。
記憶塊BLK具備排列於Y方向上之複數個串單元SU。於Y方向上相鄰之2個串單元SU之間，設置有串單元間絕緣層SHE。於圖2之例中，將排列於Y方向上之5個串單元SU分別示為串單元SUa～SUe。
例如，如圖2所示，記憶塊BLK具備排列於Z方向上之複數個導電層110、設置於上述複數個導電層110之下方之導電層112、以及於Z方向上延伸之複數個半導體層120。又，如圖3所示，於複數個導電層110與複數個半導體層120之間，分別設置有閘極絕緣膜130。
導電層110具有於X方向上延伸之大致板狀之形狀。導電層110可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。又，導電層110例如亦可包含含有磷(P)或硼(B)等雜質之多晶矽等。在排列於Z方向上之複數個導電層110之間，設置有氧化矽(SiO 2)等之絕緣層111(圖3)。
複數個導電層110作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC(圖1)之閘極電極發揮功能。於以下之說明中，有時將此種導電層110稱為導電層110(WL)。該等複數個導電層110(WL)分別於每個記憶塊BLK中電性獨立。於圖2之例中，在Y方向上相鄰之2個記憶塊BLK所對應之導電層110(WL)隔著記憶塊間絕緣層ST而絕緣。
位於較複數個導電層110(WL)更靠下方之一個或複數個導電層110作為源極側選擇閘極線SGSB(圖1)及連接於該源極側選擇閘極線SGSB之複數個源極側選擇電晶體STSB(圖1)之閘極電極發揮功能。於以下之說明中，有時將此種導電層110稱為導電層110(SGSB)。該一個或複數個導電層110(SGSB)於每個記憶塊BLK中電性獨立。於圖2之例中，在Y方向上相鄰之2個記憶塊BLK所對應之導電層110(SGSB)隔著記憶塊間絕緣層ST而絕緣。
位於較複數個導電層110(WL)更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGD(圖1)及連接於該汲極側選擇閘極線SGD之複數個汲極側選擇電晶體STD(圖1)之閘極電極發揮功能。於以下之說明中，有時將此種導電層110稱為導電層110(SGD)。如圖2所示，該等複數個導電層110(SGD)之Y方向之寬度小於導電層110(WL)之Y方向之寬度。又，於1個記憶塊BLK內之在Y方向上相鄰之2個導電層110(SGD)之間，設置有串單元間絕緣層SHE。該等複數個導電層110(SGD)分別於每個串單元SU電性獨立。於各記憶塊BLK中，與從Y方向之一側(例如，Y方向負側)數起第1個及第5個串單元SUa、SUe對應之導電層110(SGD)，隔著設置於記憶塊BLK之間之記憶塊間絕緣層ST與其他記憶塊BLK中之構成電絕緣。又，於各記憶塊BLK中，在Y方向上相鄰之2個導電層110(SGD)隔著串單元間絕緣層SHE而電絕緣。
位於較複數個導電層110(SGD)更靠上方之一個或複數個導電層110作為汲極側選擇閘極線SGDT(圖1)及連接於該汲極側選擇閘極線SGDT之複數個汲極側選擇電晶體STDT(圖1)之閘極電極發揮功能。於以下之說明中，有時將此種導電層110稱為導電層110(SGDT)。導電層110(SGDT)基本上與導電層110(SGD)同樣地構成。但是，1個記憶塊BLK內所含之複數個導電層110(SGDT)經由配線等而相互電性連接。
導電層112例如可包含含有磷(P)等N型雜質之多晶矽等。又，於導電層112之下表面，可設置鎢(W)等金屬、鎢矽化物等之導電層或其他導電層。
導電層112作為源極線SL(圖1)發揮功能。導電層112於每個記憶塊BLK中電性獨立。於圖2之例中，在Y方向上相鄰之2個記憶塊BLK所對應之2個導電層112隔著記憶塊間絕緣層ST而絕緣。
半導體層120於X方向及Y方向上按規定圖案排列。半導體層120作為1個記憶體串MS(圖1)中所含之複數個記憶胞MC及選擇電晶體(STDT, STD, STSB)之通道區域發揮功能。半導體層120例如包含多晶矽(Si)等。半導體層120具有大致圓筒狀之形狀，且於中心部分設置有氧化矽等之絕緣層125(圖3)。又，半導體層120之外周面分別被導電層110包圍，且與導電層110對向。
於半導體層120之上端部，設置有包含磷(P)等N型雜質之雜質區域。該雜質區域經由通孔接觸電極Ch, Vy(參照圖5)而連接於位元線BL。再者，與一個串單元SU對應之複數個半導體層120全部連接於不同之位元線BL。於圖2之例中，包含排列於X方向上之複數個半導體層120之行與一個串單元SU對應，且於Y方向上排列4行。該等4行中所含之複數個半導體層120全部連接於不同之位元線BL。
於半導體層120之下端部，設置有包含磷(P)等N型雜質之雜質區域。該雜質區域連接於上述導電層112。再者，於圖示之例中，與一個記憶塊BLK對應之複數個半導體層120全部連接於共通之導電層112。
閘極絕緣膜130(圖3)具有覆蓋半導體層120之外周面之大致圓筒狀之形狀。例如，如圖3所示，閘極絕緣膜130具備積層於半導體層120與導電層110之間之隧道絕緣膜131、電荷儲存膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如包含氧化矽(SiO 2)等。電荷儲存膜132例如包含氮化矽(SiN)等之能夠儲存電荷之膜。隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133具有大致圓筒狀之形狀，且沿著除半導體層120與導電層112之接觸部以外之半導體層120之外周面於Z方向上延伸。
再者，圖3中示出了閘極絕緣膜130具備氮化矽等之電荷儲存膜132之例。但是，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等之浮動閘極。
[記憶胞MC之閾值電壓]  其次，參照圖4對記憶胞MC之閾值電壓進行說明。
圖4(a)係對記錄3位元資料之記憶胞MC之閾值電壓進行說明之模式性柱狀圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞MC之數量。圖4(b)係表示記錄3位元資料之記憶胞MC之閾值電壓及所記錄之資料之關係之一例的表。
於圖4(a)之例中，記憶胞MC之閾值電壓被控制為8種狀態。被控制為Er狀態之記憶胞MC之閾值電壓較抹除驗證電壓V VFYEr小。被控制為A狀態之記憶胞MC之閾值電壓較驗證電壓V VFYA大，且較驗證電壓V VFYB小。被控制為B狀態之記憶胞MC之閾值電壓較驗證電壓V VFYB大，且較驗證電壓V VFYC小。以下同樣，被控制為C狀態～F狀態之記憶胞MC之閾值電壓分別較驗證電壓V VFYC～驗證電壓V VFYF大，且較驗證電壓V VFYD～驗證電壓V VFYG小。被控制為G狀態之記憶胞MC之閾值電壓較驗證電壓V VFYG大，且較讀出通過電壓V READ小。
又，於圖4(a)之例中，在與Er狀態對應之閾值分佈和與A狀態對應之閾值分佈之間，設定了讀出電壓V CGAR。在與A狀態對應之閾值分佈和與B狀態對應之閾值分佈之間，設定了讀出電壓V CGBR。以下同樣，在與B狀態對應之閾值分佈和與C狀態對應之閾值分佈之間～與F狀態對應之閾值分佈和與G狀態對應之閾值分佈之間，分別設定了讀出電壓V CGCR～讀出電壓V CGGR。
例如，Er狀態對應於最低之閾值電壓。Er狀態之記憶胞MC係抹除狀態之記憶胞MC。對Er狀態之記憶胞MC分配例如資料“111”。
A狀態對應於較與上述Er狀態對應之閾值電壓高之閾值電壓。對A狀態之記憶胞MC分配例如資料“101”。
又，B狀態對應於較與上述A狀態對應之閾值電壓高之閾值電壓。對B狀態之記憶胞MC分配例如資料“001”。
以下同樣，圖中之C狀態～G狀態對應於較與B狀態～F狀態對應之閾值電壓高之閾值電壓。對該等狀態之記憶胞MC分配例如資料“011”, “010”, “110”, “100”, “000”。
於進行如圖4(b)所例示之分配之情形時，下位位元之資料可由1個讀出電壓V CGDR來判別，中位位元之資料可由3個讀出電壓V CGAR, V CGCR, V CGFR來判別，上位位元之資料可由3個讀出電壓V CGBR, V CGER, V CGGR來判別。有時將此種資料分配稱為1-3-3編碼。
再者，記憶胞MC中記錄之資料之位元數、狀態數、各狀態所對應之資料分配等可適當變更。
[讀出動作]  圖5係用以對讀出動作進行說明之模式性剖視圖。
再者，於以下之說明中，有時將作為動作對象之字元線WL稱為選擇字元線WL S，將除此以外之字元線WL稱為非選擇字元線WL U。以下，以針對作為動作對象之串單元SU中所含之複數個記憶胞MC中連接於選擇字元線WL S之記憶胞(以下，有時稱為「選擇記憶胞MC」，同樣地，將連接於非選擇字元線WL U之記憶胞稱為「非選擇記憶胞MC」)執行讀出動作的情況為例進行說明。又，於以下之說明中，有時將此種包含複數個選擇記憶胞MC之構成稱為頁面部PG。
以下，以針對記憶塊BLK A之串單元SUa中之頁面部PG執行讀出動作的情況為例進行說明。
首先，對供給至記憶塊BLK A中之各配線之電壓進行說明。
讀出動作中，例如，對位元線BL供給電壓V DD。又，對與記憶塊BLK A對應之源極線SL供給與電壓V DD不同之電壓V SRC。電壓V SRC可大於接地電壓V SS，亦可與接地電壓V SS相等。電壓V DD大於電壓V SRC。
又，讀出動作中，對與記憶塊BLK A對應之汲極側選擇閘極線SGDT供給電壓V SG。電壓V SG大於電壓V DD。又，電壓V SG與電壓V DD之電壓差較汲極側選擇電晶體STDT之閾值電壓大。因此，於與記憶塊BLK A對應之汲極側選擇電晶體STDT之通道區域形成電子通道，傳送電壓V DD。
又，讀出動作中，對與記憶塊BLK A之串單元SUa對應之汲極側選擇閘極線SGD供給電壓V SG。電壓V SG與電壓V DD之電壓差較汲極側選擇電晶體STD之閾值電壓大。因此，於與記憶塊BLK A之串單元SUa對應之汲極側選擇電晶體STD之通道區域形成電子通道，傳送電壓V DD。
又，讀出動作中，對與記憶塊BLK A之串單元SUb～串單元SUe對應之汲極側選擇閘極線SGD供給接地電壓V SS。接地電壓V SS與電壓V DD之電壓差比汲極側選擇電晶體STD之閾值電壓小。因此，於與記憶塊BLK A之串單元SUb～串單元SUe對應之汲極側選擇電晶體STD之通道區域未形成電子通道，不傳送電壓V DD。
又，讀出動作中，對與記憶塊BLK A對應之源極側選擇閘極線SGSB供給電壓V SG。電壓V SG大於電壓V SRC。又，電壓V SG與電壓V SRC之電壓差較源極側選擇電晶體STSB之閾值電壓大。因此，於與記憶塊BLK A對應之源極側選擇電晶體STSB之通道區域形成電子通道，傳送電壓V SRC。
又，讀出動作中，對與記憶塊BLK A對應之非選擇字元線WL U供給讀出通過電壓V READ。讀出通過電壓V READ大於電壓V DD, V SRC。又，無論記憶胞MC中記錄之資料如何，讀出通過電壓V READ與電壓V DD, V SRC之電壓差均較記憶胞MC之閾值電壓。因此，於非選擇記憶胞MC之通道區域形成電子通道，對選擇記憶胞MC供給電壓V DD, V SRC。
又，讀出動作中，對選擇字元線WL S供給讀出電壓V CGR。讀出電壓V CGR係參照圖4所說明之讀出電壓V CGAR～V CGGR中之一者。讀出電壓V CGR與電壓V SRC之電壓差較記錄有一部分資料之記憶胞MC之閾值電壓大。因此，記錄有一部分資料之記憶胞MC成為接通狀態，連接於此種記憶胞MC之位元線BL中流通電流。另一方面，讀出電壓V CGR與V SRC之電壓差較記錄有一部分資料之記憶胞MC之閾值電壓小。因此，記錄有一部分資料之記憶胞MC成為斷開狀態，連接於此種記憶胞MC之位元線BL中不流通電流。
讀出動作中，周邊電路PC(圖1)中之電壓產生電路或電壓傳送電路將此種電壓供給至記憶塊BLK A中之各配線，周邊電路PC中之感測放大器模組檢測各位元線之狀態，例如，檢測位元線BL中是否流通電流。由此，檢測連接於被供給讀出電壓V CGR之選擇字元線WL S之選擇記憶胞MC之接通狀態/斷開狀態。
又，讀出動作中，視需要對複數個讀出電壓V CGR之各電壓下所獲得的表示上述選擇記憶胞MC之狀態之資料執行AND、OR等運算處理。由此，能夠算出記錄於選擇記憶胞MC中之資料。
其次，對供給至記憶塊BLK B中之各配線之電壓進行說明。再者，於以下之說明中，例示了供給至記憶塊BLK B之電壓，但記憶胞陣列MCA中之其他記憶塊BLK，亦被供給與供給至記憶塊BLK B之電壓相同之電壓。
讀出動作中，對與記憶塊BLK B對應之汲極側選擇閘極線SGDT, SGD供給接地電壓V SS。接地電壓V SS小於電壓V DD。又，接地電壓V SS與電壓V DD之電壓差較汲極側選擇電晶體STDT之閾值電壓小。因此，於與記憶塊BLK B對應之汲極側選擇電晶體STDT, STD之通道區域未形成電子通道，不傳送電壓V DD。
又，讀出動作中，對與記憶塊BLK B對應之源極線SL供給電壓V BS。電壓V BS可大於電壓V DD。再者，電壓V BS亦可較參照圖7在下文中敍述之電壓V SGD大。
又，讀出動作中，對與記憶塊BLK B對應之源極側選擇閘極線SGSB供給接地電壓V SS。接地電壓V SS小於電壓V BS。又，接地電壓V SS與電壓V BS之電壓差較源極側選擇電晶體STSB之閾值電壓小。因此，於與記憶塊BLK B對應之源極側選擇電晶體STSB之通道區域未形成電子通道，不傳送電壓V BS。
又，讀出動作中，使與記憶塊BLK B對應之字元線WL為浮動狀態。
此種狀態下，與記憶塊BLK B對應之選擇電晶體(STDT, STD, STSB)成為斷開狀態。因此，記憶塊BLK B中不會形成位元線BL與源極線SL之電流路徑。
[寫入動作]  圖6係用以對寫入動作進行說明之流程圖。
於以下之說明中，以對記憶塊BLK A之串單元SUa中之頁面部PG執行寫入動作的情況為例進行說明。
步驟S101中，循環次數n W設定為1。循環次數n W係表示寫入循環之次數之變數。
步驟S102中，執行編程動作。編程動作係對選擇字元線WL S供給編程電壓V PGM，使記憶胞MC之閾值電壓增大之動作。
步驟S103中，進行驗證動作。驗證動作係對選擇字元線WL S供給驗證電壓V VFY，檢測記憶胞MC之接通狀態/斷開狀態，以此檢測記憶胞MC之閾值電壓是否達到目標值之動作。
步驟S104中，判定驗證動作之結果。例如，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數以上時等，判定為驗證失敗(FAIL)，進入步驟S105。另一方面，當閾值電壓尚未達到目標值之記憶胞MC之數量小於固定數時等，判定為驗證成功(PASS)，進入步驟S107。
步驟S105中，判定循環次數n W是否達到規定次數N W。當未達到規定次數N W時，進入步驟S106。當已達到規定次數N W時，進入步驟S108。
步驟S106中，循環次數n W增加1，進入步驟S102。又，步驟S106中，例如，對編程電壓V PGM加上規定之電壓。因此，循環次數n W增大的同時，編程電壓V PGM亦一起增大。
步驟S107中，於周邊電路PC(圖1)中之狀態寄存器中，記憶表示寫入動作已正常結束之狀態資料，並結束寫入動作。
步驟S108中，於周邊電路PC(圖1)中之狀態寄存器中，記憶表示寫入動作未正常結束之狀態資料，並結束寫入動作。
圖7係用以對編程動作進行說明之模式性剖視圖。
首先，對供給至記憶塊BLK A中之各配線之電壓進行說明。
編程動作中，例如，對連接於複數個選擇記憶胞MC中進行閾值電壓調整之記憶胞之位元線BL供給電壓V SRC。又，對連接於複數個選擇記憶胞MC中未進行閾值電壓調整之記憶胞之位元線BL供給電壓V DD，其圖示省略。以下，有時將複數個選擇記憶胞MC中進行閾值電壓調整之記憶胞稱為「寫入記憶胞MC」，將未進行閾值電壓調整之記憶胞稱為「禁止記憶胞MC」。
又，編程動作中，對與記憶塊BLK A對應之汲極側選擇閘極線SGDT、及與記憶塊BLK A之串單元SUa對應之汲極側選擇閘極線SGD供給電壓V SGD。
電壓V SGD大於電壓V SRC。又，電壓V SGD與電壓V SRC之電壓差較汲極側選擇電晶體STDT、STD之閾值電壓大。因此，在與連接於寫入記憶胞MC之位元線BL對應之汲極側選擇電晶體STDT, STD之通道區域形成電子通道，傳送電壓V SRC。
另一方面，電壓V SGD與電壓V DD之電壓差較汲極側選擇電晶體STDT, STD之閾值電壓小。因此，與連接於禁止記憶胞MC之位元線BL對應之汲極側選擇電晶體STDT, STD成為斷開狀態。
又，編程動作中，對與記憶塊BLK A之串單元SUb～串單元SUe對應之汲極側選擇閘極線SGD供給接地電壓V SS。接地電壓V SS與電壓V SRC, V DD之電壓差較汲極側選擇電晶體STD之閾值電壓小。因此，於與記憶塊BLK A之串單元SUb～串單元SUe對應之汲極側選擇電晶體STD之通道區域未形成電子通道，不傳送電壓V SRC, V DD。
又，編程動作中，對與記憶塊BLK A對應之源極線SL供給電壓V BS，對源極側選擇閘極線SGSB供給接地電壓V SS。由此，源極側選擇電晶體STSB成為斷開狀態。
又，編程動作中，對與記憶塊BLK A對應之非選擇字元線WL U供給寫入通過電壓V PASS。寫入通過電壓V PASS大於讀出通過電壓V READ。又，無論記憶胞MC中記錄之資料如何，寫入通過電壓V PASS與電壓V SRC之電壓差均大於記憶胞MC之閾值電壓。因此，於與記憶塊BLK A之串單元SUa對應之非選擇記憶胞MC中連接於寫入記憶胞MC之非選擇記憶胞之通道區域形成電子通道，向寫入記憶胞MC傳送電壓V SRC。
又，編程動作中，對選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入通過電壓V PASS。
此處，對與寫入記憶胞MC對應之半導體層120之通道供給電壓V SRC。於此種半導體層120與選擇字元線WL S之間產生相對較大之電場。由此，半導體層120之通道中之電子經由隧道絕緣膜131(圖3)穿隧至電荷儲存膜132(圖3)中。因此，寫入記憶胞MC之閾值電壓增大。
另一方面，與禁止記憶胞MC對應之半導體層120之通道、及與串單元SUb～串單元SUe對應之半導體層120之通道成為電浮動狀態，該通道之電位藉由與非選擇字元線WL U之電容耦合而上升至寫入通過電壓V PASS左右。於此種半導體層120與選擇字元線WL S之間，僅產生較上述電場小之電場。由此，半導體層120之通道中之電子不會穿隧至電荷儲存膜132(圖3)中。因此，禁止記憶胞MC之閾值電壓不會增大。
其次，對供給至記憶塊BLK B中之各配線之電壓進行說明。
編程動作中，對與記憶塊BLK B對應之汲極側選擇閘極線SGDT, SGD供給接地電壓V SS。由此，汲極側選擇電晶體STDT, STD成為斷開狀態。
又，編程動作中，對與記憶塊BLK B對應之源極線SL供給電壓V BS，對源極側選擇閘極線SGSB供給接地電壓V SS。由此，源極側選擇電晶體STSB成為斷開狀態。再者，如上所述，電壓V BS可大於電壓V SGD。
又，編程動作中，使與記憶塊BLK B對應之字元線WL成為浮動狀態。
於此種狀態下，與記憶塊BLK B對應之選擇電晶體(STDT, STD, STSB)成為斷開狀態。因此，記憶塊BLK B中之記憶胞MC成為與位元線BL及源極線SL均電分離之狀態。
圖8係用以對驗證動作進行說明之模式性剖視圖。
驗證動作基本上與讀出動作同樣地執行。
但是，驗證動作中，對選擇字元線WL S供給驗證電壓V VFY而非讀出電壓V CGR。驗證電壓V VFY係參照圖4所說明之驗證電壓V VFYA～V VFYG中之任一者。
又，讀出動作中，例如，對與頁面部PG對應之所有位元線BL供給電壓V DD。另一方面，驗證動作中，例如，亦可對與循環次數n W相應之特定狀態所對應之位元線BL供給電壓V DD，對其他位元線BL供給電壓V SRC。
[抹除動作]  圖9係用以對抹除動作進行說明之流程圖。
於以下之說明中，以針對記憶塊BLK A執行抹除動作為例進行說明。
步驟S201中，例如，如圖9所示，循環次數n E設定為1。循環次數n E係表示抹除循環之次數之變數。
步驟S202中，執行抹除電壓供給動作。抹除電壓供給動作係對字元線WL供給接地電壓V SS，對源極線SL及位元線BL之至少一者供給抹除電壓V ERA而使記憶胞MC之閾值電壓減少之動作。
步驟S203中，進行抹除驗證動作。抹除驗證動作係對字元線WL供給抹除驗證電壓V VFYEr(圖4)，檢測記憶胞MC之接通狀態/斷開狀態，以檢測記憶胞MC之閾值電壓是否達到目標值之動作。
步驟S204中，判定抹除驗證動作之結果。例如，當閾值電壓尚未達到目標值之記憶胞MC之數量為固定數以上時等，判定為驗證失敗，進入步驟S205。另一方面，當閾值電壓尚未達到目標值之記憶胞MC之數量小於固定數時等，判定為驗證成功，進入步驟S207。
步驟S205中，判定循環次數n E是否達到規定次數N E。當未達到規定次數N E時，進入步驟S206。當已達到規定次數N E時，進入步驟S208。
步驟S206中，循環次數n E增加1，進入步驟S202。又，步驟S206中，例如，對抹除電壓V ERA加上規定之電壓。因此，循環次數n E增大的同時，抹除電壓V ERA亦一起增大。
步驟S207中，於周邊電路PC(圖1)中之狀態寄存器中，記憶表示抹除動作已正常結束之狀態資料，並結束抹除動作。
步驟S208中，於周邊電路PC(圖1)中之狀態寄存器中，記憶表示抹除動作未正常結束之狀態資料，並結束抹除動作。
圖10係用以對抹除電壓供給動作進行說明之模式性剖視圖。
首先，對供給至記憶塊BLK A中之各配線之電壓進行說明。
抹除電壓供給動作中，對位元線BL、及與記憶塊BLK A對應之源極線SL供給抹除電壓V ERA。抹除電壓V ERA例如可大於編程電壓V PGM，亦可與編程電壓V PGM相等。
又，抹除電壓供給動作中，對與記憶塊BLK A對應之汲極側選擇閘極線SGDT及源極側選擇閘極線SGSB供給電壓V GIDL。電壓V GIDL小於抹除電壓V ERA。由此，於汲極側選擇電晶體STDT及源極側選擇電晶體STSB中產生GIDL(Gate Induced Drain Leakage，閘極誘導汲極漏電流)，產生電子-電洞對。汲極側選擇電晶體STDT中產生之電子向位元線BL側移動，電洞向記憶胞MC側移動。源極側選擇電晶體STSB中產生之電子向源極線SL側移動，電洞向記憶胞MC側移動。
又，抹除電壓供給動作中，對與記憶塊BLK A對應之汲極側選擇閘極線SGD供給電壓V SGDE。電壓V SGDE小於抹除電壓V ERA。由此，於汲極側選擇閘極線SGD之通道區域形成電洞通道。
又，抹除電壓供給動作中，對字元線WL供給接地電壓V SS。由此，半導體層120之通道中之電洞經由隧道絕緣膜131(圖3)穿隧至電荷儲存膜132(圖3)中。因此，記憶胞MC之閾值電壓減少。
其次，對供給至記憶塊BLK B中之各配線之電壓進行說明。
抹除電壓供給動作中，對與記憶塊BLK B對應之源極線SL供給抹除電壓V ERA。
又，抹除電壓供給動作中，使與記憶塊BLK B對應之字元線WL及選擇閘極線(SGDT, SGD, SGSB)為浮動狀態。
於此種狀態下，隨著向位元線BL及源極線SL供給抹除電壓V ERA，半導體層120之電壓、以及字元線WL及選擇閘極線(SGDT, SGD, SGSB)之電壓上升至抹除電壓V ERA左右。於此種狀態下，半導體層120與字元線WL之間幾乎不產生電壓差。由此，不會產生從半導體層120向電荷儲存膜132(圖3)之電洞隧道。因此，記憶胞MC之閾值電壓不減少。又，於此種狀態下，半導體層120與選擇閘極線(SGDT, SGD, SGSB)之間亦幾乎不產生電壓差。由此，汲極側選擇電晶體STDT及源極側選擇電晶體STSB中不產生GIDL。
圖11係用以對抹除驗證動作進行說明之模式性剖視圖。
抹除驗證動作基本上與讀出動作同樣地執行。
但是，於抹除驗證動作中，對字元線WL供給參照圖4所說明之抹除驗證電壓V VFYEr，而非讀出電壓V CGR或讀出通過電壓V READ。
[比較例]  圖12係表示比較例之記憶胞陣列MCA'之一部分之構成之模式性立體圖。
比較例之記憶胞陣列MCA'具備導電層112'及記憶塊間絕緣層ST'以代替導電層112及記憶塊間絕緣層ST。導電層112'於複數個記憶塊BLK中共通設置。記憶塊間絕緣層ST'不將導電層112'分斷。
又，於比較例之記憶胞陣列MCA'中，在字元線WL與源極側選擇閘極線SGSB之間，設置有源極側選擇閘極線SGS。
[效果]  於比較例之半導體記憶裝置之抹除動作中，使汲極側選擇電晶體STDT及源極側選擇電晶體STSB中產生GIDL。當採用此種方法時，有時會因GIDL之影響而導致與汲極側選擇電晶體STDT及源極側選擇電晶體STSB對應之電荷儲存膜132中之電荷量發生變動。由此，汲極側選擇電晶體STDT及源極側選擇電晶體STSB之閾值電壓有時會發生變動。
因此，於比較例之記憶胞陣列MCA'中，在記憶胞MC與位元線BL之間，除了設置用於GIDL產生之汲極側選擇電晶體STDT，還設置用於記憶胞MC之選擇之汲極側選擇電晶體STD。根據此種構成，能夠使記憶胞MC與位元線BL恰當地導通或電分離。
又，於記憶胞MC與源極線SL之間，除了設置用於GIDL產生之源極側選擇電晶體STSB，還設置用於記憶胞MC之選擇之源極側選擇電晶體。根據此種構成，能夠使記憶胞MC與源極線SL恰當地導通或電分離。
但是，於比較例之記憶胞陣列MCA'中，必須將在Z方向上積層之複數個導電層110中之一部分作為源極側選擇閘極線SGS使用。因此，存在用於半導體層120之形成之導孔(以下稱為「記憶體孔」)之縱橫比變大，加工難易度提昇的情況。
此處，為了緩和記憶體孔之縱橫比，例如考慮讓用於GIDL產生之源極側選擇電晶體STSB具備用於記憶胞MC之選擇之源極側選擇電晶體之功能，由此省略用於記憶胞MC之選擇之源極側選擇電晶體。
但是，如上所述，源極側選擇電晶體STSB之閾值電壓有時會因GIDL之影響而發生變動。又，有時在源極側選擇電晶體STSB之通道區域包含磷(P)等N型雜質。根據此種理由，源極側選擇電晶體STSB有可能成為常導通狀態。
例如，當在編程動作中源極側選擇電晶體STSB成為接通狀態時，禁止記憶胞MC之通道電壓成為較寫入通過電壓V PASS低之電壓，由此擔心發生誤寫入。
為了防止此種情況，例如考慮對導電層112'供給較源極側選擇閘極線SGSB大之電壓V BS，使源極側選擇電晶體STSB之閘極-源極間電壓為逆向偏壓之關係，且使源極側選擇電晶體STSB為斷開狀態。
但是，導電層112'於複數個記憶塊BLK中為共通構成，設置之面積相對較廣。因此，當在寫入動作中反覆交替地執行編程動作與驗證動作時，若在編程動作中對導電層112'供給電壓V BS，在驗證動作中對導電層112'供給電壓V SRC，則必須對導電層112'反覆進行充放電，從而擔心寫入動作所需之時間增大。
因此，於第1實施方式之半導體記憶裝置中，設為將導電層112按每個記憶塊BLK分斷之構造。導電層112按每個記憶塊BLK分斷，因此，與導電層112'相比，能夠大幅度減少靜電電容。因此，能夠高速執行寫入動作。又，即便電壓V BS為相對較大之值(例如，較圖7之電壓V SGD大之值)，亦可高速執行導電層112之充放電。
又，於第1實施方式之讀出動作、驗證動作及抹除驗證動作中，如參照圖5、圖8及圖11所說明般，藉由對與非選擇之記憶塊BLK B對應之源極線SL供給電壓V BS，對源極側選擇閘極線SGSB供給接地電壓V SS，而使源極側選擇電晶體STSB之閘極-源極間電壓為逆向偏壓之關係，使源極側選擇電晶體STSB為斷開狀態。
此處，於讀出動作、驗證動作及抹除驗證動作中，與非選擇之記憶塊BLK B對應之字元線WL為浮動狀態，有可能會因與其他配線之電容耦合之影響而導致電壓值發生變動。因此，於與非選擇之記憶塊BLK B對應之半導體層120之通道電壓被固定，且字元線WL之電壓因與來自外部之電場之影響而發生變動之情形時，擔心在與非選擇之記憶塊BLK B對應之半導體層120與導電層112之間產生載子轉移，導致讀出動作不穩定化。
根據第1實施方式，能夠抑制在讀出動作、驗證動作及抹除驗證動作時，與非選擇之記憶塊BLK B對應之半導體層120與導電層112之間之載子轉移。由此，能夠穩定地執行讀出動作、驗證動作及抹除驗證動作。
[第2實施方式]  於第1實施方式中，例示了讀出動作、寫入動作及抹除動作之執行方法。但是，此種方法不過為例示，具體之電壓等可適當調整。例如，於第1實施方式之讀出動作、驗證動作及抹除驗證動作中，如參照圖5、圖8及圖11所說明般，使與非選擇之記憶塊BLK對應之源極側選擇電晶體STSB為斷開狀態。但是，於讀出動作、驗證動作及抹除驗證動作中，例如可使與非選擇之記憶塊BLK對應之源極線SL與電壓產生電路分離，成為浮動狀態。
第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但是，第2實施方式之讀出動作、驗證動作及抹除驗證動作與第1實施方式不同。
圖13係用以對第2實施方式之半導體記憶裝置之讀出動作進行說明之模式性剖視圖。第2實施方式之讀出動作基本上與第1實施方式之讀出動作同樣地執行。但是，於第2實施方式之讀出動作中，與非選擇之記憶塊BLK B對應之源極線SL與電壓產生電路分離，成為浮動狀態。
雖省略圖示，但於第2實施方式之半導體記憶裝置之驗證動作及抹除驗證動作中，同樣地，與非選擇之記憶塊BLK B對應之源極線SL與電壓產生電路分離，成為浮動狀態。
藉由此種方法，亦可與第1實施方式同樣地，於讀出動作、驗證動作及抹除驗證動作時，抑制載子(電子)進入與非選擇之記憶塊BLK B對應之半導體層120。由此，能夠穩定地執行讀出動作、驗證動作及抹除驗證動作。
[第3實施方式]  其次，對第1實施方式或第2實施方式之半導體記憶裝置應用於更具體之構造之例子進行說明。
[記憶體裸晶MD之構造]  圖14係表示第3實施方式之半導體記憶裝置之構成例之模式性分解立體圖。如圖14所示，第3實施方式之記憶體裸晶MD具備記憶胞陣列MCA(圖1)側之晶片C M及周邊電路PC(圖1)側之晶片C P。
於晶片C M之上表面，設置有未圖示之接合線等能夠連接於外部連接端子之複數個外部焊墊電極P X。又，於晶片C M之下表面設置有複數個貼合電極P I1。又，於晶片C P之上表面設置有複數個貼合電極P I2。以下，關於晶片C M，將設置複數個貼合電極P I1之面稱為正面，將設置複數個外部焊墊電極P X之面稱為背面。又，關於晶片C P，將設置複數個貼合電極P I2之面稱為正面，將正面之相反側之面稱為背面。於圖示之例中，晶片C P之正面設置於較晶片C P之背面更靠上方，晶片C M之背面設置於較晶片C M之正面更靠上方。
晶片C M及晶片C P係以晶片C M之正面與晶片C P之正面對向之方式配置。複數個貼合電極P I1與複數個貼合電極P I2分別對應設置，且配置於能夠與複數個貼合電極P I2貼合之位置。貼合電極P I1與貼合電極P I2具有將晶片C M與晶片C P貼合且使其等電性導通之功能。
再者，於圖14之例中，晶片C M之角部a1, a2, a3, a4分別與晶片C P之角部b1, b2, b3, b4對應。
圖15及圖16係表示晶片C M之構成例之模式性仰視圖。圖16中，省略了貼合電極P I1等一部分構成。圖17係表示晶片C P之構成例之模式性俯視圖。圖18係表示記憶體裸晶MD之一部分之構成之模式性剖視圖。圖19係記憶體裸晶MD之一部分之另一構成例之模式性剖視圖。
[晶片C M之構造]  例如，如圖16所示，晶片C M具備排列於X方向及Y方向上之4個記憶平面區域R MP。又，晶片C M具備設置於比4個記憶平面區域R MP更靠Y方向之一端側之周邊區域R P。如圖15所示，周邊區域R P具備排列於X方向上之複數個輸入輸出區域R IO。
例如，如圖18所示，晶片C M具備記憶胞陣列層L MCA、設置於記憶胞陣列層L MCA之下方之複數個配線層CH, M0, M1, MB、以及設置於記憶胞陣列層L MCA之上方之基體構造L SB。
[晶片C M之記憶胞陣列層L MCA之記憶平面區域R MP中之構造]  例如，如圖16所示，於記憶胞陣列層L MCA設置有排列於Y方向上之複數個記憶塊BLK。記憶塊BLK基本上與參照圖1～圖3所說明之第1實施方式之記憶塊BLK同樣地構成。但是，如圖18所示，第3實施方式之記憶塊BLK與參照圖2所說明之記憶塊BLK相比，上下顛倒。
[晶片C M之記憶胞陣列層L MCA之周邊區域R P中之構造]  例如，如圖18所示，於周邊區域R P，對應於外部焊墊電極P X而設置有複數個通孔接觸電極CC。該等複數個通孔接觸電極CC貫通氧化矽(SiO 2)等之絕緣層113而於Z方向上延伸，且於上端與外部焊墊電極P X電性連接。
[晶片C M之配線層CH, M0, M1, MB之構造]  例如，如圖18所示，配線層CH, M0, M1, MB中所含之複數個配線例如與記憶胞陣列層L MCA中之構成及晶片C P中之構成之至少一者電性連接。
配線層CH包含複數個通孔接觸電極ch作為複數個配線。該等複數個通孔接觸電極ch例如亦可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。通孔接觸電極ch對應於複數個半導體層120而設置，且連接於複數個半導體層120之下端。
配線層M0包含複數個配線m0。該等複數個配線m0例如亦可包含氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。再者，複數個配線m0中之一部分作為位元線BL發揮功能。位元線BL例如排列於X方向上且於Y方向上延伸。
配線層M1包含複數個配線m1。該等複數個配線m1例如亦可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
配線層MB包含複數個貼合電極P I1。該等複數個貼合電極P I1例如亦可包含氮化鈦(TiN)等之障壁導電膜p I1B及銅(Cu)等之金屬膜p I1M之積層膜等。
[晶片C M之基體構造L SB之構造]  例如，如圖18所示，基體構造L SB具備設置於記憶胞陣列層L MCA之上表面之導電層112、設置於導電層112之上表面之絕緣層101, 102, 103, 104、設置於絕緣層104之上表面之背面配線層(金屬配線層)MA、以及設置於背面配線層MA之上表面之絕緣層105。
第3實施方式之導電層112基本上與第1實施方式之導電層112同樣地構成。但是，第3實施方式之導電層112經由絕緣層104之一部分而非記憶塊間絕緣層ST於Y方向上被分斷。
絕緣層101, 103, 104例如包含氧化矽(SiO 2)等。絕緣層102例如包含氮化矽(SiN)等。絕緣層101, 102, 103設置於導電層112之上表面。又，於基體構造L SB中設置有將導電層112及絕緣層101, 102, 103分斷之溝槽BA。絕緣層104設置於絕緣層103之上表面、以及溝槽BA之底面及內壁面。以下，有時將絕緣層104中設置於溝槽BA之內部之部分稱為「絕緣層104a」。絕緣層104a與記憶塊間絕緣層ST之上表面、以及於Y方向上相鄰之2個導電層112之Y方向上之側面相接。
再者，於圖18之例中，溝槽BA(絕緣層104a)之Y方向上之中央位置P YBA與記憶塊間絕緣層ST之Y方向上之中央位置P YST大致一致。但是，記憶塊間絕緣層ST與溝槽BA係於不同之步序中被定位。因此，溝槽BA(絕緣層104a)之Y方向上之中央位置P YBA與記憶塊間絕緣層ST之Y方向上之中央位置P YST亦可如圖19所示不同。
此處，於界定中央位置P YBA時，例如，可在如圖18或圖19所示之剖面中，界定表示導電層112之上表面及下表面之Z方向上之中間位置之線P Z112。又，亦可界定與該線P Z112及所關注之一個溝槽BA之2個內壁面(導電層112及絕緣層104a之接觸面)對應之2個交點。又，亦可將該等2個交點之Y方向上之中間位置界定為中央位置P YBA。
同樣地，於界定中央位置P YST時，例如，可在如圖18或圖19所示之剖面中，界定表示複數個導電層110中之一個導電層之上表面及下表面之Z方向上之中間位置之線P Z110。又，亦可界定與該線P Z110及所關注之一個記憶塊間絕緣層ST之Y方向之兩側面(導電層110及記憶塊間絕緣層ST之接觸面)對應之2個交點。又，亦可將該等2個交點之Y方向上之中間位置界定為中央位置P YST。
背面配線層MA包含複數個配線ma。該等複數個配線ma例如可包含鋁(Al)等。於基體構造L SB中設置有將絕緣層101, 102, 103, 104分斷之溝槽VA。配線ma設置於絕緣層104之上表面、以及溝槽VA之底面及內壁面。
複數個配線ma中之一部分作為源極線SL(圖1)之一部分發揮功能。該配線ma對應於排列於Y方向上之複數個記憶塊BLK而設置複數個。該配線ma分別連接於導電層112之上表面。
又，複數個配線ma中之一部分作為外部焊墊電極P X(圖14)發揮功能。該配線ma對應於排列於X方向上之複數個輸入輸出區域R IO(圖15)而設置複數個。該配線ma經由將導電層112及絕緣層101, 102, 103, 104分斷之溝槽BA, VA而與記憶胞陣列層L MCA中之通孔接觸電極CC之上端及絕緣層113之上表面連接。又，該配線ma之一部分設置於絕緣層104之上表面，成為與未圖示之接合線等之連接部。
絕緣層105例如係上層部包含聚醯亞胺等樹脂材料之鈍化層。於基體構造L SB中設置有將絕緣層105分斷之溝槽TV。作為外部焊墊電極P X發揮功能之配線ma與接合線等之連接部經由該溝槽TV而露出於記憶體裸晶MD之外部。
[晶片C P之構造]  例如，如圖17所示，晶片C P對應於記憶平面區域R MP而具備排列於X及Y方向上之4個周邊電路區域R PC。又，晶片C P具備設置於與周邊區域R P對向之區域之電路區域R C。電路區域R C具備排列於X方向上之複數個輸入輸出區域R IO。
又，例如，如圖18所示，晶片C P具備半導體基板200、設置於半導體基板200之上方之電極層GC、以及設置於電極層GC之上方之配線層D0, D1, D2, D3, D4, DB。
[晶片C P之半導體基板200之構造]  半導體基板200例如包含含有硼(B)等P型雜質之P型矽(Si)。於半導體基板200之表面，例如設置有含有磷(P)等N型雜質之N型井區域200N、含有硼(B)等P型雜質之P型井區域200P、未設有N型井區域200N及P型井區域200P之半導體基板區域200S、以及絕緣區域200I。N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC(圖1)之複數個電晶體Tr、及複數個電容器等之一部分發揮功能。
[晶片C P之電極層GC之構造]  例如，如圖18所示，於半導體基板200之上表面，隔著絕緣層200G設置有電極層GC。電極層GC包含與半導體基板200之表面在Z方向上對向之複數個電極gc。又，半導體基板200之各區域及電極層GC中所含之複數個電極gc分別連接於通孔接觸電極CS。
半導體基板200之N型井區域200N、P型井區域200P及半導體基板區域200S分別作為構成周邊電路PC(圖1)之複數個電晶體Tr之通道區域、及複數個電容器之一個電極等發揮功能。
電極層GC中所含之複數個電極gc分別作為構成周邊電路PC(圖1)之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
通孔接觸電極CS於Z方向上延伸，且在下端連接於半導體基板200或電極gc之上表面。於通孔接觸電極CS與半導體基板200之連接部分，設置有包含N型雜質或P型雜質之未圖示之雜質區域。通孔接觸電極CS例如亦包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
[晶片C P之配線層D0, D1, D2, D3, D4, DB之構造]  例如，如圖18所示，D0, D1, D2, D3, D4, DB中所含之複數個配線例如電性連接於記憶胞陣列層L MCA之構成及晶片C P中之構成之至少一者。
配線層D0, D1, D2分別包含複數個配線d0, d1, d2。該等複數個配線d0, d1, d2例如可包含氮化鈦(TiN)等之障壁導電膜及鎢(W)等之金屬膜之積層膜等。
配線層D3, D4分別包含複數個配線d3, d4。該等複數個配線d3, d4例如可包含氮化鈦(TiN)等之障壁導電膜及銅(Cu)等之金屬膜之積層膜等。
配線層DB包含複數個貼合電極P I2。該等複數個貼合電極P I2例如可包含氮化鈦(TiN)等之障壁導電膜p I2B及銅(Cu)等之金屬膜p I2M之積層膜等。
此處，若貼合電極P I1與貼合電極P I2中使用銅(Cu)等之金屬膜p I1M, p I2M，則金屬膜p I1M與金屬膜p I2M一體化，而難以確認彼此之邊界。但是，可藉由貼合位置偏移引起之貼合電極P I1與貼合電極P I2之貼合形狀之變形、障壁導電膜p I1B, p I2B之位置偏移(側面產生不連續部位)來確認貼合構造。又，當藉由金屬鑲嵌法形成貼合電極P I1及貼合電極P I2時，各自之側面具有傾斜形狀。因此，關於將貼合電極P I1與貼合電極P I2貼合之部分之沿著Z方向之剖面之形狀因側壁並非直線狀而成為非矩形形狀。又，於將貼合電極P I1與貼合電極P I2貼合之情形時，成為由障壁金屬覆蓋形成該等貼合電極之各Cu之底面、側面及上表面之構造。相對於此，一般之使用Cu之配線層中，於Cu之上表面設置具有防止Cu氧化功能之絕緣層(SiN或SiCN等)，而不設置障壁金屬。因此，即便不產生貼合位置偏移，亦可與一般之配線層加以區分。
[製造方法]  其次，參照圖20～圖30，對記憶體裸晶MD之製造方法進行說明。圖20、圖21係用以對該製造方法進行說明之模式性立體圖。圖22～圖30係用以對該製造方法進行說明之模式性剖視圖。圖22～圖30示出了與圖18對應之剖面。
於製造本實施方式之記憶體裸晶MD時，製造與晶片C M對應之晶圓W M、及與晶片C P對應之晶圓W P。又，如圖20及圖21所示，將該等2片晶圓W M, W P貼合，藉由切割而進行單片化。
圖22中示出了將晶圓W M, W P貼合階段之晶圓W M, W P之構成。於此階段，晶圓W M具備與參照圖18等所說明之晶片C M大致相同之構成。但是，晶圓W M不具備與基體構造L SB對應之構成。於記憶胞陣列層L MCA之上表面設置有導電層112A、絕緣層101、以及基板100S。導電層112A基本上與導電層112同樣地構成。但是，導電層112A形成於晶圓W M之大致整面。又，於此階段，晶圓W P具有與參照圖18等所說明之晶片C P相同之構成。
於製造本實施方式之記憶體裸晶MD時，如圖23所示，將晶圓W M, W P貼合。於此步序中，將晶圓W M中之複數個貼合電極P I1與晶圓W P中之複數個貼合電極P I2相互連接。
繼而，如圖24所示，去除基板100S，使絕緣層101之上表面露出。
繼而，如圖25所示，於絕緣層101之上表面形成絕緣層102, 103。該步序例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
繼而，如圖26所示，形成溝槽BA。溝槽BA如上所述將導電層112A及絕緣層101, 102, 103分斷。於此步序中，導電層112A被分斷成複數個導電層112。又，於此步序中，連接於外部焊墊電極P X之通孔接觸電極CC之上端露出。該步序例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法進行。
繼而，如圖27所示，於絕緣層103之上表面、以及溝槽BA之底面及內壁面形成絕緣層104。該步序例如藉由CVD等方法進行。
繼而，如圖28所示，形成溝槽VA。溝槽VA如上所述將絕緣層101, 102, 103, 104分斷。於此步序中，複數個導電層112之上表面、及連接於外部焊墊電極P X之通孔接觸電極CC之上端露出。該步序例如藉由RIE等方法進行。
繼而，如圖29所示，於絕緣層104之上表面、以及溝槽VA之底面及內壁面形成複數個配線ma。該步序例如藉由濺鍍及RIE等方法進行。
繼而，如圖30所示，於絕緣層104及配線ma之上表面形成絕緣層105。
繼而，如圖18所示，形成溝槽TV。然後，藉由對所貼合之晶圓W M, W P進行切割，而形成第3實施方式之半導體記憶裝置。
[效果]  導電層112之分斷例如亦可於形成記憶塊間絕緣層ST之前，經由與記憶塊間絕緣層ST對應之溝槽部來執行。但是，當採用此種方法時，存在所要加工之溝槽部之縱橫比變大之傾向。
因此，於製造第3實施方式之半導體記憶裝置時，在參照圖26所說明之步序中，藉由溝槽BA將導電層112A分斷成複數個導電層112。此種方法無須進行縱橫比較高之加工便可實現。又，能夠於不導致製造步序增加的情況下實現。
[其他]  對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不限制發明之範圍。該等新穎之實施方式能夠以其他各種方式加以實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案]  本申請案享有以日本專利申請案2022-48390號(申請日：2022年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
100S:基板 101:絕緣層 102:絕緣層 103:絕緣層 104:絕緣層 105:絕緣層 110, 112:導電層 111:絕緣層 112A:導電層 112':導電層 113:絕緣層 120:半導體層 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷儲存膜 133:阻擋絕緣膜 200:半導體基板 200G:絕緣層 200I:絕緣區域 200N:N型井區域 200P:P型井區域 200S:半導體基板區域 a1, a2, a3, a4:角部 b1, b2, b3, b4:角部 BA:溝槽 BL:位元線 BLK:記憶塊 BLK A, BLK B:記憶塊 CC:通孔接觸電極 Ch, Vy:通孔接觸電極 CH:配線層 C M:晶片 C P:晶片 CS:通孔接觸電極 D0, D1, D2, D3, D4, DB:配線層 d3, d4:配線 GC:電極層 gc:電極 L MCA:記憶胞陣列層 L SB:基體構造 M0:配線層 M1:配線層 MA:背面配線層 MB:配線層 MC:記憶胞 MCA:記憶胞陣列 MCA':記憶胞陣列 MD:記憶體裸晶 ma:配線 m0:配線 m1:配線 PC:周邊電路 P I1:貼合電極 p I1M, p I2M:金屬膜 p I1B, p I2B:障壁導電膜 P I2:貼合電極 P X:外部焊墊電極 P YBA:中央位置 R C:電路區域 R IO:輸入輸出區域 R P:周邊區域 R PC:周邊電路區域 R MP:記憶平面區域 SU:串單元 SUa～SUe:串單元 SGDT, SGD, SGSB:選擇閘極線 STDT, STD:汲極側選擇電晶體 STSB:源極側選擇電晶體 ST:記憶塊間絕緣層 ST':記憶塊間絕緣層 SL:源極線 SHE:串單元間絕緣層 Tr:電晶體 V DD:電壓 V SRC:電壓 V SG:電壓 V SS:接地電壓 V READ:讀出通過電壓 V CGR:讀出電壓 V SGD:電壓 V BS:電壓 V PASS:寫入通過電壓 V PGM:編程電壓 V ERA:抹除電壓 V VFYEr:抹除驗證電壓 VA:溝槽 V GIDL:電壓 WL:字元線 WL U:非選擇字元線 WL S:選擇字元線 W M:晶圓 W P:晶圓
圖1係表示第1實施方式之半導體記憶裝置之一部分之構成的模式性電路圖。  圖2係表示記憶胞陣列MCA之一部分之構成之模式性立體圖。  圖3係表示記憶胞陣列MCA之一部分之構成之模式性剖視圖。  圖4(a)、(b)係用以對記憶胞MC之閾值電壓進行說明之模式圖。  圖5係用以對讀出動作進行說明之模式性剖視圖。  圖6係用以對寫入動作進行說明之流程圖。  圖7係用以對編程動作進行說明之模式性剖視圖。  圖8係用以對驗證動作進行說明之模式性剖視圖。  圖9係用以對抹除動作進行說明之流程圖。  圖10係用以對抹除電壓供給動作進行說明之模式性剖視圖。  圖11係用以對抹除驗證動作進行說明之模式性剖視圖。  圖12係表示比較例之記憶胞陣列MCA'之一部分之構成的模式性立體圖。  圖13係用以對第2實施方式之半導體記憶裝置之讀出動作進行說明的模式性剖視圖。  圖14係表示第3實施方式之半導體記憶裝置之構成例之模式性分解立體圖。  圖15係表示晶片C M之構成例之模式性仰視圖。  圖16係表示晶片C M之構成例之模式性仰視圖。  圖17係表示晶片C P之構成例之模式性俯視圖。  圖18係表示記憶體裸晶MD之一部分之構成之模式性剖視圖。  圖19係表示記憶體裸晶MD之一部分之另一構成例之模式性剖視圖。  圖20、圖21係用以對第3實施方式之製造方法進行說明之模式性立體圖。  圖22～圖30係用以對第3實施方式之製造方法進行說明之模式性剖視圖。
110,112:導電層
120:半導體層
BL:位元線
BLK:記憶塊
BLKA,BLKB:記憶塊
MCA:記憶胞陣列
SU:串單元
SUa~SUe:串單元
SGDT,SGD,SGSB:選擇閘極線
SL:源極線
SHE:串單元間絕緣層
WL:字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備： 複數個記憶塊，其等排列於第1方向上；及 複數個位元線，其等在上述第1方向上延伸，排列於與上述第1方向交叉之第2方向上，且與上述複數個記憶塊排列於和上述第1方向及上述第2方向交叉之第3方向上； 上述複數個記憶塊分別具備： 複數個第1導電層，其等排列於上述第3方向上； 第2導電層，其相對於上述複數個第1導電層設置於與上述第3方向之上述複數個位元線相反之側； 複數個半導體層，其等在上述第3方向上延伸，與上述複數個第1導電層對向，上述第3方向上之一端電性連接於上述第2導電層，上述第3方向上之另一端電性連接於上述複數個位元線；及 複數個電荷儲存膜，其等設置於上述複數個第1導電層與上述複數個半導體層之間；且 上述複數個第1導電層及上述第2導電層於上述複數個記憶塊之間被相互分斷。
  2. 如請求項1之半導體記憶裝置，其中 上述複數個半導體層包含排列於上述第2方向上之複數個第1半導體層， 上述複數個第1半導體層係 於上述第3方向上之上述一端側，電性連接於共通之上述第2導電層， 於上述第3方向上之上述另一端側，分別電性連接於不同之位元線。
  3. 如請求項1之半導體記憶裝置，其中 上述複數個記憶塊分別進而具備第3導電層，該第3導電層設置於上述複數個第1導電層與上述第2導電層之間， 上述複數個半導體層與上述第3導電層對向， 上述第3導電層按上述複數個記憶塊之各者被分斷。
  4. 如請求項3之半導體記憶裝置，其 構成為能夠執行讀出動作， 當執行上述讀出動作時， 對上述複數個位元線之至少一者供給第1位元線電壓， 於上述複數個記憶塊中之一者中， 對上述複數個第1導電層中之一者供給讀出電壓， 對上述複數個第1導電層中之另一者供給較上述讀出電壓大之讀出通過電壓， 對上述第2導電層供給較上述第1位元線電壓小之第1電壓， 對上述第3導電層供給較上述第1電壓大之第2電壓， 於上述複數個記憶塊中之另一者中， 對上述第2導電層供給第3電壓， 對上述第3導電層供給較上述第3電壓小之第4電壓。
  5. 如請求項4之半導體記憶裝置，其中 上述第3電壓大於上述第1電壓。
  6. 如請求項3之半導體記憶裝置，其 構成為能夠執行讀出動作， 當執行上述讀出動作時， 對上述複數個位元線之至少一者供給第1位元線電壓， 於上述複數個記憶塊中之一者中， 對上述複數個第1導電層中之一者供給讀出電壓， 對上述複數個第1導電層中之另一者供給較上述讀出電壓大之讀出通過電壓， 對上述第2導電層供給較上述第1位元線電壓小之第1電壓， 於上述複數個記憶塊之另一者中， 使上述第2導電層為浮動狀態。
  7. 如請求項3之半導體記憶裝置，其 構成為能夠執行包含編程動作及驗證動作之寫入動作， 當執行上述編程動作時， 於上述複數個記憶塊中之一者中， 對上述複數個第1導電層中之一者供給編程電壓， 對上述複數個第1導電層中之另一者供給較上述編程電壓小之寫入通過電壓， 對上述第2導電層供給第5電壓， 對上述第3導電層供給較上述第5電壓小之第6電壓， 於上述複數個記憶塊中之另一者中， 對上述第2導電層供給上述第5電壓， 對上述第3導電層供給上述第6電壓。
  8. 如請求項7之半導體記憶裝置，其中 上述複數個記憶塊分別進而具備第4導電層及第5導電層，該第4導電層及第5導電層設置於上述複數個第1導電層與上述複數個位元線之間且排列於上述第1方向上， 上述複數個半導體層之一部分與上述第4導電層對向， 上述複數個半導體層之另一部分與上述第5導電層對向， 當執行上述編程動作時， 對上述第4導電層供給第7電壓， 對上述第5導電層供給較上述第7電壓小之第8電壓， 上述第5電壓大於上述第7電壓。
  9. 如請求項7之半導體記憶裝置，其中 當執行上述驗證動作時， 對上述複數個位元線之至少一者供給第2位元線電壓， 於上述複數個記憶塊中之上述一者中， 對上述複數個第1導電層中之上述一者供給驗證電壓， 對上述複數個第1導電層中之上述另一者供給較上述驗證電壓大之讀出通過電壓， 對上述第2導電層供給較上述第2位元線電壓小之第9電壓， 對上述第3導電層供給較上述第9電壓大之第10電壓， 於上述複數個記憶塊中之上述另一者中， 對上述第2導電層供給上述第5電壓， 對上述第3導電層供給上述第6電壓。
  10. 如請求項7之半導體記憶裝置，其中 當執行上述驗證動作時， 對上述複數個位元線之至少一者供給第2位元線電壓， 於上述複數個記憶塊中之上述一者中， 對上述複數個第1導電層中之上述一者供給驗證電壓， 對上述複數個第1導電層中之上述另一者供給較上述驗證電壓大之讀出通過電壓， 對上述第2導電層供給較上述第2位元線電壓小之第9電壓， 於上述複數個記憶塊中之上述另一者中， 使上述第2導電層為浮動狀態。
  11. 如請求項3之半導體記憶裝置，其 構成為能夠執行包含抹除電壓供給動作及抹除驗證動作之抹除動作， 當執行上述抹除電壓供給動作時， 於上述複數個記憶塊中之一者中， 對上述第2導電層供給抹除電壓， 對上述第3導電層供給較上述抹除電壓小之第11電壓， 對上述複數個第1導電層中之至少一者供給較上述第11電壓小之第12電壓， 於上述複數個記憶塊中之另一者中， 對上述第2導電層供給上述抹除電壓， 使上述複數個第1導電層及上述第3導電層為浮動狀態。
  12. 如請求項11之半導體記憶裝置，其中 當執行上述抹除驗證動作時， 對上述複數個位元線之至少一者供給第3位元線電壓， 於上述複數個記憶塊中之上述一者中， 對上述複數個第1導電層中之上述至少一者供給抹除驗證電壓， 對上述第2導電層供給較上述第3位元線電壓小之第13電壓， 對上述第3導電層供給較上述第13電壓大之第14電壓， 於上述複數個記憶塊中之上述另一者中， 對上述第2導電層供給第15電壓， 對上述第3導電層供給較上述第15電壓小之第16電壓。
  13. 如請求項11之半導體記憶裝置，其中 當執行上述抹除驗證動作時， 對上述複數個位元線之至少一者供給第3位元線電壓， 於上述複數個記憶塊中之上述一者中， 對上述複數個第1導電層中之上述至少一者供給抹除驗證電壓， 對上述第2導電層供給較上述第3位元線電壓小之第13電壓， 對上述第3導電層供給較上述第13電壓大之第14電壓， 於上述複數個記憶塊中之上述另一者中， 使上述第2導電層為浮動狀態。
  14. 如請求項1之半導體記憶裝置，其中 上述複數個記憶塊包含在上述第1方向上相鄰之第1記憶塊及第2記憶塊， 上述半導體記憶裝置進而具備設置於上述第1記憶塊與上述第2記憶塊之間之塊間絕緣層， 上述第1記憶塊中所含之上述複數個第1導電層及上述第2導電層與上述第2記憶塊中所含之上述複數個第1導電層及上述第2導電層隔著上述塊間絕緣層而絕緣。
  15. 如請求項1之半導體記憶裝置，其中 上述複數個記憶塊包含在上述第1方向上相鄰之第1記憶塊及第2記憶塊， 上述半導體記憶裝置進而具備設置於上述第1記憶塊與上述第2記憶塊之間之塊間絕緣層及第1絕緣層， 上述第1記憶塊中所含之上述複數個第1導電層與上述第2記憶塊中所含之上述複數個第1導電層隔著上述塊間絕緣層而絕緣， 上述第1記憶塊中所含之上述第2導電層與上述第2記憶塊中所含之上述第2導電層隔著上述第1絕緣層而絕緣。
  16. 如請求項15之半導體記憶裝置，其中 上述第1絕緣層之上述第1方向上之中央位置與上述塊間絕緣層之上述第1方向上之中央位置不同。
  17. 如請求項1之半導體記憶裝置，其 進而具備複數個第1貼合電極，該等複數個第1貼合電極相對於上述複數個位元線設置於與上述第3方向之上述複數個記憶塊相反之側， 上述複數個記憶塊、上述複數個位元線、及包含上述複數個第1貼合電極之第1晶片與包含複數個第2貼合電極之第2晶片經由上述複數個第1貼合電極及上述複數個第2貼合電極而連接， 上述複數個位元線設置於上述複數個記憶塊與上述第2晶片之間。
  18. 如請求項17之半導體記憶裝置，其 進而具備金屬配線層，該金屬配線層相對於上述複數個記憶塊設置於與上述第3方向之上述複數個位元線相反之側， 上述金屬配線層包含連接於與上述複數個記憶塊對應之複數個第2導電層之複數個金屬配線。
  19. 一種半導體記憶裝置，其具備： 複數個記憶塊，其等排列於第1方向上；及 複數個位元線，其等在上述第1方向上延伸，排列於與上述第1方向交叉之第2方向上，且與上述複數個記憶塊排列於和上述第1方向及上述第2方向交叉之第3方向上； 上述複數個記憶塊分別具備： 複數個第1導電層，其等排列於上述第3方向上； 第2導電層，其相對於上述複數個第1導電層設置於與上述第3方向之上述複數個位元線相反之側； 複數個半導體層，其等在上述第3方向上延伸，與上述複數個第1導電層對向，上述第3方向上之一端電性連接於上述第2導電層，上述第3方向上之另一端電性連接於上述複數個位元線；及 複數個電荷儲存膜，其等設置於上述複數個第1導電層與上述複數個半導體層之間； 上述第2導電層於上述複數個記憶塊之間被相互分斷；且 該半導體記憶裝置構成為能夠執行 讀出動作、 包含編程動作及驗證動作之寫入動作、及 包含抹除電壓供給動作及抹除驗證動作之抹除動作， 當執行上述讀出動作、上述驗證動作及上述抹除驗證動作之至少一者時， 對上述複數個位元線之至少一者供給位元線電壓， 對上述複數個記憶塊之一者中之上述第2導電層供給與上述位元線電壓不同之電壓， 使上述複數個記憶塊之另一者中之上述第2導電層為浮動狀態。
  20. 如請求項19之半導體記憶裝置，其中 上述複數個半導體層包含排列於上述第2方向上之複數個第1半導體層， 上述複數個第1半導體層係 於上述第3方向上之上述一端側，電性連接於共通之上述第2導電層， 於上述第3方向上之上述另一端側，分別電性連接於不同之位元線。
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