TW202339014A - 半導體裝置及其製造方法 - Google Patents

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gate
drain region
isolation
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黃瑞乾
思雅 廖
王振印
林威呈
曾威程
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台灣積體電路製造股份有限公司
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Abstract

揭露了一種具有隔離結構的半導體裝置及其製造方法。所述半導體裝置包括第一FET及第二FET、隔離結構及導電結構。第一FET包括第一鰭片結構、設置在第一鰭片結構上的第一閘極結構陣列、以及設置在第一鰭片結構上的第一S/D區域陣列。第二FET包括第二鰭片結構、設置在第二鰭片結構上的第二閘極結構陣列、以及設置在第二鰭片結構上的第二S/D區域陣列。隔離結構包括設置在介於第一FET及第二FET之間的填充部分及襯層部分，且與第一閘極結構陣列及第二閘極結構陣列物理上地接觸。導電結構設置在襯層部分中且電性耦合到第二S/D區域陣列的S/D區域。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是關於在半導體裝置中的隔離結構(isolation structures)及其製造方法。
隨著半導體技術的進步，對更高的儲存容量(storage capacity)、更快的製程系統(processing systems)、更高的性能及更低的成本的需求不斷增加。為了滿足這些需求，半導體產業不斷縮小(scale down)半導體裝置的尺寸，諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field eF-Fect transistors，MOSFET)，其包括平面式(planar)MOSFET、鰭式場效電晶體(fin field eF-Fect transistors，finFET)及全繞式閘極場效電晶體(GAA FETs)。這種按比例縮小增加了半導體製造製程的複雜性。
在一些實施例中，半導體裝置包括第一場效電晶體(field eF-Fect transistor，FET)、第二場效電晶體、隔離結構及導電結構。第一場效電晶體包括第一鰭片結構(fin structure)、設置在第一鰭片結構上的第一閘極結構陣列(array of gate structures)、以及設置在第一鰭片結構上的第一源極/汲極區域陣列(array of source/drain regions，array of S/D regions)。第二場效電晶體包括第二鰭片結構、設置在第二鰭片結構上的第二閘極結構陣列、以及設置在第二鰭片結構上的第二源極/汲極區域陣列。隔離結構包括設置在介於第一場效電晶體及第二場效電晶體之間的填充部分及襯層部分，且與第一閘極結構陣列及第二閘極結構陣列物理上地接觸(in physical contact with)。導電結構設置在隔離結構的襯層部分中且電性耦合(conductively coupled)至第二源極/汲極區域陣列的源極/汲極區域。
在一些實施例中，半導體裝置包括第一堆疊場效電晶體(stacked field eF-Fect transistor，stacked FET)、第二堆疊場效電晶體、隔離結構以及垂直互連結構(vertical interconnect structure)。第一堆疊場效電晶體包括第一導電類型(conductivity type)的第一全繞式閘極場效電晶體(gate-all-around field eF-Fect transistor，GAA FET)、以及設置在第一全繞式閘極場效電晶體上的第二導電類型的第二全繞式閘極場效電晶體。第一導電類型及第二導電類型彼此不同。第二堆疊場效電晶體包括所述第一導電類型的第三全繞式閘極場效電晶體、以及設置在第三全繞式閘極場效電晶體上的所述第二導電類型的第四全繞式閘極場效電晶體。隔離結構包括設置在第一堆疊場效電晶體及第二堆疊場效電晶體之間的介電填充部分(dielectric fill portion)及介電襯層部分(dielectric liner portion)。垂直互連結構藉由介電襯層部分環繞(surrounded by)且電性耦合至第三全繞式閘極場效電晶體及第四全繞式閘極場效電晶體的源極/汲極(S/D)區域(regions)。
在一些實施例中，半導體裝置的製造方法包括形成第一鰭片結構及第二鰭片結構在基板上。分別(respectively)形成第一源極/汲極(S/D)區域陣列及第二源極/汲極區域陣列在第一鰭片結構及第二鰭片結構上。分別形成第三源極/汲極區域陣列及第四源極/汲極區域陣列在第一源極/汲極區域陣列及第二源極/汲極區域陣列上。形成閘極結構陣列在第一鰭片結構及第二鰭片結構上。形成穿過(through)閘極結構陣列且在介於第一源極/汲極區域陣列及第二源極/汲極區域陣列之間的隔離溝槽(isolation trench)。沉積氮化物層在隔離溝槽中，以填充隔離溝槽的第一部分並形成沿著(along)隔離溝槽的第二部分的側壁的襯層。沉積導電材料在襯層上，以填充隔離溝槽的第二部分。
以下的揭露內容提供許多不同的實施例或範例，以實施所提供的發明標的(subject matter)中的不同部件。以下敘述組件(components)及排列(arrangements)的特定範例，以簡化本揭露。當然，這些特定的範例僅為範例，而非用以限定。舉例而言，在下列敘述中的用於形成第一部件於第二部件上方(over)的製程可能包括前述第一部件與前述第二部件是以直接接觸(in direct contact)的方式來形成的實施例，且亦可能包括了形成其他部件在介於前述第一部件與前述第二部件之間，而使前述第一部件與前述第二部件可能未直接接觸的實施例。如本文所用，形成第一部件在第二部件上代表著第一部件形成為與第二部件直接接觸(in direct contact with)。此外，本揭露可以在各種範例中重複元件符號及/或字符。這種重複本身並不限定介於所討論的各種實施例及/或配置之間的關係。
為了便於描述，在本文中可以使用諸如「之下(beneath)」、「下方(below)」、「下部(lower)」、「(above)之上」、「上部(upper)」等空間相對用語來描述在圖式中的一個元件或部件與另一個(些)元件或部件的關係。除了圖式中描繪的方向之外，空間相對用語旨在涵蓋裝置在使用或操作中的不同方向。設備可以以其他方式定向(旋轉90度或在其他方向)，且本文使用的空間相對描述符可以據此相應地解釋。
注意的是，在說明書中對「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「範例實施例(an example embodiment)」、「範例性(exemplary)」等的引用表示所描述的實施例可以包括特定的部件、結構或特性，但每個實施例可不一定包括特定的部件、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定部件、結構或特性時，無論是否明確描述，結合其他實施例來實現這種部件、結構或特性都在所屬技術領域具有通常知識者的知識範圍內。
應當理解的是，本文中的措辭或用語是出於描述而非限制的目的，使得本說明書的用語或措辭將由相關領域具有通常知識者根據本文的教導來解釋。
在一些實施例中，用語「大約(about)」及「實質上(substantially)」可以表示給定數量的數值在數值的5%範圍內變化(例如，數值的±1%、±2%、±3%、±4%、±5%)。這些數值僅僅是範例而不是限制性的。用語「大約」及「實質上」可以指相關領域具有通常知識者根據本文的教導解釋的數值的百分比。
本文揭露的鰭片結構可以藉由任何合適的方法來圖案化。舉例而言，可以使用一種或多種光微影製程來圖案化鰭片結構，所述光微影製程包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。雙重圖案化製程或多重圖案化製程可以結合光微影及自對準(self-aligned)製程，從而允許創造具有舉例而言，比使用單一且直接的光微影製程可獲得的間距(pitches)更小的間距的圖案。舉例而言，形成犧牲層在基板上方並使用光微影製程使犧牲層圖案化。使用自對準製程在經圖案化的犧牲層旁邊(alongside)形成間隔物。然後移除犧牲層，然後可以使用剩餘的間隔物來使鰭片結構圖案化。
本揭露提供了範例半導體裝置，所述範例半導體裝置具有堆疊場效電晶體(堆疊FET，stacked field eF-Fect transistor，stacked FETs)(例如，堆疊全繞式閘極場效電晶體(堆疊GAA FET，stacked gate-all-around field eF-Fect transistor，stacked GAA FET)及介於相鄰的(adjacent)堆疊FET之間的垂直互連結構。本揭露還提供了形成半導體裝置的範例方法。藉由使用堆疊FET，可以增加積體電路(integrated circuit，IC)的裝置密度，而無需大幅縮小裝置尺寸並損害介於IC中的裝置之間的電性隔離。在一些實施例中，每個堆疊FET可以包括不同導電類型的GAA FET的堆疊物(stack)及/或可以包括相同導電類型的GAA FET的堆疊物。每個堆疊FET可以更包括通道隔離層。通道隔離層可以將堆疊FET的通道區域彼此電性隔離。
在一些實施例中，垂直互連結構(也稱為「導電橋接結構(conductive bridge structures)」及「導孔結構(through-via structures)」)可以提供在介於堆疊FET中的頂部GAA FET及底部GAA FET之間的電性連接。在一些實施例中，垂直互連結構可以提供介於頂部GAA FET與半導體裝置的背面(back-side)上的互連結構之間的電性連接。在一些實施例中，垂直互連結構可以提供介於底部GAA FET與半導體裝置的正面(front-side)上的互連結構之間的電性連接。垂直互連結構可以電性連接到頂部GAA FET及/或底部GAA FET的源極/汲極(source/drain，S/D)接觸結構。
半導體裝置可以更包括在切割金屬閘極(cut-metal-gate，CMG)製程中形成的隔離結構，以「切割(cut)」在兩個或更多個堆疊FET上方延伸的長的(long)金屬閘極結構為較短(shoter)的閘極部分，並使得相鄰的堆疊FET彼此電性隔離。一個或多個隔離結構可以包括介電填充部分(dielectric fill portions)及介電襯層部分(dielectric liner portions)。與相鄰隔離結構形成的垂直互連結構所佔據的裝置面積(device area)相較，可以形成垂直互連結構在介電襯層部分中，以減少半導體裝置中受到隔離結構及垂直互連結構所佔據的裝置面積。形成垂直互連結構在隔離結構中也放寬(relaxes)了對垂直互連結構的尺寸限制。與鄰近隔離結構形成的垂直互連結構的電阻(resistance)相較，較大的垂直互連結構可以形成在隔離結構中，且這使垂直互連結構的電阻降低了大約60%至大約90%。
此外，可以形成垂直互連結構在隔離結構中，且製程步驟的數量少於形成相鄰隔離結構的垂直互連結構所涉及的製程步驟的數量。舉例而言，在CMG製程期間中，使用光微影製程及蝕刻製程形成的隔離溝槽(也稱為「金屬切口(metal cuts)」)可用於形成隔離結構及垂直互連結構之兩者。可以以介電材料填充隔離溝槽的一部分，以形成介電填充部分。隔離溝槽的其他部分可以襯有(lined with)介電材料，以形成介電襯層部分，且隨後可以以導電材料填充，以形成垂直互連結構。因此，可以使用單一光微影製程及單一蝕刻製程來形成垂直互連結構及隔離結構之兩者，而取代(instead of)使用用於形成相鄰隔離結構的垂直互連結構的多個光微影製程及多個蝕刻製程。
第1A圖根據一些實施例，顯示出了半導體裝置100的等距視圖。第1B圖、第1C圖、第1D圖、第1E圖、第1F圖及第1G圖根據一些實施例，分別顯示出了半導體裝置100沿著第1圖至第1H圖的線段A-A、線段B-B、線段C-C、線段D-D、線段E-E及線段F-F的剖面圖。第1H圖根據一些實施例，顯示出了半導體裝置100的俯視圖。第1B圖至第1H圖顯示出了具有為了簡單起見未在第1A圖中顯示出的其他結構的半導體裝置100的視圖。除非另有說明，否則具有相同註釋的元件的討論彼此適用。
參照第1A圖至第1H圖，半導體裝置100可以包括(i)基板104、(ii)設置在基板104上的堆疊FET 102A、(iii)設置在基板104上的堆疊FET 102B、(iv)設置在介於堆疊FET 102A及102B之間的隔離結構106、以及(v)設置在隔離結構106中的垂直互連結構108。除非另有說明，否則堆疊FET 102A及堆疊FET 102B的討論彼此適用。
在一些實施例中，基板104可以是半導體材料，諸如矽(silicon)、鍺(germanium，Ge)、矽鍺(silicon germanium，SiGe)、絕緣體上覆矽(silicon-on-insulator，SOI)結構及其組合。此外，基板104可以摻雜有p型摻質(例如，硼(boron)、銦(indium)、鋁(aluminum)或鎵(gallium))或n型摻質(例如，磷(phosphorus)或砷(arsenic))。
在一些實施例中，堆疊FET 102A可以包括(i)設置在基板104上的鰭片結構110A、(ii)設置在基板104上並且與鰭片結構110A相鄰的淺溝槽隔離(shallow trench isolation，STI)區域112A、(iii)設置在鰭片結構110A及STI區域112A上的GAA FET 102A1、(iv)設置在GAA FET 102A1上的GAA FET 102A2、以及(v)設置在介於GAA FET 102A1及102A2之間的通道隔離層114A。類似地，在一些實施例中，堆疊FET 102B可以包括(i)設置在基板104上的鰭片結構110B、(ii)設置在基板104上並且與鰭片結構110B相鄰的STI區域112B、(iii)設置在鰭片結構110B及STI區域112B上的GAA FET 102B1、(iv)設置在GAA FET 102B1上的GAA FET 102B2、以及(v)設置在介於GAA FET 102B1及102B2之間的通道隔離層114B。在一些實施例中，鰭片結構110A-110B可以包括類似於基板104的材料，且沿著X軸延伸。在一些實施例中，STI區域112A-112B可以包括絕緣材料，諸如氧化矽(silicon oxide)、氮化矽(silicon nitride，SiN)、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxycarbon nitride，SiOCN)及氧化矽鍺(silicon germanium oxide)。
當GAA FET 102A1-102B1具有的導電類型不同於GAA FET 102A2-102B2的導電類型(例如，n型或p型)時，堆疊FET 102A及102B可以被稱為「互補式FET(complementary FETs，CFET)102A及102B」。在一些實施例中，GAA FET 102A1-102B1可以是n型，並且GAA FET 102A2-102B2可以是p型。在一些實施例中，GAA FET 102A1-102B1可以是p型，並且GAA FET 102A2-102B2可以是n型。在一些實施例中，GAA FET 102A1-102B1具有彼此不同的導電類型，而GAA FET 102A2-102B2具有彼此不同的導電類型。在一些實施例中，GAA FET 102A1-102A2可以具有相同的導電類型，且GAA FET 102B1-102B2可以具有相同的導電類型。
參照第1A圖至第1H圖，在一些實施例中，GAA FET 102A1可以包括(i)設置在鰭片結構110A上的奈米結構層116A1的堆疊物、(ii)圍繞(sourdding)奈米結構層116A1的閘極結構118A1-1、118A1-2及118A1-3、(iii) 與奈米結構層116A1相鄰設置的S/D區域120A1-1、120A1-2及120A1-3、(iv)分別設置在S/D區域120A1-1及120A1-2的背面上的S/D接觸結構122A1-1及122A1-2、(v)設置在S/D區域120A1-1、120A1-2及120A1-3上的蝕刻停止層(etch stop layer，ESL)124A1、(vi)設置在ESL 124A1上的層間介電(interlayer dielectric，ILD)層126A1、以及(vii)與閘極結構118A1-1、118A1-2及118A1-3相鄰設置的內間隔物128。與S/D區域120A1-1、120A1-2及120A1-3相鄰並直接接觸的奈米結構層116A1用作通道區域。如第1B圖及第1D圖所示，直接設置在通道隔離層114A的底表面上的奈米結構層116A1不用作(do not function as)通道區域。雖然第1B圖中顯示出了單列(row)通道區域，但是GAA FET 102A1可以具有一列或多列通道區域。
在一些實施例中，GAA FET 102A2可以包括(i)設置在通道隔離層114A上的奈米結構層116A2的堆疊物、(ii)圍繞奈米結構層116A2的閘極結構118A2-1、118A2-2及118A2-3、(iii)與奈米結構層116A2及ILD層126A1相鄰設置的S/D區域120A2-1、120A2-2及120A2-3、(iv)分別設置在S/D區域120A2-1及120A2-2的正面上的S/D接觸結構122A2-1及122A2-2、(v)設置在S/D區域120A2-1、120A2-2及120A2-3上的ESL 124A2、(vi)設置在ESL 124A2上的ILD層126A2、(vii)與閘極結構118A2-1、118A2-2及118A2-3相鄰設置的內間隔物128A2、(viii)與閘極結構118A2-1、118A2-2及118A2-3相鄰設置的閘極間隔物130，以及(ix)設置在閘極結構118A2-1、118A2-2及118A2-3上的閘極覆蓋(gate capping)層131A。與S/D區域120A2-1、120A2-2及120A2-3相鄰並直接接觸的奈米結構層116A2用作通道區域。如第1B圖及第1D圖所示，直接設置在通道隔離層114A的頂表面上的奈米結構層116A2不用作通道區域。雖然第1B圖中顯示出了兩列通道區域，但是GAA FET 102A2可以具有一列或多列通道區域。
在一些實施例中，GAA FET 102B1可以包括(i)設置在鰭片結構110B上的奈米結構層116B1的堆疊物、(ii)圍繞奈米結構層116B1的閘極結構118B1-1、118B1-2及118B1-3、(iii)與奈米結構層116B1相鄰設置的S/D區域120B1-1、120B1-2及120B1-3、(iv)分別設置在S/D區域120B1-1及120B1-2的背面上的S/D接觸結構122B1-1及122B1-2、(v)設置在S/D區域120B1-1、120B1-2及120B1-3上的蝕刻停止層(ESL)124B1、(vi)設置在ESL124B1上的層間介電(ILD)層126B1、(vii)與閘極結構118B1-1、118B1-2及118B1-3相鄰設置的內間隔物128。與S/D區域120B1-1、120B1-2及120B1-3相鄰並直接接觸的奈米結構層116B1用作通道區域。如第1D圖所示，直接設置在通道隔離層114B的底表面上的奈米結構層116B1不用作通道區域。GAA FET 102B1可以具有一列或多列通道區域。
在一些實施例中，GAA FET 102B2可以包括(i)設置在通道隔離層114B上的奈米結構層116B2的堆疊物、(ii)圍繞奈米結構層116B2的閘極結構118B2-1、118B2-2及118B2-3、(iii)與奈米結構層116B2相鄰設置且在ILD層126B1上的S/D區域120B2-1、120B2-2及120B2-3、(iv)分別設置在S/D區域120B2-1及120B2-2的正面上的S/D接觸結構122B2-1及122B2-2、(v)設置在S/D區域120B2-1、120B2-2及120B2-3上的ESL 124B2、(vi)設置在ESL 124B2上的ILD層126B2、(vii)與閘極結構118B2-1、118B2-2及118B2-3相鄰設置的內間隔物128B2、(viii)與閘極結構118B2-1、118B2-2及118B2-3相鄰設置的閘極間隔物130、以及(ix)設置在閘極結構118B2-1、118B2-2及118B2-3上的閘極覆蓋層131B。與S/D區域120B2-1、120B2-2及120B2-3相鄰並直接接觸的奈米結構層116B2用作通道區域。如第1D圖所示，直接設置在通道隔離層114B的頂表面上的奈米結構層116B2不用作通道區域。GAA FET 102B2可以具有一列或多列通道區域。
在一些實施例中，堆疊FET 102A及102B的閘極結構可以具有沿著X軸實質上相等的閘極長度。閘極結構118A1-1、118A1-2、118A1-3、118B1-1、118B1-2及118B1-3可以被稱為「底部閘極結構(bottom gate structures)」，且閘極結構118A2-1、118A2-2、118A2-3、118B2-1、118B2-2及118B2-3可以稱為「頂部閘極結構(top gate structures)」。
除非另有說明，否則對GAA FET 102A1的元件的討論適用於GAA FET 102B1的相應元件，且對GAA FET 102A2的元件的討論適用於GAA FET 102B2的相應元件。如本文所用，用語「奈米結構(nanostructured)」使結構、層及/或區域定義為具有水平尺寸(例如，沿著X軸及/或Y軸)及/或垂直尺寸(例如，沿著Z軸)小於大約100 nm，舉例而言，大約90 nm、大約50 nm、大約10 nm或小於大約100 nm的其他數值。在一些實施例中，奈米結構層116A1、116A2、116B1及/或116B2可以具有奈米片(nanosheets)、奈米線(nanowires)、奈米棒(nanorods)、奈米管(nanotubes)或其他合適的奈米結構形狀的形式。
在一些實施例中，ESL 124A1-124A2、ILD層126A1-126A2、內間隔物128A1-128A2及閘極間隔物130可以包括絕緣材料，諸如氧化矽(silicon oxide)、氮化矽(silicon nitride，SiN)、碳氮化矽(silicon carbon nitride，SiCN)、碳氮氧化矽(silicon oxycarbon nitrid，SiOCN)及氧化矽鍺(silicon germanium oxide)。
通道隔離層114A可以使GAA FET 102A1的通道區域與GAA FET 102A2的上層的(overlying)通道區域電性隔離。在一些實施例中，通道隔離層可以包括在從大約3至大約25範圍內的介電常數(dielectric constant)的介電材料。在一些實施例中，介電材料可以包括SiO 2、SiN、氧氮化矽(SiO xN y)、碳氮氧化矽(SiO xC yN z)、HfO 2、ZrO 2或其組合。在一些實施例中，介電材料可包括介電常數低於SiO 2的介電常數(大約3.9)的材料，諸如碳氫摻雜氧化矽(hydrogenated carbon-doped silicon oxide，SiCOH)(介電常數範圍為大約2.7至大約3.3)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)(介電常數大約3.5至大約3.9)、奈米孔碳摻雜氧化物(nanopore carbon doped oxide，CDO)、黑金剛石(black diamond，BD)、苯並環丁烯(benzocyclobutene，BCB)類(based)聚合物、芳香(烴)熱固性聚合物(aromatic (hydrocarbon) thermosetting polymer，ATP)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、聚伸芳基醚(poly-arylene ethers，PAE)、摻雜氮的類金剛石碳(diamond-like carbon (DLC) doped with nitrogen)及其組合。在一些實施例中，通道隔離層114A的厚度可以在從大約10 nm到大約30 nm的範圍內，以在介於GAA FET 102A1及102A2的通道區域之間進行充分的電性隔離，而不損害裝置尺寸及製造成本。在一些實施例中，通道隔離層114A可以具有側表面，所述側表面具有線性側面輪廓(linear side profiles)(如第1B圖、第1D圖及第1F圖中所示)、刻面側面輪廓(faceted side profiles)(未顯示出)或錐形側面輪廓(tapered side profiles)(未顯示出)。
在一些實施例中，奈米結構層116A1及116A2可以包括與基板104相似或不同的半導體材料。在一些實施例中，奈米結構層116A1及116A2可以包括Si、SiAs、磷化矽(silicon phosphide，SiP)、SiC、SiCP、SiGe、矽鍺硼(Silicon Germanium Boron，SiGeB)、鍺硼(Germanium Boron，GeB)、矽鍺錫硼(Silicon-Germanium-Tin-Boron，SiGeSnB)、III-V半導體化合物或其他合適的半導體材料。雖然顯示出了奈米結構層116A1及116A2的矩形剖面，但是奈米結構層116A1及116A2可以具有其他幾何形狀(例如，圓形、橢圓形、三角形或多邊形)的剖面。
除非另有說明，閘極結構118A1-1的討論適用於閘極結構118A1-2及118A1-3，且閘極結構118A2-1的討論適用於閘極結構118A2-2及118A2-3。在一些實施例中，閘極結構118A1-1及118A2-1可以包括(i)設置在奈米結構層116A1及116A2上的界面氧化物(interfacial oxide，IL)層132、及(ii)設置在IL層132上的高介電常數(高k，high dielectric constant，HK)閘極介電層134。在一些實施例中，IL層132可以包括氧化矽(SiO 2)、氧化矽鍺(silicon germanium oxide，SiGeO x)或氧化鍺(germanium oxide，GeO x)。在一些實施例中，HK閘極介電層134可以包括高k介電材料，諸如氧化鉿(hafnium oxide，HfO 2)、氧化鈦(titanium oxide，TiO 2)、氧化鉿鋯(hafnium zirconium oxide，HfZrO)、氧化鉭(tantalum oxide，Ta 2O 3)、矽酸鉿(hafnium silicate，HfSiO 4)、氧化鋯(zirconium oxide，ZrO 2)及矽酸鋯(zirconium silicate，ZrSiO 2)。
在一些實施例中，閘極結構118A1-1及118A2-1可以進一步包括分別包括導電層136A1及136A2。導電層136A1-136A2可以是多層結構。為簡單起見，未顯示出導電層136A1-136A2的不同層。導電層136A1-136A2中的每一個可以包括設置在HK介電層134上的功函數金屬層(work function metal，WFM)層及在WFM層上的閘極金屬填充層。在一些實施例中，WFM層可以包括鈦鋁(titanium aluminum，TiAl)、碳化鈦鋁 (titanium aluminum carbide，TiAlC)、鉭鋁(tantalum aluminum，TaAl)、碳化鉭鋁(tantalum aluminum carbide，TaAlC)、Al摻雜的Ti(Al-doped Ti)、Al摻雜的TiN(Al-doped TiN)、Al摻雜的Ta(Al-doped Ta)、Al摻雜TaN(Al-doped TaN)或用於n型GAA FET 102A1或102A2的其他合適的Al類(Al-based)材料。在一些實施例中，WFM層可以包括用於p型GAA FET 102A1或102A2的實質上不含Al(substantially Al-free)(例如，沒有Al(with no Al))的Ti類(Ti-based)或Ta類(Ta-based)氮化物或合金，諸如氮化鈦(titanium nitride，TiN)、氮化鈦矽(titanium silicon nitride，TiSiN)、鈦金(titanium gold，Ti-Au)合金、鈦銅(titanium copper，Ti-Cu)合金、氮化鉭(tantalum nitride，TaN)、氮化鉭矽(tantalum silicon nitride，TaSiN)、鉭金(tantalum gold，Ta-Au)合金及鉭銅(tantalum copper，Ta-Cu)。閘極金屬填充層可以包括合適的導電材料，諸如鎢(tungsten，W)、Ti、銀(silver，Ag)、釕(ruthenium，Ru)、鉬(molybdenum，Mo)、銅(copper，Cu)、鈷(cobalt，Co)、Al、銥(iridium，Ir)、鎳(nickel，Ni)、金屬合金及其組合。
在一些實施例中，藉由內間隔物128，閘極結構118A1-1及118A2-1可以與相鄰的源極/汲極(source/drain，S/D)區域120A1-1及120A2-1電性隔離。在一些實施例中，藉由閘極間隔物130，閘極結構118A2-1可以與相鄰的S/D接觸結構122A2-1電性隔離。
在一些實施例中，S/D區域120A1-1、120A1-2及120A1-3可以包括磊晶生長的半導體材料以及p型摻質，所述半導體材料諸如Si及SiGe，且所述p型摻質諸如硼及其他合適的p型摻質。在一些實施例中，S/D區域120A2-1、120A2-2及120A2-3可以包括磊晶生長的半導體材料以及n型摻質，所述半導體材料諸如Si，且所述n型摻質諸如磷及其他合適的n型摻質。S/D區域120A1-1、120A1-2、120A1-3、120B1-1、120B1-2及120B1-3可以稱為「底部S/D區域(bottom gate structures)」，且S/D區域120A2-1、120A2-2、120A2-3、120B2-1、120B2-2及120B2-3可以稱為「頂部S/D區域(top S/D regions)。」
參照第1B圖、第1E圖、第1G圖、第1H圖，S/D接觸結構122A1-1、122A1-2、122B1-1及122B1-2可以稱為「背面S/D接觸結構(back-side S/D contact structures)」，且S/D接觸結構122A2-1、122A2-2、122B2-1及122B2-2可以稱為「正面S/D接觸結構(front-side S/D contact structures)」。在一些實施例中，正面S/D接觸結構及背面S/D接觸結構中的每一個可以包括矽化物(silicide)層138、設置在矽化物層138上的接觸插塞(contact plugs)140、以及沿著接觸插塞140的側壁的氮化物阻障層(nitride barrier layers)142。在一些實施例中，矽化物層138可以包括矽化鈦(titanium silicide，Ti xSi y)、矽化鉭(tantalum silicide，Ta xSi)、矽化鉬(molybdenum silicide，Mo xSi y)、矽化鎳(nickel silicide ，Ni xSi y)、矽化鈷(cobalt silicide，CoxSiy)、矽化鎢(tungsten silicide，WxSiy)或其組合。在一些實施例中，接觸插塞140可以包括導電材料，諸如鈷(cobalt，Co)、鎢(tungsten，W)、釕(ruthenium，Ru)、銥(iridium，Ir)、鎳(nickel，Ni)、鋨(osmium，Os)、銠(rhodium，Rh)、鋁(aluminum，Al)、鉬(molybdenum，Mo)、銅(copper，Cu)、鋯(zirconium，Zr)、錫(stannum，Sn)、銀(silver，Ag)、金(gold，Au)、鋅(zinc，Zn)、鎘(cadmium，Cd)及其組合。
在一些實施例中，正面S/D接觸結構可以藉由(through)形成在GAA FET 102A2及102B2上的正面互連結構(未顯示出)電性連接到電源(power supplies)及/或其他主動裝置。在一些實施例中，背面S/D接觸結構可以藉由(through)形成在背面S/D接觸結構上的背面互連結構(未顯示出)電性連接到電源及/或其他主動裝置。在一些實施例中，如第1G圖所示，S/D接觸結構122B1-2及122B2-2可以藉由(through)垂直互連結構108彼此電性連接。在一些實施例中，代替(instead of)S/D接觸結構122B1-2及122B2-2之兩者都連接到垂直互連結構108，S/D接觸結構122B1-2可以藉由(through)垂直互連結構108電性連接到正面互連結構，或者S/D接觸結構122B2-2可以藉由(through)垂直互連結構108電性連接到背面互連結構。在一些實施例中，如第1F圖所示，代替S/D接觸結構122B1-2及122B2-2，閘極接觸結構144B1-2及/或144B2-2可以電性連接到垂直互連結構108。因此，垂直互連結構108可以為了在諸如堆疊FET 102A-102B的堆疊FET中的S/D區域及閘極結構提供靈活的佈線(flexible routing)。
參照第1E圖及第1G圖所示，正面S/D接觸結構可以具有大約15 nm至大約35 nm的高度H1-H4，且背面S/D接觸結構可以具有大約25 nm至大約35 nm的高度H5-H8。在這些高度H1-H8範圍內，正面S/D接觸結構及背面S/D接觸結構可以與相應的頂部S/D區域及底部S/D區域形成足夠的(adequate)接觸面積，而不影響頂部S/D區域及底部S/D區域的結構及裝置的製造成本。在一些實施例中，正面S/D接觸結構的高度H1-H4可以實質上相同(equal to)或彼此不同，且背面S/D接觸結構的高度H5-H8可以實質上相同或彼此不同。
在一些實施例中，正面S/D接觸結構可以具有大約5 nm至大約35 nm的寬度W1-W4，且背面S/D接觸結構可以具有大約25 nm至大約65 nm的寬度W5-W8。在這些寬度W1-W8範圍內，正面S/D接觸結構及背面S/D接觸結構可以與相應的頂部S/D區域及底部S/D區域形成足夠的接觸面積，且所述接觸面積是為了形成在正面S/D接觸結構及背面S/D接觸結構上的導孔(via)結構(未顯示出)。此外，在這些寬度W1-W8範圍內，(i)S/D接觸結構122B1-2及122B2-2可以與垂直互連結構108形成足夠的接觸面積且(ii)S/D接觸結構122A1-1、122A1-2、122A2-1、122A2-2、122B1-1及122B2-1可以與對應的頂部S/D區域及底部S/D區域形成足夠的接觸面積，而不(without)與垂直互連結構108及隔離結構106重疊。在一些實施例中，為了便於製造，正面S/D接觸結構的寬度W1-W4可以形成為實質上彼此相同，且背面S/D接觸結構的寬度W5-W8可以形成為實質上彼此相同。在一些實施例中，由於形成在半導體裝置100的背面上的元件少於(less than)其正面上的元件，因此相較於正面S/D接觸結構的限制，製造背面S/D接觸結構的限制更少，從而背面S/D接觸結構的寬度W5-W8可以形成為大於正面S/D接觸結構的寬度W1-W4。
參照第1A圖及1C至第1H圖，在一些實施例中，隔離結構106可以將堆疊FET 102A及102B彼此電性隔離。為簡單起見，第1H圖未顯示ESL 124A2-124B2及ILD層126A2-126B2。隔離結構106可以在CMG製程中形成(下文將進一步詳細描述)，以使跨越(across)鰭片結構110A及110B形成的長閘極結構(例如，沿著Y軸)切割成堆疊FET 102A及102B的較短閘極結構。在一些實施例中，隔離結構106可以包括介電填充部分106A及介電襯層部分106B。在一些實施例中，介電填充部分106A及介電襯層部分106B可以包括氮化物材料，諸如氮化矽。
在一些實施例中，因為垂直互連結構108設置在介電襯層部分106B中，所以介電襯層部分106B的厚度T2可以大於介電填充部分106A的厚度T1。如第1H圖所示，介電襯層部分106B可以圍繞垂直互連結構108。除了(except for)與S/D接觸結構122B1-2及/或122B2-2或閘極結構144B1-2及/或144B2-2物理上地接觸的垂直互連結構108的側壁部分之外，介電襯層部分106B的內側壁(inner sidewalls)可以與垂直互連結構108的側壁物理上地接觸。在一些實施例中，垂直互連結構108可以包括導電材料，諸如Co、W、Ru、Ir、Ni、Os、Rh、Al、Mo、Cu、Ag、Au及其組合。
與相鄰隔離結構形成的垂直互連結構所佔據的裝置面積相較，垂直互連結構108可以形成在隔離結構106中，以減少藉由隔離結構106及垂直互連結構108佔據的裝置面積。形成垂直互連結構108在隔離結構106中也放寬了對垂直互連結構108的尺寸限制。與相鄰隔離結構形成的垂直互連結構相較，沿著Y軸具有更大厚度的垂直互連結構108可以形成在隔離結構106中。較大的垂直互連結構108的結果是，與相鄰隔離結構形成的垂直互連結構的電阻相較，垂直互連結構108的電阻可以減少大約60%至大約90%。
此外，可以以少於形成相鄰隔離結構的垂直互連結構所涉及的製程步驟的數量的製程步驟，來形成垂直互連結構108在隔離結構106中。舉例而言，如下面參照第18A圖至第18F圖、第19A圖至第19F圖、第20A圖至第20F圖所述，在CMG製程期間中，使用光微影製程及蝕刻製程形成的隔離溝槽1806(如第18B圖至第18F圖所示)可用於形成隔離結構106及垂直互連結構108之兩者。隔離溝槽1806的一部分可以襯有(lined with)介電材料，以形成介電襯層部分106B，其隨後可以以導電材料填充，以形成垂直互連結構108，且隔離溝槽1806的其他部分可以以介電材料填充，以形成介電填充部分106A。因此，單一(single)光微影製程及單一蝕刻製程可以用於形成垂直互連結構108及隔離結構106之兩者，來取代用於形成相鄰隔離結構的垂直互連結構的多個光微影製程及多個蝕刻製程。
在一些實施例中，沿著X軸且面向堆疊FET 102A的介電填充部分106A及介電襯層部分106B的側壁可以實質上彼此共面(coplanar)。在一些實施例中，沿著X軸且面向堆疊FET 102B的介電填充部分106A及介電襯層部分106B的側壁可以是非共面的(non-coplanar)。在一些實施例中，面向堆疊FET 102B的介電襯層部分106B的一部分及垂直互連結構108的一部分可以從面向堆疊FET 102B的介電填充部分106A的側壁突出(protruded)。介電襯層部分106B及垂直互連結構108的突出部分可以與S/D接觸結構122B1-2及122B2-2物理上地接觸。由於這些突出部分，S/D接觸結構122B1-2及122B2-2可以以寬度實質上等於未(not)電性連接到堆疊FET 102B的其他S/D接觸結構的寬度，來電性連接至垂直互連結構108。形成具有實質上相同寬度W1-W4的正面S/D接觸結構及具有實質上相等寬度W5-W8的背面S/D接觸結構，降低了製造的複雜性，因此增加了製造良率及降低製造成本。
參照第1C圖至第1H圖所示，在一些實施例中，隔離結構106可以具有大約110 nm至大約170 nm的高度H9，以在介於堆疊FET 102A及102B之間提供足夠的電性隔離。垂直互連結構108設置在隔離結構106中，且垂直互連結構108的頂表面及底表面與隔離結構106的頂表面及底表面實質上共面，所以垂直互連結構108可以具有高度H9，以在介於S/D接觸結構122B1-2及122B2-2之間提供足夠的電性連接。在一些實施例中，介電填充部分106A可以具有大約10 nm至大約20 nm的厚度T1，以在介於堆疊FET 102A及102B之間提供足夠的電性隔離。
在一些實施例中，介電襯層部分106B可具有大約30 nm至大約40 nm的厚度T2，及大約50 nm至大約220 nm或大約1.5接觸多晶間距(contacted poly pitch，CPP)至大約4.5 CPP的寬度W9。在一些實施例中，1 CPP可以是大約45 nm至大約48 nm，且4.5 CPP可以大於大約200 nm。在厚度T2及寬度W9的這些範圍內，介電襯層部分106B在介於堆疊FET 102A及102B之間提供足夠的電性隔離，而不(without)與堆疊FET 102A及102B的S/D區域重疊，並提供足夠的空間(space)來圍繞(enclose)垂直互連結構108。CPP(也稱為「閘極間距(gate pitch)」)被定義為實質上相同的閘極長度的沿著X軸且介於相鄰的閘極結構(例如，閘極結構118B2-2及118B2-3)之間的距離與相鄰閘極結構的一者的閘極長度(例如，在第1H圖所示的閘極長度GL)的總和。CPP也被定義為沿著實質上相同閘極長度的相鄰閘極結構的沿著Y軸的對稱線之間的沿著X軸的距離。
在一些實施例中，介電襯層部分106B可以具有圍繞垂直互連結構108的5 nm至大約10 nm的厚度T3，以在介於垂直互連結構108及閘極結構118A1-2、118A1-3、118A2-2、118A2-3、118B1-2、118B1-3、118B2-2及118B2-3之間提供足夠的電性隔離。此外，在一些實施例中，沿著Y軸的介電襯層部分106B的側壁可以與沿著Y軸的閘極間隔物130的側壁對齊(aligned with)，以防止垂直互連結構108與S/D接觸結構122B1-2及122B2-2的未對準(misalignment)。在一些實施例中，標準單元邊界(standard cell boundary)G-G可以在沿著X軸且面向堆疊FET 102A的介於隔離結構106及垂直互連結構108的側壁之間對齊。
在一些實施例中，垂直互連結構108可具有大約15 nm至大約25 nm的厚度T4，以具有大約5至大約10的縱橫比(aspect ration)(例如，高度H9:厚度T4)，而不損害裝置尺寸及製造成本。在這些縱橫比範圍內，可以防止或最小化在垂直互連結構108中的製造缺陷(例如，空隙(voids))，從而提高垂直互連結構108的導電性(electrical conductivity)。此外，垂直互連結構108可以具有大約45 nm至大約200 nm或大約1 CPP(例如，大約45 nm至大約48 nm)至大約4 CPP(例如，大於大約180 nm)的寬度W10，以改善其導電性並防止與S/D接觸結構122B1-2及122B2-2的未對準。這些寬度W10的範圍還可以在介於垂直互連結構108及S/D接觸結構122B1-2及122B2-2之間提供足夠的接觸面積。在一些實施例中，當垂直互連結構108電性連接到一個(one)正面S/D接觸結構及/或一個背面S/D接觸結構，諸如S/D接觸結構122B1-2及122B2-2時，寬度W10可以是大約1 CPP到大約1.5 CPP。
第2圖至第5圖根據一些實施例，顯示出了具有不同配置的隔離結構及垂直互連結構的半導體裝置100的不同俯視圖。第2圖至第5圖顯示出了具有為了簡單起見而未在第1A圖至第1H圖中顯示出的其他結構的半導體裝置100的視圖。在上文中已經描述具有與第1A圖至第1H圖的元件相同註釋的在第2圖至第5圖的元件。
參照第2圖至第5圖，堆疊FET 102A及102B可以包括為了簡單起見而未在第1A圖至第1H圖中顯示出的：閘極結構118A2-4、118A2-5、118B2-4及118B2-5、S/D區域120A2-3及120B2-3、以及S/D接觸結構122A2-3、122B2-3及122B2-4。除非另有說明，對於第1A圖至第1H圖的閘極結構、S/D區域及S/D接觸結構的討論是用於第2圖至第5圖的閘極結構、S/D區域及S/D接觸結構。
在一些實施例中，代替隔離結構106及垂直互連結構108，半導體裝置100可以具有(i)如第2圖所示，隔離結構206及垂直互連結構208A-208B、(ii)如第3圖所示，隔離結構306A-306B及垂直互連結構208A-208B、(iii)如第4圖所示，隔離結構306A及406以及垂直互連結構208A、或(iv)如第5圖所示，隔離結構506及垂直互連結構508設置在介於堆疊FET 102A及102B之間。在一些實施例中，隔離結構106及垂直互連結構108可以設置在介於堆疊FET 102A及102B之間，且第2圖、第3圖、第4圖及/或第5圖的隔離結構及垂直互連結構可以設置在不同的裝置區域中，且類似於堆疊FET 102A-102B2的對(pair of)，介於半導體裝置100的不同的堆疊FET對之間。在一些實施例中，半導體裝置100可以具有第1H圖及第2圖至第5圖所示的隔離結構及垂直互連結構的任何組合。
參照第2圖，在一些實施例中，隔離結構206可以包括介電填充部分206A及介電襯層部分206B1-206B2。垂直互連結構208A及208B可以分別設置在介電襯層部分206B1及206B2中。除非另有說明，介電襯層部分106B及垂直互連結構108的討論分別適用於介電襯層部分206B2及垂直互連結構208B。隔離結構206可以包括類似於隔離結構106的材料，且垂直互連結構208A-208B可以包括類似於垂直互連結構108的材料。介電襯層部分206B1可以具有厚度T5及T6，其實質上等於介電襯層部分206B2的厚度T2及T3。垂直互連結構208A可以具有實質上等於垂直互連結構208B的厚度T4的厚度T7。隔離結構206及垂直互連結構208A-208B可以具有類似於隔離結構106及垂直互連結構108的高度H9的高度。垂直互連結構208A-208B可以具有類似於垂直互連結構108的縱橫比。
可以配置垂直互連結構208A為與兩個S/D接觸結構122B2-1及122B2-2物理上地接觸，並且垂直互連結構208B可以被配置為與S/D接觸結構122B2-1的一者物理上地接觸。在一些實施例中，垂直互連結構208A可具有大約2 CPP至大約4 CPP的寬度W12，以提高其導電性並防止與S/D接觸結構122B2-1及122B2-2的未對準。寬度W12的範圍還可以在介於垂直互連結構208A及S/D接觸結構122B2-1及122B2-2之間提供足夠的接觸面積。在一些實施例中，當垂直互連結構208A電性連接到諸如S/D接觸結構122B2-1及122B2-2的兩個S/D接觸結構時，寬度W11可以是大約2 CPP到大約2.5 CPP。
可以配置隔離結構206為(i)使介電填充部分206A與未(not)電性連接到任何垂直互連結構的S/D接觸結構(例如，S/D接觸結構122B2-3)對準、以及(ii)使介電襯層部分206B1-206B2與電性連接到垂直互連結構(例如，垂直互連結構208A及208B)的S/D接觸結構(例如，S/D接觸結構122B2-1、122B2-2及122B2-4)對準。在一些實施例中，介電襯層部分206B1可具有大約30 nm至大約40 nm的厚度T5，且具有大約50 nm至大約160 nm或大約2.5 CPP至大約4.5 CPP的寬度W11。在厚度T5及寬度W11的這些範圍內，介電襯層部分206B1在介於堆疊FET 102A及102B之間提供足夠的電性隔離，而不與它們的S/D區域重疊並且提供足夠的空間來圍繞垂直互連結構208A。
在一些實施例中，圍繞垂直互連結構208A的介電襯層部分206B1的厚度T6在介於垂直互連結構208A及閘極結構118A2-1、118A2-2、118A2-3、118B2-1、118B2-2及118B2-3之間提供足夠的電性隔離。在一些實施例中，沿著Y軸的介電襯層部分206B1的側壁可以與沿著Y軸的閘極間隔物130的側壁對齊，以防止垂直互連結構208A與S/D接觸結構122B2-1及122B2-2的未對準。在一些實施例中，沿著Y軸的介電襯層部分206B2的側壁可以與沿著Y軸的閘極間隔物130的側壁對準，以防止垂直互連結構208B與S/D接觸結構122B2-4的未對準。
參照第3圖，在一些實施例中，半導體裝置100可以具有沿著X軸彼此間隔(spaced apart)的分段的(segemented)隔離結構306A及306B。在一些實施例中，隔離結構306A及306B可以分別類似於介電襯層部分206B1及206B2。然而，與介電襯層部分206B1及206B2不同的是，隔離結構306A及306B不藉由(through)介電填充部分彼此連接，所述介電填充部分諸如介電填充部分206A。垂直互連結構208A及208B可以分別設置在隔離結構306A及306B中。
參照第4圖，在一些實施例中，半導體裝置100可以具有分段的隔離結構306A及406，所述隔離結構306A及406沿著X軸彼此間隔。在一些實施例中，隔離結構406可以類似於介電填充部分106A。
參照第5圖，在一些實施例中，隔離結構506可以包括介電填充部分506A及介電襯層部分506B。垂直互連結構508可以設置在介電襯層部分506B中。介電襯層部分506B可類似於介電襯層部分206A，但與介電襯層部分206A不同的是，介電襯層部分506B可與堆疊FET 102A及102B之兩者的S/D接觸結構物理上地接觸。垂直互連結構508可以類似於垂直互連結構208A，但與垂直互連結構208A不同的是，垂直互連結構508可以與堆疊FET 102A及102B之兩者的S/D接觸結構物理上地接觸。也就是說，垂直互連結構508可以電性連接到S/D接觸結構122A2-1及/或122A2-2以及S/D接觸結構122B2-1及/或122B2-2。此外，與隔離結構206不同，隔離結構506的對稱線(symmetry line)可以實質上與標準單元邊界GG對齊。
第6圖是根據一些實施例的用於製造第1A圖至第1H圖所示的半導體裝置100的範例方法600的流程圖。為了說明的目的，將參照用於製造在第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖及第16A圖至第16F圖、第17A圖至第17F圖、第18A圖至第18F圖、第19A圖至第19F圖、第20A圖至第20F圖、第21A圖至第21F圖及第22A圖至第22F圖所示的半導體裝置100的範例製造製程，描述在第6圖中所示的操作。第7圖是根據一些實施例的在製造階段處的半導體裝置100的等距視圖。第8A圖至第15A圖是根據一些實施例的半導體裝置100沿著第1A圖及第1D圖至第1H圖的線段A-A的在製造階段處的剖面圖。第8B圖至第15B圖是根據一些實施例的半導體裝置100沿著第1A圖及第1D圖至第1H圖的線段H-H的在製造階段處的剖面圖。
第16A圖至第22A圖是根據一些實施例的半導體裝置100沿著第1A圖及第1D圖至第1H圖的線段A-A的在製造階段處的剖面圖。第16B圖至第22B圖是根據一些實施例的半導體裝置100沿著第1A圖及第1D圖至第1H圖的線段B-B的在製造階段處的剖面圖。第16C圖至第22C圖是根據一些實施例的半導體裝置100沿著第1A圖至第1C圖及第1H圖的線段C-C的在製造階段處的剖面圖。第16D圖至第22D圖是根據一些實施例的半導體裝置100沿著第1A圖至第1C圖及第1H圖的線段D-D的在製造階段處的剖面圖。第16E圖至第22E圖是根據一些實施例的半導體裝置100沿著第1A圖至第1C圖及第1H圖的線段E-E的在製造階段處的剖面圖。第16F圖至第22F圖是根據一些實施例的半導體裝置100沿著第1A圖至第1C圖及第1H圖的線段F-F的在製造階段處的剖面圖。
取決於特定的應用程序(applications)，可以以不同的順序執行或不執行操作。應當注意的是，方法600可能不會產生半導體裝置100。因此，可以理解的是，可以在方法600之前、期間中及之後提供額外的製程，並且在本文中可能僅簡要描述一些其他製程。具有與在第1A圖至第1H圖中的元件相同註釋的在第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖至第16F圖、第17A圖至第17F圖、第18A圖至第18F圖、第19A圖至第19F圖、第20A圖至第20F圖、第21A圖至第21F圖及第22A圖至第22F圖中的元件描述如上。
參照第6圖，在操作605中，分別形成第一超晶格結構堆疊物及第二超晶格結構堆疊物(first and second stacks of superlattice structures)在第一鰭片結構及第二鰭片結構上。舉例而言，如第7圖所示，分別形成第一超晶格結構堆疊物746A及第二超晶格結構堆疊物746B在第一鰭片結構110A及第二鰭片結構110B上。第一超晶格結構堆疊物746A可以包括第一超晶格結構746A1及第二超晶格結構746A2、以及設置在介於第一超晶格結構746A1及第二超晶格結構746A2之間的奈米結構隔離層714A。第二超晶格結構堆疊物746B可以包括第一超晶格結構746B1及第二超晶格結構746B2、以及設置在介於第一超晶格結構746B1及第二超晶格結構746B2之間的奈米結構隔離層714B。
超晶格結構746A1-746A2及746B1-746B2中的每一個可以包括奈米結構層716及748。在一些實施例中，奈米結構層716可以包括Si，且奈米結構層748可以包括SiGe。奈米結構層716可以在後續製程中形成奈米結構層116A1-116A2及116B1-116B。奈米結構隔離層714A-714B可以在後續製程中形成通道隔離層114A-114B。在一些實施例中，形成第一超晶格結構堆疊物746A及第二超晶格結構堆疊物746B可以包括磊晶生長奈米結構層716及748的材料且沉積奈米結構隔離層714A-714B的材料在基板104上，隨後是光微影製程及蝕刻製程。
參照第6圖，在操作610中，形成多晶矽結構在第一超晶格結構堆疊物及第二超晶格結構堆疊物上。舉例而言，如第8A圖及第8B圖所示，形成多晶矽結構818在第一超晶格結構堆疊物746A及第二超晶格結構堆疊物746B。
參照第6圖，在操作615中，形成底部源極/汲極(S/D)區域在第一鰭片結構及第二鰭片結構上，且形成頂部源極/汲極(S/D)區域在底部S/D區域上。舉例而言，如第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖及第12B圖所示，S/D區域120A1-1、120A1-2、120B1-1及120B1-2稱為形成在鰭片結構110A及110B上的「底部S/D區域(bottom S/D regions)」，且S/D區域120A2-1、120A2-2、120B2-1及120B2-2稱為形成在底部S/D區域上的「頂部S/D區域(top S/D regions)」。
形成底部S/D區域可以包括依序操作(sequential operations)，所述依序操作為(i)如第9A圖及第9B圖所示，藉由穿過(through)開口850(如第8A圖及第8B圖所示)，來蝕刻第一超晶格結構堆疊物746A及第二超晶格結構堆疊物746B，以形成S/D開口952，以及(ii)磊晶生長具有第一導電類型摻質(例如，p型摻質)的半導體層在S/D開口952中，以形成第10A圖及第10B圖的結構。在一些實施例中，如第9A圖及第9B圖所示，可以在介於底部S/D區域的形成製程的操作(i)及(ii)之間形成內間隔物128。如第11A圖及第11B圖所示，在形成底部S/D區域之後，可以形成ESL 124A1-124B1及ILD層126A1-126B1在底部S/D區域上。
形成頂部S/D區域可以包括磊晶生長具有第二導電類型摻質(例如，n型摻質)的半導體層在S/D開口952中，以形成第12A圖及第12B圖的結構。可以磊晶生長半導體層在面向(facing)S/D開口952的奈米結構層116A2及116B2的側壁上。在半導體層的磊晶生長期間，可以橫向(laterally)及垂直(vertically)延伸半導體層，以實質上填充S/D開口952。不(does not)磊晶生長半導體層在內間隔物128及ILD層126A1-126B1的非半導體(non-semiconductor)材料上。其結果是，在一些實施例中，在介於頂部S/D區域及內間隔物128之間、以及在介於頂部S/D區域及ILD層126A1-126B1之間的界面處可能存在氣隙(air gaps)(未顯示出)。在一些實施例中，如第12A圖及第12B圖所示，頂部S/D區域的頂表面可以與多晶矽結構818的底表面實質上共面。如第13A圖及第13B圖所示，在形成頂部S/D區域之後，可以形成ESL 124A2-124B2及ILD層126A2-126B2。
參照第6圖，在操作620中，形成底部閘極結構在第一鰭片結構及第二鰭片結構上，且形成頂部閘極結構在底部閘極結構上。舉例而言，如參照第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖及第16A圖至第16F圖所示，閘極結構1518A-1、1518A-2及1518A-3，稱為形成在鰭片結構110A及110B上的「底部閘極結構(bottom gate structures)」，閘極結構1518B-1、1518B-2及1518B-3稱為在底部閘極結構上的「頂部閘極結構(top gate structures)」。
形成底部閘極結構可以包括依序操作，所述依序操作為(i)如第13A圖及第13B圖所示，藉由從第12A圖及第12B圖的結構蝕刻多晶矽結構818及奈米結構層748，來形成閘極開口1318，(ii)如第14A圖及第14B圖所示，形成IL層132在閘極開口1318中的奈米結構層116A1-116A2及116B1-116B2的暴露區域上，(iii)如第14A圖及第14B圖所示，沉積HK閘極介電層134在IL層132上，(iv)如第14A圖及第14B圖所示，沉積導電層1436在HK閘極介電層134上，及(v)如第15A圖及第15B圖所示，從通道隔離層114A-114B上方的閘極開口1318蝕刻導電層1436，以形成底部閘極結構。導電層1436可以具有與上述導電層136A1類似的材料。形成頂部閘極結構可以包括沉積導電層1536在通道隔離層114A-114B上方的閘極開口1318中，然後進行化學機械研磨(chemical mechanical polishing，CMP)製程，以形成第16A圖至第16C圖及第16E所示的頂部閘極結構。如第16D圖及第16F圖所示，形成頂部閘極結構之後，可以形成ESL 124A2-124B2及ILD層126A2-126B2在頂部S/D區域上。
參照第6圖，在操作625中，形成隔離溝槽，以切割(cut)頂部閘極結構及底部閘極結構為較短的閘極結構。舉例而言，如第17A圖至第17F圖及第18A圖至第18F圖所示，形成穿過(through)頂部閘極結構及底部閘極結構的隔離溝槽1806，以切割頂部閘極結構及底部閘極結構為GAA FET 102A1-102A2及102B1-102B2的較短閘極結構。形成穿過頂部閘極結構及底部閘極結構的隔離溝槽1806可以稱為「切割金屬閘極(CMG)製程」。
形成隔離溝槽1806可以包括依序操作，所述依序操作為(i)沉積氮化物層1754在第16A圖至第16F圖所示的結構上，(ii)沉積光阻層1756在氮化物層1754上，(iii)如第17A圖至第17F圖所示，使用光微影圖案化製程及蝕刻製程，形成開口1757在氮化物層1754及光阻層1756中，(iv)如第18B圖至第18F圖所示，穿過在圖案化氮化物層1754及圖案化光阻層1756中的開口1757，蝕刻頂部閘極結構及底部閘極結構、ESL 124A1-124B2、ILD層126A1-126B2及STI區域112A-112B的一部分，以形成隔離溝槽1806。隔離溝槽1806在第18A圖的剖面圖中不可見(not visible)。在隨後的製程中，(i)在第18B圖中可見的(visible)隔離溝槽1806的一部分可以形成沿著第1H圖中的線段B-B顯示出的隔離結構106及垂直互連結構108的一部分，(ii)在第18C圖及第18D圖中可見的隔離溝槽1806的一部分可以形成分別沿著第1H圖中的線段C-C及D-D顯示出的隔離結構106的一部分，以及(iii)在第18E圖及第18F圖中可見的隔離溝槽1806的一部分可以形成分別沿著第1H圖中的線段E-E及F-F顯示出的隔離結構106及垂直互連結構108的一部分。
在一些實施例中，形成隔離溝槽1806包括形成具有尺寸(諸如，厚度)T1的第一部分(如第18C圖及第18D圖所示)及具有尺寸(諸如，厚度)T2的第二部分(如第18E圖及第18F圖所示)，且尺寸T2大於尺寸T1。隔離溝槽1806的第一部分對應於隨後形成的介電填充部分106A(如第20C圖至第20D圖所示)，且隔離溝槽1806的第二部分對應於隨後形成的介電襯層部分106B(如第20E圖及第20F圖所示。在一些實施例中，隔離溝槽1806可以形成為具有大約180 nm到大約220 nm的高度H10、大約10 nm到大約20 nm的尺寸T1以及大約30 nm到大約40 nm的尺寸T2。這些高度H10及尺寸T1-T2的範圍可以提供具有大約9到大約22的縱橫比(例如，高度H10:尺寸T1)的隔離溝槽的第一部分，及具有大約為5到大約7的縱橫比(例如，高度H10:尺寸T2)的隔離溝槽的第二部分，而不會影響裝置尺寸及製造成本。在這些縱橫比範圍內，可以防止或最小化隨後形成的隔離結構106及垂直互連結構108中的製造缺陷(例如，空隙(voids))。
參照第6圖，在操作630中，形成具有填充部分及襯層部分的隔離結構在隔離溝槽中。舉例而言，如參照第19B圖至第19F圖所描述，具有介電填充部分106A及介電襯層部分106B的隔離結構106分別形成在隔離溝槽1806的第一部分及第二部分中。形成介電填充部分106A及介電襯層部分106B可以包括具有為大約5 nm至大約10 nm的厚度T3的氮化物層1906在第18A圖至第18F圖的結構上，以形成第19A圖至第19F圖的結構。如第19C圖及第19D圖所示，厚度T3的範圍可以促進沉積在隔離溝槽1806的第一部分的側壁上的氮化物層1906的合併(merging)，以形成介電填充部分106A。低於(below)厚度T3的範圍，沉積在隔離溝槽1806的第一部分的側壁上的氮化物層1906可能不會合併以填充隔離溝槽1806的第一部分。另一方面，高於(above)厚度T3的範圍，氮化物層1906可以在隔離溝槽1806的第一部分的開口處形成懸突(overhang)，並收縮(constrict)或封閉(close)第一部分的開口，從而防止隔離溝槽1806的第一部分受到氮化物層1906的充分填充。
參照第6圖，在操作635中，形成垂直互連結構在隔離結構的襯層部分中。舉例而言。如第20B圖、第20E圖及第20F圖所示，形成垂直互連結構108在介電襯層部分106B中。形成垂直互連結構108可以包括沉積導電材料在第19A圖至第19F圖所示的結構上，隨後是CMP製程，以形成第20A圖至第20F圖的結構。如第20B圖、第20E圖及第20F圖所示，沉積製程以導電材料填充隔離溝槽1806的第二部分。CMP製程可以使頂部閘極結構、垂直互連結構108、介電填充部分106A及介電襯層部分106B的頂表面實質上共面。垂直互連結構108在第20A圖、第20C圖及第20D圖的剖面圖中為不可見。
參照第6圖，在操作640中，形成正面源極/汲極(S/D)接觸結構在頂部S/D區域的正面表面(front-side surface)上。舉例而言，如參照第21A圖、第21D圖及第21F圖所描述，形成正面S/D接觸結構122A2-1、122A2-2、122B2-1及122B2-2在頂部S/D區域120A2-1、120A2-2、120B2-1及120B2-2的正面表面上。正面S/D接觸結構在第21B圖、第21C圖及21E圖的剖面圖中為不可見。在一些實施例中，在形成正面S/D接觸結構之前，可以形成閘極覆蓋層131A-131B(如第21A圖、第21C圖及第21E圖所示)。
參照第6圖，在操作645中，形成背面源極/汲極(S/D)接觸結構在底部S/D區域的背面表面(back-side surface)上。舉例而言，如參照第22A圖、第22D圖及第22F圖所示，形成背面S/D接觸結構122A1-1、122A1-2、122B1-1及122B1-2在底部S/D區域120A2-1、120A2-2、120B2-1及120B2-2的背面表面上。背面S/D接觸結構在第22B圖、第22C圖及第22E圖的剖面圖中為不可見。形成背面S/D接觸結構可以包括依序操作，所述依序操作為(i)如第22A圖至第22F圖所示，減薄(thinning)或移除基板104，(ii)藉由移除在底部S/D區域下方(under)的鰭片結構110A-110B的一部分，來形成S/D接觸開口(未顯示出)，(iii)如第22A圖、第22D圖及第22F圖所示，形成矽化物層138在S/D接觸開口中，(iv)如第22A圖、第22D圖及第22F圖所示，形成接觸插塞140在矽化物層138上。在一些實施例中，如第22B圖至第22F圖所示，在減薄或移除基板104的期間中，可移除如第21B圖至第21F圖所示的與基板104物理上地接觸的介電襯層部分106B的一部分。
本揭露提供了具有堆疊FET(例如，堆疊FET 102A-102B)及介於相鄰的堆疊FET之間的垂直互連結構(例如，垂直互連結構108、208A-208B及508)的範例半導體裝置(例如，半導體裝置100)。本揭露進一步提供了形成半導體裝置的範例方法(例如，方法600)。藉由使用堆疊物FET，可以增加IC的裝置密度，且無需大幅縮小裝置尺寸及損害在IC中的裝置之間的電性隔離。在一些實施例中，每個堆疊FET可以包括不同導電類型的GAA FET(例如，GAA FET 102A1-102A2)的堆疊物及/或可以包括相同導電類型的GAA FET的堆疊物。每個堆疊FET還可以包括通道隔離層(例如，通道隔離層114A-114B)。通道隔離層可以使堆疊FET的通道區域彼此電性隔離。
在一些實施例中，垂直互連結構(也稱為「導電橋接結構」及「導孔結構」)可以在堆疊FET(例如，堆疊FET 102B)中的頂部GAA FET及底部GAA FET(例如，GAA FET 102B1-102B2)之間提供電性連接。在一些實施例中，垂直互連結構可以提供介於頂部GAA FET與在半導體裝置的背面上的互連結構之間的電性連接。在一些實施例中，垂直互連結構可以提供介於底部GAA FET與在半導體裝置的正面上的互連結構之間的電性連接。垂直互連結構可以電性連接到頂部GAA FET及/或底部GAA FET(例如，GAA FET 102B1-102B2)的S/D接觸結構(例如，S/D接觸結構122B1-2及122B2-2)。
半導體裝置還可以包括在CMG製程中形成的隔離結構(例如，隔離結構106、206、306A-306B、406及506)，以「切割(cut)」長的金屬閘極結構為較短的閘極部分，並使相鄰的堆疊FET彼此電性隔離，且其中所述長的金屬閘極結構在兩個或更多個堆疊FET上方延伸。一或多個隔離結構可以包括介電填充部分(例如，介電填充部分106A、介電填充部分206A、隔離結構406及介電填充部分506A)及介電襯層部分(例如，介電襯層部分介電襯層部分106B、介電襯層部分206B1、介電襯層部分206B2、隔離結構306A-306B及介電襯層部分506B)。與相鄰隔離結構形成的垂直互連結構所佔據的裝置面積相較，可以形成垂直互連結構在介電襯層部分中，以減少在半導體裝置中的隔離結構及垂直互連結構所佔據的裝置面積。形成垂直互連結構在隔離結構中也放寬了對垂直互連結構的尺寸限制。與形成相鄰隔離結構的垂直互連結構的電阻相較，可以形成較大的垂直互連結構在隔離結構中，這使垂直互連結構的電阻降低了大約60%至大約90%。
此外，可以以較少製程步驟形成垂直互連結構在隔離結構中，所述較少製程步驟少於形成相鄰隔離結構的垂直互連結構所涉及的製程步驟的數量。舉例而言，在CMG製程(例如，方法600的操作625)期間中，使用光微影製程及蝕刻製程形成的隔離溝槽(例如，隔離溝槽1806)可用於形成隔離結構及垂直互連結構之兩者。可以以介電材料填充隔離溝槽的一部分，以形成介電填充部分(例如，方法600的操作630)。隔離溝槽的其他部分可以襯有介電材料，以形成介電襯層部分(例如，方法600的操作630)，隨後可以以導電材料來填充，以形成垂直互連結構(例如，方法600的操作630)。因此，可以使用單一光微影製程及單一蝕刻製程來形成垂直互連結構及隔離結構之兩者，而取代用於形成相鄰隔離結構的垂直互連結構的多個光微影製程及多個蝕刻製程。
在一些實施例中，半導體裝置包括第一場效電晶體(field eF-Fect transistor，FET)、第二場效電晶體、隔離結構及導電結構。第一場效電晶體包括第一鰭片結構(fin structure)、設置在第一鰭片結構上的第一閘極結構陣列(array of gate structures)、以及設置在第一鰭片結構上的第一源極/汲極區域陣列(array of source/drain regions，array of S/D regions)。第二場效電晶體包括第二鰭片結構、設置在第二鰭片結構上的第二閘極結構陣列、以及設置在第二鰭片結構上的第二源極/汲極區域陣列。隔離結構包括設置在介於第一場效電晶體及第二場效電晶體之間的填充部分及襯層部分，且與第一閘極結構陣列及第二閘極結構陣列物理上地接觸(in physical contact with)。導電結構設置在隔離結構的襯層部分中且電性耦合(conductively coupled)至第二源極/汲極區域陣列的源極/汲極區域。
在一些實施例中，導電結構電性耦合至第二源極/汲極區域陣列的第一源極/汲極區域及第二源極/汲極區域(first and second S/D regions)，且第二源極/汲極區域設置在第一源極/汲極區域上(on)。在一些實施例中，半導體裝置更包括分別設置在第二源極/汲極區域陣列的第一源極/汲極區域及第二源極/汲極區域上的第一接觸結構及第二接觸結構(first and second contact structures)，且其中第一接觸結構及第二接觸結構與導電結構物理上地接觸，且其中第二源極/汲極區域設置在第一源極/汲極區域上。在一些實施例中，第一源極/汲極區域陣列與導電結構電性隔離(electrically isolated from)。在一些實施例中，面向(facing)第一閘極結構陣列的填充部分及襯層部分的側壁(sidewalls)實質上(substantially)彼此共面(coplanar with each other)。在一些實施例中，面向第二閘極結構陣列的填充部分及襯層部分的側壁((sidewalls)實質上彼此不共面(non-coplanar)。在一些實施例中，襯層部分的一部分及導電結構的一部分從面向第二閘極結構陣列的填充部分的側壁突出(protrude)。在一些實施例中，導電結構的寬度大於第二源極/汲極區域陣列的源極/汲極區域的寬度或者大於第二閘極結構陣列的閘極間距(gate pitch)。在一些實施例中，隔離結構更包括藉由(through)填充部分耦合(coupled)至襯層部分的第二襯層部分，且半導體裝置更包括設置在第二襯層部分中的第二導電結構。在一些實施例中，半導體裝置更包括第一接觸結構及第二接觸結構，第一接觸結構設置在第一源極/汲極區域陣列的第一源極/汲極區域上，且第二接觸結構設置在第二源極/汲極區域陣列的第二源極/汲極區域上，其中第一接觸結構及第二接觸結構與導電結構物理上地接觸。在一些實施例中，第一閘極結構陣列及第二閘極結構陣列包括全繞式閘極(gate-all-around，GAA)結構。在一些實施例中，第一閘極結構陣列包括第一全繞式閘極(GAA)結構及設置在第一全繞式閘極結構上的第二全繞式閘極結構。
在一些實施例中，半導體裝置包括第一堆疊場效電晶體(stacked field eF-Fect transistor，stacked FET)、第二堆疊場效電晶體、隔離結構以及垂直互連結構(vertical interconnect structure)。第一堆疊場效電晶體包括第一導電類型(conductivity type)的第一全繞式閘極場效電晶體(gate-all-around field eF-Fect transistor，GAA FET)、以及設置在第一全繞式閘極場效電晶體上的第二導電類型的第二全繞式閘極場效電晶體。第一導電類型及第二導電類型彼此不同。第二堆疊場效電晶體包括所述第一導電類型的第三全繞式閘極場效電晶體、以及設置在第三全繞式閘極場效電晶體上的所述第二導電類型的第四全繞式閘極場效電晶體。隔離結構包括設置在第一堆疊場效電晶體及第二堆疊場效電晶體之間的介電填充部分(dielectric fill portion)及介電襯層部分(dielectric liner portion)。垂直互連結構藉由介電襯層部分環繞(surrounded by)且電性耦合至第三全繞式閘極場效電晶體及第四全繞式閘極場效電晶體的源極/汲極(S/D)區域(regions)。
在一些實施例中，半導體裝置更包括設置在第三全繞式閘極場效電晶體及第四全繞式閘極場效電晶體的源極/汲極區域上的接觸結構，其中接觸結構物理上地接觸導電結構。在一些實施例中，隔離結構更包括氮化物材料(nitride material)。在一些實施例中，隔離結構更包括藉由(through)介電填充部分耦合至介電襯層部分的第二介電襯層部分，且半導體裝置還包括設置在第二介電襯層部分中的第二垂直互連結構。
在一些實施例中，半導體裝置的製造方法包括形成第一鰭片結構及第二鰭片結構在基板上。分別(respectively)形成第一源極/汲極(S/D)區域陣列及第二源極/汲極區域陣列在第一鰭片結構及第二鰭片結構上。分別形成第三源極/汲極區域陣列及第四源極/汲極區域陣列在第一源極/汲極區域陣列及第二源極/汲極區域陣列上。形成閘極結構陣列在第一鰭片結構及第二鰭片結構上。形成穿過(through)閘極結構陣列且在介於第一源極/汲極區域陣列及第二源極/汲極區域陣列之間的隔離溝槽(isolation trench)。沉積氮化物層在隔離溝槽中，以填充隔離溝槽的第一部分並形成沿著(along)隔離溝槽的第二部分的側壁的襯層。沉積導電材料在襯層上，以填充隔離溝槽的第二部分。
在一些實施例中，半導體裝置的製造方法更包括形成接觸結構在第三源極/汲極區域陣列的源極/汲極區域上，且所述接觸結構與導電材料物理上地接觸。在一些實施例中，半導體裝置的製造方法更包括移除在第一源極/汲極區域陣列的源極/汲極區域下方(under)的第一鰭片結構的一部分，以形成接觸開口(contact opening)；以及形成接觸結構在接觸開口中，且接觸結構與導電材料物理上地接觸。在一些實施例中，形成隔離溝槽包括形成具有第一寬度的第一部分及具有大於第一寬度的第二寬度的第二部分。
前述揭露內容概述了多個實施例的部件，使所屬技術領域中具有通常知識者可以更佳地了解本揭露的態樣。所屬技術領域中具有通常知識者將理解的是，他們可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到與在本文中介紹的實施例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者將亦應理解的是，這些等效的構型並未脫離本揭露的精神與範疇，且在不脫離本揭露的精神與範疇的情況下，可對本揭露進行各種改變、取代或替代。
100:半導體裝置 102A, 102B:堆疊場效電晶體 102A1, 102A2, 102B1, 102B2:全繞式閘極場效電晶體 104:基板 106, 206, 306A, 306B, 406, 506:隔離結構 106A, 206A, 506A:介電填充部分 106B, 206B1, 206B2, 506B:介電襯層部分 108, 208A, 208B, 508:垂直互連結構 110A, 110B:鰭片結構 112A, 112B:淺溝槽隔離區域 114A, 114B:通道隔離層 116A1, 116A2, 116B1, 116B2, 716, 748:奈米結構層 118A1-1, 118A1-2, 118A1-3, 118A2-1, 118A2-2, 118A2-3, 118A2-4, 118A2-5, 118B1-1, 118B1-2, 118B1-3, 118B2-1, 118B2-2, 118B2-3, 118B2-4, 118B2-5:閘極結構 120A1-1, 120A1-2, 120A1-3, 120A2-1, 120A2-2, 120A2-3, 120B1-1, 120B1-2, 120B1-3, 120B2-1, 120B2-2, 120B2-3:源極/汲極區域 122A1-1, 122A1-2, 122A2-1, 122A2-2, 122A2-3, 122B1-1, 122B1-2, 122B2-1, 122B2-2, 122B2-3, 122B2-4:源極/汲極接觸結構 124A1, 124A2, 124B1, 124B2:蝕刻停止層 126A1, 126A2, 126B1, 126B2:層間介電層 128, 128A2, 128B2:內間隔物 130:閘極間隔物 131A, 131B:閘極覆蓋層 1318:閘極開口 132:介面氧化物層 134:閘極介電層 136A1, 136A2, 1436, 1536:導電層 138:矽化物層 140:接觸插塞 142:阻障層 1518A1, 1518A-2, 1518A-3, 1518B1, 1518B-2, 1518B-3:閘極結構 1754, 1906:氮化物層 1756:光阻層 1757, 850:開口 1806:隔離溝槽 600:方法 605, 610, 615, 620, 625, 630, 635, 640, 645:操作 714A, 714B:奈米結構隔離層 746A:第一超晶格結構堆疊物 746A1, 746A2, 746B1, 746B2:超晶格結構 746B:第二超晶格結構堆疊物 818:多晶矽結構 952:源極/汲極開口 A-A, B-B, C-C, D-D, E-E, F-F, H-H:線段 G-G:標準單元邊界 GL:閘極長度 H1, H2, H3, H4, H5, H6, H7, H8, H9, H10:高度 T1, T2, T3, T4, T5, T6, T7:厚度 W1, W2, W3, W4, W5, W6, W7, W8, W9, W10, W11, W12:寬度
當配合圖式閱讀時，從以下詳細描述中可以最好地理解本揭露的態樣。 第1A圖至第1H圖根據一些實施例，顯示出了具有隔離結構的半導體裝置的等距視圖(isometric view)、剖面圖(cross-sectional view)及俯視圖(top-down views)。 第2圖至第5圖根據一些實施例，顯示出了具有隔離結構的其他半導體裝置的俯視圖。 第6圖是根據一些實施例的用於製造具有隔離結構的半導體裝置的方法的流程圖。 第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖至第16F圖、第17A圖至第17F圖、第18A圖至第18F圖、第19A圖至第19F圖、第20A圖至第20F圖、第21A圖至第21F圖及第22A圖至第22F圖根據一些實施例，顯示出了在其的製造製程的各個階段處的具有隔離結構的半導體裝置的等距視圖及剖面圖。 現在將參照圖式描述說明性實施例。在圖式中，相似的元件符號通常表示相同的(identical)、功能相似的(functionally similar)及/或結構相似的(structurally similar)元件。除非另有說明，否則具有相同註釋(annotations)的元件的討論彼此適用。
100:半導體裝置
102A1,102A2:全繞式閘極場效電晶體
110A:鰭片結構
114A:通道隔離層
116A1,116A2:奈米結構層
118A1-1,118A1-3,118A2-1,118A2-2,118A2-3:閘極結構
120A1-1,120A1-2,120A2-1,120A2-2:源極/汲極區域
122A1-1,122A1-2,122A2-1,122A2-2:源極/汲極接觸結構
124A1:蝕刻停止層
126A1:層間介電層
128:內間隔物
130:閘極間隔物
131A:閘極覆蓋層
132:介面氧化物層
134:閘極介電層
136A2:導電層
138:矽化物層
140:接觸插塞
142:阻障層
C-C,D-D,E-E,F-F:線段

Claims (20)

  1. 一種半導體裝置，包括： 一第一場效電晶體(FET)，包括： 一第一鰭片結構； 一第一閘極結構陣列，設置在該第一鰭片結構上；以及 一第一源極/汲極(S/D)區域陣列，設置在該第一鰭片結構上； 一第二場效電晶體，包括： 一第二鰭片結構； 一第二閘極結構陣列，設置在該第二鰭片結構上；以及 一第二源極/汲極區域陣列，設置在該第二鰭片結構上； 一隔離結構，包括設置在介於該第一場效電晶體及該第二場效電晶體之間的一填充部分及一襯層部分，且與該第一閘極結構陣列及該第二閘極結構陣列物理上地接觸；以及 一導電結構，設置在該隔離結構的該襯層部分中且電性耦合至該第二源極/汲極區域陣列的一源極/汲極區域。
  2. 如請求項1所述的半導體裝置，其中該導電結構電性耦合至該第二源極/汲極區域陣列的一第一源極/汲極區域及一第二源極/汲極區域，且 其中，該第二源極/汲極區域設置在該第一源極/汲極區域上。
  3. 如請求項1所述的半導體裝置，更包括分別設置在該第二源極/汲極區域陣列的一第一源極/汲極區域及一第二源極/汲極區域上的一第一接觸結構及一第二接觸結構，其中該第一接觸結構及該第二接觸結構與該導電結構物理上地接觸，且其中該第二源極/汲極區域設置在該第一源極/汲極區域上。
  4. 如請求項1所述的半導體裝置，其中該第一源極/汲極區域陣列與該導電結構電性隔離。
  5. 如請求項1所述的半導體裝置，其中面向該第一閘極結構陣列的該填充部分的側壁及面向該第一閘極結構陣列的該襯層部分的側壁實質上彼此共面。
  6. 如請求項1所述的半導體裝置，其中面向該第二閘極結構陣列的該填充部分的側壁及面向該第二閘極結構陣列的該襯層部分的側壁實質上彼此不共面。
  7. 如請求項1所述的半導體裝置，其中該襯層部分的一部分及該導電結構的一部分從面向該第二閘極結構陣列的該填充部分的側壁突出。
  8. 如請求項1所述的半導體裝置，其中該導電結構的一寬度大於該第二源極/汲極區域陣列的該源極/汲極區域的一寬度或者大於該第二閘極結構陣列的一閘極間距。
  9. 如請求項1所述的半導體裝置，其中該隔離結構更包括藉由該填充部分耦合至該襯層部分的一第二襯層部分，且 該半導體裝置更包括設置在該第二襯層部分中的一第二導電結構。
  10. 如請求項1所述的半導體裝置，更包括： 一第一接觸結構，設置在該第一源極/汲極區域陣列的一第一源極/汲極區域上；以及 一第二接觸結構，設置在該第二源極/汲極區域陣列的一第二源極/汲極區域上， 其中，該第一接觸結構及該第二接觸結構與該導電結構物理上地接觸。
  11. 如請求項1所述的半導體裝置，其中該第一閘極結構陣列及該第二閘極結構陣列包括全繞式閘極(GAA)結構。
  12. 如請求項1所述的半導體裝置，其中該第一閘極結構陣列包括一第一全繞式閘極(GAA)結構及設置在該第一全繞式閘極結構上的一第二全繞式閘極結構。
  13. 一種半導體裝置，包括： 一第一堆疊場效電晶體(FET)，包括： 一第一導電類型的一第一全繞式閘極(GAA)場效電晶體；以及 一第二導電類型的一第二全繞式閘極場效電晶體，設置在該第一全繞式閘極場效電晶體上，且其中該第一導電類型及該第二導電類型彼此不同； 一第二堆疊場效電晶體，包括： 該第一導電類型的一第三全繞式閘極場效電晶體；以及 該第二導電類型的一第四全繞式閘極場效電晶體，設置在該第三全繞式閘極場效電晶體上； 一隔離結構，包括設置在該第一堆疊場效電晶體及該第二堆疊場效電晶體之間的一介電填充部分及一介電襯層部分；以及 一垂直互連結構，藉由該介電襯層部分環繞且電性耦合至該第三全繞式閘極場效電晶體及該第四全繞式閘極場效電晶體的一源極/汲極(S/D)區域。
  14. 如請求項13所述的半導體裝置，更包括設置在該第三全繞式閘極場效電晶體及該第四全繞式閘極場效電晶體的該源極/汲極區域上的一接觸結構，其中該接觸結構物理上地接觸該導電結構。
  15. 如請求項13所述的半導體裝置，其中該隔離結構更包括一氮化物材料。
  16. 如請求項13所述的半導體裝置，其中該隔離結構更包括藉由該介電填充部分耦合至該介電襯層部分的一第二介電襯層部分，以及 該半導體裝置還包括設置在該第二介電襯層部分中的一第二垂直互連結構。
  17. 一種半導體裝置的製造方法，包括： 形成一第一鰭片結構及一第二鰭片結構在一基板上； 分別形成一第一源極/汲極(S/D)區域陣列及一第二源極/汲極區域陣列在該第一鰭片結構及該第二鰭片結構上； 分別形成一第三源極/汲極區域陣列及一第四源極/汲極區域陣列在該第一源極/汲極區域陣列及該第二源極/汲極區域陣列上； 形成一閘極結構陣列在該第一鰭片結構及該第二鰭片結構上； 形成穿過該閘極結構陣列且在介於該第一源極/汲極區域陣列及該第二源極/汲極區域陣列之間的一隔離溝槽； 沉積一氮化物層在該隔離溝槽中，以填充該隔離溝槽的一第一部分並形成沿著該隔離溝槽的一第二部分的側壁的一襯層；以及 沉積一導電材料在該襯層上，以填充該隔離溝槽的該第二部分。
  18. 如請求項17所述的製造方法，更包括形成一接觸結構在該第三源極/汲極區域陣列的一源極/汲極區域上，且該接觸結構與該導電材料物理上地接觸。
  19. 如請求項17所述的製造方法，更包括： 移除在該第一源極/汲極區域陣列的一源極/汲極區域下方的該第一鰭片結構的一部分，以形成一接觸開口；以及 形成一接觸結構在該接觸開口中，且該接觸結構與該導電材料物理上地接觸。
  20. 如請求項17所述的製造方法，其中形成該隔離溝槽包括形成具有一第一寬度的一第一部分及具有大於該第一寬度的一第二寬度的一第二部分。
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