CN113471169A - 半导体元件的结构 - Google Patents

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黄麟淯
游力蓁
张家豪
庄正吉
程冠伦
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Abstract

本案描述了一种半导体元件的结构。半导体元件的结构包括元件、设置在元件上的第一导电结构，并且第一导电结构包括具有第一部分及第二部分的第一侧壁。半导体元件的结构还包括设置在第一部分上的第一间隔层、设置在第一导电结构附近的第二导电结构，且第二导电结构包括具有第三部分及第四部分的第二侧壁。半导体元件的结构进一步包括设置在第三部分上的第二间隔层，且在第一导电结构与第二导电结构之间形成气隙。第二部分、第一间隔层、第四部分及第二间隔层曝露于气隙。

Description

半导体元件的结构
技术领域
本揭示内容是关于一种半导体元件的结构。
背景技术
随着半导体工业引入具有更高效能及更多功能的新一代集成电路，形成集成电路(integrated circuit；IC)的元件的密度增大，而部件或元件之间的尺寸、大小及间距减小。过去，此种减少仅受限于用光微影术界定结构的能力，尺寸较小的元件几何形状产生了新的限制因数。例如，对于任何两个相邻的导电特征而言，随着导电特征之间的距离减小，所得电容(绝缘材料的介电常数(k值)除以导电特征之间的距离的函数)增大。电容的增大导致导电特征之间电容耦合的增加、功耗增大及阻容(resistive-capacitive；RC)时间常数增长。
因此，需要解决上述问题。
发明内容
本揭示内容提供一种半导体元件的结构，包括元件、第一导电结构、第一间隔层、第二导电结构和第二间隔层。第一导电结构设置在元件上，其中第一导电结构包括第一侧壁，第一侧壁包括第一部分及第二部分。第一间隔层设置在第一导电结构的第一侧壁的第一部分上。第二导电结构设置于邻近第一导电结构，其中第二导电结构包括第二侧壁，第二侧壁包括第三部分及第四部分。第二间隔层设置在第二导电结构的第二侧壁的第三部分上，其中在第一导电结构与第二导电结构之间形成气隙，并且其中第一导电结构的第一侧壁的第二部分、第一间隔层、第二导电结构的第二侧壁的第四部分及第二间隔层曝露于气隙。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本揭示案的各态样。值得注意的是，根据行业中的标准惯例，并未按比例绘制各个特征件。事实上，为了论述的清楚性，可以任意地增大或缩小各个特征件的尺寸。
图1是根据一些实施例的制造半导体元件的结构的各个阶段的一者的透视图；
图2A至图22A是根据一些实施例的沿着图1的线A-A截取的制造半导体元件的结构的各个阶段的横截面侧视图；
图2B至图22B是根据一些实施例的沿着图1的线B-B截取的制造半导体元件的结构的各个阶段的横截面侧视图。
【符号说明】
100:半导体元件的结构
102:基板
104:导电特征
106:介电材料
202:元件
203:隔离区
204:源极/漏极区
206:栅极堆叠
208:通道区
210:栅极电极层
212:界面介电层
214:栅极介电层
216:保形层
218:栅极间隔件
220:硅化物层
222:导电触点
224:接触蚀刻终止层
226:第一层间介电质
228:蚀刻终止层
302:介电材料
402:遮罩层
502:开口
503:顶表面
504:侧壁
506:顶表面
602:第一阻障层
604:第一导电材料
902:第二阻障层
904:第二导电材料
1002:导电结构
1004:侧壁
1102:第一部分
1104:第二部分
1106:气隙
1202:间隔层
1204:开口
1502:密封材料
1802:介电材料
A-A,B-B,C-C,D-D:线
W,W1,W2:宽度
H1,H2:高度
X,Y,Z:轴
具体实施方式
以下揭示内容提供了用于实施所提供标的的不同特征的诸多不同实施例或实例。下文描述了部件及布置的特定实例以简化本揭示案。此等当然仅仅是实例，而并非意欲为限制性的。例如，在后续描述中在第二特征件上方或之上形成第一特征件可包括其中第一及第二特征件形成为直接接触的实施例，且亦可包括其中可在第一与第二特征件之间形成有额外特征件，使得第一及第二特征件可不为直接接触的实施例。此外，本揭示案可重复各种实例中的元件符号及/或字母。此重复是以简单及清楚为目的，且本身并不规定所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，本案可用空间相对术语，如“在……下方”、“在……之下”、“下部”、“在……之上”、“在……上方”、“顶部”、“上部”等来描述一元件或特征与另一元件或特征的关系，如附图所示。空间相对术语意欲涵盖除了附图所绘示的取向之外，元件在使用或操作中的不同取向。此装置可以其他方式取向(旋转90度或在其他取向上)，且本文中所使用的空间相对描述词同样可相应被解释。
图1至图18B示出了根据一些实施例的用于制造半导体元件的结构100的示例性顺序制程。应当理解，可以在图1至图18B所示的制程之前、期间及之后提供额外的操作，并可在此制程的额外实施例中替换或消除下文描述的一些操作。操作/制程的顺序可以互换。图19A至图22B示出了根据一些实施例的用于制造半导体元件的结构100的替代顺序制程。应当理解，可以在图19A至图22B所示的制程之前、期间及之后提供额外操作，并可在此制程的额外实施例中替换或消除下文描述的一些操作。操作/制程的顺序可以互换。
图1是根据一些实施例的制造半导体元件的结构100的各个阶段的一者的透视图。如图1所示，半导体元件的结构100包括基板102，此基板上形成有至少多个导电特征104。导电特征104形成在介电材料106中。可以在基板102与导电特征104之间形成一或更多个元件，诸如晶体管、二极管、成像感测器、电阻器、电容器、电感器、记忆体单元、上述各者的组合及/或其他适当的元件。
图2A至图18A是根据一些实施例的沿着图1的线A-A截取的制造半导体元件的结构100的各个阶段的横截面侧视图。图2B至图18B是根据一些实施例的沿着图1的线B-B截取的制造半导体元件的结构100的各个阶段的横截面侧视图。图2A是沿着图1的线A-A截取的半导体元件的结构100的横截面侧视图，且图2B是沿着图1的线B-B截取的半导体元件的结构100的横截面侧视图。图1的线A-A沿着大体上垂直于栅极堆叠206的纵向的方向延伸，而图1的线B-B则沿着栅极堆叠206的纵向延伸。如图2A及2B所示，半导体元件的结构100包括基板102、在基板102上形成的一或更多个元件202、在元件202上形成的介电材料106及在介电材料106中形成的导电特征104。基板102可为半导体基板。在一些实施例中，基板102至少在基板102的表面上包括单晶半导体层。基板102可包括单晶半导体材料，如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化锑镓(GaSbP)、锑化镓砷(GaAsSb)及磷化铟(InP)。例如，基板102由硅制成。在一些实施例中，基板102是绝缘体上硅(silicon-on-insulator；SOI)基板，此基板包括设置在两个硅层之间的绝缘层(未示出)。在一态样中，绝缘层是含氧材料，如氧化物。
基板102可在基板102的表面上包括一或更多个缓冲层(未示出)。缓冲层可用于将晶格常数从基板的晶格常数逐渐改变为源极/漏极区的晶格常数。缓冲层可由磊晶生长的单晶半导体材料形成，如但不限于Si、Ge、锗化锡(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP，及InP。在一个实施例中，基板102包括磊晶生长在硅基板102上的硅锗缓冲层。硅锗缓冲层的锗浓度可从最下方缓冲层的30原子百分比的锗增大到最上方缓冲层的70原子百分比的锗。
基板102可包括已经适当掺杂有杂质(例如，p型或n型杂质)的各种区域。掺杂剂例如为用于n型鳍式场效应晶体管(fin field effect transistor；FinFET)的硼及用于p型鳍式场效应晶体管的磷。
如上所述，元件202可为任何适当的元件，如晶体管、二极管、成像感测器、电阻器、电容器、电感器、记忆体单元或其组合。在一些实施例中，元件202是晶体管，如平面场效应晶体管(field effect transistor；FET)、鳍式场效应晶体管、纳米片晶体管或其他适当的晶体管。纳米片晶体管可包括纳米线晶体管、全环绕栅极(gate-all-around；GAA)晶体管、多桥通道(multi-bridge channel；MBC)晶体管或任何具有围绕通道的栅极电极的晶体管。在基板102及导电特征104之间形成的元件202的一实例是鳍式场效应晶体管，如图2A及图2B所示。元件202包括源极/漏极区204及栅极堆叠206。每个栅极堆叠206可设置在用作源极区的源极/漏极区204与用作漏极区的源极/漏极区204之间。例如，每个栅极堆叠206可沿着Y轴在用作源极区的多个源极/漏极区204与用作漏极区的多个源极/漏极区204之间延伸。如图2A所示，在基板102上形成两个栅极堆叠206。在一些实施例中，在基板102上形成两个以上的栅极堆叠206。通道区208形成在用作源极区的源极/漏极区204与用作漏极区的源极/漏极区204之间。
源极/漏极区204可包括半导体材料，如硅或锗、III-V族化合物半导体、II-VI族化合物半导体或其他适当的半导体材料。示例性的源极/漏极区204可包括但不限于Ge、SiGe、GaAs、AlGaAs、GaAsP、SiP、InAs、AlAs、InP、GaN、InGaAs、InAlAs、GaSb、AlP、GaP等。源极/漏极区204可包括诸如硼的p型掺杂剂；诸如磷或砷的n型掺杂剂；及/或其他适当的掺杂剂，包括上述各者的组合。可透过使用化学气相沉积、原子层沉积(atomic layer deposition；ALD)或分子束磊晶(molecular beam epitaxy；MBE)的磊晶生长方法来形成源极/漏极区204。通道区208可包括一或更多种半导体材料，如Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP或InP。在一些实施例中，通道区208包括与基板102相同的半导体材料。在一些实施例中，元件202是鳍式场效应晶体管，且通道区208位于设置在栅极堆叠206下方的多个鳍内。在一些实施例中，元件202是纳米片晶体管，且通道区208被栅极堆叠206包围。
每个栅极堆叠206包括设置在通道区208上(或围绕纳米片晶体管的通道区208)的栅极电极层210。栅极电极层210可为含金属材料，如钨、钴、铝、钌、铜、上述各者的多层等，且可透过原子层沉积、电浆增强化学气相沉积(plasma enhanced chemical vapordeposition；PECVD)、分子束沉积(molecular beam deposition；MBD)、物理气相沉积(physical vapor deposition；PVD)或任何适当的沉积技术来沉积。每个栅极堆叠206可包括界面介电层212、设置在界面介电层212上的栅极介电层214，及设置在栅极介电层214上的一或更多个保形层216。栅极电极层210可设置在一或更多个保形层216上。界面介电层212可包括介电材料，诸如含氧材料或含氮材料或上述各者的多层；且可透过任何适当的沉积方法形成，诸如化学气相沉积、电浆增强化学气相沉积或原子层沉积。栅极介电层214可包括介电材料，诸如含氧材料或含氮材料、介电常数值大于约7.0的高介电常数介电材料或上述各者的多层。栅极介电层214可透过任何适当的方法形成，诸如化学气相沉积、电浆增强化学气相沉积或原子层沉积。一或更多个保形层216可包括一或更多个阻障层及/或覆盖层，诸如含氮材料，例如氮化钽(TaN)、氮化钛(TiN)等。一或更多个保形层216可进一步包括一或更多个功函数层，如碳化铝钛、氧化铝钛、氮化铝钛等。为了便于描述，术语“保形”在本文中可用于在不同区域上具有大体上相同厚度的层上。一或更多个保形层216可透过原子层沉积、电浆增强化学气相沉积、分子束沉积或任何适当的沉积技术沉积。
栅极间隔件218沿着栅极堆叠206的侧壁(例如，栅极介电层214的侧壁)形成。栅极间隔件218可包括碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、上述各者的多层或上述各者的组合，且可透过化学气相沉积、原子层沉积或其他适当的沉积技术来沉积。
栅极堆叠206及栅极间隔件218的部分可形成在隔离区203上。隔离区203形成在基板102上。隔离区203可包括绝缘材料，如含氧材料、含氮材料或上述各者的组合。绝缘材料可透过高密度电浆化学气相沉积(high-density plasma chemical vapor deposition；HDP-CVD)、可流动化学气相沉积(flowable chemical vapor deposition；FCVD)或其他适当的沉积制程形成。在一态样中，隔离区203包括透过可流动化学气相沉积制程形成的氧化硅。
接触蚀刻终止层(contact etch stop layer；CESL)224形成在源极/漏极区204的一部分及隔离区203上，且第一层间介电质(interlayer dielectric；ILD)226形成在接触蚀刻终止层224上。当在第一层间介电质226中形成开口时，接触蚀刻终止层224可提供终止蚀刻制程的机制。接触蚀刻终止层224可保形地沉积在源极/漏极区204及隔离区203的表面上。接触蚀刻终止层224可包括含氧材料或含氮材料，诸如氮化硅、氮化硅碳、氮氧化硅、氮化碳、氧化硅、氧化硅碳等或上述各者的组合，且可透过化学气相沉积、电浆增强化学气相沉积、原子层沉积或任何适当的沉积技术来沉积。第一层间介电质226可包括四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅，诸如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融硅石玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂的硅玻璃(boron dopedsilicon glass；BSG)、有机硅酸盐玻璃(organosilicate glass；OSG)、SiOC及/或任何适当的低介电常数介电材料(例如，介电常数低于二氧化硅的材料)，并且可透过旋涂、化学气相沉积、可流动化学气相沉积、电浆增强化学气相沉积、物理气相沉积或任何适当的沉积技术来沉积。
如图2A及2B所示，在每个源极/漏极区204的至少一部分上形成硅化物层220。硅化物层220可包括具有WSi、CoSi、NiSi、TiSi、MoSi及TaSi中的一或更多种的材料。在一些实施例中，硅化物层220包括金属或金属合金硅化物，且此金属包括贵金属、耐火金属、稀土金属、上述各者的合金或其组合。导电触点222设置在每个硅化物层220上。导电触点222可包括具有钌、钼、钴、镍、钨、钛、钽、铜、铝、氮化钛或氮化钽中的一或更多者，及导电触点222可透过任何适当的方法形成，如电化学电镀(electro-chemical plating；ECP)或物理气相沉积。硅化物层220及导电触点222可透过以下方式形成：首先在第一层间介电质226及接触蚀刻终止层224中形成开口，以曝露出源极/漏极区204的至少一部分，随后在源极/漏极区204的曝露部分上形成硅化物层220，且随后在硅化物层220上形成导电触点222。
如图2A及2B所示，可在元件202上形成蚀刻终止层228。蚀刻终止层228可包括与接触蚀刻终止层224相同的材料，并且可透过与接触蚀刻终止层224相同的制程沉积。介电材料106形成在蚀刻终止层228上。介电材料106可为另一蚀刻终止层。介电材料106可包括与蚀刻终止层228相同的材料，并且可透过与蚀刻终止层228相同的制程来沉积。导电特征104形成在蚀刻终止层228及介电材料106中，并且每个导电特征104可与相应的导电触点222接触。
接着，如图3A及3B中所示，介电材料302形成在介电材料106及多个导电特征104上。为了清楚起见，省略了在基板102上形成的元件202(图2A及图2B)及其他特征。介电材料302可为第二层间介电质。介电材料302可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。在一些实施例中，介电材料302可具有范围从约1纳米(nm)到约40纳米的厚度。若介电材料302的厚度大于约21纳米，则制造成本增加而没有显著优势。另一方面，若介电材料302的厚度小于约1纳米，则介电材料302可能不足以将形成在其下方的任何导电特征与形成在其上的导电特征隔离。介电材料302可透过任何适当的方法形成，诸如化学气相沉积或电浆增强化学气相沉积。
接着，如图4A及图4B中所示，在介电材料302的部分上形成遮罩层402。遮罩层402可透过首先在介电材料302上形成层来形成。此层可包括含氧材料或含氮材料，如氧化硅层、氮化硅层、氮氧化硅层或上述各者的组合。此层可被图案化及蚀刻以形成遮罩层402。图案化制程可包括光微影制程，此光微影制程可包括在此层上形成光阻剂层(未示出)，将光阻剂曝露于图案，执行曝光后烘焙制程，及使抗蚀剂显影。在一些实施例中，可使用可接受的微影制程来执行抗蚀剂的图案化，诸如电子束(e-beam)微影制程、极紫外光微影制程等。使用一或更多个蚀刻制程将抗蚀剂的图案转移到此层，以形成遮罩层402。在一些实施例中，蚀刻制程可包括干式蚀刻(例如，反应性离子蚀刻(reactive ion etching；RIE))、湿式蚀刻、其他蚀刻方法及/或其组合。
如图5A及图5B中所示，透过移除未被遮罩层402覆盖的介电材料302的部分，遮罩层402的图案被转移到介电材料302。介电材料302的部分的移除可透过任何适当的方法来执行，例如干式蚀刻、湿式蚀刻或其组合。随后移除遮罩层402。剩余的介电材料302具有顶表面503及侧壁504。由于移除介电材料302的部分，因而形成开口502。每个开口502可由相应的侧壁504界定。在一些实施例中，开口502是沟槽，且界定每个沟槽的侧壁504包括多个表面，诸如四个表面，如图5A及图5B中所示。在一些实施例中，开口502是通孔，并且界定每个通孔的侧壁504是连续表面。由于蚀刻制程，侧壁504可相对于介电材料106的顶表面506形成锐角A。锐角A的范围可从约60度到约89.5度。在侧壁504包括多个表面的实施例中，每个表面可相对于介电材料106的顶表面506形成锐角A，侧壁504的表面的锐角A可基本相同或不同。
如图5A及5B所示，开口502曝露导电特征104及介电材料106的顶表面506的部分。在一些实施例中，当导电特征104不存在于蚀刻终止层228及介电材料106中时，介电材料106及蚀刻终止层228未被介电材料302覆盖的部分被移除以曝露导电触点222及第一层间介电质226的部分(图2A及图2B)。介电材料106及蚀刻终止层228的部分的移除可透过与介电材料302的部分的移除相同的制程来执行，或者透过与介电材料302的部分的移除不同的另一制程来执行。如图5A中所示，两个导电特征104沿着X轴曝露。在一些实施例中，曝露两个以上的导电特征104，如五个以上或十个以上的导电特征104。在不存在导电特征104的实施例中，曝露两个以上的导电触点222(图2A及图2B)，诸如五个以上或十个以上导电触点222。
如图6A及图6B中所示，第一阻障层602形成在介电材料302的顶表面503、介电材料302的侧壁504、介电材料106的顶表面506的曝露部分及导电特征104上。第一阻障层602可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第一阻障层602可为单层或多层结构，如两层结构或三层结构。在一些实施例中，第一阻障层602可保形地沉积，并且可具有范围从约0.5纳米到约10纳米的厚度。第一阻障层602用作扩散阻障层，以防止第一导电材料604扩散到介电材料106及介电材料302中。因此，若第一阻障层602的厚度小于约0.5纳米，则第一阻障层602可能不足以防止第一导电材料604扩散到介电材料106及介电材料302中。另一方面，若第一阻障层602的厚度大于约10纳米，则制造成本增加而没有显著优势。第一阻障层602可透过任何适当的方法形成，诸如原子层沉积、化学气相沉积或电浆化学气相沉积。
如图6A及图6B中所示，第一导电材料604形成在第一阻障层602上。第一导电材料604可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第一导电材料604可包括与第一阻障层602相同或不同的材料。在一些实施例中，不存在第一阻障层602，并且第一导电材料604形成在介电材料302的顶表面503、介电材料302的侧壁504、介电材料106的顶表面506的曝露部分及导电特征104上。
接着，如图7A及图7B中所示，执行平坦化制程以曝露介电材料302。平坦化制程可为任何适当的制程，如化学机械抛光(chemical mechanical polishing；CMP)制程。平坦化制程移除第一导电材料604的部分及第一阻障层602的部分，使得第一导电材料604大体上与介电材料302共面。
在一些实施例中，第一阻障层602及第一导电材料604被回蚀，如图8A及图8B中所示。设置在侧壁504上的第一阻障层602的部分被移除以曝露侧壁504的一部分。第一导电材料604的厚度减小，因此开口502被部分填充。第一阻障层602及第一导电材料604的回蚀可透过任何适当的方法来执行，如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，利用选择性干式蚀刻制程来执行回蚀。选择性干式蚀刻制程选择性地移除第一阻障层602及第一导电材料604的部分，而不移除介电材料302。
接着，如图9A及图9B中所示，在介电材料302、侧壁504的曝露部分、第一阻障层602及第一导电材料604上形成第二阻障层902。第二阻障层902可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第二阻障层902可为单层或多层结构，如两层结构或三层结构。在一些实施例中，第二阻障层902可保形地沉积，并且可具有范围从约0.5纳米到约10纳米的厚度。第二阻障层902用作扩散阻障层，以防止第二导电材料904扩散到介电材料302中。因此，若第二阻障层902的厚度小于约0.5纳米，则第二阻障层902可能不足以防止导电材料904扩散到介电材料302中。另一方面，若第二阻障层902的厚度大于约10纳米，则制造成本增加而没有显著优势。第二阻障层902可透过任何适当的方法形成，诸如原子层沉积、化学气相沉积或电浆增强化学气相沉积。
如图9A及图9B中所示，第二导电材料904形成在第二阻障层902上。第二导电材料904可包括Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、Cu、TaN、Ni或TiSiNi。第二导电材料904可包括与第二阻障层902相同或不同的材料。在一些实施例中，不存在第二阻障层902，并且第二导电材料904形成在介电材料302、侧壁504的曝露部分、第一阻障层602及第一导电材料604上。
在一些实施例中，第一导电材料604是具有低电阻率的金属，诸如铜，并且第一导电材料604在不存在第二导电材料904(不存在第二导电材料904及第二阻障层902)的情况下填充开口502。然而，随着特征的尺寸变小，诸如铜的材料可能在开口502中具有不良的阶梯覆盖(step coverage)。因此，在一些实施例中，在开口502中阶梯覆盖良好的导电材料可用作第一导电材料604，并且具有低电阻率的导电材料可用作第二导电材料904。开口502的底部具有比开口502的顶部更小的尺寸，因此，阶梯覆盖良好的第一导电材料604形成在开口502的底部，而具有低电阻率的第二导电材料904形成在开口502的顶部。例如，第一导电材料604是TiN，第二导电材料904是Cu。在一些实施例中，第一导电材料604的厚度范围从约0.5纳米到约40纳米，第二导电材料904的厚度范围从约0.5纳米到约38纳米。在一些实施例中，第二导电材料904不存在，并且第一导电材料604的厚度范围从约0.5纳米到约40纳米。第一导电材料604及第二导电材料904的厚度可由介电材料302的厚度界定。
接着，如图10A及图10B中所示，执行平坦化制程以曝露介电材料302。平坦化制程可为任何适当的制程，如化学机械抛光制程。平坦化制程移除第二导电材料904的部分及第二阻障层902的部分，使得第二导电材料904大体上与介电材料302共面。第一阻障层602、第一导电材料604、第二阻障层902及第二导电材料904可统称为导电结构1002。导电结构1002可为导电触点、导电线或导电通孔。在一些实施例中，导电结构1002包括第一导电材料604及可选的第一阻障层602，而不存在第二阻障层902及第二导电材料904。导电结构1002包括与介电材料302的侧壁504接触的侧壁1004。因为侧壁1004与介电材料302的侧壁504接触，因此侧壁1004亦相对于介电材料106的顶表面506形成锐角A。导电结构1002的侧壁1004可包括第一阻障层602、第一导电材料604、第二阻障层902及第二导电材料904中的一或更多者。例如，在一些实施例中，侧壁1004包括第一阻障层602及第二阻障层902，如图10A及图10B中所示。基于导电结构1002的形状，导电结构1002的侧壁1004可包括多个表面或连续表面。在一些实施例中，导电结构1002是导电线，并且导电线的侧壁1004包括多个表面，如四个表面，如图10A及图10B中所示。在一些实施例中，导电结构1002是导电通孔，并且导电通孔的侧壁1004是连续表面。导电结构1002可具有在顶部沿Y轴延伸的范围从约3纳米到约15纳米的第一宽度，及在底部沿Y轴延伸的范围从约3纳米到约15纳米的第二宽度。在一些实施例中，第一宽度大于第二宽度。
在一些实施例中，介电材料302被回蚀以在相邻导电结构1002之间形成气隙(airgap)1106，如第11A及11B图所示。介电材料302的厚度被减小到从约0.5纳米到约20纳米的范围，并且导电结构1002的侧壁1004的第一部分1102被曝露。介电材料302的厚度减小，因此间隔层1202(图12A及图12B)可保形地形成在厚度减小的介电材料302上及导电结构1002的侧壁1004上。因此，若介电材料302的厚度大于约20纳米，则设置在介电材料302上的间隔层1202的部分(图12A及图12B)及设置在导电结构1002的侧壁1004上的间隔层1202的部分(图12A及图12B)可能没有为气隙1106提供足够的空间，从而导致气隙1106的开口1204较小(图12A及图12B)。因此，气隙1106的尺寸可能太小而不能实现任何元件效能增益。在一些实施例中，如图11A及图11B中所示，介电材料302被回蚀。在一些实施例中，如图20A及图20B中所示，介电材料302被移除。
如图11A及图11B中所示，导电结构1002的侧壁1004的第一部分1102可包括第二阻障层902的一部分及第一阻障层602的一部分。在一些实施例中，导电结构1002的侧壁1004的第一部分1102包括第一阻障层602、第一导电材料604、第二阻障层902及第二导电材料904中的一或更多者。介电材料302的回蚀可透过任何适当的方法来执行，如干式蚀刻、湿式蚀刻或其组合。在一些实施例中，利用选择性干式蚀刻制程来执行回蚀。选择性干式蚀刻制程选择性地移除介电材料302的一部分，而导电结构1002没有被移除。
如图11A及图11B中所示，介电材料302围绕每个导电结构1002的侧壁1004的第二部分1104。如图11A及图11B中所示，导电结构1002的侧壁1004的第二部分1104可包括第一阻障层602的一部分。在一些实施例中，导电结构1002的侧壁1004的第二部分1104包括第一阻障层602及第一导电材料604中的一或更多者。在一些实施例中，第一部分1102是导电结构1002的侧壁1004的顶部，其设置在第二部分1104上，第二部分1104是导电结构1002的侧壁1004的底部，如图11A及图11B中所示。
接着，如图12A及图12B中所示，间隔层1202形成在介电材料302、侧壁1004(第一阻障层602及第二阻障层902)及导电结构1002上。气隙1106的开口1204可由间隔层1202限定。间隔层1202可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、或SiO。间隔层1202可包括与介电材料302不同的材料，并且间隔层1202及介电材料302可具有不同的蚀刻选择性。在一些实施例中，间隔层1202可保形地沉积在气隙1106中，并且可具有范围从约0.5纳米到约6纳米的厚度。间隔层1202的厚度范围界定了气隙1106的开口1204。因此，若间隔层1202的厚度小于约0.5纳米，开口1204可能太大，形成在气隙1106上的任何材料，诸如密封材料1502(图15A及图15B)，都可填充气隙1106。另一方面，若间隔层1202的厚度大于约6纳米，则开口1204可能太小，并且气隙1106可能太小而无法在相邻导电结构1002之间提供改善的隔离。间隔层1202可透过任何适当的方法形成，诸如原子层沉积、化学气相沉积或电浆增强化学气相沉积。
接着，如图13A及图13B中所示，移除间隔层1202的部分。在一些实施例中，设置在介电材料302及导电结构1002上的间隔层1202的部分被移除，留下间隔层1202中与导电结构1002的侧壁1004相邻并接触的部分。与侧壁1004相邻并接触的间隔层1202可具有沿Z轴的范围约0.5纳米至约35纳米的高度。间隔层1202的高度可由回蚀之前及回蚀之后的介电材料302的厚度来界定。介电材料302及导电结构1002的顶部被曝露。
间隔层1202的部分的移除可透过任何适当的方法来执行，如蚀刻制程。在一个实例中，蚀刻制程是各向异性选择性干式蚀刻制程。各向异性选择性干式蚀刻移除了设置在水平表面上的间隔层1202的部分，但是没有移除与导电结构1002的侧壁1004相邻并接触的部分。各向异性选择性干式蚀刻制程选择性地移除间隔层1202的部分，而介电材料302及导电结构1002没有被移除。
接着，如图14A及图14B中所示，围绕导电结构1002的侧壁1004的第二部分1104的介电材料302被移除，以曝露导电结构1002的侧壁1004的第二部分1104。介电材料302的移除可透过任何适当的方法来执行，诸如蚀刻制程。在一个实例中，蚀刻制程是各向同性的选择性干式蚀刻制程，其移除介电材料302，而不移除间隔层1202及导电结构1002。间隔层1202与侧壁1004的第一部分1102接触，而侧壁1004的第二部分1104曝露于气隙1106。间隔层1202的底部与介电材料106之间的距离可在约0.5纳米至约6纳米的范围内，并且此距离由先前围绕侧壁1004的第二部分1104的介电材料302的厚度界定。
如图15A及图15B中所示，密封材料1502形成在间隔层1202及导电结构1002上。密封材料1502亦可透过部分填充气隙1106来密封气隙1106。由于气隙1106的开口1204较小(图12A及图12B)，密封材料1502没有完全填充气隙1106。密封材料1502可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。密封材料1502可包括与间隔层1202相同或不同的材料。密封材料1502可透过任何适当的方法形成，如化学气相沉积。
接着，如图16A及图16B中所示，执行平坦化制程以曝露导电结构1002及间隔层1202。平坦化制程可为任何适当的制程，诸如化学机械抛光制程。平坦化制程移除密封材料1502的部分，使得设置在气隙1106上的剩余密封材料1502大体上与导电结构1002共面。如上所述，密封材料1502部分填充气隙1106。由此，气隙1106具有范围从约0.5纳米到约30纳米的高度H1，并且密封材料1502具有范围从约0.5纳米到约20纳米的高度H2。高度H1可由被回蚀之前的介电层302的厚度及高度H2来界定。高度H2可由开口1204的尺寸界定，开口1204的尺寸由间隔层1202的厚度界定。气隙1106可由介电材料106、相邻导电结构1002的侧壁1004的第二部分1104、相邻间隔层1202及密封材料1502界定。在一些实施例中，第一导电结构1002的侧壁1004的第二部分1104及与第一导电结构1002的侧壁的第一部分1102相邻放置并接触的间隔层1202的一部分曝露于第一气隙1106。邻近第一导电结构1002的第二导电结构1002的侧壁1004的第二部分1104及邻近并接触第二导电结构1002的侧壁的第一部分1102设置的间隔层1202的一部分曝露于第一气隙1106。
在一些实施例中，气隙1106沿Y轴的宽度W基于气隙1106的高度H1而变化。在一态样中，宽度W在远离介电材料106的高度H1的方向上减小。例如，气隙顶部的宽度W是宽度W1(图17A)，其范围可从约3纳米到约16纳米。宽度W1的范围可由密封材料的高度H2来界定。气隙1106底部的宽度W是宽度W2(图17B)，其范围可从约3纳米到约30纳米。气隙1106底部的宽度W2可由导电结构1002的布置来界定，导电结构1002又可由导电特征104的布置来界定。宽度W通常可由导电结构1002的布置来界定。因此，3纳米的下限可由导电结构1002的间距界定，不可以更低。另一方面，若导电结构1002之间的距离大于30纳米，则导电结构1002之间的电容耦合可能较低，使得形成在其间的气隙1106增加制造成本，没有显著优势。
图17A是根据一些实施例的半导体元件的结构100在制造阶段沿着图16A所示的线C-C截取的俯视图。如图17A所示，气隙1106围绕间隔层1202，间隔层1202围绕导电结构1002的侧壁1004的第一部分1102。气隙1106是围绕多个表面的连续气隙，如导电结构1002的侧壁1004的四个表面。相邻间隔层1202之间的气隙1106的宽度W1可在约3纳米至约16纳米的范围内。气隙1106可替代介电材料302(图10A及图10B)。换言之，因为介电材料302可为第二层间介电质，所以第二层间介电质可由气隙1106代替。与间隔层1202及介电材料302的材料相比介电材料值较低的气隙1106被形成为隔离导电结构1002，导致相邻导电结构1002之间的电容耦合减小。
图17B是根据一些实施例的半导体元件的结构100在制造阶段沿着图16A中所示的线D-D截取的俯视图。如图17B所示，气隙1106围绕导电结构1002的侧壁1004的第二部分1104。侧壁1004的相邻第二部分1104之间的气隙1106的宽度W2可在约3纳米至约30纳米的范围内。在一些实施例中，宽度W2大于宽度W1。
如图18A及图18B中所示，介电材料1802形成在密封材料1502、间隔层1202及导电结构1002上。介电材料1802可为第三层间介电质。介电材料1802可包括SiC、LaO、AlO、AlON、ZrO、HfO、SiN、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi或SiO。介电材料1802可包括与介电材料302相同或不同的材料。在一些实施例中，密封材料1502包括与介电材料1802相同的材料，并且密封材料1502可用作第三层间介电质。在此种实施例中，省略了图16A及图16B中描述的平坦化制程及图18A及图18B中描述的介电材料1802的沉积。导电结构(未示出)可形成在介电材料1802中，以连接到导电结构1002。在一些实施例中，介电材料1802可基于上述制程由气隙代替。
图19A及图19B是根据一些实施例，在图10A及图10B之后的制造阶段的半导体元件的结构100的横截面侧视图。如图19A及图19B中所示，移除介电材料302，而非如图11A及图11B所示回蚀介电材料302。因此，导电结构1002的侧壁1004的第一部分1102及第二部分1104皆被曝露。如图20A及图20B中所示，间隔层1202形成在介电材料106、第一部分1102、第二部分1104及导电结构1002上。接着，类似于图13A、图13B、图15A及图15B中描述的制程，移除间隔层1202的部分，并且密封材料1502形成在导电结构1002上，并且部分填充气隙1106，如图21A及图21B中所示。如图21A及图21B中所示，设置在侧壁1004附近并与之接触的间隔层1202延伸到介电材料106并与之接触。间隔层1202可围绕导电结构1002的侧壁1004，并且气隙1106围绕间隔层1202。在一些实施例中，气隙1106可由介电材料106、相邻间隔层1202及密封材料1502界定。如图22B所示，气隙1106底部的宽度W2可在约2纳米到约18纳米的范围内。
接着，如图22A及图22B中所示，由类似于图16A、图16B、图18A及图18B中描述的制程，移除密封材料1502的部分，并且在密封材料1502及导电结构1002上形成介电材料1802。
本揭示案提供了一半导体元件的结构100，此结构包括元件202、设置在元件202上方的导电结构1002、设置在导电结构1002的侧壁1004的至少一部分上的间隔层1202，及围绕间隔层1202的气隙1106。一些实施例可实现优势。例如，间隔层1202界定了气隙1106的开口1204，因此气隙1106可在防止材料填充气隙1106的同时在相邻导电结构1002之间提供改善隔离。与间隔层1202相比，气隙1106具有较低的k值，降低了相邻导电结构1002之间的电容耦合。
一个实施例是半导体元件的结构。半导体元件的结构包括元件、设置在元件上的第一导电结构，并且第一导电结构包括具有第一部分及第二部分的第一侧壁。半导体元件的结构进一步包括设置在第一导电结构的第一侧壁的第一部分上的第一间隔层、设置在第一导电结构附近的第二导电结构，并且第二导电结构包括具有第三部分及第四部分的第二侧壁。半导体元件的结构进一步包括设置在第二导电结构的第二侧壁的第三部分上的第二间隔层，并且在第一导电结构及第二导电结构之间形成气隙。第一导电结构的第一侧壁的第二部分、第一间隔层、第二导电结构的第二侧壁的第四部分及第二间隔层曝露于气隙。
在一些实施例中，气隙围绕第一间隔层，并且第一间隔层围绕第一导电结构的第一侧壁的第一部分。在一些实施例中，第一导电结构的第一侧壁包括四个表面。在一些实施例中，第一导电结构进一步包括第一导电特征。在一些实施例中，第一导电结构进一步包括设置在第一导电特征上方的第二导电特征。在一些实施例中，第一导电结构进一步包括第一阻障层，并且其中第一导电特征设置在第一阻障层上。在一些实施例中，第一导电结构进一步包括设置在第一导电特征上的第二阻障层及设置在第二阻障层上的第二导电特征。在一些实施例中，气隙具有变化的宽度。在一些实施例中，气隙的宽度在远离元件的方向上减小。
另一个实施例是半导体元件的结构。半导体元件的结构包括元件、设置在元件上的第一介电材料、设置在第一介电材料上的第一导电结构，并且第一导电结构包括第一侧壁。此半导体结构元件进一步包括设置在第一导电结构的第一侧壁上的第一间隔层、设置在第一导电结构附近的第二导电结构，并且第二导电结构包括第二侧壁。半导体元件的结构进一步包括设置在第二导电结构的第二侧壁上的第二间隔层，及设置在第一间隔层及第二间隔层之间的密封材料。气隙由第一介电材料、第一间隔层、第二间隔层及密封材料界定。
在一些实施例中，第一间隔层及第二间隔层与第一介电材料接触。在一些实施例中，第一间隔层围绕第一导电结构的第一侧壁，并且气隙围绕第一间隔层。在一些实施例中，气隙具有变化的宽度。在一些实施例中，气隙的宽度在远离元件的方向上减小。在一些实施例中，半导体元件的结构进一步包括设置在密封材料、第一导电结构及第二导电结构上的第二介电材料。
另一个实施例是一方法。此方法包括在基板上形成元件，在元件上形成介电材料，在介电材料中形成第一开口及第二开口，及在第一开口中形成第一导电结构，在第二开口中形成第二导电结构。第一导电结构包括具有第一部分及第二部分的第一侧壁，第二导电结构包括具有第三部分及第四部分的第二侧壁。此方法进一步包括移除第一导电结构及第二导电结构之间的介电材料的至少一部分，并且曝露第一导电结构的第一侧壁的第一部分及第二导电结构的第二侧壁的第三部分。此方法进一步包括在第一导电结构的第一侧壁的第一部分上形成第一间隔层，在第二导电结构的第二侧壁的第三部分上形成第二间隔层，及在第一及第二导电结构之间形成密封材料。在第一导电结构及第二导电结构之间形成气隙，并且密封材料、第一间隔层及第二间隔层曝露于气隙。
在一些实施例中，移除介电材料的至少一部分包括使介电材料的剩余部分与第一导电结构的第一侧壁的第二部分及第二导电结构的第二侧壁的第四部分接触，并且其中第一间隔层及第二间隔层形成在介电材料的剩余部分上。在一些实施例中，形成半导体元件的结构的方法进一步包括在形成第一间隔层及第二间隔层之后，移除介电材料的剩余部分。在一些实施例中，移除介电材料的至少一部分包括移除设置在第一导电结构与第二导电结构之间的介电材料，其中第一导电结构的第一侧壁的第二部分及第二导电结构的第二侧壁的第四部分被曝露。在一些实施例中，第一间隔层形成在第一导电结构的第一侧壁的第二部分上，并且第二间隔层形成在第二导电结构的第二侧壁的第四部分上。
上文概述了数个实施例的特征，使得本领域的技艺人士可更好地理解本揭示内容的各态样。本领域的技术人员应当理解，他们可容易地将本揭示内容用作设计或修改用于执行本文介绍的实施例的相同目的及/或实现相同优点的其他制程及结构的基础。本领域的技术人员亦应意识到，此类等效的结构不脱离本揭示案的精神及范畴，并且在不脱离本揭示案的精神及范畴的情况下，本领域的技术人员可在此进行各种改变、替换及变更。

Claims (1)

1.一种半导体元件的结构，其特征在于，包括：
一元件；
设置在该元件上的一第一导电结构，其中该第一导电结构包括一第一侧壁，该第一侧壁包括一第一部分及一第二部分；
设置在该第一导电结构的该第一侧壁的该第一部分上的一第一间隔层；
邻近该第一导电结构设置的一第二导电结构，其中该第二导电结构包括一第二侧壁，该第二侧壁包括一第三部分及一第四部分；及
设置在该第二导电结构的该第二侧壁的该第三部分上的一第二间隔层，其中在该第一导电结构与该第二导电结构之间形成一气隙，并且其中该第一导电结构的该第一侧壁的第二部分、该第一间隔层、该第二导电结构的该第二侧壁的该第四部分及该第二间隔层曝露于该气隙。
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