TW202336759A - 類神經網路系統、高效率內嵌式人工突觸元件及其操作方法 - Google Patents

類神經網路系統、高效率內嵌式人工突觸元件及其操作方法 Download PDF

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Abstract

本發明提供一種高效率內嵌式人工突觸元件，其包含半導體基板、選擇電晶體、金屬層、第一記憶電晶體及第二記憶電晶體。選擇電晶體設置於半導體基板且包含選擇閘極結構、汲極區及源極區。金屬層連接汲極區。第一記憶電晶體包含第一閘極結構、第一電極區及第一憶阻器。第二記憶電晶體包含第二閘極結構、第二電極區及第二憶阻器。第二電極區與第一電極區彼此連接並形成連接區。連接區連接金屬層。第一憶阻器形成於第一閘極結構與連接區之間，第二憶阻器形成於第二閘極結構與連接區之間。藉此，輸出電壓具有良好的讀取視窗。

Description

類神經網路系統、高效率內嵌式人工突觸元件及其操作方法
本發明是關於一種高效率內嵌式人工突觸元件及其操作方法，特別是關於一種基於互補憶阻器的高效率內嵌式人工突觸元件及其操作方法，且其應用於具有高速計算且低功耗的類神經網路系統。
為解決傳統元件中高功耗且低傳輸效率的問題，許多研究投入電阻式記憶體的發展。電阻式記憶體又名為憶阻器(Memristor)，其符合物聯網(Internet of Things；IoT)時代對於資料儲存的需求。憶阻器具有低功耗、耐久度高及單位密度高之效果，且是發展記憶體內運算(Computing In Memory；CIM)及類神經網路(Neural Network；NN)系統不可或缺的記憶體元件。另一方面，類神經網路在圖像辨識與自駕車系統中展現其獨有的優勢。因此，結合憶阻器的類神經網路系統是未來的一大趨勢。
現今已有許多整合記憶體與智能系統之記憶體內運算和類神經網路的結構，以進一步提高計算能力與功耗效率。憶阻器雖作為下一代范紐曼計算體系結構的可能解決方案之一，然而憶阻器的邏輯閘卻無法與互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)邏輯電路相容。此外，在類神經網路中突觸元件的建構與訓練大多建立於數學計算模型，其透過機器學習與演算法的方式體現權重的變化，並將訓練後的結果帶入函數模型驗證。因為缺乏詳細地呈現矽數據(Silicon Data)，致使突觸元件的建構、訓練及驗證難以套用於其他模型，並使得應用於辨識及深度學習之準確度存在標準不一致性。
因此，本發明之目的在於提供一種類神經網路系統、高效率內嵌式人工突觸元件及其操作方法。高效率內嵌式人工突觸元件係由一個選擇電晶體以及彼此串接的第一記憶電晶體與第二記憶電晶體所組成。特別的是，第一憶阻器與第二憶阻器分別形成於第一記憶電晶體與第二記憶電晶體中。在操作方法上不需要依賴複雜的周邊電路即可完成權重運算並大幅降低功耗。設置、寫入以及讀取的過程不繁瑣，進而減少運算週期的耗費時間。相較於傳統數位切換的方式，高效率內嵌式人工突觸元件具有輸出穩定與低功耗的優勢，即使在製程變異和元件差異的影響下，輸出的狀態分布仍保持良好的讀取視窗。
依據本發明的一實施方式提供一種高效率內嵌式人工突觸元件，其包含一半導體基板、一選擇電晶體、一金屬層、一第一記憶電晶體以及一第二記憶電晶體。選擇電晶體設置於半導體基板，且包含一選擇閘極結構、一汲極區及一源極區。汲極區與源極區分別位於選擇閘極結構之相對二側。金屬層電性連接選擇電晶體之汲極區。第一記憶電晶體設置於半導體基板。第一記憶電晶體包含一第一閘極結構、一第一電極區及一第一憶阻器。第二記憶電晶體設置於半導體基板。第二記憶電晶體包含一第二閘極結構、一第二電極區及一第二憶阻器，且第二電極區與第一電極區彼此連接並形成一連接區。連接區電性連接金屬層。第一憶阻器形成於第一閘極結構與連接區之間，且第二憶阻器形成於第二閘極結構與連接區之間。
藉此，本發明之高效率內嵌式人工突觸元件藉由金屬層連接選擇電晶體的汲極區和連接區，以同時利用第一憶阻器與第二憶阻器的互補阻態之特性，進而將雙位元分別操作在高阻態和低阻態，並形成一非揮發性記憶體鎖存器(Non-Volatile Memory Latch；NVM Latch)的結構。因此，高效率內嵌式人工突觸元件的資料輸出特性，較一般傳統邏輯閘所使用的類比存取更加穩定且高效率。
前述實施方式之其他實施例如下：前述選擇電晶體可為一高介電常數金屬閘極(High-K Metal Gate；HKMG)N型場效電晶體。
前述實施方式之其他實施例如下：前述選擇閘極結構可包含一閘電極與一間隔物，且間隔物環繞閘電極。汲極區與源極區分別對準於位在閘電極相對側之間隔物。
前述實施方式之其他實施例如下：前述高效率內嵌式人工突觸元件可更包含一淺溝槽隔離區。淺溝槽隔離區設置於半導體基板，且位在選擇電晶體之汲極區與第一記憶電晶體之另一第一電極區之間。
前述實施方式之其他實施例如下：前述高效率內嵌式人工突觸元件可更包含一第一接觸物與一第二接觸物。第一接觸物連接於金屬層與選擇電晶體的汲極區之間。第二接觸物連接於金屬層與連接區之間。第一接觸物之一長度等於第二接觸物之一長度。
依據本發明的另一實施方式提供一種高效率內嵌式人工突觸元件的操作方法，其中高效率內嵌式人工突觸元件包含一選擇電晶體、一金屬層、一第一記憶電晶體及一第二記憶電晶體。第一記憶電晶體包含一第一閘極結構與一第一憶阻器。第二記憶電晶體包含一第二閘極結構與一第二憶阻器。高效率內嵌式人工突觸元件的操作方法包含一設置步驟、一寫入步驟以及一讀取步驟。設置步驟係施加一初始電壓至第一閘極結構與第二閘極結構，以設置第一憶阻器與第二憶阻器處於一低阻態。寫入步驟包含施加一寫入電壓至第一閘極結構與第二閘極結構之一者，以重置第一憶阻器與第二憶阻器之一者處於一高阻態。第一憶阻器與第二憶阻器對應一寫入位元。讀取步驟係浮接選擇電晶體之一閘電極，並施加一讀取電壓至第一閘極結構且施加另一讀取電壓至第二閘極結構。金屬層之一輸出電壓根據寫入位元決定。
藉此，本發明之高效率內嵌式人工突觸元件的操作方法透過轉換第一憶阻器的高阻態與低阻態，並轉換第二憶阻器的高阻態與低阻態來實現非揮發性記憶體鎖存器的邏輯閘，且藉由寫入位元決定分壓後的輸出電壓。
前述實施方式之其他實施例如下：當前述第一憶阻器處於高阻態且第二憶阻器處於低阻態時，寫入位元可為1。當前述第一憶阻器處於低阻態且第二憶阻器處於高阻態時，寫入位元可為0。
前述實施方式之其他實施例如下：當前述寫入位元為1時，輸出電壓可趨近於另一讀取電壓。當前述寫入位元為0時，輸出電壓可趨近於讀取電壓。讀取電壓大於另一讀取電壓。
前述實施方式之其他實施例如下：前述輸出電壓對應於一輸出位元，且輸出位元表示為Y。對應閘電極的一閘極位元表示為G。對應選擇電晶體之一源極區的一源極位元表示為S。對應閘極位元之一第一相反位元表示為G’。對應寫入位元之一第二相反位元表示為X’，且輸出位元可滿足下列條件：Y = GS + G’X’。
依據本發明的又一實施方式提供一種類神經網路系統，其包含複數前述實施方式的高效率內嵌式人工突觸元件以及複數二極體。此些高效率內嵌式人工突觸元件彼此陣列排列。各個高效率內嵌式人工突觸元件之金屬層產生一輸出電壓。直行排列的各個高效率內嵌式人工突觸元件之選擇電晶體之選擇閘極結構耦接至一字元線。橫列排列的各個高效率內嵌式人工突觸元件之選擇電晶體之源極區耦接一位元線。橫列排列的各個高效率內嵌式人工突觸元件之第一記憶電晶體之第一閘極結構耦接一第一電極線。橫列排列的各個高效率內嵌式人工突觸元件之第二記憶電晶體之第二閘極結構耦接一第二電極線。各個二極體耦接上下相鄰的各二高效率內嵌式人工突觸元件之二金屬層。各個二極體具有一陽極端，且橫列排列的此些二極體之此些陽極端彼此連接並蒐集一輸出電流。各個二極體根據上下相鄰的各二高效率內嵌式人工突觸元件之二金屬層之二輸出電壓決定是否導通。
藉此，本發明之類神經網路系統在更新高效率內嵌式人工突觸元件時只需透過施加偏壓於第一電極線與第二電極線即可將第一憶阻器和第二憶阻器設置為相反阻態，並由上下相鄰的二高效率內嵌式人工突觸元件之二輸出電壓決定二極體的導通與否。因此，本發明之類神經網路系統不需要繁瑣的操作次數，並有效地降低功耗。此外，類神經網路系統可藉由調整偏壓大小來得到不同高效率內嵌式人工突觸元件的輸出電壓，進一步改變二極體的輸出電流大小並獲得更多權重組合。
以下將參照圖式說明本發明之複數個實施例。為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施例中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之；並且重複之元件將可能使用相同的編號表示之。
此外，本文中當某一元件(或單元或模組等)「連接/連結」於另一元件，可指所述元件是直接連接/連結於另一元件，亦可指某一元件是間接連接/連結於另一元件，意即，有其他元件介於所述元件及另一元件之間。而當有明示某一元件是「直接連接/連結」於另一元件時，才表示沒有其他元件介於所述元件及另一元件之間。而第一、第二、第三等用語只是用來描述不同元件，而對元件本身並無限制，因此，第一元件亦可改稱為第二元件。且本文中之元件/單元/電路之組合非此領域中之一般周知、常規或習知之組合，不能以元件/單元/電路本身是否為習知，來判定其組合關係是否容易被技術領域中之通常知識者輕易完成。
請一併參閱第1圖與第2圖，其中第1圖係繪示依照本發明之第一實施例之高效率內嵌式人工突觸元件100的立體示意圖；及第2圖係繪示第1圖之高效率內嵌式人工突觸元件100的等效電路圖。如圖所示，高效率內嵌式人工突觸元件100包含一半導體基板200、一選擇電晶體300、一金屬層400、一第一記憶電晶體500以及一第二記憶電晶體600，其中選擇電晶體300、第一記憶電晶體500及第二記憶電晶體600均設置於半導體基板200上，並彼此共平面。第一記憶電晶體500與第二記憶電晶體600彼此串接。
具體而言，選擇電晶體300包含一選擇閘極結構310、一汲極區320及一源極區330。汲極區320與源極區330分別位於選擇閘極結構310之相對二側。金屬層400電性連接選擇電晶體300之汲極區320。第一記憶電晶體500包含一第一閘極結構510、一第一電極區520a及一第一憶阻器530。第二記憶電晶體600包含一第二閘極結構610、一第二電極區620a及一第二憶阻器630，且第二電極區620a與第一電極區520a彼此電性連接並形成一連接區Cr。連接區Cr電性連接金屬層400。特別的是，第一憶阻器530形成於第一閘極結構510與連接區Cr之間，且第二憶阻器630形成於第二閘極結構610與連接區Cr之間。
藉此，本發明之高效率內嵌式人工突觸元件100藉由金屬層400電性連接選擇電晶體300的汲極區320和連接區Cr而可同時利用第一記憶電晶體500的第一憶阻器530與第二記憶電晶體600的第二憶阻器630的互補阻態之特性，進而將雙位元分別操作在高阻態和低阻態，並形成一非揮發性記憶體鎖存器(Non-Volatile Memory Latch；NVM Latch)的結構。因此，高效率內嵌式人工突觸元件100的資料輸出特性，較一般傳統邏輯閘所使用的類比存取更加穩定且高效率。
在第一實施例中，半導體基板200可包含元素半導體材料、化合物半導體材料和/或合金半導體材料。元素半導體材料例如為晶體矽、多晶矽、非晶矽、鍺和/或金剛石。此外，選擇電晶體300可為28奈米製程的一高介電常數金屬閘極(High-K Metal Gate；HKMG)N型場效電晶體，且第一記憶電晶體500與第二記憶電晶體600可為28奈米製程的一N型場效電晶體，但本發明不以此為限。
詳細地說，選擇電晶體300的選擇閘極結構310可包含一閘電極311與一間隔物312。間隔物312環繞閘電極311，且可由單層或多層結構所形成。汲極區320與源極區330分別對準於位在閘電極311相對側之間隔物312。第一記憶電晶體500的第一閘極結構510可包含一閘電極511與一間隔物512。第二記憶電晶體600的第二閘極結構610可包含一閘電極611與一間隔物612。閘電極511和間隔物512的結構配置與選擇電晶體300的閘電極311和間隔物312相同；同理，閘電極611和間隔物612的結構配置亦不另贅述。須說明的是，第一記憶電晶體500可更包含一第一電極區520b，且第二記憶電晶體600可更包含一第二電極區620b。第一記憶電晶體500的第一電極區520a、520b可分別為電晶體中的汲極區與源極區，且第二記憶電晶體600的第二電極區620a、620b亦可分別為電晶體中的汲極區與源極區。因此，第一實施例的連接區Cr主要由二個汲極區彼此串接所構成。於其他實施例中，連接區可由二個不同的記憶電晶體之源極區所構成。
此外，高效率內嵌式人工突觸元件100可更包含一第一接觸物410與一第二接觸物420。第一接觸物410電性連接於金屬層400與選擇電晶體300的汲極區320之間。第二接觸物420電性連接於金屬層400與連接區Cr之間。值得注意的是，第一接觸物410具有一長度L 1，第二接觸物420具有一長度L 2，且長度L 1等於長度L 2。再者，高效率內嵌式人工突觸元件100可更包含一淺溝槽隔離(Shallow Trench Isolation；STI)區700。淺溝槽隔離區700設置於半導體基板200，且位在選擇電晶體300之汲極區320與第一記憶電晶體500之第一電極區520b之間。淺溝槽隔離區700的構成係藉由移除部分的半導體基板200以形成一溝槽於半導體基板200內，並填入介電材料至前述溝槽內。介電材料可為氧化矽、氮化矽、氮氧化矽及碳摻雜氧化矽，或者是其他淺溝槽隔離材料。淺溝槽隔離區700主要用以分隔選擇電晶體300與第一記憶電晶體500之間的主動區。
請一併參閱第1圖、第2圖、第3圖、第4A圖、第4B圖及第4C圖，其中第3圖係繪示依照本發明之第二實施例之高效率內嵌式人工突觸元件的操作方法800的流程示意圖；第4A圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法800的設置步驟S02的示意圖；第4B圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法800的寫入步驟S04的示意圖；及第4C圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法800的讀取步驟S06的示意圖。如第3圖所示，高效率內嵌式人工突觸元件的操作方法800可應用於第2圖的高效率內嵌式人工突觸元件100，並包含一設置步驟S02、一寫入步驟S04以及一讀取步驟S06。下列表一列示出高效率內嵌式人工突觸元件的操作方法800在設置步驟S02、寫入步驟S04及讀取步驟S06中施加於高效率內嵌式人工突觸元件100各端點之電壓，且以下段落將配合後續之圖式及實施例詳細說明本發明之高效率內嵌式人工突觸元件的操作方法800之運作機制。 表一
  設置 寫入(X=1) 寫入 (X=0) 讀取
源極區330 0V 0V 0V 浮接
閘電極311 0.5V 1V 1V 浮接
第一閘極結構510 3V 0V 2V 1V
第二閘極結構610 3V 2V 0V 0V
請接續參閱第4A圖，設置步驟S02係施加一初始電壓至第一閘極結構510與第二閘極結構610，以設置第一憶阻器530與第二憶阻器630處於一低阻態L。詳細地說，高效率內嵌式人工突觸元件100在執行阻態轉換之前須先施加高電壓於第一閘極結構510與第二閘極結構610的端點上，藉以令第一憶阻器530與第二憶阻器630進行初始化的設置(Set)並處於低阻態L(即低電阻)，其中於設置步驟S02中的初始電壓為前述的高電壓，且其可為3V，但本發明不以此為限。另外，由第4A圖中的等效電路圖與曲線圖可知，當第一憶阻器530與第二憶阻器630均處於低阻態L時，流經第一憶阻器530的一初始電流I 1與流經第二憶阻器630的一初始電流I 2差異不大，代表本發明之第一憶阻器530與第二憶阻器630之間的元件對稱性高。
請接續參閱第4B圖，寫入步驟S04包含施加一寫入電壓至第一閘極結構510與第二閘極結構610之一者，以重置第一憶阻器530與第二憶阻器630之一者處於一高阻態H。特別的是，第一憶阻器530的當下阻態與第二憶阻器630的當下阻態會對應一寫入位元X。當第一憶阻器530處於高阻態H且第二憶阻器630處於低阻態L時，寫入位元X可為1(即第4B圖中的X=1)。當第一憶阻器530處於低阻態L且第二憶阻器630處於高阻態H時，寫入位元X可為0(即第4B圖中的X=0)。
詳細地說，本發明施加低電壓至第一閘極結構510以使第一憶阻器530從第4A圖的低阻態L重置為高阻態H(即高電阻)，且同時地施加高電壓至第二閘極結構610以繼續維持第二憶阻器630在低阻態L，並定義寫入位元X為1。相反地，本發明施加低電壓至第二閘極結構610以使第二憶阻器630從第4A圖的低阻態L重置為高阻態H，且同時地施加高電壓至第一閘極結構510以繼續維持第一憶阻器530在低阻態L，並定義寫入位元X為0。因此，高效率內嵌式人工突觸元件100透過上述流程來實現非揮發性記憶體鎖存器進行寫入(Write)為1或0的操作，其中於寫入步驟S04中的寫入電壓為前述的低電壓且其可為0V，前述的高電壓可為2V，但本發明不以此為限。另外，由第4B圖中的等效電路圖與曲線圖可知，當第一憶阻器530與第二憶阻器630處於互補阻態時，流經第一憶阻器530的一重置電流I 3與流經第二憶阻器630的一重置電流I 4差異不大，代表本發明之第一憶阻器530與第二憶阻器630在阻態轉換的操作後仍然保持低變異性。
請接續參閱第4C圖，讀取步驟S06係浮接選擇電晶體300之閘電極311，並施加一讀取電壓V r1至第一閘極結構510且施加另一讀取電壓V r2至第二閘極結構610，然後擷取金屬層400之一輸出電壓V out，且輸出電壓V out係根據寫入位元X來決定，其中讀取電壓V r1大於讀取電壓V r2。當寫入位元X為1時，輸出電壓V out可趨近於讀取電壓V r2(即表一中的0V)；當寫入位元X為0時，輸出電壓V out可趨近於讀取電壓V r1(即表一中的1V)。
詳細地說，高效率內嵌式人工突觸元件100於寫入操作完畢後會繼續進行讀取(Read)操作。於讀取步驟S06中，選擇電晶體300被關閉，並給予讀取電壓V r1於第一閘極結構510的端點，且給予讀取電壓V r2於第二閘極結構610的端點或使其接地。由電壓分配定則(Voltage Divider Rule)可知，輸出電壓V out係為上下兩端點的分壓。因此，當第一憶阻器530處於高阻態H且第二憶阻器630處於低阻態L(即寫入位元X為1)時，輸出電壓V out趨近於0V；當第一憶阻器530處於低阻態L且第二憶阻器630處於高阻態H(即寫入位元X為0)時，輸出電壓V out趨近於1V。另外，由第4C圖中的等效電路圖與量測多個高效率內嵌式人工突觸元件100後的輸出電壓分布圖可知，雖然第一憶阻器530與第二憶阻器630之間存在微單元偏差(Cell Variation)，使得輸出電壓V out存在分布區間，但是輸出的結果仍具有十倍以上的讀取視窗(Read Window)。藉此，本發明之高效率內嵌式人工突觸元件的操作方法800透過轉換第一憶阻器530的高阻態H與低阻態L，並轉換第二憶阻器630的高阻態H與低阻態L來實現非揮發性記憶體鎖存器的邏輯閘，且藉由寫入位元X決定分壓後的輸出電壓V out。此記憶體內運算比起傳統數位切換的方式，有輸出更加穩定且功耗上更有效率的優勢，即使在製程變異和元件差異的影響下，輸出的狀態分布仍含具有良好的讀取視窗。
請一併參閱第4A圖、第4B圖及第5圖，其中第5圖係繪示本發明之高效率內嵌式人工突觸元件100的第一閘極結構510的直流切換特性的示意圖。具體而言，第5圖的橫軸係為施加於第一閘極結構510的電壓，縱軸係為流經第一憶阻器530的電流。在設置步驟S02中，經由施加高電壓來初始化第一憶阻器530，並設置第一憶阻器530處於低阻態L，且初始電流I 1瞬時地跳躍至高電流。在寫入步驟S04中，經由施加低電壓以重置第一憶阻器530處於高阻態H，且重置電流I 3瞬時地驟降至低電流。值得注意的是，設置所需施加的高電壓與重置所需施加的低電壓之間具有一電壓間隔，因此相較於習知的突觸元件，本發明之高效率內嵌式人工突觸元件100的操作視窗(Operation Window)較大，進而可避免過度寫入(Over-Write)。另外，由第5圖可知，由於在設置步驟S02中所需施加的高電壓可在2.5V至3V之間，因此高效率內嵌式人工突觸元件100僅需使用小於4V以內的電壓，即可對第一憶阻器530與第二憶阻器630進行初始化，進而具有低功耗之效果。
請一併參閱第4C圖與第6圖，其中第6圖係繪示由本發明之高效率內嵌式人工突觸元件100所形成之非揮發性記憶體鎖存器的輸出輸入時序圖。如圖所示，輸出電壓V out可對應於一輸出位元，且輸出位元可表示為Y。對應閘電極311的一閘極位元可表示為G。對應選擇電晶體300之源極區330的一源極位元可表示為S。對應閘極位元G之一第一相反位元表示為G’。對應寫入位元X之一第二相反位元表示為X’，且輸出位元Y可滿足下列條件：Y = GS + G’X’。舉例而言，於讀取步驟S06中選擇電晶體300被關閉，其意謂著閘極位元G輸入為0，第一相反位元G’輸入為1，且源極位元S可忽略不計。因此，輸出位元Y等於第二相反位元X’。
請參閱第7圖，其係繪示依照本發明之第三實施例之類神經網路系統900的架構示意圖。如圖所示，類神經網路系統900包含複數高效率內嵌式人工突觸元件910以及複數二極體920。
於第三實施例中，此些高效率內嵌式人工突觸元件910彼此以3*3陣列排列，但本發明不以此為限。各個高效率內嵌式人工突觸元件910之金屬層產生一輸出電壓。直行排列的各個高效率內嵌式人工突觸元件910之選擇電晶體之選擇閘極結構耦接至一字元線WL 1、WL 2、WL 3。橫列排列的各個高效率內嵌式人工突觸元件910之選擇電晶體之源極區耦接一位元線BL 1、BL 2、BL 3。橫列排列的各個高效率內嵌式人工突觸元件910之第一記憶電晶體之第一閘極結構耦接一第一電極線SL 1。橫列排列的各個高效率內嵌式人工突觸元件910之第二記憶電晶體之第二閘極結構耦接一第二電極線SL 2。各個二極體920耦接上下相鄰的各二高效率內嵌式人工突觸元件910之二金屬層。各個二極體920具有一陽極端，且橫列排列的此些二極體920之此些陽極端彼此連接並蒐集一輸出電流Y 1、Y 2、Y 3。各個二極體920根據上下相鄰的各二高效率內嵌式人工突觸元件910之二金屬層之二輸出電壓決定是否導通。
具體而言，本發明將第一實施例的高效率內嵌式人工突觸元件100擴展至陣列實現具記憶體內運算穩定、低功耗特性之類神經網路系統900。習知的憶阻器類神經網路系統將突觸權重(Synaptic Weight)儲存於多階阻態元件(Multi-Level resistance Cell；MLC)，由憶阻器的阻態大小決定通過的電流流量。在交叉式點陣列中的各個憶阻器即為突觸，被加總的元件電流即類似於向量內積(Vector Dot Product)，在給予特定偏壓的情況下系統得以呈現類比加成的操作。然而，應用類比加成的憶阻器作為突觸的類神經網路系統，其表現易受元件本身的耐受性、開關特性及線性度的因素限制而影響準確度。
不同於習知的控制單一突觸元件阻值作為權重的交叉式點陣列，本發明之類神經網路系統900利用高效率內嵌式人工突觸元件910所形成的非揮發性記憶體鎖存器結構將記憶體內運算和類神經網路結合，並藉由高效率內嵌式人工突觸元件910中的第一憶阻器與第二憶阻器阻態轉換的數位輸出加乘來計算成類比權重。各個高效率內嵌式人工突觸元件910可藉由內部的選擇電晶體獨立操作且不互相影響。
類神經網路系統900的操作方法主要分為兩階段，其分別為更新突觸(Restored Synaptic State)和識別權重(Synaptic State)。如同前述提及的高效率內嵌式人工突觸元件的操作方法800，更新突觸時透過施加偏壓至第一電極線SL 1與第二電極線SL 2將高效率內嵌式人工突觸元件910中的第一憶阻器與第二憶阻器的阻態設置或重置成相反阻態，藉以令二極體920根據上下相鄰之輸出電壓決定是否導通。當位在二極體920上端的高效率內嵌式人工突觸元件910的輸出電壓為邏輯0，且位在二極體920上端的高效率內嵌式人工突觸元件910的輸出電壓為邏輯1時，則二極體920導通。反之，當位在二極體920上端的高效率內嵌式人工突觸元件910的輸出電壓為邏輯1，且位在二極體920上端的高效率內嵌式人工突觸元件910的輸出電壓為邏輯0時，則二極體920關閉。橫向串聯的輸出電流Y 1、Y 2、Y 3大小即為不同二極體920導通或關閉的電流總和結果。
識別權重時施加於第二電極線SL 2的偏壓可為0V，然後透過調整施加於第一電極線SL 1的偏壓大小得到不同高效率內嵌式人工突觸元件910的輸出電壓(如同第4C圖與讀取步驟S06)，進一步改變二極體920的導通電流大小且獲得更多權重組合，實現更精密地判斷。下列表二列示出類神經網路系統900的操作方法在更新突觸和識別權重中施加於類神經網路系統900各端點之電壓。 表二
  識別權重 更新突觸
偏壓條件 低阻態至 高阻態 高阻態至 低阻態
字元線 WL 1、WL 2、WL 3 0V 1V 0.5V
位元線 BL 1、BL 2、BL 3 0V 0V 0V
第一電極線SL 1 1V~2V 2.5V 5V
第二電極線SL 2 0V 0V 0V
請參閱第8圖係繪示依照本發明之第四實施例之類神經網路系統之權重W 1、W 2、W 3、W 4、W 5、W 6、W 7、W 8、W 9、W 10與輸出電流的位元點陣圖。具體而言，第四實施例的類神經網路系統係由第三實施例的類神經網路系統900擴展而成的10*10陣列。如第8圖所示，每個高效率內嵌式人工突觸元件的輸出電流由大到小呈現由淺色到深色的分布。第一列僅一個二極體導通，定義權重為W 1；第二列共兩個二極體導通則為W 2，並以此類推。權重W 10代表累積了十個二極體的導通電流，其對應的權重大小為陣列中最大。藉此，本發明之類神經網路系統900在更新高效率內嵌式人工突觸元件910時只需透過施加偏壓於第一電極線SL 1與第二電極線SL 2即可將第一憶阻器和第二憶阻器設置為相反阻態，並由上下相鄰的二高效率內嵌式人工突觸元件910之二輸出電壓決定二極體920的導通與否。因此，本發明之類神經網路系統900不需要繁瑣的操作次數，並有效地降低功耗。此外，類神經網路系統900可藉由調整偏壓大小來得到不同高效率內嵌式人工突觸元件910的輸出電壓，進一步改變二極體920的輸出電流大小並獲得更多權重組合。
綜上所述，本發明具有下列優點：其一，本發明藉由金屬層連接選擇電晶體的汲極區和連接區而可同時利用第一憶阻器與第二憶阻器的互補阻態之特性，進而將雙位元分別操作在高阻態和低阻態，並形成非揮發性記憶體鎖存器的結構。其二，本發明之高效率內嵌式人工突觸元件的資料輸出特性，較一般傳統邏輯閘所使用的類比存取更加穩定且高效率。其三，本發明之高效率內嵌式人工突觸元件即使在製程變異和元件差異的影響下，輸出的狀態分布仍含具有良好的讀取視窗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100,910:高效率內嵌式人工突觸元件 200:半導體基板 300:選擇電晶體 310:選擇閘極結構 311,511,611:閘電極 312,512,612:間隔物 320:汲極區 330:源極區 400:金屬層 410:第一接觸物 420:第二接觸物 500:第一記憶電晶體 510:第一閘極結構 520:第一電極區 520a,520b:第一電極區 530:第一憶阻器 600:第二記憶電晶體 610:第二閘極結構 620a,620b:第二電極區 630:第二憶阻器 700:淺溝槽隔離區 800:高效率內嵌式人工突觸元件的操作方法 900:類神經網路系統 920:二極體 S02:設置步驟 S04:寫入步驟 S06:讀取步驟 Cr:連接區 L 1,L 2:長度 L:低阻態 H:高阻態 I 1,I 2:初始電流 I 3,I 4:重置電流 V r1,V r2:讀取電壓 V out:輸出電壓 X:寫入位元 Y:輸出位元 G:閘極位元 S:源極位元 WL 1,WL 2,WL 3:字元線 BL 1,BL 2,BL 3:位元線 SL 1:第一電極線 SL 2:第二電極線 Y 1,Y 2,Y 3:輸出電流 W 1,W 2,W 3,W 4,W 5,W 6,W 7,W 8,W 9,W 10:權重
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖係繪示依照本發明之第一實施例之高效率內嵌式人工突觸元件的立體示意圖； 第2圖係繪示第1圖之高效率內嵌式人工突觸元件的等效電路圖； 第3圖係繪示依照本發明之第二實施例之高效率內嵌式人工突觸元件的操作方法的流程示意圖； 第4A圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法的設置步驟的示意圖； 第4B圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法的寫入步驟的示意圖； 第4C圖係繪示第3圖之高效率內嵌式人工突觸元件的操作方法的讀取步驟的示意圖； 第5圖係繪示本發明之高效率內嵌式人工突觸元件的第一閘極結構的直流切換特性的示意圖； 第6圖係繪示由本發明之高效率內嵌式人工突觸元件所形成之非揮發性記憶體鎖存器的輸出輸入時序圖； 第7圖係繪示依照本發明之第三實施例之類神經網路系統的架構示意圖；以及 第8圖係繪示依照本發明之第四實施例之類神經網路系統之權重與輸出電流的位元點陣圖。
100:高效率內嵌式人工突觸元件
200:半導體基板
300:選擇電晶體
310:選擇閘極結構
311,511,611:閘電極
312,512,612:間隔物
320:汲極區
330:源極區
400:金屬層
410:第一接觸物
420:第二接觸物
500:第一記憶電晶體
510:第一閘極結構
520a,520b:第一電極區
530:第一憶阻器
600:第二記憶電晶體
610:第二閘極結構
620a,620b:第二電極區
630:第二憶阻器
700:淺溝槽隔離區
Cr:連接區
L1,L2:長度

Claims (10)

  1. 一種高效率內嵌式人工突觸元件，包含： 一半導體基板； 一選擇電晶體，設置於該半導體基板，且包含一選擇閘極結構、一汲極區及一源極區，該汲極區與該源極區分別位於該選擇閘極結構之相對二側； 一金屬層，電性連接該選擇電晶體之該汲極區； 一第一記憶電晶體，設置於該半導體基板，其中該第一記憶電晶體包含一第一閘極結構、一第一電極區及一第一憶阻器；以及 一第二記憶電晶體，設置於該半導體基板，其中該第二記憶電晶體包含一第二閘極結構、一第二電極區及一第二憶阻器，且該第二電極區與該第一電極區彼此連接並形成一連接區，該連接區電性連接該金屬層； 其中，該第一憶阻器形成於該第一閘極結構與該連接區之間，該第二憶阻器形成於該第二閘極結構與該連接區之間。
  2. 如請求項1所述之高效率內嵌式人工突觸元件，其中該選擇電晶體為一高介電常數金屬閘極(High-K Metal Gate；HKMG)N型場效電晶體。
  3. 如請求項1所述之高效率內嵌式人工突觸元件，其中該選擇閘極結構包含： 一閘電極；及 一間隔物，環繞該閘電極，該汲極區與該源極區分別對準於位在該閘電極相對側之該間隔物。
  4. 如請求項1所述之高效率內嵌式人工突觸元件，更包含： 一淺溝槽隔離區，設置於該半導體基板，且位在該選擇電晶體之該汲極區與該第一記憶電晶體之另一第一電極區之間。
  5. 如請求項1所述之高效率內嵌式人工突觸元件，更包含： 一第一接觸物，連接於該金屬層與該選擇電晶體的該汲極區之間；及 一第二接觸物，連接於該金屬層與該連接區之間； 其中，該第一接觸物之一長度等於該第二接觸物之一長度。
  6. 一種高效率內嵌式人工突觸元件的操作方法，其中該高效率內嵌式人工突觸元件包含一選擇電晶體、一金屬層、一第一記憶電晶體及一第二記憶電晶體，該第一記憶電晶體包含一第一閘極結構與一第一憶阻器，該第二記憶電晶體包含一第二閘極結構與一第二憶阻器，該高效率內嵌式人工突觸元件的操作方法包含以下步驟： 一設置步驟，係施加一初始電壓至該第一閘極結構與該第二閘極結構，以設置該第一憶阻器與該第二憶阻器處於一低阻態； 一寫入步驟，包含施加一寫入電壓至該第一閘極結構與該第二閘極結構之一者，以重置該第一憶阻器與該第二憶阻器之一者處於一高阻態，其中該第一憶阻器與該第二憶阻器對應一寫入位元；以及 一讀取步驟，係浮接該選擇電晶體之一閘電極，並施加一讀取電壓至該第一閘極結構且施加另一讀取電壓至該第二閘極結構，其中該金屬層之一輸出電壓根據該寫入位元決定。
  7. 如請求項6所述之高效率內嵌式人工突觸元件的操作方法，其中， 當該第一憶阻器處於該高阻態且該第二憶阻器處於該低阻態時，該寫入位元為1；及 當該第一憶阻器處於該低阻態且該第二憶阻器處於該高阻態時，該寫入位元為0。
  8. 如請求項7所述之高效率內嵌式人工突觸元件的操作方法，其中， 當該寫入位元為1時，該輸出電壓趨近於該另一讀取電壓；及 當該寫入位元為0時，該輸出電壓趨近於該讀取電壓； 其中，該讀取電壓大於該另一讀取電壓。
  9. 如請求項6所述之高效率內嵌式人工突觸元件的操作方法，其中該輸出電壓對應於一輸出位元，該輸出位元表示為Y，對應該閘電極的一閘極位元表示為G，對應該選擇電晶體之一源極區的一源極位元表示為S，對應該閘極位元之一第一相反位元表示為G’，對應該寫入位元之一第二相反位元表示為X’，且該輸出位元滿足下列條件： Y = GS + G’X’。
  10. 一種類神經網路系統，包含： 複數如請求項1所述的高效率內嵌式人工突觸元件，彼此陣列排列，其中各該高效率內嵌式人工突觸元件之該金屬層產生一輸出電壓，直行排列的各該高效率內嵌式人工突觸元件之該選擇電晶體之該選擇閘極結構耦接至一字元線，橫列排列的各該高效率內嵌式人工突觸元件之該選擇電晶體之該源極區耦接一位元線，橫列排列的各該高效率內嵌式人工突觸元件之該第一記憶電晶體之該第一閘極結構耦接一第一電極線，橫列排列的各該高效率內嵌式人工突觸元件之該第二記憶電晶體之該第二閘極結構耦接一第二電極線；以及 複數二極體，各該二極體耦接上下相鄰的各二該高效率內嵌式人工突觸元件之二該金屬層，其中各該二極體具有一陽極端，橫列排列的該些二極體之該些陽極端彼此連接並蒐集一輸出電流； 其中，各該二極體根據上下相鄰的各二該高效率內嵌式人工突觸元件之二該金屬層之二該輸出電壓決定是否導通。
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US11538513B2 (en) * 2019-08-16 2022-12-27 Micron Technology, Inc. Memory element for weight update in a neural network
US11495287B2 (en) * 2019-10-28 2022-11-08 National Tsing Hua University Memory unit for multi-bit convolutional neural network based computing-in-memory applications, memory array structure for multi-bit convolutional neural network based computing-in-memory applications and computing method
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