TW202335245A - 電晶體裝置及形成其的方法 - Google Patents

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尹承燦
黃寅燦
曺健浩
任廷爀
洪炳鶴
康一 徐
何铭
朴宰賢
邁赫迪 薩瑞米
瑞貝卡 朴
哈索諾 席姆卡
河大元
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Abstract

提供電晶體裝置。一種電晶體裝置包括基板。所述電晶體裝置包括位於基板上的下部電晶體，所述下部電晶體具有下部閘極及下部通道區。所述電晶體裝置包括上部電晶體，所述上部電晶體具有上部閘極及上部通道區。下部電晶體位於上部電晶體與基板之間。所述電晶體裝置包括隔離區，所述隔離區將下部電晶體的下部通道區與上部電晶體的上部通道區分離。此外，下部電晶體的下部閘極接觸上部電晶體的上部閘極。亦提供形成電晶體裝置的相關方法。

Description

其間具有隔離區與共柵電極的多個疊層晶體管及相關製造方法
本揭露大體而言是有關於半導體裝置領域，且更具體而言，是有關於三維電晶體結構。
電子裝置中的電晶體的密度持續增大。儘管三維電晶體結構可有助於增大電晶體密度，然而其可能會經歷例如寄生電容等電性弱點（electrical vulnerability）。舉例而言，三維電晶體結構的接觸件金屬與閘極金屬之間的寄生電容可能會降低裝置效能。
此外，可能難以形成用於三維電晶體結構的內間隔件（inner spacer）。並且，用於三維電晶體結構的閘極金屬的沈積及移除可能複雜且難以控制。
根據本文中的一些實施例，一種電晶體裝置可包括基板。所述電晶體裝置可包括位於基板上的下部電晶體，所述下部電晶體具有下部閘極及下部通道區。所述電晶體裝置可包括上部電晶體，所述上部電晶體具有上部閘極及上部通道區。下部電晶體可位於上部電晶體與基板之間。所述電晶體裝置包括隔離區，所述隔離區可將下部電晶體的下部通道區與上部電晶體的上部通道區分離。此外，下部電晶體的下部閘極可接觸上部電晶體的上部閘極。
根據一些實施例，一種電晶體裝置可包括下部奈米片電晶體，所述下部奈米片電晶體具有下部奈米片疊層及位於所述下部奈米片疊層上的下部閘極。所述電晶體裝置可包括位於下部奈米片電晶體的頂部上的上部奈米片電晶體。上部奈米片電晶體可包括上部奈米片疊層及位於所述上部奈米片疊層上的上部閘極。所述電晶體裝置可包括隔離區，所述隔離區將下部奈米片疊層與上部奈米片疊層分離。此外，下部奈米片電晶體的下部閘極可接觸上部奈米片電晶體的上部閘極。
根據一些實施例，一種形成電晶體裝置的方法可包括形成初步電晶體疊層，所述初步電晶體疊層包括下部通道層、上部通道層及犧牲層，所述犧牲層將下部通道層與上部通道層分離。所述方法可包括在下部通道層與上部通道層之間形成絕緣間隔件。所述方法可包括移除犧牲層。所述方法可包括在藉由移除犧牲層而形成的開口中形成隔離層。所述方法可包括在隔離層下方在下部通道層上形成下部閘極，且在隔離層上方在上部通道層上形成上部閘極。此外，上部閘極可接觸下部閘極。
依據本發明的實施例，提供電晶體裝置，所述電晶體裝置包括共用閘極（common gate）及隔離區，所述隔離區將下部電晶體的下部通道區與上部電晶體的上部通道區分離。由於上部電晶體與下部電晶體之間的邊界未經界定，因此形成用於三維電晶體結構的內間隔件可能具有製程約束（process restriction）。舉例而言，內間隔件可能在上部電晶體與下部電晶體之間具有不完整的夾斷（pinchoff）（例如，移除/分離）。並且，位於上部裝置與下部裝置中間的閘極金屬的沈積及移除可能受到上部裝置與下部裝置之間的垂直間距（vertical space）及閘極長度的約束，且該些製程可能複雜且難以控制。
然而，依據本發明實施例的電晶體裝置及形成所述電晶體裝置的方法可藉由形成界定上部電晶體與下部電晶體之間的邊界的犧牲層來解決該些問題。由犧牲層提供的經界定邊界可改善對內間隔件的後續形成的控制。此外，隨後利用隔離層來替換犧牲層，所述隔離層是將位於上部電晶體與下部電晶體的共用閘極內部的隔離區的一部分。在將形成共用閘極的區內部形成隔離層有助於控制在所述區中形成的閘極金屬的量及位置。
將參照附圖來更詳細地闡述本發明的實例性實施例。
圖1A至圖1D提供根據各種實施例的電晶體裝置的沿不同軸線觀察的圖。圖1A是根據本發明一些實施例的奈米片電晶體裝置100的平面圖。裝置100包括第一電晶體疊層110-1及第二電晶體疊層110-2。為例示簡潔起見，在圖1A中僅示出兩個電晶體疊層110。然而，在一些實施例中，裝置100可包括三個電晶體疊層110、四個電晶體疊層110或更多個電晶體疊層110。舉例而言，所述兩個電晶體疊層110-1、110-2可為較靠近裝置100中的任何其他電晶體疊層110而言更靠近彼此的一對電晶體疊層110。
第一電晶體疊層110-1包括第一奈米片疊層120-1，第一奈米片疊層120-1在第一水平方向X上位於一對源極/汲極區150-1之間。第一奈米片疊層120-1包括上部奈米片NS-U及下部奈米片NS-L（圖1B）以及位於奈米片NS上的上部閘極G-U及下部閘極G-L（圖1B）。儘管奈米片NS可接觸源極/汲極區150-1，然而閘極G-U及閘極G-L可藉由在本文中可被稱為「內間隔件」的上部絕緣間隔件IS-U及下部絕緣間隔件IS-L（圖1C）而在方向X上與源極/汲極區150-1間隔開。
每一源極/汲極區150-1可具有在第二水平方向Y上與其相鄰的相應源極/汲極接觸件140-1，第二水平方向Y可垂直於方向X。因此，第一奈米片疊層120-1的相對的側上可具有一對源極/汲極接觸件140-1。每一源極/汲極接觸件140-1可包含例如金屬。
為了減小與源極/汲極接觸件140-1的寄生電容，電晶體疊層110-1的絕緣區160被設置成相鄰於源極/汲極接觸件140-1（例如，在方向X上與源極/汲極接觸件140-1對準/交疊）。區160亦可減小與兩個源極/汲極區150-1的寄生電容。類似地，第二電晶體疊層110-2的第二奈米片疊層120-2位於一對源極/汲極區150-2之間，且電晶體疊層110-2具有相鄰於源極/汲極接觸件140-2的絕緣區160。
圖1B是圖1A所示奈米片電晶體裝置100的第一電晶體疊層110-1的沿方向Y截取的剖視圖。如圖1B中所示，第一電晶體疊層110-1的奈米片疊層120-1包括下部電晶體T-L的多個下部奈米片NS-L及上部電晶體T-U的多個上部奈米片NS-U。上部奈米片NS-U在垂直於水平方向X及水平方向Y的垂直方向Z上與下部奈米片NS-L交疊。
下部電晶體T-L更包括位於下部奈米片NS-L上的下部閘極G-L。在圖1B所示剖視圖中，下部閘極G-L被示出為位於下部奈米片NS-L中的每一者的四個側上。另一方面，上部電晶體T-U更包括上部閘極G-U，上部閘極G-U在圖1B所示剖視圖中位於上部奈米片NS-U中的每一者的三個側上，而上部奈米片NS-U中的每一者的第四側上具有絕緣區160。因此，圖1B中所示電晶體T-L、電晶體T-U分別是閘極全環繞（「gate-all-around，GAA」）電晶體GA及三閘極奈米片電晶體（tri-gate nanosheet transistor）TG。
絕緣區160可接觸上部奈米片NS-U的相應側壁，且可與下部奈米片NS-L在垂直方向上交疊。絕緣區160可包含例如氮化矽或氧化矽。在一些實施例中，絕緣區160可包括低介電常數（low-k）間隔件，其可較更高介電常數絕緣體更佳地降低電容。本文中所使用的用語「低介電常數」指代介電常數小於二氧化矽的材料。
隔離區IL將下部奈米片NS-L與上部奈米片NS-U分離。隔離區IL可包含例如氧化物材料。絕緣區160可位於隔離區IL的上表面上。作為實例，隔離區IL在方向Y上的長度可等於上部奈米片NS-U與絕緣區160在方向Y上的組合長度及/或等於下部奈米片NS-L在方向Y上的長度。在一些實施例中，上部閘極G-U可位於隔離區IL的相對的側壁上。隔離區IL可因此位於上部閘極G-U內部。在其他實施例中，隔離區IL可位於下部閘極G-L內部。在一些實施例中，隔離區IL可位於上部閘極G-U與下部閘極G-L之間。
閘極G-L、閘極G-U可彼此接觸，且因此可共同提供由電晶體T-L、電晶體T-U共享的共用閘極電極（common gate electrode）。舉例而言，圖1B示出上部閘極G-U的下表面可接觸下部閘極G-L的上表面。此外，在一些實施例中，每一電晶體疊層110（圖1A）可為互補場效電晶體（「complementary field-effect transistor，CFET」）疊層，其中下部電晶體T-L及上部電晶體T-U分別為N型電晶體及P型電晶體，或者反之亦然。因此，閘極G-L、閘極G-U可包含不同的相應金屬。作為實例，不同金屬可具有不同的相應功函數。
儘管電晶體T-L、電晶體T-U在圖1B中被示出為奈米片電晶體，然而在一些實施例中，電晶體T-L、電晶體T-U中的至少一者可為垂直場效電晶體（「vertical field-effect transistor，VFET」）或鰭式場效電晶體（「fin field-effect transistor，FinFET」）。舉例而言，下部電晶體T-L可為如圖1B中所示的奈米片電晶體，而上部電晶體T-U可為可具有單一通道區而非圖1B中所示所述多個上部奈米片NS-U的VFET或FinFET。因此，本發明不限於具有多個奈米片NS的電晶體。
電晶體T-L、電晶體T-U可疊層於基板101上，進而使得下部電晶體T-L位於上部電晶體T-U與基板101之間。基板101可為例如半導體基板。在一些實施例中，基板101的位於電晶體T-L、電晶體T-U的相對的側上的部分可凹陷且填充有絕緣材料以提供溝槽隔離區102。
根據一些實施例，上部金屬層M-U可位於上部閘極G-U上，且下部金屬層M-L可位於下部閘極G-L上。舉例而言，金屬層M-U、金屬層M-L中的每一者可包含鎢。金屬層M-U、金屬層M-L的部分可與溝槽隔離區102在垂直方向上交疊。
圖1B亦示出上部奈米片NS-U各自在方向Y上所具有的寬度可不同於下部奈米片NS-L中的每一者在方向Y上的寬度。具體而言，由於絕緣區160，上部奈米片NS-U的寬度可窄於下部奈米片NS-L的寬度。奈米片疊層120-1可因此表示台階式奈米片（「stepped nanosheet，sNS」）結構。於2020年10月2日提出申請且序列號為63/086,781的美國臨時專利申請案中論述了實例性sNS結構，所述美國臨時專利申請案的揭露內容全文特此併入本案供參考。
由於下部電晶體T-L的奈米片NS寬度更寬，因此下部電晶體T-L所具有的奈米片NS可較上部電晶體T-U少（例如，兩個對三個），同時仍具有與上部電晶體T-U相同的總奈米片NS橫截面積（及/或相同的總奈米片NS表面積）。此外，為例示簡潔起見，在圖1B中省略閘極絕緣層。然而，應理解，閘極絕緣層可在每一奈米片NS與閘極G之間延伸。舉例而言，閘極絕緣層可位於每一上部奈米片NS-U與上部閘極G-U之間，且可位於每一下部奈米片NS-L與下部閘極G-L之間。閘極絕緣層可包繞於每一奈米片NS周圍，且可薄於隔離區IL。
圖1C是根據本發明一些實施例的圖1A所示第一電晶體疊層110-1的沿方向X截取的剖視圖。如圖1C中所示，疊層110-1可包括位於上部奈米片NS-U的側壁上的上部源極/汲極區150-U以及位於下部奈米片NS-L的側壁上的下部源極/汲極區150-L。每一上部奈米片NS-U可在上部源極/汲極區150-U之間提供上部通道區CH-U。類似地，每一下部奈米片NS-L可在下部源極/汲極區150-L之間提供下部通道區CH-L。位於上部奈米片NS-U之間的上部閘極G-U的側壁上可具有上部絕緣間隔件IS-U。相似地，位於下部奈米片NS-L之間的下部閘極G-L的側壁上可具有下部絕緣間隔件IS-L。隔離區IL可將下部奈米片NS-L與上部奈米片NS-U分離、以及將下部絕緣間隔件IS-L與上部絕緣間隔件IS-U分離且將下部源極/汲極區150-L與上部源極/汲極區150-U分離。
在一些實施例中，隔離區IL可在方向Z上具有不均勻的厚度。舉例而言，隔離區IL可具有將下部源極/汲極區150-L與上部源極/汲極區150-U分離的第一厚度T1。此外，隔離區IL可在下部絕緣間隔件IS-L中的最上一者（及/或下部閘極G-L）與上部絕緣間隔件IS-U中的最下一者（及/或上部閘極G-U）之間具有第二厚度T2。第二厚度T2可薄於第一厚度T1。此外，下部絕緣間隔件IS-L中的最上一者可接觸隔離區IL的下部部分（例如，下表面及側表面），且上部絕緣間隔件IS-U中的最下一者可接觸隔離區IL的上部部分（例如，上表面及側表面）。
如圖1C中的剖視圖中所示，在一些實施例中，下部閘極G-L可在方向X上寬於上部閘極G-U。因此，相較於上部絕緣間隔件IS-U而言，下部絕緣間隔件IS-L可在方向X上彼此間隔得更遠。
仍參照圖1C，上部源極/汲極區150-U的頂部上可具有上部隔離區UI。上部隔離區UI可包含例如氧化物材料。在一些實施例中，上部隔離區UI與隔離區IL可包含相同的氧化物材料。
圖1D是根據本發明其他實施例的與圖1A所示疊層110-1對應的經修改第一電晶體疊層110-1'的沿方向X截取的剖視圖。圖1D所示經修改疊層110-1'與圖1C所示疊層110-1的不同之處在於：經修改疊層110-1'的隔離區IL具有均勻的厚度T2。因此，圖1D所示隔離區IL將下部源極/汲極區150-L與上部源極/汲極區150-U分離的距離與其將下部閘極G-L與上部閘極G-U分離的距離相同。因此，可使用接合製程（bonding process）將下部電晶體T-L接合至上部電晶體T-U。另一方面，圖1C中所示疊層110-1可在不使用接合製程的情況下實施。
圖2A至圖2AN是示出形成圖1B及圖1C所示電晶體疊層110-1的操作的剖視圖。參照圖2A，多個犧牲層SL可與垂直疊層中的多個初步奈米片NS-P交替出現。犧牲層SL可包含例如矽鍺（「SiGe」），且初步奈米片NS-P可各自為例如矽（「Si」）片。在一些實施例中，可在基板101上磊晶生長犧牲層SL及/或初步奈米片NS-P，基板101可包含Si。由於初步奈米片NS-P將被蝕刻以形成用作相應通道區的奈米片NS，因此初步奈米片NS-P中的上部初步奈米片在本文中可稱為「上部通道層」，而初步奈米片NS-P中的下部初步奈米片在本文中可稱為「下部通道層」。此外，犧牲層SL及初步奈米片NS-P在本文中可統稱為「初步電晶體疊層」。
初步電晶體疊層亦包括犧牲層RL，犧牲層RL將初步奈米片NS-P中的上部初步奈米片與初步奈米片NS-P中的下部初步奈米片分離。在一些實施例中，可磊晶生長犧牲層RL及初步奈米片NS-P。犧牲層SL中位於犧牲層RL上方的犧牲層是上部犧牲層SL-U，而犧牲層SL中位於犧牲層RL下方的犧牲層是下部犧牲層SL-L。初步奈米片NS-P中的上部初步奈米片與上部犧牲層SL-U交替出現，而初步奈米片NS-P中的下部初步奈米片與下部犧牲層SL-L交替出現。此外，犧牲層RL可接觸上部犧牲層SL-U中的最下一者及下部犧牲層SL-L中的最上一者。由於犧牲層RL將被作為隔離區IL（圖1B）的一部分的隔離層228（圖2V）替換，因此犧牲層RL在本文中亦可稱為「替換隔離虛設層（replacement isolation dummy layer）」。
犧牲層RL可包含第一犧牲材料，所述第一犧牲材料相對於犧牲層SL的第二犧牲材料（且相對於初步奈米片NS-P）具有蝕刻選擇性。舉例而言，犧牲層RL可包含Si，Si相對於犧牲層SL的SiGe具有蝕刻選擇性且可在SiGe上生長。作為另一實例，犧牲層RL可包含具有第一Ge濃度的SiGe，而犧牲層SL可包含具有第二Ge濃度的SiGe，其中第一濃度高於第二濃度。因此，若高Ge SiGe相對於犧牲層SL的SiGe具有蝕刻選擇性，則可將高Ge SiGe用於犧牲層RL。此外，犧牲層RL可厚於犧牲層SL中的每一者。
初步奈米片NS-P及犧牲層SL的頂部上可具有呈疊層形式的絕緣層203至絕緣層205。舉例而言，絕緣層203、絕緣層205可各自包含氧化物材料，而絕緣層204可包含氮化矽（「SiN」）。此外，可在絕緣層203至絕緣層205的頂部上沈積硬遮罩層206。作為實例，硬遮罩層206可包含Si。
參照圖2B，可在硬遮罩層206上形成遮罩層207。可將遮罩層207圖案化成窄於硬遮罩層206。
參照圖2C，可藉由使用遮罩層207及硬遮罩層206作為蝕刻遮罩來在初步電晶體疊層中形成凹陷區208、凹陷區209。在形成凹陷區208、凹陷區209之後，可移除遮罩層207及硬遮罩層206。
參照圖2D，可在凹陷區208、凹陷區209中形成介電區210，且可對介電區210進行平坦化（例如，利用化學機械平坦化（「chemical mechanical planarization，CMP」））以使其具有與絕緣材料204的上表面共面的上表面。
參照圖2E，可在初步電晶體疊層的頂部上形成遮罩層211。可對遮罩層211進行圖案化以與初步電晶體疊層的一部分（例如，一半）在垂直方向上交疊。
參照圖2F，可藉由使用遮罩層211作為蝕刻遮罩來在初步電晶體疊層中形成凹陷區201。作為結果，上部犧牲層SL-U以及初步奈米片NS-P中的上部初步奈米片被蝕刻以縮小其寬度，從而暴露出犧牲層RL的上表面的一部分。舉例而言，凹陷區201可延伸至犧牲層RL中（但不完全穿過犧牲層RL）。
參照圖2G，可在凹陷區201中形成絕緣層212並對絕緣層212進行平坦化（例如，利用CMP）。絕緣層212可包含例如SiN。
參照圖2H，可使介電區210凹陷，直至其低於最下初步奈米片NS-P的水準為止。舉例而言，可使介電區210凹陷成具有與基板101的上表面共面的上表面。
參照作為沿方向Y截取的剖視圖的圖2I，可對絕緣層212進行圖案化以形成絕緣（例如，介電）區160。此外，可在絕緣區160、初步電晶體疊層及溝槽隔離區102上沈積間隔層（spacer layer）213。此外，可在間隔層213上形成犧牲材料214，且可在犧牲材料214上形成硬遮罩層215。犧牲材料214可包括例如複晶矽。
參照作為沿方向X截取的剖視圖的圖2J，硬遮罩層215可在其側壁上具有間隔件216。
參照作為沿方向X截取的剖視圖的圖2K，藉由使用硬遮罩層215及間隔件216作為蝕刻遮罩來使初步電晶體疊層凹陷至約為犧牲層RL的深度。作為結果，初步奈米片NS-P中的上部初步奈米片的寬度變窄，從而形成上部奈米片NS-U。上部犧牲層SL-U的寬度亦變窄，從而在上部犧牲層SL-U及上部奈米片NS-U旁邊形成凹陷區217、凹陷區218。在形成凹陷區217、凹陷區218的同時，可使犧牲層RL部分地凹陷，而不完全穿過犧牲層RL蝕刻至位於犧牲層RL下方的下部犧牲層SL-L中的最上一者。
參照作為沿方向X截取的剖視圖的圖2L，使上部犧牲層SL-U的側壁凹陷，以在上部奈米片NS-U之間、以及在犧牲層RL與上部奈米片NS-U中的最下一者之間且在上部奈米片NS-U中的最上一者與犧牲材料214之間形成凹陷區219、凹陷區220。舉例而言，可藉由對上部犧牲層SL-U實行低Ge SiGe回蝕（etch-back）來形成凹陷區219、凹陷區220。
參照作為沿方向X截取的剖視圖的圖2M，在凹陷區219、凹陷區220中形成上部絕緣間隔件IS-U。作為結果，上部絕緣間隔件IS-U位於上部犧牲層SL-U的側壁上。上部絕緣間隔件IS-U（i）位於上部奈米片NS-U之間、（ii）位於犧牲層RL與上部奈米片NS-U中的最下一者之間且（iii）位於上部奈米片NS-U中的最上一者與犧牲材料214之間。可藉由例如實行SiN沈積及回蝕來形成上部絕緣間隔件IS-U。
參照作為沿方向X截取的剖視圖的圖2N，在上部絕緣間隔件IS-U的側壁上及間隔件216的側壁上沈積間隔件221。舉例而言，間隔件221可自犧牲層RL的側壁連續延伸至間隔件216的上部部分。
參照作為沿方向X截取的剖視圖的圖2O，在使用間隔件216、間隔件221及硬遮罩層215作為蝕刻遮罩來保護上部奈米片NS-U及上部絕緣間隔件IS-U的同時，使初步電晶體疊層的下側區凹陷。作為結果，初步奈米片NS-P中的下部初步奈米片變窄，以形成下部奈米片NS-L及與下部奈米片NS-L相鄰的凹陷區222、凹陷區223。下部犧牲層SL-L亦變窄，犧牲層RL的下部部分亦如此。
參照作為沿方向X截取的剖視圖的圖2P，使下部犧牲層SL-L的側壁凹陷，以在下部奈米片NS-L之間、以及在犧牲層RL與位於犧牲層RL下方的下部奈米片NS-L中的最上一者之間且在下部奈米片NS-L中的最下一者與基板101之間形成凹陷區224、凹陷區225。舉例而言，可藉由對下部犧牲層SL-L實行SiGe回蝕來形成凹陷區224、凹陷區225。
參照作為沿方向X截取的剖視圖的圖2Q，在凹陷區224、凹陷區225中形成下部絕緣間隔件IS-L。作為結果，下部絕緣間隔件IS-L位於下部犧牲層SL-L的側壁上。下部絕緣間隔件IS-L（i）位於下部奈米片NS-L之間、（ii）位於犧牲層RL與位於犧牲層RL下方的下部奈米片NS-L中的最上一者之間以及（iii）位於下部奈米片NS-L中的最下一者與基板101之間。可藉由例如實行SiN沈積及回蝕來形成下部絕緣間隔件IS-L。
參照作為沿方向X截取的剖視圖的圖2R，在凹陷區222、凹陷區223（圖2O）中沈積氧化物材料226，並對氧化物材料226進行平坦化（例如，利用CMP）。
參照作為沿方向X截取的剖視圖的圖2S，使氧化物材料226凹陷至低於犧牲層RL的水準。因此，犧牲層RL的下側壁被暴露出。
參照作為沿方向Y截取的剖視圖的圖2T，移除犧牲層RL，藉此在上部奈米片NS-U與下部奈米片NS-L之間形成開口227。
參照作為沿方向X截取的剖視圖的圖2U，開口227包括位於間隔件221與下部絕緣間隔件IS-L中的最上一對下部絕緣間隔件之間的間隙。此外，開口227厚於位於上部奈米片NS-U與下部奈米片NS-L之間的所述兩個犧牲層SL中的每一者。
參照作為沿方向Y截取的剖視圖的圖2V，在開口227中形成隔離層228。
參照作為沿方向X截取的剖視圖的圖2W，亦可在氧化物材料226的頂部上形成隔離層228。隔離層228可包含例如對開口進行填充且然後被平坦化（例如，利用CMP）的氧化物材料。
參照作為沿方向X截取的剖視圖的圖2X，在使用間隔件216、間隔件221及硬遮罩層215作為蝕刻遮罩以保護隔離層228的將上部奈米片NS-U與下部奈米片NS-L分離的一部分的同時使隔離層228凹陷。因此，此凹陷操作會移除隔離層228的位於氧化物材料226的頂部上的部分。凹陷操作亦可移除氧化物材料226。
參照作為沿方向X截取的剖視圖的圖2Y，在基板101上及下部奈米片NS-L的側壁上形成下部源極/汲極區150-L。在下部源極/汲極區150-L的頂部上在隔離層228（圖2X）的水準處沈積絕緣材料229。絕緣材料229可包含例如氧化物材料，且可與隔離層228一起提供隔離區IL。作為實例，絕緣材料229的側壁與隔離層228的側壁可彼此接觸，且可包含相同的絕緣材料。在一些實施例中，隔離區IL可在垂直方向Z上厚於奈米片NS中的每一者（且因此厚於由其提供的每一通道區CH（圖1C））。
在上部奈米片NS-U的側壁上形成上部源極/汲極區150-U。舉例而言，可藉由磊晶生長來形成上部源極/汲極區150-U及下部源極/汲極區150-L。此外，在上部源極/汲極區150-U的頂部上沈積氧化物材料230。
參照作為沿方向Y截取的剖視圖的圖2Z，例如藉由實行複晶矽開窗式CMP（poly-open CMP）來移除硬遮罩層215。
參照作為沿方向X截取的剖視圖的圖2AA，移除硬遮罩層215會暴露出犧牲材料214的上表面。亦可移除間隔件216的上部部分。
參照作為沿方向Y截取的剖視圖的圖2AB，可實行複晶矽移除操作以移除犧牲材料214。作為結果，凹陷區231、凹陷區232形成，且間隔層213被暴露出。
參照作為沿方向X截取的剖視圖的圖2AC，形成凹陷區231、凹陷區232（圖2AB）的複晶矽移除操作亦在間隔件216之間形成開口233。複晶矽移除操作亦移除間隔層213的至少一部分。作為實例，圖2AC示出複晶矽移除操作移除間隔層213的位於上部犧牲層SL-U中的最上一者上的一部分，藉此暴露出上部犧牲層SL-U中的最上一者的上表面。
參照作為沿方向Y截取的剖視圖的圖2AD，移除犧牲層SL。舉例而言，SiGe移除操作可移除犧牲層SL。
參照作為沿方向X截取的剖視圖的圖2AE，移除犧牲層SL會在絕緣間隔件IS中相應的數對絕緣間隔件之間提供開口。
參照作為沿方向Y截取的剖視圖的圖2AF，在奈米片NS上沈積第一金屬材料234。
參照作為沿方向X截取的剖視圖的圖2AG，在絕緣間隔件IS中相應的數對絕緣間隔件之間的開口中形成第一金屬材料234。舉例而言，每一絕緣間隔件IS可接觸第一金屬材料234。此外，在第一金屬材料234的上部部分的側壁之間（即，在間隔件216之間）具有開口235。
參照作為沿方向Y截取的剖視圖的圖2AH，在第一金屬材料234上沈積第二金屬材料236。然後，對第二金屬材料236進行平坦化（例如，利用CMP），並使第二金屬材料236凹陷（例如，利用去角（chamfering）），直至第二金屬材料236保留於凹陷區231、凹陷區232（圖2AF）的與下部奈米片NS-L相鄰的下部部分上為止。作為實例，剩餘的第二金屬材料236的上表面可位於隔離區IL的下表面的水準處。第二金屬材料236可包含例如鎢（「W」），其可不同於第一金屬材料234。
參照作為沿方向Y截取的剖視圖的圖2AI，可在第二金屬材料236的上表面的水準上方移除第一金屬材料234。舉例而言，當移除第一金屬材料234的上部部分時，可使用第二金屬材料236作為蝕刻終止層。作為結果，隔離區IL的側壁可被暴露出。
在一些實施例中，可利用在第一金屬材料234與第二金屬材料236之間具有選擇性的濕法蝕刻（wet etch）來實行第一金屬材料234的上部部分的移除。作為實例，濕法蝕刻可包括在第二金屬材料236處終止的去角製程。此外，濕法蝕刻的結果（例如，最低蝕刻深度）可基於第一金屬材料234的厚度而變化。
參照作為沿方向X截取的剖視圖的圖2AJ，第一金屬材料234的上部部分的移除包括自上部絕緣間隔件IS-U的側壁移除第一金屬材料234。作為結果，在上部絕緣間隔件IS-U中相應的數對上部絕緣間隔件之間形成有開口237。間隔件216之間亦形成有凹陷區238。此外，第一金屬材料234的剩餘部分在下部奈米片NS-L上提供下部閘極G-U。因此，第一金屬材料234是下部閘極金屬。
參照作為沿方向Y截取的剖視圖的圖2AK，在上部奈米片NS-U上沈積第三閘極材料以提供上部閘極G-U。因此，第三金屬材料是上部閘極金屬，其可包括與第一金屬材料234及第二金屬材料236不同的材料。在一些實施例中，上部閘極G-U亦可形成於隔離區IL的被暴露出的側壁上（例如，與所述被暴露出的側壁接觸）。在其他實施例中，下部閘極G-L可形成於隔離區IL的側壁上（例如，與所述側壁接觸）。因此，隔離區IL可位於上部閘極G-U或下部閘極G-L內部。在一些實施例中，隔離區IL可位於上部閘極G-U與下部閘極G-L之間。此外，開口240、開口241可位於上部閘極G-U的相對的側上。
參照作為沿方向X截取的剖視圖的圖2AL，上部閘極G-U的形成包括在開口237中形成上部閘極G-U（圖2AJ）。作為結果，上部閘極G-U可接觸上部絕緣間隔件IS-U的側壁。此外，上部閘極G-U的上部部分的側壁之間（即，間隔件216之間）可具有開口239。
參照作為沿方向Y截取的剖視圖的圖2AM，在上部閘極G-U上及開口240、開口241（圖2AK）中沈積第四金屬材料242。然後，對第四金屬材料242進行平坦化（例如，利用CMP）。在一些實施例中，第四金屬材料242可包含與第二金屬材料236相同的材料。舉例而言，第二金屬材料236及第四金屬材料242可各自包括W。
參照作為沿方向X截取的剖視圖的圖2AN，第四金屬材料242的形成可包括在間隔件216之間的開口239（圖2AL）中形成第四金屬材料242。
圖3A至圖3E是示出形成圖1B及圖1C所示電晶體疊層110-1的操作的流程圖。該些操作對應於圖2A至圖2AN所示剖視圖中所示的操作。如圖3A中所示，所述操作包括形成（方塊310）初步電晶體疊層。重新參照圖2A，初步電晶體疊層可包括初步奈米片NS-P及犧牲層RL，犧牲層RL將初步奈米片NS-P中的下部初步奈米片與初步奈米片NS-P中的上部初步奈米片分離。初步電晶體疊層亦可包括與初步奈米片NS-P交替出現的犧牲層SL。
所述操作包括在初步電晶體疊層的側壁上形成（方塊320）絕緣間隔件IS。舉例而言，圖2M及圖2Q分別示出形成上部絕緣間隔件IS-U及下部絕緣間隔件IS-L。
所述操作包括在形成絕緣間隔件IS之後移除（方塊330）犧牲層RL。作為實例，圖2S至圖2U示出移除犧牲層RL以形成開口227。
所述操作包括在開口227中形成（方塊340）隔離層228。如圖2X中所示，隔離層228是隔離區IL的一部分。
此外，所述操作包括形成（方塊350）共用閘極G，共用閘極G可包括下部閘極G-L及與下部閘極G-L接觸的上部閘極G-U。舉例而言，下部閘極G-L可如圖2AI中所示形成於下部奈米片NS-L上，而上部閘極G-U可如圖2AK中所示形成於上部奈米片NS-U上。作為另外一種選擇，可例如藉由使隔離區IL在上部閘極G-U與下部閘極G-L之間延伸而將上部閘極G-U與下部閘極G-L形成為彼此隔離。
儘管圖1B、圖1C及圖2A至圖2AN中所示剖視圖示出各自包括多個奈米片NS的電晶體T，然而圖3A所示操作不限於形成此種電晶體T。確切而言，藉由圖3A所示操作而形成的電晶體T可包括多個通道層或單一通道層。因此，在電晶體疊層110中，下部電晶體T-L可包括多個下部通道層或單一下部通道層，而上部電晶體T-U可包括多個上部通道層或者單一上部通道層。每一通道層可包括半導體層。在一些實施例中，半導體層是由奈米片NS提供。然而，在其他實施例中，半導體層並非由奈米片NS提供。
參照圖3B，形成（圖3A所示方塊320）絕緣間隔件IS的操作可包括在上部犧牲層SL-U的側壁上形成（方塊320-A）上部絕緣間隔件IS-U（圖2M），且隨後在下部犧牲層SL-L的側壁上形成（方塊320-B）下部絕緣間隔件IS-L（圖2Q）。
參照圖3C，形成（圖3A所示方塊350）共用閘極G的操作可包括利用下部閘極G-L（圖2AI）替換（方塊350-A）下部犧牲層SL-L，且隨後利用上部閘極G-U（圖2AK）替換（方塊350-B）上部犧牲層SL-U。
參照圖3D，替換（圖3C所示方塊350-A、方塊350-B）犧牲層SL的操作可包括在隔離區IL（圖2AI）下方形成（方塊350-A1）下部閘極G-L，並隨後在隔離區IL上方且在隔離區IL的相對的側壁上形成（方塊350-B1）上部閘極G-U。因此，在一些實施例中，隔離區IL可如圖2AK中所示位於上部閘極G-U內部。
根據其他實施例，隔離區IL可位於下部閘極G-L內部。舉例而言，參照圖3E，替換（圖3C所示方塊350-A、方塊350-B）犧牲層SL的操作可包括在隔離區IL下方且在隔離區IL的相對的側壁上形成（方塊350-A2）下部閘極G-L，並隨後在隔離區IL上方形成（方塊350-B2）上部閘極G-U。
圖4A至圖4P是示出形成電晶體疊層的進一步實施例的操作的立體圖。所得電晶體疊層可相似於藉由圖2A至圖2AN所示操作形成的電晶體疊層。舉例而言，如圖2A至圖2AN所示操作可用於的目的一樣，圖4A至圖4P所示操作可用於形成圖1A至圖1D中所示電晶體疊層中的任一者。因此，以下對圖4A至圖4P的說明可主要著重於關於圖2A至圖2AN的操作的差異。
如圖4A中所示，基板401可具有上面覆蓋有襯墊402的初步電晶體疊層，襯墊402可為氧化物襯墊。
參照圖4B，移除襯墊402，藉此暴露出初步電晶體疊層，所述初步電晶體疊層包括初步奈米片NS-P、上部犧牲層SL-U、下部犧牲層SL-L以及位於上部犧牲層SL-U與下部犧牲層SL-L之間的犧牲層RL。此外，下部犧牲層SL-L與基板401之間可具有底部犧牲層BRL。底部犧牲層BRL相對於犧牲層SL具有蝕刻選擇性。舉例而言，底部犧牲層BRL可包含與犧牲層RL相同的材料。犧牲層RL及底部犧牲層BRL可各自厚於犧牲層SL中的每一者。此外，底部犧牲層BRL可薄於犧牲層RL。
參照圖4C，移除犧牲層RL及底部犧牲層BRL，藉此形成開口403、開口404。舉例而言，犧牲層RL及底部犧牲層BRL可各自包括高Ge濃度（例如，高於犧牲層SL的Ge濃度），且可藉由對高Ge SiGe具有選擇性的移除製程來移除犧牲層RL及底部犧牲層BRL。
圖4D是開口403、開口404的側立體圖。另一方面，圖4C是前立體圖。
參照圖4E，沈積閘極間隔件材料405。圖4E至圖4O所示操作可用作最終構建隔離區IL及絕緣間隔件IS的重複沈積回蝕序列（repeated deposit-etch back sequence）。
參照圖4F，對閘極間隔件材料405實行回蝕操作，藉此在已存在犧牲層RL的區中形成開口406。
參照圖4G，沈積閘極間隔件材料407。
參照圖4H，對閘極間隔件材料407實行回蝕操作，藉此在已存在犧牲層RL的區中形成開口408。由於重複進行的閘極間隔件材料形成操作，開口408小於開口406（圖4F），此乃因閘極間隔件材料407中更多的閘極間隔件材料在其回蝕操作之後保留下來。
參照圖4I，沈積閘極間隔件材料409。
參照圖4J，對閘極間隔件材料409實行回蝕操作。此回蝕操作不再在已存在犧牲層RL的區中形成開口，而是可提供變窄的閘極間隔件區（gate spacer region）410。
參照圖4K，沈積間隔件材料411。在一些實施例中，間隔件材料411可提供隔離區IL（圖1B）。
參照圖4L，對間隔件材料411實行回蝕操作，藉此提供凹陷區412，犧牲層SL及初步奈米片NS-P向外突出超過凹陷區412。
參照圖4M，可藉由移除犧牲層SL及初步奈米片NS-P的向外突出部分來形成凹陷區413。
參照圖4N，可在上部犧牲層SL-U及下部犧牲層SL-L（圖4L）的側壁上分別同時形成上部內間隔件IS-U及下部內間隔件IS-L。
圖4O是分別形成於隔離區IL上方及下方的上部內間隔件IS-U及下部內間隔件IS-L的前立體圖。
圖4P是示出閘極G替換絕緣間隔件IS的側壁上的犧牲層SL的前立體圖。由於閘極G可在垂直方向上薄於常規閘極，因此閘極G可具有較小的表面積，且因此可有助於減小電容（例如，具有源極/汲極接觸件414/415及/或具有源極/汲極區450）。此外，上部奈米片NS-U的側壁上具有上部源極/汲極區450-U，而下部奈米片NS-L的側壁上具有下部源極/汲極區450-L。在一些實施例中，每一上部源極/汲極區450-U上可具有源極/汲極接觸件414，而每一下部源極/汲極區450-L上可具有源極/汲極接觸件415。此外，先前由底部犧牲層BRL（圖4B）所佔用的空間中可具有底部隔離區416。底部隔離區416可包含例如與隔離區IL相同的絕緣材料。
圖5A及圖5B是對應於圖4A至圖4P所示操作的流程圖。如圖5A及圖4B中所示，形成包括交替出現的犧牲層SL與初步奈米片NS-P的初步電晶體疊層（方塊510）。此外，犧牲層RL將上部犧牲層SL-U與下部犧牲層SL-L分離，且底部犧牲層BRL將下部犧牲層SL-L與基板401分離（圖4A）。
參照圖5A及圖4C，移除犧牲層RL（方塊520）以形成將上部犧牲層SL-U與下部犧牲層SL-L分離的開口404。此外，可同時移除底部犧牲層BRL以形成開口403。然而，在其他實施例中，可在不同時移除底部犧牲層BRL的情況下移除犧牲層RL。
仍然參照圖5A，在開口404中形成隔離層（方塊530）。隔離層可提供隔離區IL的一部分（圖4P）。作為實例，間隔件材料411（圖4K）可提供隔離層。
參照圖5A及圖4O，在犧牲層SL的疊層的側壁上形成絕緣間隔件IS（方塊540）。絕緣間隔件IS是在形成可提供隔離區IL的一部分的隔離層之後形成。
參照圖5A及圖4P，在絕緣間隔件IS的側壁之間形成共用閘極G（方塊550）。共用閘極G包括上部閘極G-U及與上部閘極G-U接觸的下部閘極G-L。
參照圖5B及圖4O，形成（圖5A所示方塊540）絕緣間隔件IS的操作可包括同時地在上部犧牲層SL-U的側壁上形成（方塊540S）上部絕緣間隔件IS-U且在下部犧牲層SL-L的側壁上形成下部絕緣間隔件IS-L。
根據本發明實施例的電晶體裝置100（圖1B）及其形成方法可提供一定數目的優點。該些優點包括界定電晶體疊層110（圖1B）的上部電晶體T-U（圖1B）與下部電晶體T-L（圖1B）之間的邊界。舉例而言，可藉由形成犧牲層RL（圖2A）來界定邊界，犧牲層RL將利用疊層於一起的電晶體T-U、電晶體T-L之間的隔離區IL（圖1B）來替換。界定與犧牲層RL之間的邊界可改善絕緣間隔件IS（圖1C）的後續形成，絕緣間隔件IS將會將閘極G（圖1C）與源極/汲極區150（圖1C）分離。此可有助於解決疊層中的兩個電晶體之間的區中的內間隔件不完整夾斷的問題。作為另一實例，藉由在閘極G（其可為具有彼此接觸的上部閘極G-U與下部閘極G-L的共用閘極）內部形成隔離區IL，閘極金屬沈積及移除的可變性及控制可得到改善。此可有助於減小閘極電容。
本文中參照附圖闡述了實例性實施例。在不偏離本揭露的教示內容的條件下，可存在諸多不同形式及實施例，且因此本揭露不應被視為僅限於本文中所述的實例性實施例。確切而言，提供該些實例性實施例是為了使本揭露透徹及完整，並將向熟習此項技術者傳達本揭露的範圍。在圖式中，為清晰起見，可誇大層及區的大小及相對大小。通篇中相同的參考編號指代相同的元件。
本文中參照剖視圖闡述本發明的實例性實施例，所述剖視圖為理想化實施例及實例性實施例的中間結構的示意圖。因此，預期會因例如製造技術及/或容差而偏離圖示形狀。因此，本發明的實施例不應被視為僅限於本文中所示的特定形狀，而是可包括由例如製造而引起的形狀偏差。
亦應注意，在一些替代實施方式中，在本文的流程圖方塊中述及的功能/動作可不按照所述流程圖中述及的次序來進行。舉例而言，連續示出的兩個方塊事實上可被實質上同時執行，或者所述方塊有時可端視所涉及的功能/動作而被以相反的次序執行。此外，流程圖及/或方塊圖的給定區塊的功能可被分成多個區塊，及/或流程圖及/或方塊圖的二或更多個區塊的功能可被至少部分地整合。最後，在不背離本發明的範圍的條件下，可在所示出的區塊之間添加/插入其他區塊，及/或可省略區塊/操作。
除非另外定義，否則本文中所使用的全部用語（包括技術用語及科學用語）的含義皆與本揭露所屬技術中具有通常知識者所通常理解的含義相同。更應理解，用語（例如在常用辭典中所定義的用語）應被解釋為具有與其在相關技術背景下的含義一致的含義，且除非本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
本文中所使用的術語僅用於闡述特定實施例，而並非旨在限制本揭露。除非上下文中清楚地另外指明，否則本文中所使用的單數形式「一（a、an）」及「所述（the）」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包括（comprises、comprising）」及/或「包含（includes、including）」時，是用於指明所陳述的特徵、步驟、操作、元件及/或組件的存在，但不排除一或多個其他特徵、步驟、操作、元件、組件及/或其群組的存在或添加。
應理解，當稱一元件「耦合」至、「連接」至、「因應」於另一元件或「位於」另一元件「上」時，所述元件可直接耦合至、直接連接至、直接因應於所述另一元件，或直接位於所述另一元件上，抑或亦可存在中間元件。相比之下，當稱一元件「直接耦合」至、「直接連接」至、「直接因應」於、或「直接位於」另一元件「上」時，則不存在中間元件。本文中所使用的用語「及/或」包括相關列出項中的一或多個項的任意及所有組合。此外，符號「/」（例如，當在用語「源極/汲極」中使用時）應被理解為等效於用語「及/或」。
應理解，儘管本文中可能使用用語「第一（first）」、「第二（second）」等來闡述各種元件，然而該些元件不應受限於該些用語。該些用語僅用於將一個元件與另一元件區分開。因此，在不背離本發明實施例的教示內容的條件下，第一元件可稱為第二元件。
在本文中，為易於說明，可使用例如「在……下面（beneath）」、「在……下方（below）」、「下部的（lower）」、「在……上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括所述裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為位於其他元件或特徵「下方」或「下面」的元件此時將被定向為位於其他元件或特徵「上方」。因此，用語「在………下方」可囊括上方與下方兩種定向。所述裝置可具有其他定向（例如，旋轉90度或處於其他定向），且因此本文中所用的空間相對性描述語可相應地進行解釋。
本文中已結合以上說明及圖式揭露了諸多不同的實施例。應理解，逐字地闡述及例示該些實施例的每一組合及子組合將是過度重複且令人混淆的。因此，包括圖式在內的本說明書應被解釋為構成對本文中所述實施例的所有組合及子組合以及製作及使用所述所有組合及子組合的方式及製程的完整書面說明，且應支援對任何此種組合或子組合的主張。
以上揭露的標的物將被理解為是例示性的而非限制性的，且隨附申請專利範圍旨在涵蓋落入本發明的範圍內的所有此類潤飾、改進及其他實施例。因此，在法律所容許的最大程度上，所述範圍應由對以下申請專利範圍及其等效範圍的最廣義可允許解釋來確定，而不應侷限於或受限於前述詳細說明。
100:奈米片電晶體裝置/電晶體裝置/裝置 101、401:基板 102:溝槽隔離區 110-1:第一電晶體疊層/疊層 110-1':第一電晶體疊層/電晶體疊層/疊層 110-2:第二電晶體疊層/電晶體疊層 120-1:第一奈米片疊層/奈米片疊層 120-2:奈米片疊層 140-1、140-2、414、415:源極/汲極接觸件 150-1、150-2:源極/汲極區 150-L、450-L:下部源極/汲極區 150-U、450-U:上部源極/汲極區 160:絕緣區/區 201、208、209、217、218、219、220、222、223、224、225、231、232、238、412、413:凹陷區 203、204、205、212:絕緣層 206、215:硬遮罩層 207、211:遮罩層 210:介電區 213:間隔層 214:犧牲材料 216、221:間隔件 226、230:氧化物材料 227、233、235、237、239、240、241、403、404、406、408:開口 228:隔離層 229:絕緣材料 234:第一金屬材料 236:第二金屬材料 242:第四金屬材料 310、320、320-A、320-B、330、340、350、350-A、350-A1、350-A2、350-B、350-B1、350-B2、510、520、530、540、540S、550:操作 402:襯墊 405、407、409:閘極間隔件材料 410:閘極間隔件區 411:間隔件材料 416:底部隔離區 BRL:底部犧牲層 CH-L:下部通道區 CH-U:上部通道區 GA:閘極全環繞電晶體 G-L:下部閘極/閘極 G-U:上部閘極/閘極 IL:隔離區 IS-L:下部絕緣間隔件/下部內間隔件 IS-U:上部絕緣間隔件/上部內間隔件 M-L:下部金屬層/金屬層 M-U:上部金屬層/金屬層 NS-L:下部奈米片 NS-P:初步奈米片 NS-U:上部奈米片 RL:犧牲層 SL-L:下部犧牲層 SL-U:上部犧牲層 T1:第一厚度 T2:第二厚度/厚度 TG:三閘極奈米片電晶體 T-L:下部電晶體/電晶體 T-U:上部電晶體/電晶體 UI:上部隔離區 X:水平方向/方向/第一水平方向 Y:水平方向/方向/第二水平方向 Z:垂直方向/方向
圖1A是根據本發明一些實施例的奈米片電晶體裝置的平面圖。 圖1B是圖1A所示奈米片電晶體裝置的第一電晶體疊層的沿方向Y截取的剖視圖。 圖1C是根據本發明一些實施例的圖1A所示第一電晶體疊層的沿方向X截取的剖視圖。 圖1D是根據本發明其他實施例的圖1A所示第一電晶體疊層的沿方向X截取的剖視圖。 圖2A至圖2AN是示出形成圖1B及圖1C所示電晶體疊層的操作的剖視圖。 圖3A至圖3E是示出形成圖1B及圖1C所示電晶體疊層的操作的流程圖。 圖4A至圖4P是示出形成電晶體疊層的進一步實施例的操作的立體圖。 圖5A及圖5B是對應於圖4A至圖4P所示操作的流程圖。
100:奈米片電晶體裝置/電晶體裝置/裝置
110-1:第一電晶體疊層/疊層
110-2:第二電晶體疊層/電晶體疊層
120-1:第一奈米片疊層/奈米片疊層
120-2:奈米片疊層
140-1、140-2:源極/汲極接觸件
150-1、150-2:源極/汲極區
160:絕緣區/區
X:水平方向/方向/第一水平方向
Y:水平方向/方向/第二水平方向
Z:垂直方向/方向

Claims (20)

  1. 一種電晶體裝置，包括： 基板； 下部電晶體，位於所述基板上，所述下部電晶體包括下部閘極及下部通道區； 上部電晶體，包括上部閘極及上部通道區，其中所述下部電晶體位於所述上部電晶體與所述基板之間；以及 隔離區，將所述下部電晶體的所述下部通道區與所述上部電晶體的所述上部通道區分離， 其中所述下部電晶體的所述下部閘極接觸所述上部電晶體的所述上部閘極。
  2. 如請求項1所述的電晶體裝置，其中所述上部電晶體的所述上部閘極的下表面接觸所述下部電晶體的所述下部閘極的上表面。
  3. 如請求項1所述的電晶體裝置， 其中所述上部電晶體的所述上部閘極位於所述隔離區的相對的側壁上，且 其中所述隔離區厚於所述上部電晶體的所述上部通道區。
  4. 如請求項1所述的電晶體裝置， 其中所述下部電晶體及所述上部電晶體分別是下部奈米片電晶體及上部奈米片電晶體， 其中所述下部奈米片電晶體包括多個下部奈米片，所述多個下部奈米片中的第一者界定所述下部通道區， 其中所述上部奈米片電晶體包括多個上部奈米片，所述多個上部奈米片中的第一者界定所述上部通道區，且 其中所述隔離區包括第一部分，所述第一部分將所述下部奈米片電晶體的所述多個下部奈米片與所述上部奈米片電晶體的所述多個上部奈米片分離。
  5. 如請求項4所述的電晶體裝置， 其中所述下部奈米片電晶體及所述上部奈米片電晶體分別更包括下部源極/汲極區及上部源極/汲極區，且 其中所述隔離區更包括第二部分，所述第二部分將所述下部奈米片電晶體的所述下部源極/汲極區與所述上部奈米片電晶體的所述上部源極/汲極區分離。
  6. 如請求項5所述的電晶體裝置，其中所述隔離區的所述第一部分所具有的第一厚度等於所述隔離區的所述第二部分的第二厚度。
  7. 如請求項5所述的電晶體裝置，其中所述隔離區的所述第一部分所具有的第一厚度薄於所述隔離區的所述第二部分的第二厚度。
  8. 如請求項5所述的電晶體裝置， 其中所述下部奈米片電晶體更包括下部絕緣間隔件，所述下部絕緣間隔件接觸所述下部源極/汲極區的側壁及所述隔離區的下部部分，且 其中所述上部奈米片電晶體更包括上部絕緣間隔件，所述上部絕緣間隔件接觸所述上部源極/汲極區的側壁及所述隔離區的上部部分。
  9. 如請求項1所述的電晶體裝置， 其中所述下部電晶體或所述上部電晶體中的一者包括閘極全環繞奈米片電晶體或三閘極奈米片電晶體，且 其中所述下部電晶體或所述上部電晶體中的另一者包括垂直場效電晶體或鰭式場效電晶體。
  10. 一種電晶體裝置，包括： 下部奈米片電晶體，包括下部奈米片疊層及位於所述下部奈米片疊層上的下部閘極； 上部奈米片電晶體，位於所述下部奈米片電晶體的頂部上，所述上部奈米片電晶體包括上部奈米片疊層及位於所述上部奈米片疊層上的上部閘極；以及 隔離區，將所述下部奈米片疊層與所述上部奈米片疊層分離， 其中所述下部奈米片電晶體的所述下部閘極接觸所述上部奈米片電晶體的所述上部閘極。
  11. 如請求項10所述的電晶體裝置，其中所述下部奈米片電晶體的所述下部閘極的上表面接觸所述上部奈米片電晶體的所述上部閘極的下表面。
  12. 如請求項10所述的電晶體裝置，其中所述上部奈米片電晶體的所述上部閘極接觸所述隔離區的相對的側壁。
  13. 一種形成電晶體裝置的方法，所述方法包括： 形成初步電晶體疊層，所述初步電晶體疊層包括下部通道層、上部通道層及犧牲層，所述犧牲層將所述下部通道層與所述上部通道層分離； 在所述下部通道層與所述上部通道層之間形成絕緣間隔件； 移除所述犧牲層； 在藉由移除所述犧牲層而形成的開口中形成隔離層；以及 在所述隔離層下方在所述下部通道層上形成下部閘極，且在所述隔離層上方在所述上部通道層上形成上部閘極。
  14. 如請求項13所述的方法，其中在移除所述犧牲層之前形成所述絕緣間隔件。
  15. 如請求項13所述的方法，其中所述絕緣間隔件是在移除所述犧牲層並形成所述隔離層之後形成。
  16. 如請求項13所述的方法，其中所述初步電晶體疊層更包括： 多個下部奈米片，所述多個下部奈米片中的第一者界定所述下部通道層； 多個下部犧牲層，與所述多個下部奈米片交替出現； 多個上部奈米片，所述多個上部奈米片中的第一者界定所述上部通道層；以及 多個上部犧牲層，與所述多個上部奈米片交替出現。
  17. 如請求項16所述的方法，其中形成所述絕緣間隔件包括： 在所述多個下部犧牲層的側壁上形成所述絕緣間隔件中的下部絕緣間隔件；以及 在所述多個上部犧牲層的側壁上形成所述絕緣間隔件中的上部絕緣間隔件。
  18. 如請求項17所述的方法，其中所述絕緣間隔件中的所述上部絕緣間隔件是在所述絕緣間隔件中的所述下部絕緣間隔件之前形成。
  19. 如請求項17所述的方法，其中所述絕緣間隔件中的所述上部絕緣間隔件是與所述絕緣間隔件中的所述下部絕緣間隔件同時形成。
  20. 如請求項16所述的方法， 其中所述初步電晶體疊層更包括位於所述多個下部犧牲層下方的底部犧牲層， 其中所述底部犧牲層薄於所述犧牲層且厚於所述多個下部犧牲層中的每一者， 其中所述方法更包括： 移除所述底部犧牲層； 在藉由移除所述底部犧牲層而形成的開口中形成底部隔離層；以及 在形成所述隔離層及所述底部隔離層之後，移除所述多個下部犧牲層及所述多個上部犧牲層， 其中形成所述下部閘極包括在藉由移除所述多個下部犧牲層而形成的開口中形成所述下部閘極，且 其中形成所述上部閘極包括在藉由移除所述多個上部犧牲層而形成的開口中形成所述上部閘極。
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