TW202328681A - 與矩陣陣列傳感器整合之全陣列數位三維超音波成像系統 - Google Patents

Abstract

本發明提供用於用傳感器元件之一矩陣陣列進行超音波成像及波束成形之方法及系統。放大各傳感器陣列元件之接收信號。數位化各傳感器陣列元件之該經放大接收信號。對該等經放大且數位化接收信號施加一延時及權重。跨該矩陣陣列之所有傳感器元件加總該等經放大、數位化、延時且加權之接收信號以形成一動態聚集接收波束。與傳感器元件之該矩陣陣列整合之一專用積體電路(ASIC)執行此等步驟。

Description

與矩陣陣列傳感器整合之全陣列數位三維超音波成像系統

本發明係關於用於超音波成像，尤其是三維(3D)成像之系統、裝置及方法。

具有大轉向角之寬視場3D成像一般需要在方位角及仰角兩者具有高元件密度之二維(2D)(矩陣)陣列傳感器。另一方面，高解析度及高敏感度一般需要寬孔隙。因此，一良好3D傳感器一般需要數量非常多之傳感器元件，數量級為數千至數萬個(傳感器)元件。高元件數為成像系統帶來一主要實施挑戰，尤其是接收波束成形，迫使將元件數保持較低，及/或將接收波束成形限於一多步波束成形，其中僅第一步(微波束成形器)靠近陣列或與陣列整合在一起，且第二步(即宏波束成形器)位於一遠端處理器上。微波束成形器一般執行子陣列內波束成形且通常係通常無動態聚焦能力之一單波束類比波束成形器。宏波束成形器執行子陣列間波束成形且通常係具有動態聚焦及多波束(平行波束)能力之一數位波束成形器。分離處理可經由撓性/電纜產生連接問題且限制信號及控制資料帶寬。

以下專利參考文獻可能相關：US20210183832A1、US20210028792A1、US20200405271A1、US20200405267A1、US20200405266A1、US20200315586A1、US20190361102A1、US20190299251A1、US20190261954A1、US20190261955A1、US10755692B2、US20180366102A1、US10857567B2、US20180361431A1、US20190196012A1、US20190212424A1、US11154276B2、US20190133556A1、US10641879B2、US10405829B2、US20160151045A1、US20190388059A1、US20150297193A1、US20170135676A1、US9592032B2、US20160202349A1、US20160242739A1、US20170296144A1、US20170296145A1、US9521991B2、US20140243676A1、US9439625B2、US20120143059A1、US8545406B2、US20100249596A1、US8416643B2、US8926514B2、US20090326375A1、US8834369B2、US20090240152A1、US8137280B2、US20070016023A1、US20090007414A1、US20050068221A1、US6937176B2、US5928152A、US5675554A、US5685308A、US5555534A、US20010020130A1及US5970025A。

本發明係關於用於用大量傳感器元件進行超音波成像，尤其是3D成像之系統、裝置及方法。

本發明提供用於可整合於一專用積體電路(ASIC)上之一全陣列數位3D傳輸及接收波束成形器之方法，該ASIC繼而可整合於一高元件計數2D陣列傳感器上。此可降低一超音波成像系統之成本、大小、權重及功率。

本發明之一態樣提供：一2D陣列之每一元件之類比信號在預放大之後由一N位元ADC依Fs之一取樣速率數位化。在一些實施例中，使用一取樣速率係成像中心頻率之16倍 之一單位元ADC (例如一簡單比較器)。使用單位元ADC可顯著簡化波束成形架構，以降低成本及功率。依 取樣可允許具有 延時量化步驟之高品質動態接收波束成形而無需升階取樣。作為一實例，一4,096元件陣列及一每元件抖動1位元ADC依16倍成像頻率操作將具有56dB數位動態範圍用於等於成像頻率之一成像BW。

本發明之另一態樣係：接通ASIC動態接收波束成形器可回應於各傳輸事件而產生多個波束，其對於高體積率成像而言可能必不可少。

本發明之另一態樣提供一種接通ASIC延時及權重引擎，其可針對各元件及各深度產生延時及權重用於動態接收波束形成。此可顯著減少ASIC所需之控制資料量，因為該ASIC可僅需幾個輸入參數(即，波束原點、波束角度及f數值)來產生任意波束。此可顯著簡化斷開ASIC電路系統且可減少互連匯流排寬度及頻寬。在一較佳實施例中，相同延時及權重引擎亦用於產生用於傳輸波束成形之延時及權重分佈。

本發明之另一態樣提供用於用傳感器元件之一矩陣陣列進行超音波成像及波束成形之方法。在一步驟(a)中，可放大各傳感器陣列元件之接收信號。在一步驟(b)中，可數位化各傳感器陣列元件之該放大接收信號。在一步驟(c)中，可對該等經放大且數位化之接收信號施加一延時及權重。在一步驟(d)中，可跨該矩陣陣列之所有傳感器元件加總該等經放大、數位化、延時且加權之接收信號以形成一動態聚集接收波束。

在一些實施例中，一專用積體電路(ASIC)與傳感器元件之該矩陣陣列整合。該ASIC可執行步驟(a)至(d)之一或多者。該ASIC可執行步驟(a)至(d)之全部。該ASIC可執行步驟(a)至(d)之一子集且其他電路系統可執行剩餘步驟(a)至(d)。該ASIC亦可形成傳輸波束。

在一些實施例中，每一傳輸事件形成一單一接收波束。

在一些實施例中，每一傳輸事件形成兩個或更多個接收波束。

在一些實施例中，該矩陣陣列包括一或多個cMUT傳感器元件。

在一些實施例中，該矩陣陣列包括一或多個pMUT傳感器元件。

在一些實施例中，該矩陣陣列之該等傳感器元件係依一正方形、旋轉正方形、矩形、平行四邊形、六邊形、圓形或螺旋網格配置。

在一些實施例中，放大該等接收信號將一深度變動放大增益施加於該等接收信號。

在一些實施例中，一N位元ADC依一取樣速率Fs數位化該放大接收信號。該N位元ADC可為一逐次逼近(SAR) ADC。該N位元ADC可為一三角積分ADC。該N位元ADC可為一管線式ADC。該N位元ADC可為一快閃式ADC。ADC位元計數N可為1。ADC輸入可為抖動的。ADC取樣速率可為可程式化的。該取樣速率可為一成像中心頻率之一函數。

在一些實施例中，對該等經放大且數位化之接收信號施加之該延時及權重係元件或深度相依之一或多者。各元件及深度之該延時及權重可藉由至少一個接通ASIC延時及權重電腦運算。該至少一個接通ASIC延時電腦可用一CORDIC演算法來運算深度之一子集之各元件之延時且可內插於中間深度網格點之基於CORDIC之延時之間。該等中間深度網格點之延時內插可為線性的。該至少一個接通ASIC延時電腦可使用一CORDIC演算法來運算元件之一子集之延時且可內插於中間元件之基於CORDIC之延時之間。該等中間元件之延時內插可為線性的。該至少一個接通ASIC延時電腦可使用一CORDIC演算法來運算波束之一子集之延時且可內插於中間波束之基於CORDIC之延時之間。該等中間波束之延時內插可為線性的。

在一些實施例中，該至少一個接通ASIC權重電腦可幫助步驟(c)之效能。

在一些實施例中，該至少一個接通ASIC權重電腦基於深度、f數值及元件與一波束原點之間的距離來運算各元件及各範圍樣本之權重。元件權重係二進位的。該至少一個接通ASIC權重電腦可使具有深度之主動孔隙實質上生長為一圓形或橢圓體以減少旁瓣。

本發明之另一態樣提供用於超音波成像之系統。一例示性系統可包括傳感器元件之一矩陣陣列及具有該矩陣陣列之電路系統。該電路系統可經組態以：(a)放大各傳感器陣列元件之接收信號，(b)數位化各傳感器陣列元件之該放大接收信號，(c)對該等經放大且數位化之接收信號施加一延時及權重，及(d)跨該矩陣陣列之所有傳感器元件加總該等經放大、數位化、延時且加權之接收信號以形成一動態聚集接收波束。

在一些實施例中，該電路系統包括與傳感器元件之該矩陣陣列整合之一專用積體電路(ASIC)。該ASIC可執行步驟(a)至(d)之一或多者。該ASIC可執行步驟(a)至(d)之全部。該電路系統可進一步包括其他電路系統，且該ASIC可執行步驟(a)至(d)之一子集且其他電路系統可執行剩餘步驟(a)至(d)。

在一些實施例中，該電路系統經組態以亦形成傳輸波束。每一傳輸事件可形成一單一接收波束。每一傳輸事件可形成兩個或更多個接收波束。

在一些實施例中，該矩陣陣列包括一或多個cMUT傳感器元件。

在一些實施例中，該矩陣陣列包括一或多個pMUT傳感器元件。

在一些實施例中，該矩陣陣列之該等傳感器元件可依一正方形、旋轉正方形、矩形、平行四邊形、六邊形、圓形或螺旋網格配置。

在一些實施例中，該電路系統經組態以藉由將一深度變動放大增益施加於該等接收信號來放大該等接收信號。

在一些實施例中，該電路系統包括用於依一取樣速率數位化該放大接收信號之一N位元ADC。該N位元ADC可為一逐次逼近(SAR) ADC。該N位元ADC可為一三角積分ADC。該N位元ADC可為一管線式ADC。該N位元ADC可為一快閃式ADC。ADC位元計數N可為1。ADC輸入可為抖動的。ADC取樣速率可為可程式化的。該取樣速率可為一成像中心頻率之一函數。

在一些實施例中，對該等經放大且數位化之接收信號施加之該延時及權重係元件或深度相依之一或多者。該電路系統包括用於運算各元件及深度之延時及權重之至少一個接通ASIC延時及權重電腦。該至少一個接通ASIC延時電腦可用一CORDIC演算法來運算深度之一子集之各元件之延時且可內插於中間深度網格點之基於CORDIC之延時之間。該等中間深度網格點之延時內插可為線性的。該至少一個接通ASIC延時電腦可使用一CORDIC演算法來運算元件之一子集之延時且可內插於中間元件之基於CORDIC之延時之間。該等中間元件之延時內插可為線性的。該至少一個接通ASIC延時電腦可使用一CORDIC演算法來運算波束之一子集之延時且可內插於中間波束之基於CORDIC之延時之間。該等中間波束之延時內插可為線性的。

在一些實施例中，該電路系統包括至少一個接通ASIC權重電腦，其用於基於各元件與一波束原點之間的一距離及一f數值來運算該元件及各範圍樣本之權重。元件權重可為二進位的。該至少一個接通ASIC權重電腦可使具有深度之主動孔隙實質上生長為一圓形或橢圓體以減少旁瓣。

本發明之另一態樣提供用於用傳感器元件之一矩陣陣列進行超音波波束成形之方法及系統。

在一例示性方法中，可藉由執行至少一個CORDIC (COordinate Rotation DIgital Computer；協同旋轉數位電腦)操作來對來自該矩陣陣列之一接收信號施加一延時。該至少一個CORDIC操作可包括兩個級聯CORDIC操作。該兩個級聯CORDIC操作可包括一第一CORDIC操作及一第二CORDIC操作，且該第一CORDIC操作之一輸出係該第二CORDIC操作之一輸入。該至少一個CORDIC操作可藉由操作耦合至該矩陣陣列之一專用積體電路(ASIC)執行。該矩陣陣列之各傳感器元件之延時可用該至少一個CORDIC操作針對深度之一子集判定。可內插中間深度網格點之延時。可內插中間元件之延時。可內插中間波束之延時。

在一例示性系統中，該系統可包括傳感器之一矩陣陣列及與該矩陣陣列耦合且經組態以執行前述例示性方法之電路系統。

以引用方式併入

本說明書中所提及之所有公開案、專利及專利申請案以引用方式併入本文中，其程度如同每一個別公開案、專利及專利申請案明確地且個別地指示以引用方式併入。

除非另有定義，否則本文中所使用之所有技術術語具有與本發明標的所屬技術之一般技術者所理解之含義相同之含義。 超音波成像系統

圖1展示本文中所揭示之超音波成像系統之一例示性實施例。成像系統可包含與一傳感器200較佳整合之一ASIC (100)。傳感器可為pMUT (壓電式微機械超音波傳感器)、cMUT (電容式微機械超音波傳感器)或塊體PZT元件之一維或二維陣列。ASIC及傳感器陣列通常安裝於一或多個PCB (300)上。PCB可具有額外電路系統，諸如一微處理器、電源(電池、調節器)、時脈、記憶體及一輸入輸出裝置。

ASIC、傳感器陣列及PCB形成一傳感器總成(400)。傳感器總成之面積可匹配傳感器陣列之面積以保持佔用面積較小。傳感器總成可封裝於一貼片中，或一可穿戴或可固持外殼中。

傳感器總成可經由一輸入輸出裝置與可包含一使用者介面、顯示器及記憶體之一遠端處理器(500)通信。處理器可為一行動裝置(諸如一智慧型電話、智慧型手表、平板或一膝上型電腦)或其可為一桌上型電腦。其可執行影像處理，執行平面及體積呈像，及連接至一網路及資料庫(諸如電子健康記錄)。傳感器總成與遠端處理器之間的通信可為有線或無線的，其使用標準通信協定。

傳感器總成上之微處理器可用一小組參數(諸如成像頻率及傳輸及接收f數值)來初始化ASIC且接著可提供傳輸及接收波束參數(波束原點、角度、焦距深度)用於掃描序列中之各脈衝-回波(傳輸-接收)事件。一接通ASIC延時及權重電腦可針對由傳輸及接收波束參數界定之各波束運算傳輸及接收波束成形參數(延時及權重)。ASIC可發送一受控且聚集傳輸脈衝，可在各傳感器元件處接收組織之回波且可使用ASIC運算之延時及權重來形成接收波束。ASIC之輸出通常係使用全孔隙之完全成形波束。

以下部分描述傳感器總成、傳輸器及接收器、用於推導一3D延時方程式之幾何結構及使用3D延時方程式運算延時及權重之一方法及裝置。 傳感器總成

圖2展示傳感器總成(400)之細節及傳感器總成內之ASIC (100)。ASIC自PCB (300)上之微處理器接收輸入(101)。輸入可包含初始化參數，諸如傳輸中心頻率及頻寬、傳輸及接收f數值及接收中心頻率及頻寬。ASIC亦可接收傳輸及接收波束參數及各脈衝-回波事件之一觸發器。傳輸器可產生傳輸脈衝(110)，將一元件座標相依延時(111a)及權重(111b)施加於脈衝，且基於傳輸脈衝及傳輸波束參數用經延時且加權之脈衝驅動各聲學元件之脈衝器(112)。

各聲學元件之接收路徑可含有一傳輸/接收開關(121)、用於低雜訊預放大之一類比前端(122)、時間增益補償及抗失真、一ADC (123)、一元件記憶體(124)及可將時變(動態)延時及權重施加於所儲存元件資料之一波束成形器(125)。傳輸波束成形器(延時及權重)、脈衝器、接收開關、類比前端、ADC、記憶體及接收波束成形器(延時及權重)電路系統可形成一電子元件(120)。每一聲學元件可存在一電子元件。

電子元件之輸出可跨整個陣列(140)加總以完成全陣列波束成形。因此形成之波束可接著由一接收濾波器(150)濾波用於資料壓縮，其可包括藉由一複合時變乘法器解調至基頻接著一低通基頻濾波器(BBF)。延時、權重、陣列和及接收濾波器電路系統可經複製以使用儲存於記憶體中之相同元件資料並行(160)形成具有不同延時及/或權重參數之多個波束。用於傳輸及接收波束成形(針對所有平行波束)之延時及權重可由一接通ASIC 3D動態延時及權重電腦(170)。ASIC (102)之輸出可平行波束之複合(同相及正交相位)取樣。傳感器總成儲存輸出波束且將其等發送至遠端處理器(500)用於進一步處理、呈像及顯示。

圖2之接收波束成形亦可在多個級中實施。圖3展示一兩級版本。多級實施方案允許靈活地減小元件記憶體及平行波束電路系統兩者之大小。代替加總所有電子元件之輸出，電子元件子集(子陣列)(130)之輸出可經加總(131)且儲存於第二組子陣列記憶體(132)中。應注意，各子陣列內之第一級波束成形亦可稱為微波束成形。一第二級將延時及權重(133)施加於子陣列波束成形器輸出，且陣列和(140)可完成全陣列波束成形。僅可複製第二級電路系統(宏波束成形器)用於平行波束操作。子陣列大小可為 個元件，其中 及 可為2、3、4、5等等個電子元件。 傳輸器

具有一可程式化時脈之一單一K位元深、L位元長之移位暫存器可用作一任意可程式化脈衝產生器(110)。

移位暫存器K之深度可由脈衝器狀態之數目判定。一般而言，一K位元深之移位暫存器可支援高達2 ^K狀態之脈衝器。因此，對於2態(單極)脈衝器，K為1，對於3態(雙極)及4態脈衝器，K為2，依此類推。

移位暫存器之長度L可由最大脈衝長度規格及傳輸器時脈頻率判定。在一較佳實施例中，移位暫存器長度L設置為256位元。此將在16倍於傳輸中心頻率之一傳輸時脈週期內支援高達16個週期之長脈衝。仍可藉由降低傳輸器時脈頻率(權衡延時量化步驟)來支援超出16個週期之脈衝。

最簡單類型之脈衝可為單極脈衝，其中傳感器元件之主動節點藉由兩個互補開關在一接地與一正(或負)電壓軌之間改變。此等開關可由一單個一位元流控制，一組1用於+V段，接著一組0用於GND，其中1及0之此模式根據需要重複多個週期。各位元可表示一傳輸器時脈週期之持續時間。因此，若傳輸器時脈週期係 ，則 處之兩個週期脈衝之位元流將為11111111000000001111111100000000。個別+V及GND段之持續時間可為固定的或可獨立程式化，例如，對於線性(或非線性))頻率調變，或一些其他編碼激勵。此一位元模式可提前產生，且在初始化期間載入至ASIC中之脈衝產生器移位暫存器且在接收到指示傳輸開始之脈衝時流出。在一些實施例中，脈衝之開始及/或結束可由諸如010之非常短之代碼(例如11111111000000001111111100000000 010)標記以觸發其他傳輸及/或接收電路系統打開或關閉。利用此一嵌入代碼可能需要相同長度之一解碼器(匹配濾波器)。在一些實施例中，各元件之傳輸/接收開關可在元件之本身脈衝傳輸完成之後立即接通為接收模式，而無需等待所有元件完成脈衝傳輸。此可藉由暫時分散洩漏之傳輸及接收啟用/停用信號來幫助清理一些近場偽影，且消除歸因於錯過接收樣本之死區。

接著複雜的係3態雙極脈衝，其中傳感器元件之主動節點藉由三個互補開關在一正電壓軌、接地電壓軌及一負電壓軌之間改變。此類型之脈衝可使用2位元深之脈衝流來實施，例如，其中00表示接地，10表示+V，且01表示-V。11態可用於標記脈衝之開始及/或結束。

3態雙極脈衝之一特殊情況係其中傳感器僅在脈衝開始之前及脈衝結束之後接地，且在脈衝期間切換於+V與-V狀態之間。與所有2態脈衝及脈衝內具有接地段之此等3態脈衝相比，此類型之脈衝可提供最佳二次諧波抑制。就電源而言，其亦可為最簡單(成本最低)架構。雙極脈衝之此特殊情況可使用上文之單位元流來實施，其中1映射至+V且0映射至-V。上述嵌入之代碼片段可用於指示脈衝結束時基態之開始。在接收此代碼之後，傳感器元件即接地，直至下一脈衝開始，該脈衝由1流指示。脈衝反轉功能可添加對所有元件通用之一額外可程式化位元，其將1及0值之映射反轉至脈衝產生器處之-V及+V。

在標記通常依規則脈衝重複間隔(PRI)重複之一脈衝回波事件開始之脈衝之後，可產生所有元件通用之元件。接著，針對陣列之每一元件，脈衝可延時(111a)一元件特定延時。接著可藉由元件特定權重來加權延時脈衝以進行變跡。此處展示一簡單二進位開/關權重。在一較佳實施例中，傳輸波束成形器之延時及權重兩者由接通ASIC延時及權重電腦(170)在傳輸事件開始之前產生。

變跡之輸出可在一數位轉類比轉換之後驅動傳輸脈衝器(112)。

在一些實施例中，為了架構簡單，脈衝產生器及延時操作共用相同發送器時脈。此外，為提高效率，傳輸器時脈頻率 可依傳輸中心頻率 而變化，且可設置為等於16 以達成一所要延時量化步長 ，其中 。

在一些實施例中，可改變脈衝產生器、延時及二進位權重之順序。例如，可在延時操作之前移動二進位權重或可在脈衝產生器之前移動延時操作等等用於各種架構權衡。 接收器

一典型接收器將一動態變動增益、延時及權重(變跡)施加於來自個別元件 之回波，其中(i,j)係一矩陣陣列之元件之行及列索引。接著，波束成形器可加總經放大、延時且加權之元件信號以產生一波束 ，其中 係波束原點之 坐標(針對平面陣列， 係零)， 係深度且 係z-x及z-y平面中之波束角。針對一數位波束成形器，類比信號可在延時級之前之LPF之後由一ADC轉換為數位信號。

增益 可具有多個可程式化組件，包含一靜態低雜訊放大器增益G _LNA及用於補償組織衰減之一動態時變增益 (亦指稱時間增益補償)。最後增益級可為一選用可程式化增益放大器。

具有一較佳可程式化截止頻率之一低通濾波器(LPF)可提供抗混疊且提高SNR。LPF之多個極點可分佈於各種增益級之間。

動態延時 可隨時間變化以追蹤回波來源之深度，因為傳輸波束更深地傳播至組織中。延時級之輸入係時間之一函數，而其輸出係深度(範圍)之一函數。歸因於時變延時，深度係扭曲時間。

動態變跡或權重 可隨深度生長有效孔隙大小以保留解析度且逐漸減小邊緣元件之貢獻，即變跡以減少波束旁瓣。針對矩陣陣列，主動孔隙形狀亦可具有一變跡效應。在一些實施例中，變跡權重係深度相依的，但其係二進位，0表示關閉，1表示打開，無需每一元件及每一深度之一乘法。藉由在一不斷增長之圓或橢球內接通波束原點周圍之元件，可達成一半圓狀變跡。圓及橢球之生長速率可由一可程式化f數值控制。由於 在延時操作之前施加，所以增益可依據元件相依之延時而變化在時間上分散。此可針對增益快速變化之深度產生額外變跡效應。

給定波束參數 及 、元件坐標 、ADC取樣率 、聲速 及f數值，動態延時及權重運算可由一電腦執行。在諸多先前技術系統中，此等運算全部或部分在遠端處理器上完成。

元件加總級可加總時間對準(因此相干)及加權元件信號。

可使用一組重複延時、權重及元件加總級來並行產生具有獨立原點及角度之多個波束。替代地，若針對所關注之全部深度儲存元件資料，則可使用一單一波束成形器電路系統使用傳輸事件之間的時間串列形成多個波束，以權衡框率。 陣列及波束幾何結構

圖4描繪以笛卡爾坐標之(0,0,0)為中心之一x-y平面(或一非平面彎曲之x-y-z表面，圖4中未展示)上之一 元件2D陣列(201)。 係其第(i,j)個元件之x、y及z坐標 。2D陣列之元件可位於一正方形或矩形網格、旋轉正方形、菱形(平行四邊形)、六邊形、環形或一任意網格上。實體孔隙可為一正方形、矩形、圓形或橢圓形或一任意形狀。

可藉由三個參數在3D中界定一波束：靜態傳輸焦點之一聚焦深度r，或動態接收焦點之一組聚焦深度，一(標稱)波束原點 (它係其x、y之一向量，及z坐標 角度 (其亦為z-x平面及z-y平面角度 之一向量。應注意，吾人此處使用粗體字母來表示向量，諸如 及 。樣本在深度(或範圍) r處沿一接收波束 之坐標為 。 之約定使得 及 +z軸至+x軸及+y軸分別為正。波束原點 亦為深度零 。其亦為波束 之有效孔隙之標稱中心，不包含實體孔隙之截斷。接收波束之所有樣本位於線上，其投影在z-x及z-y平面上之角度分別為 及 。

方位角(即x-z)平面中之2D成像係一特殊情況，其中所有波束之 及 係零。正交仰角(y-z)平面中之2D成像對應於 及 係零之情況。2D成像之一特殊情況係其中陣列係1-D陣列，例如， 。

此處界定之幾何形狀可支持方位角及仰角之掃描幾何形狀之獨立組合。例如，為界定方位角及仰角兩者之一扇形幾何形狀，所有波束之 及 兩者將設置為0。針對一線性掃描，例如在仰角中，所有波束之 將設置為零，同時使 自第一列至最後一行變動。針對一向量格式，諸如在仰角中， 將自一負角變成一正角，同時使 自第一行至最後一行變動。

此處之幾何結構亦可應用於多級波束成形，其中一第一級子陣列波束成形器(微波束成形器)對 元件組執行波束成形，且一第二級 波束成形器(宏波束成形器)在子陣列波束成形器之輸出上完成波束成形，其中 。

應注意，存在用於在3D中界定波束之替代坐標系，諸如球坐標。以波束原點 為中心之球坐標之角度 與此處適配之架構之波束角度 之間的關係為： [2] [3] [4] [5]

此處之分析及推導可適用於任何替代波束定義，只需稍作修改。 3D 延時方程式

現可推導一特定元件(i,j)沿波束 之深度r之距離 。

波束樣本 之笛卡爾坐標 係

其中，沿波束之單位向量 係

波束之x,y,z坐標係 , ,

則 與 之間的距離由以下給定

三項之平方和之平方根可寫為兩項之平方和之平方根，如下所示。

以μs為單位之延時 係以mm為單位之距離 除以以mm/μs為單位之聲音 之往返(雙向)速度。 或以 之ADC取樣率(MHz)之取樣數為單位 3D 動態延時及權重電腦

上文之延時公式有助於使用CORDIC (坐標旋轉數位電腦)進行有效實施，其係用於運算兩個數字之平方之平方根之一有效方法。圖5展示使用兩個級聯CORDIC操作(176)之一動態3D延時及權重電腦(170)之方塊圖及步驟。

延時及權重電腦之輸入可包含波束之原點、單位向量及焦點深度、元件之坐標、ADC取樣率、聲速及f數值。

波束單位向量笛卡爾坐標(171)可與深度(172)相乘且添加至波束原點坐標(173)以產生一特定深度r之波束樣本笛卡爾坐標(174)。可自波束樣本(175)之各自x、y及z坐標減去元件之x、y及z坐標，以產生CORDIC操作之輸入。第一CORDIC之輸出及波束樣本之x分量可形成第二CORDIC之輸入。第二CORDIC之輸出可提供元件(i,j)與波束樣本 之間的距離，其由兩個CORDIC級之增益縮放(CORDIC並非一單位增益操作)。在一較佳實施方案中，CORDIC增益補償可由延時電腦(178)之輸出處之距離至延時轉換乘法器執行。

在一些實施例中，級聯CORDIC各自進行8個角度旋轉。此轉數可足以使最大距離誤差在 內，其中 係成像中心頻率 處之周期。各角度旋轉可能需要2次位移及2次加法。針對八角旋轉，各CORDIC級之具有等於~1.65之一增益，且兩個CORDIC級共具有~2.71之一總增益。

應注意，基於CORDIC之高精度距離(延時)運算可能僅適用於一組稀疏深度、元件及波束。CORDIC運算距離值(177)之間的一線性內插可足以將延時誤差保持在規範範圍內。在一些實施例中，粗略距離網格間隔 ，其中 係成像中心頻率 處之波長。一線性距離內插器可提供粗略範圍網格點之間的距離值中點。在一些實施例中，針對波束之一子集(例如，多波束組之邊緣波束)執行基於CORDIC之延時運算，且一線性距離內插器可針對中間波束提供距離值。在一些實施例中，粗略元件網格在方位角及仰角兩者上間隔4個元件。同樣，一線性距離內插器可內插中間元件之距離值。由於2次冪之升階取樣線性內插僅需加法及位元移位，所以其等可為非常有效。

延時引擎(178)之最後一級可補償CORDIC級之非單位增益且使用ADC取樣率及聲速作為輸入將以mm為單位之距離 轉換為以ADC取樣率為單位之延時 。在輸出端進行距離與延時轉換可允許一簡單方式來最佳化依據臨床應用而變化之整體聲速及依據成像中心頻率而變化之ADC取樣率。

線性運算之順序係可互換的。例如，距離與延時轉換可在延時電腦信號路徑中之任何點完成，或可取決於實施方案特定考量而對內插進行重新排序。

在一些實施例中，權重係二進位的，即，一元件在任何特定時間/深度係打開或關閉的。延時電腦可向權重電腦提供輸入。應注意，延時電腦可藉由將r設置為零來運算任何元件與波束原點之間的距離， 。由作為f數值(孔隙生長速率)之一函數之一標量縮放之此可與接收事件期間延時電腦之距離輸出比較以在正確時間(深度)接通各元件(179)。使用此方法，孔隙可圍繞波束原點生長為一圓。替代地，可針對x及y獨立程式化生長速率及孔隙限制，例如矩形或橢圓形孔隙生長。 ***

儘管本文中已展示及描述較佳實施例，但熟習技術者將明白，此等實施例僅以實例方式提供。熟習技術者將在不背離本發明之範疇之情況下可想到數個變動、改變及替換。應理解，可在實踐中採用本文中所描述之實施例之各種替代。本文中所描述之實施例之數個不同組合係可行的，且此等組合被視為本發明之部分。另外，結合本文中之任一實施例所討論之所有特徵可容易適用於本文中之其他實施例中。期望以下申請專利範圍界定本發明之範疇且藉此涵蓋此等申請專利範圍及其等效物之範疇內之方法及結構。

100:積體電路(ASIC) 101:輸入 102:ASIC 110:傳輸脈衝/可程式化脈衝產生器 111a:延時 111b:權重 112:脈衝器 120:電子元件 121:傳輸/接收開關 122:類比前端 123:ADC 124:元件記憶體 125:波束成形器 130:電子元件子集 131:加總 132:子陣列記憶體 133:權重 140:陣列 150:接收濾波器 160:並行 170:接通ASIC 3D動態延時及權重電腦 171:波束單位向量笛卡爾坐標 172:深度 173:波束原點坐標 174:波束樣本笛卡爾坐標 175:波束樣本 176:級聯CORDIC操作 177:CORDIC運算距離值 178:延時電腦 179:比較 200:傳感器 201:2D陣列 300:PCB 400:傳感器總成 500:遠端處理器

將藉由參考闡述繪示性實施例及附圖之以下[實施方式]來獲得本發明之特徵及優點之一較佳理解。

圖1展示一超音波系統之一例示性示意圖，其使用包括一2D傳感器陣列及安裝於具有額外電路系統之一PCB上之一ASIC之一傳感器總成及具有一使用者介面及顯示器之一遠端處理器。

圖2展示具有一ASIC之一數位3D單級全陣列波束成形器之一示意圖。

圖3展示具有一ASIC之一數位3D兩級全陣列波束成形器之一示意圖。

圖4展示由一超音波傳感器陣列產生之超音波波束之幾何結構之一圖像。

圖5展示一3D動態延時及權重電腦之一流程圖。

100:積體電路(ASIC)

101:輸入

102:ASIC

110:傳輸脈衝/可程式化脈衝產生器

111a:延時

111b:權重

112:脈衝器

120:電子元件

121:傳輸/接收開關

122:類比前端

123:ADC

124:元件記憶體

125:波束成形器

140:陣列

150:接收濾波器

160:並行

170:接通ASIC 3D動態延時及權重電腦

200:傳感器

300:PCB

400:傳感器總成

500:遠端處理器

Claims (74)

1. 一種用於用傳感器元件之一矩陣陣列進行超音波成像及波束成形之方法，該方法包括： a)放大各傳感器陣列元件之接收信號； b)數位化各傳感器陣列元件之該經放大接收信號； c)對該等經放大且數位化之接收信號施加一延時及權重；及 d)跨該矩陣陣列之所有傳感器元件加總該等經放大、數位化、延時且加權之接收信號以形成一動態聚集接收波束。
2. 如請求項1之方法，其中一專用積體電路(ASIC)與傳感器元件之該矩陣陣列整合。
3. 如請求項2之方法，其中該ASIC執行步驟(a)至(d)之一或多者。
4. 如請求項3之方法，其中該ASIC執行步驟(a)至(d)之全部。
5. 如請求項3之方法，其中該ASIC執行步驟(a)至(d)之一子集且其他電路系統執行剩餘步驟(a)至(d)。
6. 如請求項2至5中任一項之方法，其中該ASIC亦形成傳輸波束。
7. 如請求項1至6中任一項之方法，其中每一傳輸事件形成一單一接收波束。
8. 如請求項1至6中任一項之方法，其中每一傳輸事件形成兩個或更多個接收波束。
9. 如請求項1至8中任一項之方法，其中該矩陣陣列包括一或多個cMUT傳感器元件。
10. 如請求項1至9中任一項之方法，其中該矩陣陣列包括一或多個pMUT傳感器元件。
11. 如請求項1至10中任一項之方法，其中該矩陣陣列之該等傳感器元件依一正方形、旋轉正方形、矩形、平行四邊形、六邊形、圓形或螺旋網格配置。
12. 如請求項1至11中任一項之方法，其中放大該等接收信號將一深度變動放大增益施加於該等接收信號。
13. 如請求項1至12中任一項之方法，其中一N位元ADC依一取樣速率Fs數位化該經放大接收信號。
14. 如請求項13之方法，其中該N位元ADC係一逐次逼近(SAR) ADC。
15. 如請求項13之方法，其中該N位元ADC係一三角積分ADC。
16. 如請求項13之方法，其中該N位元ADC係一管線式ADC。
17. 如請求項13之方法，其中該N位元ADC係一快閃式ADC。
18. 如請求項13之方法，其中ADC位元計數N係1。
19. 如請求項13之方法，其中ADC輸入係抖動的。
20. 如請求項13之方法，其中該ADC取樣速率係可程式化的。
21. 如請求項20之方法，其中該取樣速率係一成像中心頻率之一函數。
22. 如請求項1至21中任一項之方法，其中對該等經放大且數位化之接收信號施加之該延時及權重係元件或深度相依之一或多者。
23. 如請求項22之方法，其中各元件及深度之該延時及權重係藉由至少一個接通ASIC延時及權重電腦運算。
24. 如請求項23之方法，其中該至少一個接通ASIC延時電腦用一CORDIC演算法來運算深度之一子集之各元件之延時且內插於中間深度網格點之基於CORDIC之延時之間。
25. 如請求項24之方法，其中該等中間深度網格點之延時內插係線性的。
26. 如請求項23至25中任一項之方法，其中該至少一個接通ASIC延時電腦使用一CORDIC演算法來運算元件之一子集之延時且內插於中間元件之基於CORDIC之延時之間。
27. 如請求項26之方法，其中該等中間元件之延時內插係線性的。
28. 如請求項23至27中任一項之方法，其中該至少一個接通ASIC延時電腦使用一CORDIC演算法來運算波束之一子集之延時且內插於中間波束之基於CORDIC之延時之間。
29. 如請求項28之方法，其中該等中間波束之延時內插係線性的。
30. 如請求項23至29中任一項之方法，其中該至少一個接通ASIC權重電腦幫助步驟(c)之效能。
31. 如請求項1至30中任一項之方法，其中該至少一個接通ASIC權重電腦基於深度、f數值及元件與一波束原點之間的距離來運算各元件及各範圍樣本之權重。
32. 如請求項31之方法，其中該等元件權重係二進位的。
33. 如請求項31之方法，其中該至少一個接通ASIC權重電腦使具有深度之主動孔隙實質上生長為一圓形或橢圓體以減少旁瓣。
34. 一種用於超音波成像之系統，該系統包括： i.傳感器元件之一矩陣陣列；及 ii.電路系統，其具有該矩陣陣列且經組態以： a)放大各傳感器陣列元件之接收信號； b)數位化各傳感器陣列元件之該經放大接收信號； c)對該等經放大且數位化之接收信號施加一延時及權重；及 d)跨該矩陣陣列之所有傳感器元件加總該等經放大、數位化、延時且加權之接收信號以形成一動態聚集接收波束。
35. 如請求項34之系統，其中該電路系統包括與傳感器元件之該矩陣陣列整合之一專用積體電路(ASIC)。
36. 如請求項35之系統，其中該ASIC執行步驟(a)至(d)之一或多者。
37. 如請求項36之系統，其中該ASIC執行步驟(a)至(d)之全部。
38. 如請求項36之系統，其中該電路系統進一步包括其他電路系統，且其中該ASIC執行步驟(a)至(d)之一子集且該其他電路系統執行剩餘步驟(a)至(d)。
39. 如請求項34至38中任一項之系統，其中該電路系統經組態以亦形成傳輸波束。
40. 如請求項34至39中任一項之系統，其中每一傳輸事件形成一單一接收波束。
41. 如請求項34至39中任一項之系統，其中每一傳輸事件形成兩個或更多個接收波束。
42. 如請求項34至41中任一項之系統，其中該矩陣陣列包括一或多個cMUT傳感器元件。
43. 如請求項34至42中任一項之系統，其中該矩陣陣列包括一或多個pMUT傳感器元件。
44. 如請求項34至43中任一項之系統，其中該矩陣陣列之該等傳感器元件依一正方形、旋轉正方形、矩形、平行四邊形、六邊形、圓形或螺旋網格配置。
45. 如請求項34至44中任一項之系統，其中該電路系統經組態以藉由將一深度變動放大增益施加於該等接收信號來放大該等接收信號。
46. 如請求項34至45中任一項之系統，其中該電路系統包括用於依一取樣速率數位化該放大接收信號之一N位元ADC。
47. 如請求項46之系統，其中該N位元ADC係一逐次逼近(SAR) ADC。
48. 如請求項46之系統，其中該N位元ADC係一三角積分ADC。
49. 如請求項46之系統，其中該N位元ADC係一管線式ADC。
50. 如請求項46之系統，其中該N位元ADC係一快閃式ADC。
51. 如請求項46之系統，其中ADC位元計數N係1。
52. 如請求項46之系統，其中ADC輸入係抖動的。
53. 如請求項46之系統，其中該ADC取樣速率係可程式化的。
54. 如請求項53之系統，其中該取樣速率係一成像中心頻率之一函數。
55. 如請求項34至54中任一項之系統，其中對該等經放大且數位化之接收信號施加之該延時及權重係元件或深度相依之一或多者。
56. 如請求項55之系統，其中該電路系統包括用於運算各元件及深度之延時及權重之至少一個接通ASIC延時及權重電腦。
57. 如請求項56之系統，其中該至少一個接通ASIC延時電腦用一CORDIC演算法來運算深度之一子集之各元件之延時且內插於中間深度網格點之基於CORDIC之延時之間。
58. 如請求項57之系統，其中該等中間深度網格點之延時內插係線性的。
59. 如請求項56至58中任一項之系統，其中該至少一個接通ASIC延時電腦使用一CORDIC演算法來運算元件之一子集之延時且內插於中間元件之基於CORDIC之延時之間。
60. 如請求項59之系統，其中該等中間元件之延時內插係線性的。
61. 如請求項56至60中任一項之系統，其中該至少一個接通ASIC延時電腦使用CORDIC演算法來運算波束之一子集之延時且內插於中間波束之基於CORDIC之延時之間。
62. 如請求項61之系統，其中該等中間波束之延時內插係線性的。
63. 如請求項34至62中任一項之系統，其中該電路系統包括至少一個接通ASIC權重電腦，其用於基於各元件與一波束原點之間的一距離及一f數值來運算該元件及各範圍樣本之權重。
64. 如請求項63之系統，其中該等元件權重係二進位的。
65. 如請求項63之系統，其中該至少一個接通ASIC權重電腦使具有深度之主動孔隙實質上生長為一圓形或橢圓體以減少旁瓣。
66. 一種用於用傳感器元件之一矩陣陣列進行超音波波束成形之方法，該方法包括： 藉由執行至少一個CORDIC (協同旋轉數位電腦)操作來對來自該矩陣陣列之一接收信號施加一延時。
67. 如請求項66之方法，其中該至少一個CORDIC操作包括兩個級聯CORDIC操作。
68. 如請求項67之方法，其中該兩個級聯CORDIC操作包括一第一CORDIC操作及一第二CORDIC操作，且其中該第一CORDIC操作之一輸出係該第二CORDIC操作之一輸入。
69. 如請求項66至68中任一項之方法，其中該至少一個CORDIC操作係藉由操作耦合至該矩陣陣列之一專用積體電路(ASIC)執行。
70. 如請求項66至69中任一項之方法，其中該矩陣陣列之各傳感器元件之延時係用該至少一個CORDIC操作針對深度之一子集判定。
71. 如請求項70之方法，進一步包括：內插於中間深度網格點之延時之間。
72. 如請求項70之方法，進一步包括：內插於中間元件之延時之間。
73. 如請求項70之方法，進一步包括：內插於中間波束之延時之間。
74. 一種用於超音波成像之系統，該系統包括： 傳感器元件之一矩陣陣列；及 電路系統，其與該矩陣陣列耦合且經組態以執行請求項66至73中任一項之方法。