TW202326722A - 具有由非同步輸入控制的高效ｄｖｓ的記憶體 - Google Patents

具有由非同步輸入控制的高效ｄｖｓ的記憶體 Download PDF

Info

Publication number
TW202326722A
TW202326722A TW111138406A TW111138406A TW202326722A TW 202326722 A TW202326722 A TW 202326722A TW 111138406 A TW111138406 A TW 111138406A TW 111138406 A TW111138406 A TW 111138406A TW 202326722 A TW202326722 A TW 202326722A
Authority
TW
Taiwan
Prior art keywords
memory
control signal
signal
power domain
setting
Prior art date
Application number
TW111138406A
Other languages
English (en)
Inventor
普拉迪普 拉傑
拉爾 薩胡
沙拉德庫瑪 古普塔
哲民 鄭
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW202326722A publication Critical patent/TW202326722A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

提供了一種記憶體，其被配置為：實施無保持的休眠模式，在無保持的休眠模式中，位元單元陣列和記憶體周邊設備回應於對無保持的休眠模式控制訊號的設定被斷電。在DVS掃瞄期間，該無保持的休眠模式控制訊號亦被設定以對該位元單元陣列斷電。該記憶體包括電源管理電路，其對DVS掃瞄控制訊號的設定做出回應來防止對該無保持的休眠模式控制訊號的設定在該DVS掃瞄期間導致該記憶體周邊設備的斷電。該記憶體周邊設備因此可由該DVS掃瞄徹底測試，因為該位元單元陣列的該斷電防止了來自該位元單元陣列的洩漏電流。

Description

具有由非同步輸入控制的高效DVS的記憶體
本案係關於記憶體，並且更具體地說，本案係關於具有由非同步輸入控制的動態電壓應力（DVS）掃瞄的記憶體。
動態電壓應力（DVS）掃瞄是積體電路製造商用於測試其嵌入式記憶體功能的重要工具。在DVS掃瞄期間，電源電壓會升高以發現故障。例如，記憶體電晶體可以具有最終會失效的弱電媒體層。但是，儘管存在弱介電層，但記憶體仍在工作，並且因此可以出售給客戶，於是最終會出現故障並導致成本高昂的退貨。DVS掃瞄會暴露此類故障，以便交付高品質的產品。
儘管徹底的DVS掃瞄很重要，但現有的記憶體設計限制了可以施加的電源電壓增加。因此，本領域中需要一種被配置用於改進的DVS掃瞄的記憶體。
根據本案內容的一態樣，提供了一種記憶體，其包括：位元單元陣列；位元單元陣列頭開關，其耦合在該位元單元陣列和記憶體電源電壓的節點之間；記憶體周邊設備，其包括記憶體電源域部分；記憶體周邊設備頭開關，其耦合在該記憶體電源域部分和該記憶體電源電壓的該節點之間；及電源管理電路，其被配置為：在該記憶體的無保持的休眠模式期間關斷該位元單元陣列頭開關和該記憶體周邊設備頭開關以對該位元單元陣列和該記憶體電源域部分斷電，該電源管理電路亦被配置為：在對該記憶體的掃瞄期間僅關斷該位元單元陣列頭開關以對該位元單元陣列斷電並保持該記憶體電源域部分的通電。
根據本案內容的另一態樣，提供了一種用於記憶體的操作方法，其包括：回應於對無保持的休眠模式控制訊號的設定而動態電壓應力掃瞄控制訊號未被設定，對該記憶體中的位元單元陣列和記憶體周邊設備斷電；回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的設定，對該記憶體中的該位元單元陣列斷電而對該記憶體周邊設備供電；及在對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的該置位之後，在該記憶體周邊設備被供電並且該位元單元陣列被斷電的同時執行對該記憶體周邊設備的動態電壓應力掃瞄。
根據本案內容的又一態樣，提供了一種記憶體，其包括：記憶體周邊設備，其包括記憶體電源域部分；周邊設備頭開關，其耦合在記憶體電源電壓的節點和該記憶體電源域部分之間；及電源管理電路，其包括第一邏輯閘，該第一邏輯閘被配置為：回應於對核心電源域控制訊號的設定來對動態電壓應力掃瞄控制訊號進行設定，其中該電源管理電路被配置為：回應於對該無保持的休眠模式控制訊號的設定而該動態電壓應力掃瞄控制訊號被解除設定，關斷該周邊設備頭開關，並且其中該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的設定，保持該周邊設備頭開關接通。
經由以下具體事實方式可以更好地理解這些和額外的有利特徵。
提供了一種具有改進的DVS掃瞄的積體電路記憶體。為了更好地瞭解這種改進的DVS掃瞄的有利特徵，考慮成功的DVS掃瞄應當克服的挑戰。例如，積體電路記憶體通常被隔離在它自己的電源域中，在本文中被記為MX電源域，而積體電路的核心邏輯被隔離在核心電源域中，在本文中被記為CX電源域。MX電源電壓為MX電源域供電。同樣，CX電源電壓為CX電源域供電。記憶體包括由記憶體周邊設備（寫入驅動器、位址解碼器等）控制的位元單元陣列。記憶體周邊設備的一部分位於CX電源域中，而其餘部分位於MX電源域中。
當記憶體由典型的DVS掃瞄來進行測試時，位元單元和記憶體周邊設備二者皆被供電。由於MX電源電壓升高，在DVS掃瞄期間通常會從位元單元傳導大量洩漏電流。此外，記憶體周邊設備消耗來自MX電源域和CX電源域二者的電流。位元單元洩漏與記憶體周邊設備的電流消耗相結合可能會導致破壞性的溫度尖峰。為了防止DVS掃瞄損壞記憶體，因此通常限制MX電源電壓的增加。儘管對電源電壓升高的限制使記憶體溫度保持在安全範圍內，但減弱的DVS則無法發現故障，從而導致客戶使用期間出現不良故障和代價高昂的退貨。
為了限制複雜性和DVS掃瞄延時，DVS掃瞄與在正常（非DVS掃瞄）操作期間使用的記憶體休眠模式的控制訊號相容是有利的。在這態樣，具有核心邏輯電源域（CX電源域）和記憶體電源域（MX電源域）的積體電路通常將包括電源管理電路，用於控制位元單元陣列和記憶體周邊設備在記憶體休眠模式期間是通電還是斷電。電源管理電路對用於源自核心邏輯電源域的休眠模式的休眠控制訊號做出回應。例如，若核心邏輯決定操作條件使得記憶體可以被置於休眠模式，則核心邏輯則可以對用於電源管理電路的休眠模式控制訊號進行設定。
對於對經設定的休眠模式控制訊號做出回應的電源管理電路，當訊號在邏輯上為真時，訊號在本文中被視為「經設定的」，無論邏輯真狀態是由高位準有效還是低位準有效約定表示。在高位準有效約定中，CX電源域控制訊號經由被充電至CX電源電壓被設定。因此此類訊號經由被放電到地而被解除置位。但是在低位準有效的約定中，CX電源域控制訊號經由被放電到地來被置位。因此，低位準有效訊號經由被充電至電源電壓而被解除設定。以下論述將假定核心邏輯對於休眠模式控制訊號使用低位準有效約定而不失一般性。
一般來說，存在用於積體電路記憶體的兩種休眠模式。在無保持的休眠模式中，位元單元和記憶體周邊設備二者皆被斷電。為了啟動無保持的休眠模式，核心邏輯可以對低位準有效的無保持的休眠模式控制訊號（slp_nret_n）進行置位，為簡潔起見，本文中亦將其記為「slp_nret_n控制訊號」。電源管理電路經由使位元單元陣列和記憶體周邊設備斷電來對經置位的無保持的休眠模式控制訊號做出回應。由於位元單元斷電，它們無法保持其儲存的位元；因此，將無保持的休眠模式定名為「無保持」。在有保持的休眠模式中，核心邏輯可以對高位準有效的有保持的休眠模式控制訊號（slp_ret_n）進行置位，為簡潔起見，在本文中將其記為「slp_ret_n控制訊號」。電源管理電路經由僅對記憶體周邊設備斷電而對位元單元陣列保持供電來對經置位的有保持的休眠模式控制訊號做出回應。由於位元單元陣列保持供電，位元單元可以保持其儲存的二進位內容；因此，是有保持的休眠模式的「有保持」態樣。
在傳統的DVS掃瞄期間，兩種休眠模式控制訊號皆不會被設定。例如，若slp_nret_n控制訊號被設定，則位元單元陣列和記憶體周邊設備二者皆將被斷電，並且不能經由任何掃瞄輸入的測試向量進行測試。類似地，若slp_ret_n控制訊號被設定，則記憶體周邊設備會被斷電並且無法被測試。由於在傳統的DVS掃瞄期間，有保持的休眠模式和無保持的休眠模式皆不能處於活動狀態，因此位元單元陣列和記憶體周邊設備二者皆被供電，並且因此可能會發生如前述的破壞性溫度升高。
為了解決在DVS掃瞄期間導致記憶體損壞的位元單元洩漏和記憶體周邊設備洩漏的電流的組合，提供了一種積體電路記憶體，其中在無保持的休眠模式控制訊號slp_nret_n被設定時，可以發生改進的DVS掃瞄。為此，記憶體的電源管理電路被配置為經由阻止設定的slp_nret_n控制訊號觸發記憶體周邊設備的關閉來對控制訊號（例如，非同步控制訊號）的設定做出回應。儘管記憶體周邊設備的斷電被阻止，但電源管理電路仍然經由對位元單元陣列斷電來對設定的slp_nret_n控制訊號進行回應。位元單元洩漏因此被消除，並且不能與記憶體周邊設備洩漏的電流相結合，從而在DVS掃瞄期間造成破壞性的溫度尖峰。因此，電源電壓可以在DVS掃瞄期間被充分提升並持續足夠的持續時間以發現周邊設備中的故障。請注意，DVS掃瞄只是在位元單元陣列斷電時對記憶體周邊設備進行有利供電的一個實例。因此將理解，本文中論述的記憶體控制適用於DVS掃瞄之外的其他類型的記憶體掃瞄。
現在轉向附圖，在圖1中圖示具有核心邏輯電路105和相關聯的嵌入式靜態隨機存取記憶體（SRAM）106的實例片上系統（SoC）積體電路100。核心邏輯電路105位於核心（CX）電源域之內，並且因此由CX電源電壓供電。SRAM 106包括位元單元陣列110、記憶體周邊設備115和字線（WL）驅動器125。位元單元陣列110和WL驅動器125位於記憶體（MX）電源域之內，並且因此由MX電源電壓供電。記憶體周邊設備115具有在MX電源域中的MX電源域部分以及在CX電源域中的CX電源域部分。記憶體周邊設備115包括用於從位元單元陣列110讀取和寫入的部件，例如寫入驅動器、位址解碼器等。
在SRAM 106的正常操作期間，核心邏輯105不調用任何記憶體休眠模式。但是在休眠期間，核心邏輯105可以經由對無保持的休眠模式控制訊號（slp_nret_n）進行置位來對SRAM 106完全斷電。電源管理電路120經由對頭開關控制訊號進行設定以關斷為SRAM 106供電的頭開關來對無保持的休眠模式控制訊號的設定做出回應。每個頭開關由單個p型金屬氧化物半導體（PMOS）電晶體表示。例如，位元單元陣列110經由PMOS電晶體P1耦合至MX電源電壓的節點。電晶體P1是位元單元陣列頭開關的實例。類似地，WL驅動器125經由PMOS電晶體P4耦合至MX電源電壓的節點。記憶體周邊設備115的CX部分經由PMOS電晶體P2耦合到CX電源電壓的節點，而記憶體周邊設備115的MX部分經由PMOS電晶體P3耦合到MX電源電壓的節點。電晶體P2和P3是周邊設備頭部開關的實例。
應當理解，每個頭開關可以由多個PMOS電晶體而不是如圖所示的單個PMOS電晶體來實現。為了回應於對slp_nret_n控制訊號的設定在無保持的休眠模式期間關斷電晶體P1，電源管理電路120對驅動電晶體P1的閘極的高位準有效MX電源域核心休眠訊號（slp_core）進行置位。電晶體P1將因此關斷以使位元單元陣列110斷電。類似地，電源管理電路120回應於對slp_nret_n控制訊號的設定，對驅動電晶體P3的閘極的高位準有效MX電源域周邊設備休眠訊號（slp_peri）進行置位以使記憶體周邊設備115的MX部分斷電。以同樣的方式，電源管理電路120回應於對slp_nret_n控制訊號的設定，對驅動電晶體P2的閘極的高位準有效CX電源域周邊設備休眠訊號（slp_peri_CX）進行置位以使記憶體周邊設備115的CX部分斷電。最後，電源管理電路120亦回應於對slp_nret_n控制訊號的設定，對驅動電晶體P4的閘極的高位準有效MX電源域字線驅動器休眠訊號（slp_wl）進行置位以使WL驅動器125斷電。
若核心邏輯105改為決定有保持的休眠模式應該被調用，則核心邏輯105可以對slp_ret_n控制訊號進行設定。回應於對slp_ret_n控制訊號的設定，電源管理電路120對slp_wl、slp_peri_CX和slp_peri訊號進行設定以切斷用於記憶體周邊設備115和WL驅動器125的電源。但是電源管理電路120不會回應於對slp_ret_n控制訊號的設定而對slp_core訊號進行設定。因此，位元單元陣列110保持供電，使得其位元單元可以保持其儲存的二進位內容。
為了調用記憶體周邊設備115的DVS掃瞄，DVS測試器或掃瞄工具（未圖示）可以在SRAM 106正常工作（沒有啟動任何休眠模式）的同時觸發對DVS掃瞄控制訊號的設定（圖1中未圖示，但在下文進一步論述）。為了觸發對DVS掃瞄控制訊號的設定，若DVS測試器或掃瞄工具對亦可用於去往積體電路100的其他非同步控制訊號的、經由複數個端子140接收的非同步控制訊號（ACC）中的非同步控制位元進行置位，則是方便的。以這種方式，用於積體電路100的輸入/輸出介面不需要被修改以適應本文揭示的改進的DVS掃瞄。更一般地，電源管理電路120回應於對CX電源域控制訊號的設定來對DVS掃瞄控制訊號進行設定。因此應當理解，替代實施方式可以使用ACC控制訊號之外的其他類型的控制訊號。除了對ACC訊號進行設定以外，DVS測試器亦可以觸發對slp_nret_n控制訊號的設定。在正常操作期間，電源管理電路120將經由不僅對位元單元陣列110斷電而且對記憶體周邊設備115和WL驅動器125斷電來對slp_nret_n控制訊號的設定做出回應。然而，電源管理電路120被配置為經由僅對位元單元陣列110斷電來對DVS掃瞄控制訊號和slp_nret_n控制訊號的設定做出回應。因此，儘管對slp_nret_n控制訊號的設定，記憶體周邊設備115亦在DVS掃瞄期間保持供電。以這種方式，只有電晶體P1關斷，而電晶體P2、P3和P4保持導通。如前述，在替代實施方式中，電晶體P1、P2、P3和P4之每一者電晶體可以包括多個頭開關電晶體。因此對於位元單元陣列110、記憶體周邊設備115的CX部分、記憶體周邊設備115的MX部分和WL驅動器125中的每一個存在至少一個頭開關。在電晶體P1關斷且電晶體P1、P3和P4導通的情況下，記憶體周邊設備115的DVS掃瞄可以在不需要電源電壓的有限增加的情況下繼續進行。
若沒有由電源管理電路120管理的這種有利的DVS掃瞄，CX和MX電源電壓就不能在SRAM 106的DVS掃瞄期間穩健地升高。在記憶體周邊設備115的DVS掃瞄期間使用的增加的電源電壓的實際位準將取決於製程節點。在一種實例實施方式中，在傳統DVS掃瞄期間增加的電源電壓只能被提高到1.4 V。但是，如本文所論述的，在電源管理電路120對DVS掃瞄控制訊號做出回應的情況下，DVS掃瞄可以改為以1.6V電源電壓位準被執行並持續更長的持續時間。以這種方式，SRAM 106的DVS掃瞄可以足夠穩健以發現否則將保持未被偵測到的故障。
現在將更詳細地描述電源管理電路120的實例實施方式。圖2圖示電源管理電路120的第一部分200，其回應於slp_nret_n控制訊號產生核心休眠訊號slp_core。注意，slp_nret_n控制訊號是CX電源域訊號。在有保持的休眠模式下，CX電源域可能會被斷電，但MX電源域仍保持供電。為了在CX電源域被斷電時防止第一部分200不被期望地對CX電源域控制訊號做出回應，SRAM 106接收在CX電源域斷電時被置位的高位準有效MX電源域控制訊號（clamp_mem）。
儘管CX電源域斷電，為了説明保持核心休眠訊號slp_core的期望的二進位狀態，電源管理電路120包括鎖存位準移位器210，其鎖存來自MX電源域的clamp_mem訊號並將其位準移位到CX電源域。位準移位器210亦接收由反相器230反相的clamp_mem訊號的反相版本。clamp_mem訊號的經位準移位的版本驅動PMOS電晶體P5的閘極，PMOS電晶體P5的源極連接到CX電源電壓的節點。電晶體P5的汲極用作clamp_nor訊號的節點，當clamp_mem訊號被解除設定時，clamp_nor訊號將等於CX電源電壓。在該實施方式中，clamp_mem訊號是高位準有效訊號，並且因此經由被接地來解除置位。僅當clamp_mem訊號為邏輯零時，clamp_nor訊號才會等於CX電源電壓。
clamp_nor訊號為反相器215、NOR閘220和NOR閘225供電。以下論述將假定clamp_mem訊號被放電到地（CX電源域未斷電）以使clamp_nor訊號被充電至CX電源電壓。反相器215用於將無保持的休眠模式控制訊號（slp_nret_n）反相為由NOR閘225用clamp_mem訊號處理的反相訊號。此外，NOR閘220將slp_nret_n控制訊號與clamp_mem訊號進行NOR。NOR閘220和225將各自充當反相器，而clamp_mem訊號被解除設定。若隨後對slp_nret_n控制訊號進行設定（回想一下，slp_nret_n控制訊號可以是低位準有效訊號，從而在被置位時接地），則NOR閘220的輸出被設定到CX電源電壓，否則NOR閘的輸出225接地。鎖存位準移位器205將NOR閘220的輸出從CX電源域移位到MX電源域。回應於對slp_nret_n控制訊號的設定而clamp_mem訊號被解除設定，位準移位器205的輸出訊號235被充電至MX電源電壓。一對反相器240和245對輸出訊號235進行緩衝以形成核心休眠訊號slp_core。因此，回應於對slp_nret_n控制訊號的設定而clamp_mem訊號被解除設定，核心休眠訊號slp_core將被設定為等於MX電源電壓。被設定的核心休眠訊號slp_core關斷由電晶體P1（圖1）表示的頭開關，使得位元單元陣列110回應於對slp_nret_n控制訊號的設定而斷電。
只要clamp_mem訊號被解除設定，NOR閘225的輸出訊號就等於slp_nret_n控制訊號。相反，只要clamp_mem訊號被解除設定，NOR閘220的輸出訊號就等於slp_nret_n控制訊號的補數。由於位準移位器205正在對slp_nret_n控制訊號的補數進行位準移位，因此位準移位器205的輸出用「反轉氣泡」指示，以指示它在對slp_nret_n控制訊號的補數進行位準移位，而不是對slp_nret_n控制訊號本身進行位準移位。
若slp_nret_n控制訊號被解除設定（由於其低位準有效實施方式而被充電至CX電源），則NOR閘220的輸出將被放電，而NOR閘225的輸出將被充電至CX電源電壓。位準移位器205的輸出訊號235將因此被放電到地，這將核心休眠訊號slp_core接地。位元單元陣列110因此被供電而slp_nret_n控制訊號被解除設定。
圖3中圖示電源管理電路120的一部分300，其用於回應於slp_nret_n控制訊號和slp_ret_n控制訊號來產生slp_peri和slp_peri_CX訊號。回想一下，輸出訊號235是如關於回應於slp_nret_n控制訊號的電源管理電路120的部分200所論述的而產生的。邏輯閘（例如NAND閘330）用DVS掃瞄控制訊號來處理輸出訊號235，為簡潔起見，DVS掃瞄控制訊號在本文中亦被記為DVS_SLP訊號。如本文將進一步解釋的，電源管理電路120在DVS掃瞄期間對DVS_SLP訊號進行設定，使得被設定的slp_nret_n控制訊號不會導致對記憶體周邊設備115的電力切斷。在本文中不失一般性地假設DVS_SLP訊號是低位準有效訊號，從而在正常操作期間經由被充電至MX電源電壓而解除設定。在正常（非DVS掃瞄）操作期間，NAND閘330因此用作反相器以驅動具有輸出訊號235的反相版本的NAND閘335。如本文將進一步解釋的，NAND閘335對輸出訊號235的反相版本和有保持的休眠模式控制訊號（slp_ret_n）的位準移位版本（ls_slp_ret_n）進行NAND。在無保持的休眠模式期間，ls_slp_ret_n訊號被充電至MX電源電壓，使得NAND閘335用作反相器。因此，NAND閘335的輸出訊號340在無保持的休眠模式期間（DVS_SLP訊號未被設定）將等於輸出訊號235。NAND閘330是被配置為處理DVS掃瞄控制訊號以防止對周邊設備休眠訊號的設定的第二邏輯閘的實例。NAND閘335是第三邏輯閘的實例，其被配置為利用記憶體電源域有保持的休眠模式控制訊號（例如，ls_slp_ret_n）來處理第二邏輯閘的輸出訊號。
NAND閘345對輸出訊號340和slp_wl訊號進行NAND。如本文將進一步解釋的，slp_wl訊號在休眠模式期間被設定到MX電源電壓，而不管它是有保持還是無保持。NAND閘345因此將在無保持的休眠模式期間用作反相器，以將輸出訊號340反相為slp_peri訊號的補數（slp_n_peri）。反相器350對補數訊號slp_n_peri進行反相以形成slp_peri訊號。在無保持的休眠模式期間，slp_peri訊號將因此被設定到MX電源電壓以切斷用於記憶體周邊設備115的MX電源域部分的電力。
鎖存位準移位器360將slp_peri訊號從MX電源域位準移位到CX電源域。一對串聯的反相器365和370對位準移位器360的輸出訊號進行緩衝以形成slp_peri_CX訊號。在無保持的休眠模式期間，slp_peri_CX訊號將因此被設定到CX電源電壓以切斷用於記憶體周邊設備115的CX電源域部分的電力。記憶體周邊設備115因此在無保持的休眠模式期間被斷電。
反相器310、NOR閘320和NOR閘315由clamp_nor訊號供電。在有保持的休眠模式中，有保持的休眠模式控制訊號（slp_ret_n）經由被放電到地而被置位。反相器310將slp_ret_n控制訊號反相以驅動NOR閘315，NOR閘315亦接收clamp_mem訊號。隨著CX電源域被供電，NOR閘315因此充當反相器以用於將來自反相器310的反相輸出訊號反相以再現slp_ret_n控制訊號。另一個NOR閘320將slp_ret_n控制訊號與clamp_mem訊號進行NOR。在CX電源域保持供電的情況下，NOR閘320因此充當反相器用於將slp_ret_n控制訊號反相以提供slp_ret_n控制訊號的反相版本。鎖存位準移位器305將slp_ret_n控制訊號的反相版本從CX電源域位準移位到MX電源域（因此用反相氣泡指示位準移位器305的輸出節點）。隨後，位準移位器305的輸出訊號將在有保持的休眠模式期間被設定到MX電源電壓。NOR閘325對位準移位器305的輸出訊號和clamp_mem訊號進行NOR。因此，NOR閘325用作反相器，而CX電源域保持供電以將位準移位器305的輸出訊號反相為slp_ret_n控制訊號的經位準移位的版本ls_slp_ret_n。
在正常操作期間（DVS掃瞄不活動），DVS_SLP訊號被充電至MX電源，以便NAND閘330對輸出訊號235進行反相。由於輸出訊號235是slp_nret_n控制訊號的經位準移位的和反相的版本，因此輸出訊號235在有保持的休眠模式期間被放電到地。NAND閘330的輸出訊號隨後將在有保持的休眠模式期間被充電至MX電源電壓。NAND閘330的輸出訊號的這種充電迫使NAND閘335作為反相器工作。NAND閘335的輸出訊號340將因此在有保持的休眠模式期間被充電至MX電源電壓。如本文將進一步解釋的，slp_wl控制訊號在有保持的休眠模式期間被設定，使得NAND閘345對輸出訊號340反相以使NAND閘345的輸出訊號放電到地。因此，slp_peri和slp_peri_CX訊號二者皆將被充電以在有保持的休眠模式期間切斷用於記憶體周邊設備115的電力，類似於針對無保持的休眠模式所論述的那樣。然而，位元單元陣列110保持供電，因為在有保持的休眠模式活動的同時slp_nret_n控制訊號被解除設定（被充電至CX電源電壓）。
向DVS掃瞄的轉變從SRAM 106的操作的工作模式（非休眠）發生，如本文將進一步解釋的。在此種工作模式期間，位元單元陣列110和記憶體周邊設備115被供電，並且因此slp_nret_n控制訊號和slp_ret_n控制訊號被充電至CX電源電壓。但是slp_nret_n控制訊號隨後在轉變到DVS掃瞄期間被釋放。由於slp_nret_n控制訊號被放電，因此輸出訊號235被充電至MX電源。DVS_SLP訊號經由在從工作模式到DVS掃瞄的轉換程序中被放電到地而被置位。對DVS_SLP訊號的設定經由在輸出訊號235被設定的同時被放電到地來迫使NAND閘330的輸出訊號被充電至MX電源電壓。slp_ret_n控制訊號的經位準移位的版本ls_slp_ret_n在DVS掃瞄期間亦被充電至MX電源。NAND閘335的輸出訊號340將因此在DVS掃瞄期間被放電到地，這迫使NAND閘345的輸出被設定為MX電源電壓。因此，slp_peri和slp_peri_CX訊號將經由在DVS掃瞄期間被接地而被解除置位，以此儘管在slp_nret_n控制訊號被設定的情況下保持記憶體周邊設備115被供電。這在限制複雜性態樣是非常有利的，因為DVS掃瞄可以在無需經由slp_nret_n和slp_ret_n控制訊號對休眠模式的控制進行返工或修改的情況下工作。
圖4中圖示產生DVS掃瞄控制訊號（DVS_SLP）和slp_wl訊號的電源管理電路120的一部分400。關於DVS_SLP訊號的產生，積體電路（例如積體電路100）通常將包括多個非同步控制引腳或諸如端子140（圖1中所示）的端子，使得積體電路100可以根據使用者的需要進行配置。因此，對於由外部DVS測試器（未圖示）經由端子140控制的非同步控制（ACC）訊號做出回應，DVS_SLP訊號被設定是很方便的。在部分400中，外部DVS測試器使用三個一位元非同步控制訊號來產生ACC訊號。ACC訊號因此為三位元寬，但應當理解，在替代實施方式中可以使用其他位元寬。NAND閘430對ACC控制訊號位元進行NAND。NAND閘430的輸出訊號將因此回應於ACC控制訊號位元被設定到CX電源電壓而被放電。NOR閘425將低位準有效掃瞄控制訊號scan_n和NAND閘430的輸出訊號進行NOR。以這種方式，在非DVS掃瞄操作模式期間對ACC訊號的設定防止啟動DVS掃瞄。回應於外部DVS測試器對ACC控制訊號的設定，NOR閘425的輸出訊號將被設定到CX電源電壓，因為scan_n訊號將被放電。反相器420將NOR閘425的輸出訊號反相。反相器420的輸出訊號將因此回應於對ACC和scan_n訊號的設定而被放電到地。NOR閘410將反相器420的輸出訊號與clamp_mem訊號進行NOR（以下論述假設clamp_mem訊號由於CX電源域被初始供電而被放電）。NOR閘410的輸出訊號將因此回應於對ACC控制訊號的設定而被置位到CX電源以觸發DVS掃瞄。NOR閘415將clamp_mem訊號與NOR閘425的輸出訊號進行NOR。因此，NOR閘415的輸出訊號將回應於在DVS掃瞄期間對ACC控制訊號的設定而被放電到地。NAND閘430、NOR閘425、反相器420、NOR閘415和NOR閘410皆由clamp_nor訊號供電，並且因此只要clamp_mem訊號被解除設定就被供電。
鎖存位準移位器405將NOR閘410的輸出訊號從CX電源域位準移位到MX電源域。位準移位器405的輸出訊號將因此回應於對ACC控制訊號和scan_n訊號的設定而被設定到MX電源電壓。NAND閘460將位準移位器405的輸出訊號與反相器450的輸出訊號進行NAND，以形成DVS掃瞄控制訊號DVS_SLP。反相器455將反相器450的輸出訊號反相以形成slp_wl訊號。因此，當SRAM 106工作時，反相器450的輸出訊號被設定為MX電源電壓，這使得NAND閘460作為反相器工作。因此，NAND閘460將在scan_n訊號被設定時回應於對ACC控制訊號的設定而將DVS_SLP訊號放電到地。位準移位器405在本文中亦可以被記為第一位準移位器。位準移位器405的輸出訊號在本文中亦可以被記為記憶體電源域控制訊號。NAND閘460是被配置為處理記憶體電源域控制訊號以對DVS_SLP訊號進行設定的第一邏輯閘的實例。位準移位器305在本文中亦可以被記為第二位準移位器。
在從斷電狀態上電時，SRAM 106可以被程式設計為在無保持的休眠模式中上電。隨後在SRAM 106上電期間對slp_nret_n控制訊號進行充電，以使SRAM 106轉換到操作的工作模式。但是注意，ACC訊號和scan_n訊號是CX電源域訊號。由於CX電源域在記憶體上電期間最初是不穩定的，因此可能會在slp_nret_n控制訊號和scan_n訊號仍然被放電時對ACC控制訊號進行設定。接下來，ACC 控制訊號的無意設定可能會導致DVS_SLP訊號的無意設定。隨後，DVS_SLP訊號的無意設定可以在對slp_nret_n控制訊號充電之前觸發記憶體周邊設備115的通電。隨後，在從DVS_SLP訊號的無意設定到slp_nret_n控制訊號的有意充電的延遲期間，記憶體周邊設備115可能具有增加的洩漏。為了防止記憶體周邊設備115在SRAM 106上電期間直到slp_nret_n控制訊號被充電的時間上電，對DVS_SLP訊號的設定由時鐘訊號（clk）閘控。DVS_SLP訊號因此可以僅在時鐘訊號的觸發時鐘沿（例如，上升沿）之後被置位。
為了執行該時鐘閘控，部分400包括設置-重定鎖存器465，例如由一對交叉耦合的NAND閘440和435形成。PMOS電晶體P6的汲極連接到NMOS電晶體M2的汲極，NMOS電晶體M2的汲極亦連接到PMOS電晶體P7的汲極，PMOS電晶體P6的汲極用作NAND閘435的輸入節點。反相器445將來自電源管理電路120的部分300的輸出訊號340反相以驅動鎖存器465中的NAND閘440。電晶體M2的源極經由NMOS電晶體M1耦合到地。補數訊號slp_n_peri驅動電晶體M1和P7的閘極。在SRAM 106的工作模式期間，slp_wl訊號被放電到地並且補數訊號slp_n_peri被充電至MX電源電壓。在從工作模式轉換到DVS掃瞄時，電晶體M1將因此導通，而電晶體P7將關斷。
在SRAM 106的上電期間，slp_wl訊號可以最初被充電至MX電源電壓。來自反相器450的輸出訊號因此被放電到地。反相器450的輸出訊號驅動PMOS電晶體P8的閘極和PMOS電晶體P9的閘極。電晶體P8和P9的源極耦合到MX電源電壓的節點。電晶體P8的汲極耦合到電晶體P6的源極。類似地，電晶體P9的汲極耦合到電晶體P7的源極。隨著slp_wl控制訊號被充電，電晶體P8和P9因此導通。由於時鐘訊號驅動串聯耦合的電晶體P6和M2的閘極，因此電晶體P6和M2在電晶體P8和M1導通時用作反相器。在時鐘訊號的循環之前，時鐘訊號將被放電，使得電晶體P6導通以將用於NAND閘435的輸入訊號充電至MX電源電壓。由於反相器450的輸出訊號被放電，因此NAND閘440的輸出訊號被充電至MX電源電壓。NAND閘435的輸出訊號因此在SRAM 106的上電期間在時鐘訊號為低時被放電。NAND閘435的該放電輸出訊號迫使NAND閘440的輸出訊號被充電至MX電源，而不管DVS_SLP訊號是否經由被放電而被置位。因此，slp_wl訊號將在時鐘訊號的循環之前保持被充電。
在時鐘訊號的上升沿（時鐘訊號從地轉換到MX電源電壓），電晶體P6的汲極被放電到地。這使得NAND閘435的輸出訊號被充電至MX電源電壓。反過來，NAND閘435的輸出訊號的充電使NAND閘440作為反相器工作。如前述，在DVS掃瞄控制訊號DVS_SLP被充電的同時slp_nret_n控制訊號的充電導致輸出訊號340被放電，並進而導致反相器445的輸出訊號被充電至MX電源電壓。因此，當slp_nret_n控制訊號被充電時，NAND閘440的輸出訊號將在時鐘訊號的上升沿被放電，這導致反相器450的輸出訊號被充電至MX電源電壓並導致slp_wl訊號被放電。反相器450的輸出訊號被充電至MX電源電壓隨後使NAND閘460作為反相器工作，從而使得DVS_SLP訊號可以被放電。由於DVS_SLP訊號無法被放電直到時鐘的上升沿（以及slp_nret_n控制訊號的充電），因此在slp_nret_n控制訊號的後續有意充電之前，由於ACC控制訊號的無意設定而導致的記憶體周邊設備115的潛在洩漏經由DVS_SLP訊號的時鐘閘控來解決。
現在將針對圖5的流程圖論述被配置用於改進的DVS掃瞄的記憶體的操作方法。該方法包括動作500，該動作回應於無保持的休眠模式控制訊號的設定而動態電壓應力掃瞄控制訊號未被設定，對記憶體中的位元單元陣列和記憶體周邊設備斷電。對slp_core、slp_peri_CX和slp_peri控制訊號進行設定以使位元單元陣列110和記憶體周邊設備115在無保持的休眠模式期間斷電是動作500的實例。DVS_SLP訊號是動態電壓應力掃瞄訊號的實例。
該方法亦包括動作505，該動作回應於對無保持的休眠模式控制訊號和動態電壓應力掃瞄控制訊號二者的設定，對記憶體中的位元單元陣列斷電而對記憶體周邊設備供電。在DVS掃瞄期間僅對slp_core控制訊號進行設定以對位元單元陣列110斷電而記憶體周邊設備115被供電是動作505的實例。
最後，該方法包括動作510，該動作在對無保持的休眠模式控制訊號和動態電壓應力掃瞄控制訊號二者的設定之後，在記憶體周邊設備被供電並且位元單元陣列被斷電的同時執行對記憶體周邊設備的動態電壓應力掃瞄。外部DVS測試器對記憶體周邊設備115的DVS掃瞄是動作510的實例。
如本文所揭示的被配置用於改進的DVS掃瞄的記憶體可以被結合到各種各樣的電子系統中。例如，如圖6所示，蜂巢式電話600、膝上型電腦605和平板PC 610皆可以包括被配置用於根據本案內容的改進的DVS掃瞄的記憶體。諸如音樂播放機、視訊播放機、通訊設備和個人電腦等的其他示例性電子系統亦可以被配置有根據本案內容構造的記憶體。
現在將在以下一系列實例條款中總結本案內容的一些態樣：
條款1、一種記憶體，包括：
位元單元陣列；
位元單元陣列頭開關，其耦合在該位元單元陣列和記憶體電源電壓的節點之間；
記憶體周邊設備，其包括記憶體電源域部分；
記憶體周邊設備頭開關，其耦合在該記憶體電源域部分和該記憶體電源電壓的該節點之間；及
電源管理電路，其被配置為：在該記憶體的無保持的休眠模式期間關斷該位元單元陣列頭開關和該記憶體周邊設備頭開關以對該位元單元陣列和該記憶體電源域部分斷電，該電源管理電路亦被配置為：在對該記憶體的掃瞄期間僅關斷該位元單元陣列頭開關以對該位元單元陣列斷電並保持該記憶體電源域部分的通電。
條款2、根據條款1之記憶體，其中該位元單元陣列頭開關被配置為回應於對休眠核心訊號的設定而關斷，並且該記憶體周邊設備頭開關被配置為回應於對周邊設備休眠訊號的設定而關斷，並且其中該電源管理電路亦被配置為：在該記憶體的該無保持的休眠模式期間，回應於對無保持的休眠模式控制訊號的設定，對該休眠核心訊號和該周邊設備休眠訊號二者進行設定，
該電源管理電路亦被配置為：在對該記憶體的該掃瞄期間，回應於對該無保持的休眠模式控制訊號的設定，對該休眠核心訊號進行設定並且不對該周邊設備休眠訊號進行設定。
條款3、根據條款2之記憶體，其中該電源管理電路亦包括：
第一位準移位元器，其被配置為：將核心電源域控制訊號位準移位為記憶體電源域控制訊號；及
第一邏輯閘，其被配置為：處理該記憶體電源域控制訊號以對DVS掃瞄控制訊號進行設定，其中該電源管理電路亦被配置為：對該DVS掃瞄控制訊號的設定做出回應，以防止對該周邊設備休眠訊號的設定。
條款4、根據條款3之記憶體，其中該電源管理電路亦包括：
第二邏輯閘，其被配置為：處理該DVS掃瞄控制訊號以防止對該周邊設備休眠訊號的該設定。
條款5、根據條款2之記憶體，其中該記憶體周邊設備亦包括核心電源域部分，該記憶體亦包括：
核心電源域頭開關，其耦合在該核心電源域部分和該記憶體電源電壓的該節點之間，該核心電源域頭開關被配置為：回應於對核心電源域周邊設備休眠訊號的設定而關斷以對該核心電源域部分斷電，其中該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號的該設定而該DVS掃瞄控制訊號未被設定，對該核心電源域周邊設備休眠訊號進行設定，該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號的該設定而該DVS掃瞄控制訊號被設定，不對該核心電源域周邊設備休眠訊號進行設定。
條款6、根據條款3-4中任意條款該的記憶體，其中該電源管理電路亦包括：
第二位準移位元器，其被配置為：將無保持的休眠模式控制訊號位準移位為記憶體電源域訊號中，並且其中該第二邏輯閘被配置為：利用該記憶體電源域訊號處理該DVS掃瞄控制訊號以防止對該周邊設備休眠訊號的設定。
條款7、根據條款4-5中任意條款該的記憶體，其中該電源管理電路亦被配置為：回應於對有保持的休眠模式控制訊號的設定來對該周邊設備休眠訊號進行設定並且不對該休眠核心訊號進行設定。
條款8、根據條款7之記憶體，其中該電源管理電路亦包括：
第二位準移位元器，其被配置為：將有保持的休眠模式控制訊號位準移位為有保持記憶體電源域休眠模式控制訊號；及
第三邏輯閘，其被配置為：利用該記憶體電源域有保持的休眠模式控制訊號來處理該第二邏輯閘的輸出。
條款9、根據條款4-8中任意條款該的記憶體，其中該電源管理電路亦包括：
鎖存器，其被配置為：在時鐘訊號尚未循環時防止對該DVS掃瞄控制訊號的該設定，該鎖存器亦被配置為：回應於該時鐘訊號的上升沿而准許對該DVS掃瞄控制訊號的該設定。
條款10、根據條款9之記憶體，其中該鎖存器包括一對交叉耦合的NAND閘。
條款11、根據條款10之記憶體，其中該電源管理電路亦包括反相器，該反相器被配置為：將該時鐘訊號反相以驅動該一對交叉耦合的NAND閘中的第一NAND閘的輸入。
條款12、根據條款1-11中任意條款所述的記憶體，其中該位元單元陣列頭開關和該記憶體電源域頭開關各自包括至少一個p型金屬氧化物半導體（PMOS）電晶體。
條款13、一種用於記憶體的操作方法，包括：
回應於對無保持的休眠模式控制訊號的設定而動態電壓應力掃瞄控制訊號未被設定，對該記憶體中的位元單元陣列和記憶體周邊設備斷電；
回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的設定，對該記憶體中的該位元單元陣列斷電而對該記憶體周邊設備供電；及
在對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的該置位之後，在該記憶體周邊設備被供電並且該位元單元陣列被斷電的同時執行對該記憶體周邊設備的動態電壓應力掃瞄。
條款14、根據條款13之方法，亦包括：
將核心電源域控制訊號位準移位為記憶體電源域控制訊號；及
回應於對該記憶體電源域控制訊號的設定，對該動態電壓應力掃瞄控制訊號進行設定。
條款15、根據條款14之方法，亦包括：
對該動態電壓應力掃瞄控制訊號的該設定進行閘控以便僅在對時鐘訊號的設定之後發生。
條款16、根據條款13-15中任意條款所述的方法，其中使該記憶體周邊設備斷電包括：使記憶體電源域部分和核心電源域部分斷電。
條款17、根據條款13-16中任意條款所述的方法，亦包括：
回應於對該無保持的休眠模式控制訊號的該設定而該動態電壓應力掃瞄控制訊號未被設定，對字線驅動器斷電。
條款18、根據條款17之方法，亦包括：
回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的設定，維持對該字線驅動器的供電。
條款19、一種記憶體，包括：
記憶體周邊設備，其包括記憶體電源域部分；
周邊設備頭開關，其耦合在記憶體電源電壓的節點和該記憶體電源域部分之間；及
電源管理電路，其包括第一邏輯閘，該第一邏輯閘被配置為：回應於對核心電源域控制訊號的設定來對動態電壓應力掃瞄控制訊號進行設定，其中該電源管理電路被配置為：回應於對該無保持的休眠模式控制訊號的設定而該動態電壓應力掃瞄控制訊號被解除設定，關斷該周邊設備頭開關，並且其中該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的設定，保持該周邊設備頭開關接通。
條款20、根據條款19之記憶體，其中該記憶體被包括在積體電路中，該積體電路包括被配置為接收該核心電源域控制訊號的複數個端子，該電源管理電路亦包括：
第一位準移位元器，其被配置為：將該核心電源域控制訊號位準移位為記憶體電源域控制訊號，其中該第一邏輯閘亦被配置為：回應於對該記憶體電源域控制訊號的設定，對該動態電壓應力掃瞄控制訊號進行設定。
條款21、根據條款19之記憶體，其中該電源管理電路亦包括第二邏輯閘，其被配置為：處理該動態電壓應力掃瞄控制訊號以防止該周邊設備頭開關回應於對該動態電壓應力掃瞄控制訊號的設定而關斷。
條款22、根據條款19之記憶體，其中該電源管理電路亦被配置為：回應於對有保持的休眠模式控制訊號的設定而關斷該周邊設備頭開關。
條款23、根據條款19-22中任意條款所述的記憶體，其中該記憶體包括在蜂巢式電話中。
如本發明所屬領域中具有通常知識者當前將明白的並且取決於手邊的具體應用，可以在不脫離其範疇的前提下對本案內容的設備的材料、裝置、配置和使用方法進行許多修改、替換和變化。鑒於此，本案內容的範疇不應局限於本文說明和描述的特定實施方式的範疇，因為它們僅僅是經由一些其實例的方式，而是應該與所附請求項及其功能均等物的範疇完全相稱。
100:片上系統（SoC）積體電路 105:核心邏輯電路 106:SRAM 110:位元單元陣列 115:記憶體周邊設備 120:電源管理電路 125:字線（WL）驅動器 140:端子 200:第一部分 205:鎖存位準移位器 210:位準移位器 215:反相器 220:NOR閘 225:NOR閘 230:反相器 235:輸出訊號 240:反相器 245:反相器 300:部分 305:鎖存位準移位器 310:反相器 315:NOR閘 320:NOR閘 325:NOR閘 330:NAND閘 335:NAND閘 340:輸出訊號 345:NAND閘 350:反相器 360:鎖存位準移位器 365:串聯的反相器 370:串聯的反相器 400:部分 405:鎖存位準移位器 410:NOR閘 415:NOR閘 420:反相器 425:NOR閘 430:NAND閘 435:NAND閘 440:NAND閘 445:反相器 450:反相器 455:反相器 460:NAND閘 465:設置-重定鎖存器 500:動作 505:動作 510:動作 600:蜂巢式電話 605:膝上型電腦 610:平板PC
圖1圖示根據本案內容的態樣的、具有被配置用於改進的DVS掃瞄的嵌入式記憶體的積體電路。
圖2圖示根據本案內容的態樣的、圖1的嵌入式記憶體中的電源管理電路的第一部分。
圖3圖示根據本案內容的態樣的、圖1的嵌入式記憶體中的電源管理電路的第二部分。
圖4圖示根據本案內容的態樣的、圖1的嵌入式記憶體中的電源管理電路的第三部分。
圖5是根據本案內容的態樣的、被配置用於改進的DVS掃瞄的記憶體的操作的方法的流程圖。
圖6圖示根據本案內容的態樣的一些實例電子系統，每個電子系統併入了被配置用於改進的DVS的記憶體。
經由參考下文的具體實施方式可以最好地理解本案內容的實施方式及其優點。應當理解，相同的元件符號用於標識一幅或多幅圖中所示的相同元素。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:片上系統(SoC)積體電路
105:核心邏輯電路
106:SRAM
110:位元單元陣列
115:記憶體周邊設備
120:電源管理電路
125:字線(WL)驅動器
140:端子

Claims (23)

  1. 一種記憶體，包括： 一位元單元陣列； 一位元單元陣列頭開關，其耦合在該位元單元陣列和一記憶體電源電壓的一節點之間； 一記憶體周邊設備，其包括一記憶體電源域部分； 一記憶體周邊設備頭開關，其耦合在該記憶體電源域部分和該記憶體電源電壓的該節點之間；及 一電源管理電路，其被配置為：在該記憶體的一無保持的休眠模式期間關斷該位元單元陣列頭開關和該記憶體周邊設備頭開關以使該位元單元陣列和該記憶體電源域部分斷電，該電源管理電路亦被配置為：在對該記憶體的一掃瞄期間僅關斷該位元單元陣列頭開關以使該位元單元陣列斷電並且維持該記憶體電源域部分的一通電。
  2. 根據請求項1之記憶體，其中該位元單元陣列頭開關被配置為回應於對一休眠核心訊號的一設定而關斷，並且該記憶體周邊設備頭開關被配置為回應於對一周邊設備休眠訊號的一設定而關斷，並且其中該電源管理電路亦被配置為：在該記憶體的該無保持的一休眠模式期間，回應於對無保持的休眠模式控制訊號的一設定，對該休眠核心訊號和該周邊設備休眠訊號二者進行設定， 該電源管理電路亦被配置為：在對該記憶體的該掃瞄期間，回應於對該無保持的休眠模式控制訊號的一設定，對該休眠核心訊號進行設定並且不對該周邊設備休眠訊號進行設定。
  3. 根據請求項2之記憶體，其中電源管理電路亦包括： 一第一位準移位元器，其被配置為：將一核心電源域控制訊號位準移位為一記憶體電源域控制訊號；及 一第一邏輯閘，其被配置為：處理該記憶體電源域控制訊號以對一動態電壓應力（DVS）掃瞄控制訊號進行設定，其中該電源管理電路亦被配置為：對該DVS掃瞄控制訊號的一設定做出回應，以防止對該周邊設備休眠訊號的一設定。
  4. 根據請求項3之記憶體，其中該電源管理電路亦包括： 一第二邏輯閘，其被配置為：處理該DVS掃瞄控制訊號以防止對該周邊設備休眠訊號的該設定。
  5. 根據請求項3之記憶體，其中該記憶體周邊設備亦包括一核心電源域部分，該記憶體亦包括： 一核心電源域頭開關，其耦合在該核心電源域部分和該記憶體電源電壓的該節點之間，該核心電源域頭開關被配置為：回應於對一核心電源域周邊設備休眠訊號的一設定而關斷以對該核心電源域部分斷電，其中該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號的該設定而該DVS掃瞄控制訊號未被設定，對該核心電源域周邊設備休眠訊號進行設定，該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號的該設定而該DVS掃瞄控制訊號被設定，不對該核心電源域周邊設備休眠訊號進行設定。
  6. 根據請求項4之記憶體，其中該電源管理電路亦包括： 一第二位準移位元器，其被配置為：將該無保持的休眠模式控制訊號位準移位為一記憶體電源域訊號中，並且其中該第二邏輯閘被配置為：利用該記憶體電源域訊號處理該DVS掃瞄控制訊號以防止對該周邊設備休眠訊號的該設定。
  7. 根據請求項4之記憶體，其中該電源管理電路亦被配置為：回應於對一有保持的休眠模式控制訊號的一設定來對該周邊設備休眠訊號進行設定並且不對該休眠核心訊號進行設定。
  8. 根據請求項7之記憶體，其中該電源管理電路亦包括： 一第二位準移位元器，其被配置為：將該有保持的休眠模式控制訊號位準移位為有保持的一記憶體電源域休眠模式控制訊號；及 一第三邏輯閘，其被配置為：利用該有保持的記憶體電源域休眠模式控制訊號來處理該第二邏輯閘的一輸出訊號。
  9. 根據請求項4之記憶體，其中該電源管理電路亦包括： 一鎖存器，其被配置為：在一時鐘訊號尚未循環時防止對該DVS掃瞄控制訊號的該設定，該鎖存器亦被配置為：回應於該時鐘訊號的一上升沿而准許對該DVS掃瞄控制訊號的該設定。
  10. 根據請求項9之記憶體，其中該鎖存器包括一對交叉耦合的NAND閘。
  11. 根據請求項10之記憶體，其中該電源管理電路亦包括一反相器，該反相器被配置為：將該時鐘訊號反相以驅動到該一對交叉耦合的NAND閘中的一第一NAND閘的一輸入。
  12. 根據請求項1之記憶體，其中該位元單元陣列頭開關和該記憶體周邊設備頭開關之每一者包括至少一個p型金屬氧化物半導體（PMOS）電晶體。
  13. 一種用於一記憶體的操作的方法，包括以下步驟： 回應於對一無保持的休眠模式控制訊號的一設定而一動態電壓應力掃瞄控制訊號未被設定，對該記憶體中的一位元單元陣列和一記憶體周邊設備斷電； 回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的一設定，對該記憶體中的該位元單元陣列斷電同時對該記憶體周邊設備供電；及 在對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的該置位之後，在該記憶體周邊設備被供電並且該位元單元陣列被斷電的同時執行對該記憶體周邊設備的一動態電壓應力掃瞄。
  14. 根據請求項13之方法，亦包括以下步驟： 將一核心電源域控制訊號位準移位為一記憶體電源域控制訊號；及 回應於對該記憶體電源域控制訊號的一設定，對該動態電壓應力掃瞄控制訊號進行設定。
  15. 根據請求項14之方法，亦包括以下步驟： 對該動態電壓應力掃瞄控制訊號的該設定進行閘控以便僅在對一時鐘訊號的一設定之後發生。
  16. 根據請求項13之方法，其中使該記憶體周邊設備斷電包括：使一記憶體電源域部分和一核心電源域部分斷電。
  17. 根據請求項13之方法，亦包括以下步驟： 回應於對該無保持的休眠模式控制訊號的該設定而該動態電壓應力掃瞄控制訊號未被設定，對一字線驅動器斷電。
  18. 根據請求項17之方法，亦包括以下步驟： 回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的該設定，維持對該字線驅動器的一供電。
  19. 一種記憶體，包括： 一記憶體周邊設備，其包括一記憶體電源域部分； 一周邊設備頭開關，其耦合在一記憶體電源電壓的一節點和該記憶體電源域部分之間；及 一電源管理電路，其包括一第一邏輯閘，該第一邏輯閘被配置為：回應於對一核心電源域控制訊號的一設定來對一動態電壓應力掃瞄控制訊號進行設定，其中該電源管理電路被配置為：回應於對一無保持的休眠模式控制訊號的一設定而該動態電壓應力掃瞄控制訊號被解除設定，關斷該周邊設備頭開關，並且其中該電源管理電路亦被配置為：回應於對該無保持的休眠模式控制訊號和該動態電壓應力掃瞄控制訊號二者的該設定，保持該周邊設備頭開關接通。
  20. 根據請求項19之記憶體，其中該記憶體被包括在一積體電路中，該積體電路包括被配置為接收該核心電源域控制訊號的複數個端子，該電源管理電路亦包括： 一第一位準移位元器，其被配置為：將該核心電源域控制訊號位準移位為一記憶體電源域控制訊號，其中該第一邏輯閘亦被配置為：回應於對該記憶體電源域控制訊號的一設定，對該動態電壓應力掃瞄控制訊號進行設定。
  21. 根據請求項19之記憶體，其中該電源管理電路亦包括一第二邏輯閘，其被配置為：處理該動態電壓應力掃瞄控制訊號以防止該周邊設備頭開關回應於對該動態電壓應力掃瞄控制訊號的設定而關斷。
  22. 根據請求項19之記憶體，其中該電源管理電路亦被配置為：回應於對一有保持的休眠模式控制訊號的一設定而關斷該周邊設備頭開關。
  23. 根據請求項19之記憶體，其中該記憶體被包括在一蜂巢式電話中。
TW111138406A 2021-11-02 2022-10-11 具有由非同步輸入控制的高效ｄｖｓ的記憶體 TW202326722A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/517,386 US11837313B2 (en) 2021-11-02 2021-11-02 Memory with efficient DVS controlled by asynchronous inputs
US17/517,386 2021-11-02

Publications (1)

Publication Number Publication Date
TW202326722A true TW202326722A (zh) 2023-07-01

Family

ID=84332198

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111138406A TW202326722A (zh) 2021-11-02 2022-10-11 具有由非同步輸入控制的高效ｄｖｓ的記憶體

Country Status (7)

Country Link
US (1) US11837313B2 (zh)
EP (1) EP4427223A1 (zh)
JP (1) JP7557660B1 (zh)
KR (1) KR102717555B1 (zh)
CN (1) CN118140268A (zh)
TW (1) TW202326722A (zh)
WO (1) WO2023080996A1 (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950014099B1 (ko) 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
US7073107B2 (en) 2003-02-28 2006-07-04 Lsi Logic Corporation Adaptive defect based testing
US8237462B2 (en) 2009-08-11 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer-level testing of integrated circuits
US8045401B2 (en) 2009-09-18 2011-10-25 Arm Limited Supporting scan functions within memories
US8451039B2 (en) * 2011-05-13 2013-05-28 Arm Limited Apparatus for storing a data value in a retention mode
KR102088808B1 (ko) * 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법
US20150089250A1 (en) * 2013-09-25 2015-03-26 Apple Inc. Contention Prevention for Sequenced Power Up of Electronic Systems
US9378779B2 (en) * 2014-07-11 2016-06-28 Stmicroelectronics International N.V. System and method for automatic detection of power up for a dual-rail circuit
CN105575438B (zh) * 2014-10-16 2020-11-06 恩智浦美国有限公司 用于测试存储器的方法及装置
US20180005663A1 (en) * 2016-06-29 2018-01-04 Qualcomm Incorporated Method and apparatus for dynamic mode memory testing
US9947419B1 (en) * 2017-03-28 2018-04-17 Qualcomm Incorporated Apparatus and method for implementing design for testability (DFT) for bitline drivers of memory circuits
US10431278B2 (en) 2017-08-14 2019-10-01 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for ambient temperature
US11448692B2 (en) 2018-08-16 2022-09-20 Taiwann Semiconductor Manufacturing Company Ltd. Method and device for wafer-level testing
US10446196B1 (en) 2018-10-18 2019-10-15 Qualcomm Incorporated Flexible power sequencing for dual-power memory

Also Published As

Publication number Publication date
EP4427223A1 (en) 2024-09-11
KR20240049399A (ko) 2024-04-16
JP7557660B1 (ja) 2024-09-27
CN118140268A (zh) 2024-06-04
WO2023080996A1 (en) 2023-05-11
US20230139283A1 (en) 2023-05-04
KR102717555B1 (ko) 2024-10-15
US11837313B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
US10482952B2 (en) Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage
US7652504B2 (en) Low latency, power-down safe level shifter
TWI740757B (zh) 半導體裝置
US8547770B2 (en) Semiconductor apparatus and its control method
TW202326722A (zh) 具有由非同步輸入控制的高效ｄｖｓ的記憶體
JP2024538221A (ja) 非同期入力によって制御される効率的な動的電圧ストレススキャンを伴うメモリ
JP2001297592A (ja) 不揮発性メモリ装置及び不揮発性メモリの駆動方法