TW202324430A - 記憶體系統中實施位址錯誤偵測的階層式rom編碼器系統 - Google Patents

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Abstract

本發明公開了用於使用階層式ROM編碼系統在記憶體系統中實施位址錯誤偵測的各種具體例。在一個具體例中，階層式ROM編碼系統包括兩級ROM編碼器，該兩級ROM編碼器用於偵測位址錯誤。在另一個具體例中，階層式ROM編碼系統包括三級ROM編碼器，該三級ROM編碼器用於偵測位址錯誤。

Description

記憶體系統中實施位址錯誤偵測的階層式ROM編碼器系統
本申請案主張2021年11月30日申請、標題為「記憶體系統中實施位址錯誤偵測的階層式ROM編碼器系統」之中國專利申請案第202111444122.6號及2022年2月11日申請、標題為「Hierarchical ROM Encoder System for Performing Address Fault Detection in a Memory System」之美國專利申請案第17/669,793號的優先權。
本發明公開了用於使用階層式ROM編碼系統在記憶體系統中實施位址錯誤偵測的各種具體例。
記憶體系統在現代電子設備中是普遍的。重要的是，當儲存或檢索數據時，記憶體系統以準確且可靠的方式操作。
圖1示出了示例性的現有技術記憶體系統100。陣列101包括複數個記憶體單元，該複數個記憶體單元按列和行佈置。每列耦合到複數個字線106中的一個字線，並且每行耦合到複數個位元線107中的一個位元線。陣列101由列解碼器102和行解碼器103存取，該列解碼器選擇字線並且由此選擇列，該行解碼器選擇位元線並且由此選擇行。記憶體單元可以是揮發性記憶體單元(諸如DRAM或SRAM單元)或非揮發性記憶體單元(諸如快閃記憶體單元)。
在此示例中，列解碼器102和行解碼器103各自接收位址A，該位址A是陣列101中選擇用於讀取或寫入(程序)操作的位址。位址A包括列位址組件104和行位址組件105。例如，如果位址A包括8位元[b0:b7]，則列位址組件104可以包括前四位元[b0:b3]，並且行位址組件105可以包括後四位元[b4:b7]，反之亦然。在替代方案中，列位址組件104和行位址組件105可以使用解碼演算法從位址A導出。
列解碼器102接收和解碼列位址組件104，這使得複數個字線106中的一個字線由列解碼器102宣告。如果列位址組件104是 m位元，則將有2 m個字線106。
行解碼器103接收並解碼行位址組件105。在讀取操作期間，行解碼器103還接收來自陣列101中的所有位元線107的信號。行解碼器103使用行位址組件105來解碼位元線107以選擇特定行，並且從該行感測的值作為輸出提供。在寫入(程式化)操作期間，行解碼器103接收輸入並且響應於行位址組件而將其應用於由解碼動作選擇的位元線。如果行位址組件105是 n位元，則將有2 n個位元線107。在一些示例中，行解碼通過多工完成。
以此方式，列位址組件104和行位址組件105選擇用於讀取或寫入(程式化)操作的特定記憶體單元。
由於材料或隨機環境干擾的缺陷，在讀取或寫入(程式化)操作期間可能發生位址錯誤。具體地，可能發生的位址錯誤類型包括： •  實際選擇的列和/或行對應於與位址A不同的位址； •  當打算選擇列和/或行時，實際上未選擇任何列和/或行；或者 •  當僅打算選擇一列和/或一行時，實際上選擇多於一列和/或多於一行。
例如，如果位址A對應於字線0001，位址錯誤反而可能導致字線0011被選擇(由於第二位元的位元翻換)。類似地，如果位址A對應於位元線1100，位址錯誤反而可能導致兩個位元線諸如位元線1100和1110被選擇。本領域普通技術人員將理解，如果未偵測到或校正位址錯誤，則將發生錯誤的讀取或寫入/程式化操作。
圖2示出了位址錯誤問題的現有技術解決方案。記憶體系統200包括與圖1中的記憶體系統100相同的組件，以及ROM列編碼器201、ROM行編碼器202和比較器203。ROM列編碼器201包括陣列101中的每列的一列ROM單元，並且ROM行編碼器202包括陣列101中的每行的一列ROM單元。ROM列編碼器201和ROM行編碼器202的目的是提供可以用於識別位址錯誤的附加數據。
ROM列編碼器201在圖1中接收所有字線106，即解碼列位址組件104，對應於ROM列編碼器201中的列的每個字線，並且當在陣列101中選擇特定列時，在ROM列編碼器201中選擇對應列，並且將數據205輸出到比較器203。
ROM行編碼器202從行解碼器103接收可識別所選行的解碼行信號，並且當在陣列101中選擇特定行時，在ROM行編碼器202中選擇對應列，並且將數據206輸出到比較器203。
在這種設計中，ROM列編碼器201已經被程式化為輸出包括與所選列相關聯的列位址組件的值，並且ROM行編碼器202已經被程式化為輸出包括與所選行相關聯的行位址組件的值。例如，在無位址錯誤發生的情況下，如果列位址組件104是「0010」，則ROM列編碼器201將具有包括輸出205中的位元「0010」的對應輸出，並且如果行位址組件105是「1111」，則ROM行編碼器202將具有包括輸出206中的位元「1111」的對應輸出。
現有技術設計的一個缺點是ROM列編碼器201和ROM行編碼器202需要顯著的晶粒空間。圖3示出了現有技術ROM編碼器300，其可以用於ROM編碼器列201或ROM行編碼器202。為簡單起見，在此示例中，ROM編碼器300含有對應於陣列101中的字線[WL0:WL3]的四列，其又對應於位址位元[A1:A0]。對於本領域普通技術人員而言，ROM編碼器300可以包括數量大得多的列和行。
通過設計，代替僅在兩個位元線中編碼位址位元[A1:A0]，ROM編碼器300還包括那些位址位元的互補位元。在此示例中，位元[B1:B0]含有對應於位址位元[A1:A0]的位元，並且因此可以通過比較器203直接針對位址位元[A1:A0]進行比較。位元B3是位元B1的補碼，並且位元B2是位元B0的補碼。除位址位元本身之外，儲存互補位元使得系統能夠穩健地識別發生的任何位址錯誤。在圖3所示的特定配置中，每個位址位元[A1, A0]組合的對應宣告字線和輸出將為： 表1：ROM編碼器300的輸入輸出
A1 A0 宣告字線 B3 B2 B1 B0
沒有 沒有 沒有 1 1 1 1
0 0 WL0 1 1 0 0
0 1 WL1 1 0 0 1
1 0 WL2 0 1 1 0
1 1 WL3 0 0 1 1
再次參考圖2，應用表1的示例，比較器203將來自輸出205的位元B1和B0與列位址組件104進行比較，特別是位元A1和A0。比較器203還將來自輸出205的位元B3和B2與位元B1和B0的倒數進行比較。使用ROM行編碼器202和行位址組件105的輸出206進行類似的比較。如果所有四個比較匹配，則無位址錯誤，並且旗標204具有指示無位址錯誤的值(例如，「0」)。如果四個比較中的一個或多個比較不匹配，則存在位址錯誤，並且旗標204具有指示位址錯誤的值(例如，「1」)。
表2含有基於位址位元[0,0]的輸入使用ROM編碼器300的輸出偵測位址錯誤的示例。 表2：使用ROM編碼器300的列位址錯誤偵測
輸入列位址 期望的字線 宣告的實際字線 ROM編碼器300的輸出 偵測結果
00 WL0 WL0 1100 無位址錯誤
00 WL0 WL1 1001 位址錯誤： 選擇了錯誤的WL
00 WL0 WL0和WL1 1000 位址錯誤： 選擇了兩個WL
00 WL0 沒有 1111 位址錯誤： 未選擇WL
可以看出，此設計中需要8個交換機來編碼兩個位址位元[A1, A0]的數據。更一般地，ROM編碼器300中需要的交換機的數量等於：(可能的字線數量)×(位址中的位元數)，在此示例中該數量為4 × 2 = 8。在此，每個交換機用NMOS或PMOS電晶體實施。這些交換機利用大量的晶粒空間。
需要一種改進的位址錯誤偵測系統，該位址錯誤偵測系統可以偵測位址錯誤，同時利用比現有技術設計更少的組件和更少的晶粒空間。
本發明公開了用於使用階層式ROM編碼系統在記憶體系統中實施位址錯誤偵測的各種具體例。在一個具體例中，階層式ROM編碼系統包括兩級ROM編碼器，該兩級ROM編碼器用於偵測位址錯誤。在另一個具體例中，階層式ROM編碼系統包括三級ROM編碼器，該三級ROM編碼器用於偵測位址錯誤。
圖4A示出了階層式ROM編碼器系統411。ROM編碼器系統411包括ROM編碼器的兩級階層式結構，具體地，ROM編碼器401和ROM編碼器402。ROM編碼器系統411進一步包括邏輯塊403，該邏輯塊包括一組OR閘。在此示例中，ROM編碼器系統411含有對應於4位元列或行位址[A3:A0]的16個字線。本領域普通技術人員將理解，ROM編碼器系統411可以被構造成具有對應於列或行位址中較多數量的位元的較多數量的字線，或對應於列或行位址中較少數量的位元的較少數量的字線。
ROM編碼器401中的每列對應於圖1中的陣列101中的字線106中的一個字線，這裡示出為字線[WL0:WL15]。邏輯塊403也接收字線106。邏輯塊403包括單獨OR閘，諸如OR閘403-1和OR閘403-2。在此示例中，每個OR閘接收四個字線並在那些四個字線上執行「OR」功能。代替4輸入OR閘，邏輯塊403替代地可利用其它數量的輸入的OR閘。每個OR閘的輸出(邏輯塊輸出)耦合到ROM編碼器402中的相應列。因此，雖然ROM編碼器401的輸入是16個字線[WL0:WL15]，但是ROM編碼器402的輸入是含有OR操作的結果的4線(WL0或WL1或WL2或WL3)、(WL4、WL5、WL6或WL7)、(WL8、WL9、WL10或WL11)以及(WL12、WL13、WL14和WL15)。
在此示例中，ROM編碼器401接收所有16個字線(WL0至WL15)，並使用圖3中所示的相同位元模式，每4列儲存相同的位元模式，其對應於位址中的至少2個有效位元[A1:A0]。例如，儲存在WL0至WL3中的位元模式與儲存在WL4至WL7中的位元模式相同。這是因為每個4列分組儲存與位址的2個最低有效位元相關聯的值。
ROM編碼器402儲存對2個最高有效位元[A3:A2]的編碼。那些2位元基本上指示已經選擇了4字線分組中的哪一個。相應OR閘403-1、403-2(但不限於邏輯塊403)的輸出是對2個最高有效位元(在此示例中為A[3:2])的解碼。也就是說，由ROM編碼器402接收的四個信號表示A[3:2]的四種可能組合。例如，如果A3=0並且A2=0，則將選擇字線WL0、WL1、WL2和WL3中的一個字線，並且OR閘403-1的輸出將是「1」，其將宣告附接到OR閘403-1的輸出的ROM編碼器402中的列，等等。
階層式ROM編碼器系統411還包括邏輯(未示出，但在後續圖中示出)，該邏輯用於將ROM編碼器401和ROM編碼器402的輸出與位址A進行比較，其中ROM編碼器401的輸出含有位址和其補碼的兩個最低有效位元，並且ROM編碼器402的輸出反映位址和其補碼的兩個最高有效位元。邏輯還將所儲存的補碼與所儲存的位址部分的倒數進行比較。
圖4B和圖4C示出了在較大記憶體系統中使用階層式ROM編碼器系統411。
在圖4B中，記憶體系統400包括陣列101、列解碼器102和階層式ROM編碼器系統411，其在此被示出為進一步包括比較器404、比較器405、OR閘406和旗標407(其是列位址錯誤偵測信號)。
在操作期間，響應於從邏輯塊403接收到的信號，ROM編碼器401響應於其宣告列而輸出第一輸出，並且ROM編碼器402響應於其宣告列而輸出第二輸出。比較器404將第一輸出與列位址組件104的第一部分進行比較，並且比較器405將第二輸出與列位址組件104的第二部分進行比較。在一個示例中，比較器404還將第一輸出的補碼部分與第一輸出的位址部分的倒數進行比較，並且比較器405還將第二輸出的補碼部分與第二輸出的位址部分的倒數進行比較。比較器404和405的結果通過OR閘406進行OR功能以生成旗標407。旗標407的第一值(例如，「1」)指示列位址錯誤，並且第二值(例如，「0」)指示無列位址錯誤。
圖4C示出了圖4B中描述的相同機制，但是用於行解碼器103而不是列解碼器102。記憶體系統400包括陣列101並且進一步包括行解碼器103和階層式ROM編碼器系統411’，其在此被示出為進一步包括比較器404’、比較器405’、OR閘406’和旗標407’(其是行位址錯誤偵測信號)。
在操作期間，響應於從邏輯塊403’接收到的信號，ROM編碼器401’響應於其宣告列而輸出第一輸出，並且ROM編碼器402’響應於其宣告列而輸出第二輸出。比較器404’將第一輸出與行位址組件105的第一部分進行比較，並且比較器405’將第二輸出與行位址組件104’的第二部分進行比較。在一個示例中，比較器404’還將第一輸出的補碼部分與第一輸出的位址部分的倒數進行比較，並且比較器405’還將第二輸出的補碼部分與第二輸出的位址部分的倒數進行比較。比較器404’和405’的結果通過OR閘406’進行OR功能以生成旗標407’。旗標407’的第一值(例如，「1」)指示行位址錯誤，並且第二值(例如，「0」)指示無行位址錯誤。
在圖4B或圖4C的示例中，ROM編碼器401和401’各自需要32個交換機，ROM編碼器402和402’各自需要8個交換機，並且邏輯塊403和403’各自需要28個交換機以創建四個OR閘，圖4B和圖4C中的每個圖中總共68個交換機。使用單個ROM編碼器的相同實施方式需要64個交換機用於偵測列位址錯誤，並且需要64個交換機用於偵測行位址錯誤，因此，對於16列的示例，在晶粒空間中沒有任何節省。然而，對於32列，與兩個ROM編碼器300中的每個ROM編碼器的160個交換機相比，階層式ROM編碼器系統411和411’各自需要144個交換機，這節省了晶粒空間。隨著列的數量增加，節省增加，如下表3所示。
ROM編碼器401和402的輸出如何偵測到位址錯誤的示例在表2中示出： 表2：階層式ROM編碼器系統411的輸入輸出
輸入 位址 期望的 WL＜15:0＞ 宣告的實際 WL＜15:0＞ ROM編碼器401的輸出 ROM編碼器 402的輸出 偵測結果
0 0000…0001 0000…0001 1100 1100 無位址錯誤
0 0000…0001 0000…1000 0011 1100 位址錯誤：選擇了錯誤的WL
0 0000…0001 0001…0000 1100 0011 位址錯誤：選擇了錯誤的WL
0 0000…0001 0000…0000 1111 1111 位址錯誤：未選擇WL
1 0000…0010 0000…0010 0110 1100 無位址錯誤
2 0000…0100 0000…1100 0111 1100 位址錯誤：選擇了錯誤的WL
3 0000…1000 1000…1000 0011 0000 位址錯誤：選擇了多個WL
圖5A和圖5B示出了記憶體系統500。
在圖5A中，記憶體系統500包括陣列101、階層式ROM編碼器系統511和列解碼器102。階層式ROM編碼器系統511包括ROM編碼器的三級階層式結構，具體地，ROM編碼器501、ROM編碼器503和ROM編碼器505。階層式ROM編碼器系統511進一步包括邏輯塊502(包括OR閘)、邏輯塊504(包括OR閘)、比較器506、比較器507、比較器508、OR閘509和旗標510。
在圖5B中，記憶體系統500包括陣列101並且進一步包括階層式ROM編碼器系統511’和行解碼器103。階層式ROM編碼器系統511’包括ROM編碼器的三級階層式結構，具體地，ROM編碼器501’、ROM編碼器503’和ROM編碼器505’。階層式ROM編碼器系統511’進一步包括邏輯塊502’(包括OR閘)、邏輯塊504’(包括OR閘)、比較器506’、比較器507’、比較器508’、OR閘509’和旗標510’。
階層式ROM編碼器系統511和511’分別以與階層式ROM編碼器系統411和411’相同的方式操作，除了添加第三級。邏輯塊504和504’分別接收來自ROM編碼器503和503’的多位元輸出，並且對四個位元的集合執行OR操作以生成邏輯塊輸出，然後該邏輯塊輸出分別用作ROM編碼器505和505’的輸入，其響應於其輸入而生成第三輸出。因此，ROM編碼器503和503’分別含有的輸入和列的數量為ROM編碼器501和501’的四分之一，並且ROM編碼器505和505’分別含有的輸入和列的數量為ROM編碼器503和503’的四分之一。
在操作期間，ROM編碼器501和501’分別響應於其宣告列而輸出第一輸出，ROM編碼器502和502’分別響應於其宣告列而輸出第二輸出，並且ROM編碼器503和503’響應於其宣告列而輸出第三輸出。比較器506和506’分別將第一輸出與列位址組件104和行位址組件105的第一部分進行比較，比較器507和507’分別將第二輸出與列位址組件104和行位址組件105的第二部分進行比較，並且比較器508和508’分別將第三輸出與列位址組件104和行位址組件105的第三部分進行比較。比較器506、507和508的結果通過OR閘509進行OR功能以生成旗標510，該旗標為列位址錯誤偵測信號，並且比較器506’、507’和508’的結果通過OR閘509’進行OR功能以生成旗標510’，該旗標為行位址錯誤偵測信號。旗標510’的第一值(例如，「1」)指示位址錯誤，並且第二值(例如，「0」)指示無位址錯誤。
圖6A和圖6B示出了記憶體系統600。在圖6A中，記憶體系統600包括陣列101、階層式ROM編碼器系統611和列解碼器102。在圖6B中，記憶體系統600包括陣列101並且進一步包括階層式ROM編碼器系統611’和行解碼器103。階層式ROM編碼器系統611包括ROM編碼器的兩級階層式結構，具體地，ROM編碼器601和ROM編碼器602，並且階層式編碼器系統611’包括ROM編碼器的兩級階層式結構，具體地，ROM編碼器601’和ROM編碼器602’。階層式ROM編碼器系統611進一步包括比較器603、比較器604、OR閘605和旗標606，並且階層式ROM編碼器系統611’進一步包括比較器603’、比較器604’、OR閘605’和旗標606’。值得注意的是，與階層式ROM編碼器系統511和511’不同，兩個ROM編碼器之間不需要單獨的邏輯塊。這是因為ROM編碼器601替代地從列解碼器102接收其輸入，並且ROM編碼器601’從行解碼器103接收其輸入，該行解碼器執行單獨的編碼功能以替換記憶體系統400中的邏輯塊403或記憶體系統500中的邏輯塊502和/或504的OR閘。
參考圖6A，在操作期間，ROM編碼器601響應於其宣告列而輸出第一輸出，並且ROM編碼器602響應於其宣告列而輸出第二輸出。比較器603將第一輸出與列位址組件104(或行位址組件105)的第一部分進行比較，並且比較器604將第二輸出與列位址組件104(或行位址組件105)的第二部分進行比較。比較器603和604的結果通過OR閘605進行OR功能以生成旗標606。旗標606的第一值(例如，「1」)指示列位址錯誤，並且第二值(例如，「0」)指示無列位址錯誤。
類似地，參考圖6B，ROM編碼器601’響應於其宣告列而輸出第一輸出，並且ROM編碼器602’響應於其宣告列而輸出第二輸出。比較器603’將第一輸出與行位址組件105的第一部分進行比較，並且比較器604’將第二輸出與行位址組件105的第二部分進行比較。比較器603’和604’的結果通過OR閘605’進行OR功能以生成旗標606’。旗標606’的第一值(例如，「1」)指示行位址錯誤，並且第二值(例如，「0」)指示無行位址錯誤。
每個設計所需的交換機/電晶體的總量總結在表3中：
位址位元N(列) 現有技術記憶體系統200 階層式ROM編碼器系統411(兩級) 階層式ROM編碼器系統511(三級)
4(16列) 64 68 --
5(32列) 160 144 152
6(64列) 384 304 308
7(128列) 896 624 624
8(256列) 2048 1280 1264
9(512列) 4608 2624 2544
10(1024列) 10240 5376 5104
圖7A和圖7B示出了記憶體系統700。
在圖7A中，記憶體系統700包括陣列101、列解碼器102和階層式ROM編碼器系統711。在圖7B中，記憶體系統700包括陣列101並且進一步包括行解碼器103和階層式ROM編碼器系統711’。
階層式ROM編碼器系統711包括ROM編碼器701、邏輯塊702(包括NOR閘)、ROM編碼器703、邏輯塊704(包括NAND閘)、ROM編碼器705、比較器706、比較器707、比較器708、OR閘709和旗標710(列位址錯誤偵測信號)。類似地，階層式ROM編碼器系統711’包括ROM編碼器701’、邏輯塊702’(包括NOR閘)、ROM編碼器703’、邏輯塊704’(包括NAND閘)、ROM編碼器705’、比較器706’、比較器707’、比較器708’、OR閘709’和旗標710’(行位址錯誤偵測信號)。
階層式ROM編碼器系統711和711’分別類似於圖5A和圖5B中的階層式ROM編碼器系統511和511’，除了邏輯塊702和邏輯塊702’包括NOR閘，並且邏輯塊704和704’包括NAND閘，該NAND閘可以減少與使用包括OR閘的邏輯塊502和502’和包括OR閘的邏輯塊504和504’相比所需的交換機數量，因為NOR閘和NAND閘需要比OR閘更少的交換機。在圖7A和圖7B中，由於邏輯塊的變化，ROM編碼器701和705和701’和705’中的交換機由NMOS電晶體形成，並且ROM編碼器703和703’中的交換機由PMOS電晶體形成，使得在選擇每個編碼器中的正確列的情況下執行正確的邏輯。
參考圖7A，在操作期間，ROM編碼器701響應於其宣告列而輸出第一輸出，ROM編碼器702響應於其宣告列而輸出第二輸出，並且ROM編碼器703響應於其宣告列而輸出第三輸出。比較器706將第一輸出與列位址組件104的第一部分進行比較，比較器707將第二輸出與列位址組件104的第二部分進行比較，並且比較器708將第三輸出與列位址組件104的第三部分進行比較。比較器706、707和708的結果通過OR閘709進行OR功能以生成旗標710，該旗標為列位址錯誤偵測信號。旗標710的第一值(例如，「1」)指示列位址錯誤，並且第二值(例如，「0」)指示無列位址錯誤。
類似地，參考圖7B，在操作期間，ROM編碼器701’響應於其宣告列而輸出第一輸出，ROM編碼器702’響應於其宣告列而輸出第二輸出，並且ROM編碼器703’響應於其宣告列而輸出第三輸出。比較器706’將第一輸出與行位址組件105的第一部分進行比較，比較器707’將第二輸出與行位址組件105的第二部分進行比較，並且比較器708’將第三輸出與列位址組件104(或行位址組件105)的第三部分進行比較。比較器706’、707’和708’的結果通過OR閘709’進行OR功能以生成旗標710’，該旗標為行位址錯誤偵測信號。旗標710’的第一值(例如，「1」)指示行位址錯誤，並且第二值(例如，「0」)指示無行位址錯誤。
本領域普通技術人員將理解，可以使用本文所述的概念構建多於3個級別(例如， n級)的階層式ROM編碼器系統。
100:記憶體系統 101:陣列 102:列解碼器 103:行解碼器 104:列位址組件 105:行位址組件 106:字線 107:位元線 200:記憶體系統 201:ROM列編碼器 202:ROM行編碼器 203:比較器 204:旗標 205:輸出 206:數據 300:ROM編碼器 400:記憶體系統 401:ROM編碼器 402:ROM編碼器 403:邏輯塊 403-1:OR閘 403-2:OR閘 404:比較器 405:比較器 406:OR閘 407:旗標 411:階層式ROM編碼器系統 401’:ROM編碼器 402’:ROM編碼器 403’:邏輯塊 404’:比較器 405’:比較器 406’:OR閘 407’:旗標 411’:階層式ROM編碼器系統 500:記憶體系統 501:ROM編碼器 502:邏輯塊 503:ROM編碼器 504:邏輯塊 505:ROM編碼器 506:比較器 507:比較器 508:比較器 509:OR閘 510:旗標 511:階層式ROM編碼器系統 501’:ROM編碼器 502’:邏輯塊 503’:ROM編碼器 504’:邏輯塊 505’:ROM編碼器 506’:比較器 507’:比較器 508’:比較器 509’:OR閘 510’:旗標 511’:階層式ROM編碼器系統 600:記憶體系統 601:ROM編碼器 602:ROM編碼器 603:比較器 604:比較器 605:OR閘 606:旗標 611:階層式ROM編碼器系統 601’:ROM編碼器 602’:ROM編碼器 603’:比較器 604’:比較器 605’:OR閘 606’:旗標 611’:階層式ROM編碼器系統 700:記憶體系統 701:ROM編碼器 702:邏輯塊 703:ROM編碼器 704:邏輯塊 705:ROM編碼器 706:比較器 707:比較器 708:比較器 709:OR閘 710:旗標 711:階層式ROM編碼器系統 701’:ROM編碼器 702’:邏輯塊 703’:ROM編碼器 704’:邏輯塊 705’:ROM編碼器 706’:比較器 707’:比較器 708’:比較器 709’:OR閘 710’:旗標 711’:階層式ROM編碼器系統
圖1示出了現有技術記憶體系統。
圖2示出了具有位址錯誤偵測系統的現有技術記憶體系統。
圖3示出了現有技術ROM編碼器。
圖4A示出了階層式ROM編碼器系統的具體例。
圖4B和圖4C示出了利用圖4A的階層式ROM編碼器系統的具有改進的位址錯誤偵測系統的記憶體系統的具體例。
圖5A和圖5B示出了具有改進的位址錯誤偵測系統的記憶體系統的另一個具體例。
圖6A和圖6B示出了具有改進的位址錯誤偵測系統的記憶體系統的另一個具體例。
圖7A和圖7B示出了具有改進的位址錯誤偵測系統的記憶體系統的另一個具體例。
101:陣列
102:列解碼器
600:記憶體系統
601:ROM編碼器
602:ROM編碼器
603:比較器
604:比較器
605:OR閘
606:旗標
611:階層式ROM編碼器系統

Claims (22)

  1. 一種記憶體系統，包括： 記憶體單元陣列，所述記憶體單元陣列按列和行佈置； 列解碼器，所述列解碼器用於接收列位址組件並且宣告複數個字線中的一個字線，每個字線耦合到所述陣列中的列；以及 階層式ROM編碼器系統，所述階層式ROM編碼器系統包括： 第一ROM編碼器，所述第一ROM編碼器用於接收所述複數個字線並生成第一輸出； 邏輯塊，所述邏輯塊用於接收所述複數個字線並生成邏輯塊輸出； 第二ROM編碼器，所述第二ROM編碼器用於接收所述邏輯塊輸出並生成第二輸出； 第一比較器，所述第一比較器用於比較所述第一輸出和所述列位址組件的第一部分； 第二比較器，所述第二比較器用於比較所述第二輸出和所述列位址組件的第二部分；以及 閘，所述閘用於基於來自所述第一比較器的輸出和來自所述第二比較器的輸出生成列位址錯誤偵測信號。
  2. 如請求項1之記憶體系統，其中，所述邏輯塊包括複數個OR閘。
  3. 如請求項1之記憶體系統，其中，所述記憶體單元包括揮發性記憶體單元。
  4. 如請求項1之記憶體系統，其中，所述記憶體單元包括非揮發性記憶體單元。
  5. 一種記憶體系統，包括： 記憶體單元陣列，所述記憶體單元陣列按列和行佈置； 行解碼器，所述行解碼器用於接收行位址組件並且響應於所述行位址組件而生成行選擇； 階層式ROM編碼器系統，所述階層式ROM編碼器系統包括： 第一ROM編碼器，所述第一ROM編碼器用於接收所述行選擇並生成第一輸出； 邏輯塊，所述邏輯塊用於接收所述行選擇並生成邏輯塊輸出； 第二ROM編碼器，所述第二ROM編碼器用於接收所述邏輯塊輸出並生成第二輸出； 第一比較器，所述第一比較器用於比較所述第一輸出和所述行位址組件的第一部分； 第二比較器，所述第二比較器用於比較所述第二輸出和所述行位址組件的第二部分；以及 閘，所述閘用於基於來自所述第一比較器的輸出和來自所述第二比較器的輸出生成行位址錯誤偵測信號。
  6. 如請求項5之記憶體系統，其中，所述邏輯塊包括複數個OR閘。
  7. 如請求項5之記憶體系統，其中，所述記憶體單元包括揮發性記憶體單元。
  8. 如請求項5之記憶體系統，其中，所述記憶體單元包括非揮發性記憶體單元。
  9. 一種記憶體系統，包括： 記憶體單元陣列，所述記憶體單元陣列按列和行佈置； 列解碼器，所述列解碼器用於接收列位址組件並且宣告複數個字線中的一個字線，每個字線耦合到所述陣列中的列；以及 階層式ROM編碼器系統，所述階層式ROM編碼器系統包括： 第一ROM編碼器，所述第一ROM編碼器用於接收所述複數個字線並生成第一輸出； 第一邏輯塊，所述第一邏輯塊用於接收所述複數個字線並生成第一邏輯塊輸出； 第二ROM編碼器，所述第二ROM編碼器用於接收所述第一邏輯塊輸出並生成第二輸出； 第二邏輯塊，所述第二邏輯塊用於接收所述第一邏輯塊輸出並生成第二邏輯塊輸出； 第三ROM編碼器，所述第三ROM編碼器用於接收所述第二邏輯塊輸出並生成第三輸出； 第一比較器，所述第一比較器用於比較所述第一輸出和所述列位址組件的第一部分； 第二比較器，所述第二比較器用於比較所述第二輸出和所述列位址組件的第二部分； 第三比較器，所述第三比較器用於比較所述第三輸出和所述列位址組件的第三部分； 閘，所述閘用於基於來自所述第一比較器的輸出、來自所述第二比較器的輸出和來自所述第三比較器的輸出生成列位址錯誤偵測信號。
  10. 如請求項9之記憶體系統，其中，所述第一邏輯塊包括OR閘。
  11. 如請求項10之記憶體系統，其中，所述第二邏輯塊包括OR閘。
  12. 如請求項9之記憶體系統，其中，所述第一邏輯塊包括NOR閘。
  13. 如請求項12之記憶體系統，其中，所述第二邏輯塊包括NAND閘。
  14. 如請求項9之記憶體系統，其中，所述記憶體單元包括揮發性記憶體單元。
  15. 如請求項9之記憶體系統，其中，所述記憶體單元包括非揮發性記憶體單元。
  16. 一種記憶體系統，包括： 記憶體單元陣列，所述記憶體單元陣列按列和行佈置； 行解碼器，所述行解碼器用於接收行位址組件並且宣告複數個位元線中的一個位元線，每個位元線耦合到所述陣列中的行；以及 階層式ROM編碼器系統，所述階層式ROM編碼器系統包括： 第一ROM編碼器，所述第一ROM編碼器用於接收所述行位址組件並生成第一輸出； 第一邏輯塊，所述第一邏輯塊用於接收所述行位址組件並生成第一邏輯塊輸出； 第二ROM編碼器，所述第二ROM編碼器用於接收所述第一邏輯塊輸出並生成第二輸出； 第二邏輯塊，所述第二邏輯塊用於接收所述第一邏輯塊輸出並生成第二邏輯塊輸出； 第三ROM編碼器，所述第三ROM編碼器用於接收所述第二邏輯塊輸出並生成第三輸出； 第一比較器，所述第一比較器用於比較所述第一輸出和所述行位址組件的第一部分； 第二比較器，所述第二比較器用於比較所述第二輸出和所述行位址組件的第二部分； 第三比較器，所述第三比較器用於比較所述第三輸出和所述行位址組件的第三部分；以及 閘，所述閘用於基於來自所述第一比較器的輸出、來自所述第二比較器的輸出和來自所述第三比較器的輸出生成行位址錯誤偵測信號。
  17. 如請求項16之記憶體系統，其中，所述第一邏輯塊包括OR閘。
  18. 如請求項17之記憶體系統，其中，所述第二邏輯塊包括OR閘。
  19. 如請求項16之記憶體系統，其中，所述第一邏輯塊包括NOR閘。
  20. 如請求項19之記憶體系統，其中，所述第二邏輯塊包括NAND閘。
  21. 如請求項16之記憶體系統，其中，所述記憶體單元包括揮發性記憶體單元。
  22. 如請求項16之記憶體系統，其中，所述記憶體單元包括非揮發性記憶體單元。
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