KR20240054374A - 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 계층적 rom 인코더 시스템 - Google Patents

메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 계층적 rom 인코더 시스템 Download PDF

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Abstract

계층적 ROM 인코딩 시스템을 사용하여 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 다양한 실시예들이 개시된다. 일 실시예에서, 계층적 ROM 인코딩 시스템은 어드레스 결함을 검출하는 데 사용되는 두 개의 레벨들의 ROM 인코더들을 포함한다. 다른 실시예에서, 계층적 ROM 인코딩 시스템은 어드레스 결함을 검출하는 데 사용되는 세 개의 레벨들의 ROM 인코더들을 포함한다.

Description

메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 계층적 ROM 인코더 시스템
우선권 주장
본 출원은 2021년 11월 30일자로 출원되고 발명의 명칭이 "Hierarchical ROM Encoder System for Performing Address Fault Detection in a Memory System,"인 중국 특허 출원 제202111444122.6호, 및 2022년 2월 11일자로 출원되고 발명의 명칭이 "Hierarchical ROM Encoder System for Performing Address Fault Detection in a Memory System"인 미국 특허 출원 제17/669,793호에 대한 우선권을 주장한다.
기술분야
계층적 ROM 인코딩 시스템을 사용하여 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 다양한 실시예들이 개시된다.
메모리 시스템들은 현대의 전자 디바이스들에서 일반적이다. 메모리 시스템들은 데이터가 저장 또는 검색될 때 정확하고 신뢰할 수 있는 방식으로 동작하는 것이 중요하다.
도 1은 예시적인 종래 기술의 메모리 시스템(100)을 도시한다. 어레이(101)는 행들 및 열들로 배열된 복수의 메모리 셀들의 어레이를 포함한다. 각 행은 복수의 워드 라인들(106) 중 하나에 결합되고, 각 열은 복수의 비트 라인들(107) 중 하나에 결합된다. 어레이(101)는 워드 라인을 선택하고 이에 의해 행을 선택하는 행 디코더(102), 및 비트 라인을 선택하고 이에 의해 열을 선택하는 열 디코더(103)에 의해 액세스된다. 메모리 셀들은 휘발성 메모리 셀들(예컨대, DRAM 또는 SRAM 셀들) 또는 비휘발성 메모리 셀들(예컨대, 플래시 메모리 셀들)일 수 있다.
이 예에서, 행 디코더(102) 열 디코더(103)는 각각, 판독 또는 기록(프로그램) 동작을 위해 선택되는 어레이(101)에서의 어드레스인 수신 어드레스 A를 수신한다. 어드레스 A는 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)를 포함한다. 예를 들어, 어드레스 A가 8비트 [b0:b7]를 포함하는 경우, 행 어드레스 컴포넌트(104)는 처음 4비트 [b0:b3]를 포함할 수 있고, 열 어드레스 컴포넌트(105) 마지막 4비트 [b4:b7]를 포함할 수 있거나, 또는 그 반대도 마찬가지이다. 대안예에서, 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)는 디코딩 알고리즘을 사용하여 어드레스 A로부터 도출될 수 있다.
행 디코더(102)는 행 어드레스 컴포넌트(104) 수신하고 디코딩하며, 이는 복수의 워드 라인들(106) 중 하나가 행 디코더(102)에 의해 어서트되게 한다. 행 어드레스 컴포넌트(104)가 m 비트라면, 2m개의 워드 라인들(106)이 있을 것이다.
열 디코더(103)는 열 어드레스 컴포넌트(105)를 수신하고 디코딩한다. 판독 동작 동안, 열 디코더(103)는 또한 어레이(101) 내의 모든 비트 라인들(107)부터의 신호들을 수신한다. 열 디코더(103)는 열 어드레스 컴포넌트(105)를 사용해 비트 라인들(107)을 디코딩하여 특정 열을 선택하고, 그 열으로부터 감지된 값이 출력으로서 제공된다. 기록(프로그램) 동작 동안, 열 디코더(103)는 입력을 수신하고, 열 어드레스 컴포넌트에 응답하여 디코딩 액션에 의해 선택된 비트 라인에 이를 적용한다. 열 어드레스 컴포넌트(105)가 n 비트라면, 2n개의 비트 라인들(107)이 있을 것이다. 일부 예들에서, 열 디코딩은 다중화에 의해 실현된다.
이러한 방식으로, 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)는 판독 또는 기록(프로그램) 동작을 위해 특정 메모리 셀을 선택한다.
재료의 불완전함 또는 무작위의 환경적 교란들로 인해, 판독 또는 기록(프로그램) 동작 동안 어드레스 결함이 발생할 수 있다. 구체적으로, 발생할 수 있는 어드레스 결함들의 유형들은 다음을 포함한다:
Figure pct00001
실제로 선택된 행 및/또는 열이 어드레스 A와는 상이한 어드레스에 대응하는 것;
하나가 선택되도록 의도되었을 때, 행 및/또는 열이 실제로 선택되지 않는 것; 또는
단지 하나만 선택되도록 의도되었을 때, 하나 초과의 행 및/또는 하나 초과의 열이 실제로 선택되는 것.
예를 들어, 어드레스 A가 워드 라인 0001에 대응하는 경우, 어드레스 결함은 (제2 비트의 비트 플립으로 인해) 대신에 워드 라인 0011이 선택되게 할 수 있다. 유사하게, 어드레스 A가 비트 라인 1100에 대응하는 경우, 어드레스 결함은 대신에 비트 라인들 1100 및 1110과 같은 두 개의 비트 라인들이 선택되게 할 수 있다. 당업자는 어드레스 결함이 검출되지 않거나 정정되지 않는다면, 잘못된 판독 또는 기록/프로그램 동작이 발생할 것임을 이해할 것이다.
도 2는 어드레스 결함 문제에 대한 종래 기술의 해결책을 도시한다. 메모리 시스템(200)은 도 1의 메모리 시스템(100)과 동일한 컴포넌트들뿐만 아니라, ROM 행 인코더(201), ROM 열 인코더(202), 및 비교기(203)도 포함한다. ROM 행 인코더(201)는 어레이(101) 내의 각 행에 대한 ROM 셀들의 하나의 행을 포함하고, ROM 열 인코더(202)는 어레이(101) 내의 각 열에 대한 ROM 셀들의 하나의 행을 포함한다. ROM 행 인코더(201) 및 ROM 열 인코더(202)의 목적은 어드레스 결함들을 식별하는 데 사용될 수 있는 추가적인 데이터를 제공하는 것이다.
ROM 행 인코더(201)는 도 1의 워드 라인들(106) 모두, 즉 디코딩된 행 어드레스 컴포넌트(104)를 수신하며, 각 워드 라인은 ROM 행 인코더(201)에서의 행에 대응하고, 특정 행이 어레이(101)에서 선택될 때, 대응하는 행이 ROM 행 인코더(201)에서 선택되고, 데이터(205)가 비교기(203)에 출력된다.
ROM 열 인코더(202)는 선택된 열을 식별할 수 있는 열 디코더(103)로부터 디코딩된 열 신호들을 수신하고, 특정 열이 어레이(101)에서 선택될 때, 대응하는 행이 ROM 열 인코더(202)에서 선택되고, 데이터(206)가 비교기(203)에 출력된다.
이 설계에서, ROM 행 인코더(201)는 선택된 행과 연관된 행 어드레스 컴포넌트를 포함하는 값을 출력하도록 프로그래밍되었고, ROM 열 인코더(202)는 선택된 열과 연관된 열 어드레스 컴포넌트를 포함하는 값을 출력하도록 프로그래밍되었다. 예를 들어, 어떠한 어드레스 결함도 발생하지 않은 상황에서, 행 어드레스 컴포넌트(104)가 "0010"이라면, ROM 행 인코더(201)는 출력(205)에서 비트들 "0010"을 포함하는 대응하는 출력을 가질 것이고, 열 어드레스 컴포넌트(105)가 "1111"이라면, ROM 열 인코더(202)는 출력(206)에서 비트들 "1111"을 포함하는 대응하는 출력을 가질 것이다.
종래 기술 설계의 하나의 단점은 ROM 행 인코더(201) 및 ROM 열 인코더(202)가 상당한 다이 공간을 필요로 한다는 것이다. 도 3은 ROM 인코더 행(201) 또는 ROM 열 인코더(202)에 사용될 수 있는 종래 기술 ROM 인코더(300)를 도시한다. 단순화를 위해, 이 예에서, ROM 인코더(300)는 어레이(101) 내의 워드 라인들 [WL0:WL3]에 대응하는 네 개의 행들을 포함하며, 이는 차례로 어드레스 비트들 [A1:A0]에 대응한다. 당업자는 ROM 인코더(300)가 훨씬 더 많은 수의 행들 및 열들을 포함할 수 있다.
설계에 의해, 어드레스 비트들 [A1:A0]을 단지 두 개의 비트 라인들에만 인코딩하는 대신에, ROM 인코더(300)는 이러한 어드레스 비트들에 대한 상보적 비트들을 또한 포함한다. 이 예에서, 비트들 [B1:B0]은 어드레스 비트들 [A1:A0]에 대응하는 비트들을 포함하고, 이에 따라 어드레스 비트들 [A1:A0]과 직접 비교기(203)에 의해 비교될 수 있다. 비트 B3는 비트 B1의 보수이고, 비트 B2는 비트 B0의 보수이다. 어드레스 비트들 자체에 더하여 상보적 비트들을 저장하는 것은 시스템이 발생하는 임의의 어드레스 결함을 강력하게 식별할 수 있게 한다. 도 3에 도시된 특정 구성에서, 대응하는 어서트된 워드 라인 및 각 어드레스 비트 [A1, A0] 조합에 대한 출력은 다음과 같을 것이다:
[표 1]
도 2를 다시 참조하여, 표 1의 예를 적용하면, 비교기(203)는 출력(205)으로부터의 비트들 B1 및 B0를 행 어드레스 컴포넌트(104), 구체적으로 비트들 A1 및 A0와 비교한다. 비교기(203)는 출력(205)으로부터의 비트들 B3 및 B2를 비트들 B1 및 B0의 역수와 또한 비교한다. 유사한 비교들이 ROM 열 인코더(202)의 출력(206) 및 열 어드레스 컴포넌트(105)로 이루어진다. 모든 네 번의 비교들이 매칭된다면, 어드레스 결함이 없었고, 플래그(204)가 어드레스 결함 없음을 나타내는 값(예컨대, "0")을 갖는다. 네 번의 비교들 중 한 번 이상이 매칭되지 않는다면, 어드레스 결함이 있었고, 플래그(204)가 어드레스 결함을 나타내는 값(예컨대, "1")을 갖는다.
표 2는 어드레스 비트들 [0, 0]의 입력에 기초한 ROM 인코더(300)의 출력을 사용한 어드레스 결함의 검출의 예들을 포함한다.
[표 2]
볼 수 있는 바와 같이, 두 개의 어드레스 비트들 [A1, A0]에 대한 데이터를 인코딩하기 위해 이 설계에서 8개의 스위치들이 요구된다. 더 일반적으로, ROM 인코더(300)에 요구되는 스위치들의 수는: (가능한 워드 라인들의 수) x (어드레스에서의 비트들의 수)와 동일하며, 이는 이 예에서 4 x 2 = 8이다. 여기서, 각 스위치는 NMOS 또는 PMOS 트랜지스터로 구현된다. 이들 스위치들은 상당한 양의 다이 공간을 이용한다.
종래 기술의 설계들보다 더 적은 컴포넌트들 및 더 적은 다이 공간을 이용하면서 어드레스 결함들을 검출할 수 있는 개선된 어드레스 결함 검출 시스템이 요구된다.
계층적 ROM 인코딩 시스템을 사용하여 메모리 시스템에서 어드레스 결함 검출을 수행하기 위한 다양한 실시예들이 개시된다. 일 실시예에서, 계층적 ROM 인코딩 시스템은 어드레스 결함을 검출하는 데 사용되는 두 개의 레벨들의 ROM 인코더들을 포함한다. 다른 실시예에서, 계층적 ROM 인코딩 시스템은 어드레스 결함을 검출하는 데 사용되는 세 개의 레벨들의 ROM 인코더들을 포함한다.
도 1은 종래 기술 메모리 시스템을 도시한다.
도 2는 어드레스 결함 검출 시스템을 갖는 종래 기술 메모리 시스템을 도시한다.
도 3은 종래 기술 ROM 인코더를 도시한다.
도 4a는 계층적 ROM 인코더 시스템의 실시예를 도시한다.
도 4b 및 도 4c는 도 4a의 계층적 ROM 인코더 시스템을 이용하는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 실시예를 도시한다.
도 5a 및 도 5b는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 다른 실시예를 도시한다.
도 6a 및 도 6b는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 다른 실시예를 도시한다.
도 7a 및 도 7b는 개선된 어드레스 결함 검출 시스템을 갖는 메모리 시스템의 다른 실시예를 도시한다.
도 4a는 계층적 ROM 인코더 시스템(411)을 도시한다. ROM 인코더 시스템(411)은 ROM 인코더들, 구체적으로, ROM 인코더(401) 및 ROM 인코더(402)의 2-레벨 계층구조를 포함한다. ROM 인코더 시스템(411)은 OR 게이트들의 세트를 포함하는 로직 블록(403)을 더 포함한다. 이 예에서, ROM 인코더 시스템(411)은 16개의 워드 라인들을 포함하며, 이는 4-비트 행 또는 열 어드레스 [A3:A0]에 대응한다. 당업자는 ROM 인코더 시스템(411)이 행 또는 열 어드레스에서의 더 많은 수의 비트들에 대응하는 더 많은 수의 워드 라인들, 또는 행 또는 열 어드레스에서의 더 적은 수의 비트들에 대응하는 더 적은 수의 워드 라인들로 구성될 수 있다는 것을 이해할 것이다.
ROM 인코더(401)에서의 각 행은 도 1의 어레이(101) 내의 워드 라인들(106) 중 하나에 대응하며, 여기서 워드 라인들 [WL0:WL15]로서 도시된다. 로직 블록(403)은 또한 워드 라인들(106)을 수신한다. 로직 블록(403)은 OR 게이트(403-1) 및 OR 게이트(403-2)와 같은 개별 OR 게이트들을 포함한다. 이 예에서, 각 OR 게이트는 네 개의 워드 라인들을 수신하고, 이들 네 개의 워드 라인들에 대해 "OR" 함수를 수행한다. 4-입력 OR 게이트들 대신에, 로직 블록(403)은 대신 다른 수들의 입력들의 OR 게이트들을 이용할 수 있다. 각 OR 게이트의 출력(로직 블록 출력)은 ROM 인코더(402)에서의 각자의 행에 결합된다. 이에 따라, ROM 인코더(401)에 대한 입력들은 16개의 워드 라인들 [WL0:WL15]이며, ROM 인코더(402)에 대한 입력들은 OR 연산들의 결과를 포함하는 4개의 라인들 (WL0 또는 WL1 또는 WL2 또는 WL3), (WL4, WL5, WL6, 또는 WL7), (WL8, WL9, WL10, 또는 WL11), 및 (WL12, WL13, WL14, 및 WL15)이다.
이 예에서, ROM 인코더(401)는 모든 16개의 워드 라인들 (WL0 내지 WL15)을 수신하고 4개의 행들마다 동일한 비트 패턴을 저장하며, 이는 어드레스에서의 최하위 2비트 [A1:A0]에 대응하며, 이는 도 3에 도시된 동일한 비트 패턴을 사용한다. 예를 들어, WL0 내지 WL3에 저장된 비트 패턴은 WL4 내지 WL7에 저장된 비트 패턴과 동일하다. 이는 각 4-행 그룹이 어드레스의 최하위 2비트와 연관된 값들을 저장하기 때문이다.
ROM 인코더(402)는 최상위 2비트[A3:A2]에 대한 인코딩을 저장한다. 이들 2비트는 본질적으로, 4-워드 라인 그룹들 중 어느 그룹이 선택되었는지를 나타낸다. 로직 블록(403)의, 제한 없이, 각자의 OR 게이트들(403-1, 403-2)의 출력은 최상위 2비트(이 예에서 A [3:2])에 대한 디코딩이다. 즉, ROM 인코더(402)에 의해 수신된 네 개의 신호들은 A [3:2]에 대한 네 개의 가능한 조합들을 나타낸다. 예를 들어, A3=0이고 A2=0이라면, 워드 라인들(WL0, WL1, WL2, 및 WL3) 중 하나가 선택될 것이고, OR 게이트(403-1)의 출력은 "1"일 것이며, 이는 OR 게이트(403-1)의 출력에 접속된 ROM 인코더(402)에서의 행을 어서트하는 등등일 것이다.
계층적 ROM 인코더 시스템(411)은 ROM 인코더(401) ROM 인코더(402)의 출력들을 어드레스 A와 비교하는 데 사용되는 로직(도시되지 않지만 후속 도면들에 도시됨)을 또한 포함하며, 여기서 ROM 인코더(401)의 출력은 어드레스의 최하위 2비트 및 이들의 보수들을 포함하고 ROM 인코더(402)의 출력은 어드레스의 최상위 2비트 및 이들의 보수들을 반영한다. 로직은 또한 저장된 보수들을 저장된 어드레스 부분들의 역수와 비교한다.
도 4b 및 도 4c는 더 큰 메모리 시스템에서의 계층적 ROM 인코더 시스템(411)의 사용을 도시한다.
도 4b에서, 메모리 시스템(400)은 어레이(101), 행 디코더(102), 및 계층적 ROM 인코더 시스템(411)을 포함하며, 이는 여기서 비교기(404), 비교기(405), OR 게이트(406), 및 플래그(407)(이는 행 어드레스 결함 검출 신호임)를 더 포함하는 것으로 도시된다.
동작 동안, ROM 인코더(401)는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(402)는 신호들이 로직 블록(403)로부터 수신하는 것에 응답하여 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력한다. 비교기(404)는 제1 출력을 행 어드레스 컴포넌트(104)의 제1 부분과 비교하고, 비교기(405)는 제2 출력을 행 어드레스 컴포넌트(104)의 제2 부분과 비교한다. 일례에서, 비교기(404)는 제1 출력의 보수 부분을 제1 출력의 어드레스 부분의 역수와 또한 비교하고, 비교기(405)는 제2 출력의 보수 부분을 제2 출력의 어드레스 부분의 역수와 또한 비교한다. 비교기(404 및 405)의 결과들은 OR 게이트(406)에 의해 OR 함수를 거쳐 플래그(407)를 생성한다. 플래그(407)의 제1 값(예컨대, "1")은 행 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 행 어드레스 결함 없음을 나타낸다.
도 4c는 도 4b에 기술된 동일한 메커니즘을 도시하지만, 행 디코더(102) 대신에 열 디코더(103) 대한 것이다. 메모리 시스템(400)은 어레이(101)를 포함하고, 열 디코더(103) 및 계층적 ROM 인코더 시스템(411')을 더 포함하며, 이는 여기서 비교기(404'), 비교기(405'), OR 게이트(406'), 및 플래그(407')(이는 열 어드레스 결함 검출 신호임)를 더 포함하는 것으로 도시된다.
동작 동안, ROM 인코더(401')는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(402')는 신호들이 로직 블록(403')로부터 수신하는 것에 응답하여 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력한다. 비교기(404')는 제1 출력을 열 어드레스 컴포넌트(105)의 제1 부분과 비교하고, 비교기(405')는 제2 출력을 열 어드레스 컴포넌트(104')의 제2 부분과 비교한다. 일례에서, 비교기(404')는 제1 출력의 보수 부분을 제1 출력의 어드레스 부분의 역수와 또한 비교하고, 비교기(405')는 제2 출력의 보수 부분을 제2 출력의 어드레스 부분의 역수와 또한 비교한다. 비교기(404' 및 405')의 결과들은 OR 게이트(406')에 의해 OR 함수를 거쳐 플래그(407')를 생성한다. 플래그(407')의 제1 값(예컨대, "1")은 열 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 열 어드레스 결함 없음을 나타낸다.
도 4b 또는 도 4c의 예에서, 도 4b 및 도 4c 각각에서의 총 68개의 스위치들에 대해, ROM 인코더들(401 및 401')은 각각 32개의 스위치들을 필요로 하고, ROM 인코더들(402 및 402')은 각각 8개의 스위치들을 필요로 하며, 로직 블록들(403 및 403')은 각각 네 개의 OR 게이트들을 생성하기 위해 28개의 스위치들을 필요로 한다. 단일 ROM 인코더를 사용하는 동일한 구현예는 열 어드레스 결함들을 검출하는 데 64개의 스위치들 그리고 행 어드레스 결함들을 검출하는 데 64개의 스위치들을 필요로 하여서, 16개의 행들의 예에 대해, 다이 공간의 어떠한 절감도 없다. 그러나, 32개의 행들에 대해, 계층적 ROM 인코더 시스템들(411 및 411') 각각은 두 개의 ROM 인코더들(300) 각각에 대한 160개의 스위치들에 비해 144개의 스위치들을 필요로 하며, 이는 다이 공간의 절감이다. 절감은 그 후, 아래 표 3에 나타낸 바와 같이, 행들의 수가 증가함에 따라 증가된다.
ROM 인코더들(401 및 402)의 출력이 어드레스 결함을 어떻게 검출하는지의 예가 표 2에 예시되어 있다:
[표 2]
도 5a 및 도 5b는 메모리 시스템(500)을 도시한다.
도 5a에서, 메모리 시스템(500)은 어레이(101), 계층적 ROM 인코더 시스템(511), 및 행 디코더(102)를 포함한다. 계층적 ROM 인코더 시스템(511)은 ROM 인코더들, 구체적으로, ROM 인코더(501), ROM 인코더(503), 및 ROM 인코더(505)의 3-레벨 계층구조를 포함한다. 계층적 ROM 인코더 시스템(511)은 로직 블록(502)(OR 게이트들을 포함함), 로직 블록(504)(OR 게이트들을 포함함), 비교기(506), 비교기(507), 비교기(508), OR 게이트(509), 및 플래그(510)를 더 포함한다.
도 5b에서, 메모리 시스템(500)은 어레이(101)를 포함하고, 계층적 ROM 인코더 시스템(511'), 및 열 디코더(103)를 더 포함한다. 계층적 ROM 인코더 시스템(511')은 ROM 인코더들, 구체적으로, ROM 인코더(501'), ROM 인코더(503'), 및 ROM 인코더(505')의 3-레벨 계층구조를 포함한다. 계층적 ROM 인코더 시스템(511')은 로직 블록(502')(OR 게이트들을 포함함), 로직 블록(504')(OR 게이트들을 포함함), 비교기(506'), 비교기(507'), 비교기(508'), OR 게이트(509'), 및 플래그(510')를 더 포함한다.
계층적 ROM 인코더 시스템들(511 및 511')은 제3 레벨이 추가되는 것을 제외하고는, 각각 계층적 ROM 인코더 시스템들(411 및 411')과 동일한 방식으로 동작한다. 로직 블록들(504 및 504')은 각각 ROM 인코더(503 및 503')로부터 멀티-비트 출력을 수신하고, 4비트의 세트들에 대해 OR 연산을 수행하여 로직 블록 출력을 생성하며, 이는 이어서 각각 ROM 인코더(505 및 505')에 대한 입력으로서 역할을 하며, 이는 이의 입력에 응답하여 제3 출력을 생성한다. 이에 따라, ROM 인코더들(503 및 503')은 각각 ROM 인코더들(501 및 501')로서 입력들 및 행들의 수의 1/4을 포함하고, ROM 인코더들(505 및 505')은 각각 ROM 인코더들(503 및 503')로서 입력들 및 행들의 수의 1/4을 포함한다.
동작 동안, ROM 인코더들(501 및 501')은 각각 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더들(502 및 502')은 각각 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력하며, ROM 인코더들(503 및 503')은 이의 어서트된 행 또는 행들에 응답하여 제3 출력을 출력한다. 비교기들(506 및 506')은 제1 출력을 각각 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)의 제1 부분과 비교하고, 비교기들(507 및 507')은 제2 출력을 각각 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)의 제2 부분과 비교하며, 비교기들(508 및 508')은 제3 출력을 각각 행 어드레스 컴포넌트(104) 및 열 어드레스 컴포넌트(105)의 제3 부분과 비교한다. 비교기들(506, 507, 및 508)의 결과들은 OR 게이트(509)에 의해 OR 함수를 거쳐 행 어드레스 결함 검출 신호인 플래그(510)를 생성하고, 비교기들(506', 507', 및 508')의 결과들은 OR 게이트(509')에 의해 OR 함수를 거쳐 열 어드레스 결함 검출 신호인 플래그(510')를 생성한다. 플래그(510')의 제1 값(예컨대, "1")은 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 어드레스 결함 없음을 나타낸다.
도 6a 및 도 6b는 메모리 시스템(600)을 도시한다. 도 6a에서, 메모리 시스템(600)은 어레이(101), 계층적 ROM 인코더 시스템(611), 및 행 디코더(102)를 포함한다. 도 6b에서, 메모리 시스템(600)은 어레이(101)를 포함하고, 계층적 ROM 인코더 시스템(611'), 및 열 디코더(103)를 더 포함한다. 계층적 ROM 인코더 시스템(611)은 ROM 인코더들, 구체적으로, ROM 인코더(601) 및 ROM 인코더(602)의 2-레벨 계층구조를 포함하고, 계층적 ROM 인코더 시스템(611')은 ROM 인코더들, 구체적으로, ROM 인코더(601') 및 ROM 인코더(602')의 2-레벨 계층구조를 포함한다. 계층적 ROM 인코더 시스템(611)은 비교기(603), 비교기(604), OR 게이트(605), 및 플래그(606)를 더 포함하고, 계층적 ROM 인코더 시스템(611')은 비교기(603'), 비교기(604'), OR 게이트(605'), 및 플래그(606')를 더 포함한다. 특히, 계층적 ROM 인코더 시스템(511 및 511')과 달리, 두 개의 ROM 인코더들 사이에는 별개의 로직 블록이 요구되지 않는다. 이는, ROM 인코더(601)가 대신 행 디코더(102)로부터 이의 입력들을 수신하고 ROM 인코더(601')가 열 디코더(103)로부터 이의 입력들을 수신하며, 이는 별개의 인코딩 기능을 수행하여 메모리 시스템(400)의 로직 블록(403)의 OR 게이트들 또는 메모리 시스템(500)의 로직 블록들(502 및/또는 504)을 대체하기 때문이다.
도 6a를 참조하면, 동작 동안, ROM 인코더(601)는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(602)는 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력한다. 비교기(603)는 제1 출력을 행 어드레스 컴포넌트(104)(또는 열 어드레스 컴포넌트(105))의 제1 부분과 비교하고, 비교기(604)는 제2 출력을 행 어드레스 컴포넌트(104)(또는 열 어드레스 컴포넌트(105))의 제2 부분과 비교한다. 비교기(603 및 604)의 결과들은 OR 게이트(605)에 의해 OR 함수를 거쳐 플래그(606)를 생성한다. 플래그(606)의 제1 값(예컨대, "1")은 행 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 행 어드레스 결함 없음을 나타낸다.
유사하게, 도 6b를 참조하면, ROM 인코더(601')는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(602')는 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력한다. 비교기(603')는 제1 출력을 열 어드레스 컴포넌트(105)의 제1 부분과 비교하고, 비교기(604')는 제2 출력을 열 어드레스 컴포넌트(105)의 제2 부분과 비교한다. 비교기(603' 및 604')의 결과들은 OR 게이트(605')에 의해 OR 함수를 거쳐 플래그(606')를 생성한다. 플래그(606')의 제1 값(예컨대, "1")은 열 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 열 어드레스 결함 없음을 나타낸다.
도 7a 및 도 7b는 메모리 시스템(700)을 도시한다.
도 7a에서, 메모리 시스템(700)은 어레이(101), 행 디코더(102), 및 계층적 ROM 인코더 시스템(711)을 포함한다. 도 7b에서, 메모리 시스템(700)은 어레이(101)를 포함하고, 열 디코더(103) 및 계층적 ROM 인코더 시스템(711')을 더 포함한다.
계층적 ROM 인코더 시스템(711)은 ROM 인코더(701), 로직 블록(702)(NOR 게이트들을 포함함), ROM 인코더(703), 로직 블록(704)(NAND 게이트들을 포함함), ROM 인코더(705), 비교기(706), 비교기(707), 비교기(708), OR 게이트(709), 및 플래그(710)(행 어드레스 결함 검출 신호)를 포함한다. 유사하게, 계층적 ROM 인코더 시스템(711')은 ROM 인코더(701'), 로직 블록(702')(NOR 게이트들을 포함함), ROM 인코더(703'), 로직 블록(704')(NAND 게이트들을 포함함), ROM 인코더(705'), 비교기(706'), 비교기(707'), 비교기(708'), OR 게이트(709'), 및 플래그(710')(열 어드레스 결함 검출 신호)를 포함한다.
계층적 ROM 인코더 시스템들(711 및 711')은 로직 블록(702) 및 로직 블록(702')이 NOR 게이트들을 포함하고, 로직 블록들(704 및 704')이 NAND 게이트들을 포함하여서, NOR 게이트들 및 NAND 게이트들이 OR 게이트들보다 더 적은 스위치들을 필요로 하므로, OR 게이트들을 포함하는 로직 블록들(502 및 502') 및 OR 게이트들을 포함하는 로직 블록들(504 및 504')을 사용하는 것에 비해 요구되는 스위치들의 수를 감소시킬 수 있다는 점을 제외하고는, 각각 도 5a 및 도 5b의 계층적 ROM 인코더 시스템들(511 및 511')과 유사하다. 도 7a 및 도 7b에서, 로직 블록들의 변화로 인해, ROM 인코더들(701 및 705 및 701' 및 705') 내의 스위치들은 NMOS 트랜지스터들로 형성되고, ROM 인코더들(703 및 703') 내의 스위치들은 PMOS 트랜지스터들로 형성되어서, 정확한 로직이 각 인코더에서의 정확한 행을 선택하는 데 수행되게 된다.
도 7a를 참조하면, 동작 동안, ROM 인코더(701)는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(702)는 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력하며, ROM 인코더(703)는 이의 어서트된 행 또는 행들에 응답하여 제3 출력을 출력한다. 비교기(706)는 제1 출력을 행 어드레스 컴포넌트(104)의 제1 부분과 비교하고, 비교기(707)는 제2 출력을 행 어드레스 컴포넌트(104)의 제2 부분과 비교하며, 비교기(708)는 제3 출력을 행 어드레스 컴포넌트(104)의 제3 부분과 비교한다. 비교기들(706, 707, 및 708)의 결과들은 OR 게이트(709)에 의해 OR 함수를 거쳐 행 어드레스 결함 검출 신호인 플래그(710)를 생성한다. 플래그(710)의 제1 값(예컨대, "1")은 행 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 행 어드레스 결함 없음을 나타낸다.
유사하게, 도 7b를 참조하면, 동작 동안, ROM 인코더(701')는 이의 어서트된 행 또는 행들에 응답하여 제1 출력을 출력하고, ROM 인코더(702')는 이의 어서트된 행 또는 행들에 응답하여 제2 출력을 출력하며, ROM 인코더(703')는 이의 어서트된 행 또는 행들에 응답하여 제3 출력을 출력한다. 비교기(706')는 제1 출력을 열 어드레스 컴포넌트(105)의 제1 부분과 비교하고, 비교기(707')는 제2 출력을 열 어드레스 컴포넌트(105)의 제2 부분과 비교하며, 비교기(708')는 제3 출력을 행 어드레스 컴포넌트(104)(또는 열 어드레스 컴포넌트(105))의 제3 부분과 비교한다. 비교기들(706', 707', 및 708')의 결과들은 OR 게이트(709')에 의해 OR 함수를 거쳐 열 어드레스 결함 검출 신호인 플래그(710')를 생성한다. 플래그(710')의 제1 값(예컨대, "1")은 열 어드레스 결함을 나타내고, 제2 값(예컨대, "0")은 열 어드레스 결함 없음을 나타낸다.
당업자는 본 명세서에 기술된 개념들을 사용하여 계층적 ROM 인코더 시스템이 3개 초과의 레벨들(예컨대, n개의 레벨들)로 구축될 수 있다는 것을 이해할 것이다.

Claims (22)

  1. 메모리 시스템으로서,
    행들 및 열들로 배열된 메모리 셀들의 어레이;
    행 어드레스 컴포넌트를 수신하고 복수의 워드 라인들 ― 각 워드 라인은 상기 어레이 내의 행에 결합됨 ― 중 하나를 어서트하기 위한 행 디코더; 및
    계층적 ROM 인코더 시스템을 포함하며, 상기 계층적 ROM 인코더 시스템은:
    상기 복수의 워드 라인들을 수신하고 제1 출력을 생성하기 위한 제1 ROM 인코더;
    상기 복수의 워드 라인들을 수신하고 로직 블록 출력을 생성하기 위한 로직 블록;
    상기 로직 블록 출력을 수신하고 제2 출력을 생성하기 위한 제2 ROM 인코더;
    상기 제1 출력 및 상기 행 어드레스 컴포넌트의 제1 부분을 비교하기 위한 제1 비교기;
    상기 제2 출력 및 상기 행 어드레스 컴포넌트의 제2 부분을 비교하기 위한 제2 비교기; 및
    상기 제1 비교기로부터의 출력 및 상기 제2 비교기로부터의 출력에 기초하여 행 어드레스 결함 검출 신호를 생성하기 위한 게이트를 포함하는, 메모리 시스템.
  2. 제1항에 있어서, 상기 로직 블록은 복수의 OR 게이트들을 포함하는, 메모리 시스템.
  3. 제1항에 있어서, 상기 메모리 셀들은 휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  5. 메모리 시스템으로서,
    행들 및 열들로 배열된 메모리 셀들의 어레이;
    열 어드레스 컴포넌트를 수신하고 상기 열 어드레스 컴포넌트에 응답하여 열 선택을 생성하기 위한 열 디코더;
    계층적 ROM 인코더 시스템을 포함하며, 상기 계층적 ROM 인코더 시스템은:
    상기 열 선택을 수신하고 제1 출력을 생성하기 위한 제1 ROM 인코더;
    상기 열 선택을 수신하고 로직 블록 출력을 생성하기 위한 로직 블록;
    상기 로직 블록 출력을 수신하고 제2 출력을 생성하기 위한 제2 ROM 인코더;
    상기 제1 출력 및 상기 열 어드레스 컴포넌트의 제1 부분을 비교하기 위한 제1 비교기;
    상기 제2 출력 및 상기 열 어드레스 컴포넌트의 제2 부분을 비교하기 위한 제2 비교기; 및
    상기 제1 비교기로부터의 출력 및 상기 제2 비교기로부터의 출력에 기초하여 열 어드레스 결함 검출 신호를 생성하기 위한 게이트를 포함하는, 메모리 시스템.
  6. 제5항에 있어서, 상기 로직 블록은 복수의 OR 게이트들을 포함하는, 메모리 시스템.
  7. 제5항에 있어서, 상기 메모리 셀들은 휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  8. 제5항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  9. 메모리 시스템으로서,
    행들 및 열들로 배열된 메모리 셀들의 어레이;
    행 어드레스 컴포넌트를 수신하고 복수의 워드 라인들 ― 각 워드 라인은 상기 어레이 내의 행에 결합됨 ― 중 하나를 어서트하기 위한 행 디코더; 및
    계층적 ROM 인코더 시스템을 포함하며, 상기 계층적 ROM 인코더 시스템은:
    상기 복수의 워드 라인들을 수신하고 제1 출력을 생성하기 위한 제1 ROM 인코더;
    상기 복수의 워드 라인들을 수신하고 제1 로직 블록 출력을 생성하기 위한 제1 로직 블록;
    상기 제1 로직 블록 출력을 수신하고 제2 출력을 생성하기 위한 제2 ROM 인코더;
    상기 제1 로직 블록 출력을 수신하고 제2 로직 블록 출력을 생성하기 위한 제2 로직 블록;
    상기 제2 로직 블록 출력을 수신하고 제3 출력을 생성하기 위한 제3 ROM 인코더;
    상기 제1 출력 및 상기 행 어드레스 컴포넌트의 제1 부분을 비교하기 위한 제1 비교기;
    상기 제2 출력 및 상기 행 어드레스 컴포넌트의 제2 부분을 비교하기 위한 제2 비교기;
    상기 제3 출력 및 상기 행 어드레스 컴포넌트의 제3 부분을 비교하기 위한 제3 비교기;
    상기 제1 비교기로부터의 출력, 상기 제2 비교기로부터의 출력, 및 상기 제3 비교기로부터의 출력에 기초하여 행 어드레스 결함 검출 신호를 생성하기 위한 게이트를 포함하는, 메모리 시스템.
  10. 제9항에 있어서, 상기 제1 로직 블록은 OR 게이트들을 포함하는, 메모리 시스템.
  11. 제10항에 있어서, 상기 제2 로직 블록은 OR 게이트들을 포함하는, 메모리 시스템.
  12. 제9항에 있어서, 상기 제1 로직 블록은 NOR 게이트들을 포함하는, 메모리 시스템.
  13. 제12항에 있어서, 상기 제2 로직 블록은 NAND 게이트들을 포함하는, 메모리 시스템.
  14. 제9항에 있어서, 상기 메모리 셀들은 휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  15. 제9항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  16. 메모리 시스템으로서,
    행들 및 열들로 배열된 메모리 셀들의 어레이;
    열 어드레스 컴포넌트를 수신하고 복수의 비트 라인들 ― 각 비트 라인은 상기 어레이 내의 열에 결합됨 ― 중 하나를 어서트하기 위한 열 디코더; 및
    계층적 ROM 인코더 시스템을 포함하며, 상기 계층적 ROM 인코더 시스템은:
    상기 열 어드레스 컴포넌트를 수신하고 제1 출력을 생성하기 위한 제1 ROM 인코더;
    상기 열 어드레스 컴포넌트를 수신하고 제1 로직 블록 출력을 생성하기 위한 제1 로직 블록;
    상기 제1 로직 블록 출력을 수신하고 제2 출력을 생성하기 위한 제2 ROM 인코더;
    상기 제1 로직 블록 출력을 수신하고 제2 로직 블록 출력을 생성하기 위한 제2 로직 블록;
    상기 제2 로직 블록 출력을 수신하고 제3 출력을 생성하기 위한 제3 ROM 인코더;
    상기 제1 출력 및 상기 열 어드레스 컴포넌트의 제1 부분을 비교하기 위한 .제1 비교기;
    상기 제2 출력 및 상기 열 어드레스 컴포넌트의 제2 부분을 비교하기 위한 제2 비교기;
    상기 제3 출력 및 상기 열 어드레스 컴포넌트의 제3 부분을 비교하기 위한 제3 비교기; 및
    상기 제1 비교기로부터의 출력, 상기 제2 비교기로부터의 출력, 및 상기 제3 비교기로부터의 출력에 기초하여 열 어드레스 결함 검출 신호를 생성하기 위한 게이트를 포함하는, 메모리 시스템.
  17. 제16항에 있어서, 상기 제1 로직 블록은 OR 게이트들을 포함하는, 메모리 시스템.
  18. 제17항에 있어서, 상기 제2 로직 블록은 OR 게이트들을 포함하는, 메모리 시스템.
  19. 제16항에 있어서, 상기 제1 로직 블록은 NOR 게이트들을 포함하는, 메모리 시스템.
  20. 제19항에 있어서, 상기 제2 로직 블록은 NAND 게이트들을 포함하는, 메모리 시스템.
  21. 제16항에 있어서, 상기 메모리 셀들은 휘발성 메모리 셀들을 포함하는, 메모리 시스템.
  22. 제16항에 있어서, 상기 메모리 셀들은 비휘발성 메모리 셀들을 포함하는, 메모리 시스템.
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