TW202324184A - 時脈門控單元 - Google Patents

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Abstract

本發明公開一種時脈門控單元，包括：輸入級，接收第一時脈訊號和至少一個輸入使能訊號，並根據該第一時脈訊號產生對應於該至少一個輸入使能訊號之一的第一使能訊號；以及輸出級，耦接輸入級，接收該第一使能訊號和該第一時脈訊號，並根據該第一使能訊號和該第一時脈訊號產生時脈門控訊號，其中該輸入級基於第一電壓閾值操作，並且該輸出級基於第二電壓閾值操作，並且其中該第一電壓閾值不同於該第二電壓閾值。

Description

時脈門控單元
本發明涉及電學技術領域，尤其涉及一種時脈門控單元。
時脈樹（clock tree）是系統或硬體設計內的時脈分配網路（clock distribution network）。 時脈樹包括時脈源（clock source）、時脈單元（例如緩衝器或反相器）和時脈門（閘）控單元（clock gating cell）。 這些元件連接起來形成時脈支路，以提供各種時脈訊號。 通常，在時脈樹內，每個時脈門（閘）控單元基於單個電壓閾值進行操作。 換句話說，一個時脈門控單元中的所有設備都基於相同的電壓閾值進行操作。 然而，這可能會產生一些問題，例如功耗較高、時脈門控單元的性能不佳等。因此，業界希望可以設計一種新穎的時脈門控單元，以達到更好的性能。
有鑑於此，本發明提供一種基於複數個電壓閾值操作的低功率時脈門控單元，降低洩漏電流，具有更好的性能，以解決上述問題。
根據本發明的第一方面，公開一種時脈門控單元，包括： 輸入級，接收第一時脈訊號和至少一個輸入使能訊號，並根據該第一時脈訊號產生對應於該至少一個輸入使能訊號之一的第一使能訊號；以及 輸出級，耦接輸入級，接收該第一使能訊號和該第一時脈訊號，並根據該第一使能訊號和該第一時脈訊號產生時脈門控訊號， 其中該輸入級基於第一電壓閾值操作，並且該輸出級基於第二電壓閾值操作，並且 其中該第一電壓閾值不同於該第二電壓閾值。
本發明的時脈門控單元由於包括：輸入級，接收第一時脈訊號和至少一個輸入使能訊號，並根據該第一時脈訊號產生對應於該至少一個輸入使能訊號之一的第一使能訊號；以及輸出級，耦接輸入級，接收該第一使能訊號和該第一時脈訊號，並根據該第一使能訊號和該第一時脈訊號產生時脈門控訊號，其中該輸入級基於第一電壓閾值操作，並且該輸出級基於第二電壓閾值操作，並且其中該第一電壓閾值不同於該第二電壓閾值。本發明中輸入級與輸出級基於不同的電壓閾值來運行或工作，從而可以根據輸入級與輸出級各自所需的電壓閾值來運行，避免採用同樣的電壓閾值造成的功耗較高等問題，並且降低洩漏電流，大大提高了時脈門控單元各方面的性能。
在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、元件、區域、層和/或部分，但是這些元件、元件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、元件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、元件、區域、層或部分可以稱為第二或次要元件、元件、區域、層或部分。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該設備可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。
將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。
注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。
圖1示出了時脈門控單元的示例性實施例。如圖1所示，時脈門控單元1包括輸入級10和輸出級11。在一個實施例中，時脈樹包括複數個時脈門控單元1。例如，在時脈樹的每個分支中至少使用一個時脈門控單元（例如時脈門控單元1）。輸入級10基於電壓閾值VT1操作，而輸出級11基於電壓閾值VT2操作。電壓閾值VT1不同於電壓閾值VT2。在一個實施例中，電壓閾值VT1大於電壓閾值VT2。在另一實施例中，電壓閾值VT2大於電壓閾值VT1。電壓閾值VT1和VT2的大小關係根據系統或硬體設計的要求或規格來確定。在先前技術中，一個時脈門控單元中的器件或裝置等都基於相同的電壓閾值進行操作（運行或工作），以方便控制和佈局。 然而本案發明人發現，先前的這種方案經常會出現一些問題，例如，一個時脈門控單元都基於低電壓閾值進行操作，可能會引起較大的漏電流，從而導致功耗較高。這些問題可能並不會導致時脈門控單元完全無法工作，但是發明人認為可以對此進行優化，以進一步提升時脈門控單元各方面的性能。因此，經過發明人的研究發現，提出本發明的的方案，本發明中輸入級10與輸出級11基於不同的電壓閾值來運行或工作，從而可以根據輸入級10與輸出級11各自所需的電壓閾值來運行，避免採用同樣的電壓閾值造成的功耗較高等問題，並且降低洩漏電流，大大提高了時脈門控單元各方面的性能。此外，本發明實施例中，可以具有更多的部分或模塊，例如除了輸入級10和輸出級11之外，還具有其他的輸入級或/輸出級（或控制級等等）。另外，需要注意的是，本發明實施例中時脈門控單元1可以是使用相同的操作電壓進行操作或運行，也即，輸入級10與輸出級11所接收的操作電壓是相同的，但是輸入級10與輸出級11內的器件或裝置的閾值電壓是不同的。這樣可以避免時脈門控單元內均使用相同的閾值電壓的裝置而導致的功耗較高或速度較慢等問題，提升時脈門控單元節電性能和速度性能等。
參考圖1，時脈門控單元1接收輸入使能（enable）訊號和時脈訊號CK，並產生時脈門控訊號（clock gating signal）ENCK。輸入使能（或啟用）訊號可以是時脈使能（或啟用）訊號CEN或測試使能（或啟用）訊號TEN。在一個實施例中，測試使能訊號TEN可以是用於使能（或啟用）測試模式的訊號，例如用於檢測與時脈門控單元相關聯的組合邏輯電路中發生的故障的掃描測試模式。時脈使能訊號CEN可以是用於例如在正常操作中使能（或啟用）時脈訊號CK的傳輸的訊號。
在圖1的實施例中，以時脈門控單元1接收時脈使能訊號CEN作為輸入使能訊號為例來說明時脈門控單元1的操作（工作或運行）。本發明實施例中，可以設有至少一個輸入使能訊號，例如至少一個輸入使能訊號可以是一個時脈使能訊號CEN，或更多的時脈使能訊號，或還包括其他的訊號等等。輸入級10接收時脈訊號CK和時脈使能訊號CEN。輸入級10根據時脈訊號CK鎖存時脈使能（啟用）訊號CEN以產生使能（啟用）訊號ENL。例如，回應時脈訊號CK的每個下降沿，時脈使能CEN的電壓電平被採樣，並且輸入級10產生具有採樣電壓電平的使能訊號ENL。輸出級11耦接輸入級10以接收使能訊號ENL。輸出級11還接收時脈訊號CK。輸出級11根據使能訊號ENL和時脈訊號CK產生時脈門控訊號ENCK。時脈門控信號ENCK對應於ENL使能訊號的置為有效時段（asserted period）（或置為有效週期）中的時脈訊號CK。因此，實現了時脈門控操作。本發明實施例中，以產生使能訊號ENL為界，將產生使能訊號ENL之前的器件或裝置基於電壓閾值VT1操作，將產生使能訊號ENL之後的器件或裝置基於電壓閾值VT2操作。以這種方式進行分類或分開，可以對要求不同電壓閾值的器件或裝置進行分類，從而使得工作在相同或相近的電壓閾值（例如電壓閾值VT1或VT2）的裝置可以在同一個操作電壓下工作，以實現不同的設計需求。同時，本發明實施例的這種方式還考慮了時脈門控單元內的功能塊（模塊），也就是說，本發明實施例中盡量讓實現某一功能的單元或模塊（例如輸入級10或輸出級11）內的裝置的電壓閾值（例如電壓閾值VT1或VT2）相同或相近。以本發明上述實施例的方式進行劃分（例如以產生使能訊號ENL為界），不僅可以合理的劃分不同電壓閾值的器件或裝置，而且還可以使實現某一功能的單元或模塊內的裝置的閾值電壓（或電壓閾值）相同或相近，從而使得時脈門控單元內的各個單元或模塊或功能塊工作穩定可靠。
圖2A示出了時脈門控單元的另一個示例性實施例。請參考圖2A，輸入級10包括鎖存電路20，輸出級11包括與門（AND gate）電路21。鎖存電路20接收時脈使能訊號CEN和時脈訊號CK，並回應於時脈訊號CK的上升沿或下降沿鎖存時脈使能訊號CEN，以產生使能訊號ENL。在圖2A的實施例中，鎖存電路20由D鎖存器200實現。D鎖存器200具有接收時脈使能訊號CEN的資料輸入端(D)、接收時脈訊號CK的時脈輸入端和輸出使能訊號ENL的輸出端(Q)。D鎖存器200由時脈訊號CK的下降沿觸發。回應時脈訊號CK的每個下降沿，在輸出端(Q)產生的使能訊號ENL具有與時脈使能訊號CEN相同的電壓電平，從而回應於時脈訊號CK的下降沿鎖存時脈使能訊號CEN。需要注意的是，本發明圖2A以及其他實施方式均是實現本發明圖1所示的實施例的示例，並非對本發明輸入級和輸出級實現方式的限制。
圖3示出了時脈門（閘）控單元1的訊號的時序圖。參考圖2A和3，回應於時脈訊號CK在時間點t30的下降沿，使能訊號ENL處於低電壓電平，因為時脈使能訊號CEN在時間點t30處於低電壓電平。在時間點t30之後，時脈使能訊號CEN被切換到高電壓電平（即，時脈使能訊號CEN被置為有效（asserted））。回應於時脈訊號CK在時間點t31的下降沿，使能訊號ENL由於時脈使能訊號CEN的高電壓電平而被切換到高電壓電平（即，使能訊號ENL被置為有效）。回應於時脈訊號CK在時間點t32的下降沿，使能訊號ENL維持在高電壓電平，因為時脈使能訊號CEN在時間點t32仍處於高電壓電平。在時間點t32之後，時脈使能訊號CK切換到低電壓電平。然後，回應時脈訊號CK在時間點t33的下降沿，使能訊號ENL由於時脈使能訊號CEN的低電壓電平而被切換到低電壓電平。透過D鎖存器200的操作時脈使能訊號CEN回應於時脈訊號CK的下降沿而被鎖存，以產生在時段（或周期）P30期間被置為有效(高電壓電平)的使能訊號ENL。
參考圖2A，輸出級11包括與門（AND gate）電路21。與門（及閘）電路21接收使能訊號ENL和時脈訊號CK，並在使能訊號ENL的有效期間P30中產生對應於時脈訊號CK的時脈門控信號ENCK。在圖2A的實施例中，與門電路21由與邏輯門210實現。與邏輯門210的一個輸入端接收使能訊號ENL，其另一輸入端接收時脈訊號CK，並輸出端產生時脈門控訊號ENCK。基於與邏輯門210的操作，時脈門控信號ENCK在使能訊號ENL的有效（或置為有效）週期P30期間隨時脈訊號CK而變化，如圖3A所示。時脈門控信號ENCK對應於使能訊號ENL的置為有效的週期P30期間的時脈訊號CK。參考圖3，在置為有效週期P30期間時脈門控信號ENCK上有兩個脈衝。除了這兩個脈衝之外，時脈門控訊號ENCK保持在低電壓電平，從而實現時脈門控單元的時脈門控操作。
在圖2A的實施例中，輸入級10中的鎖存電路20基於電壓閾值VT1進行操作，而輸出級11中的與門（及閘）電路21基於電壓閾值VT2進行操作。具體而言，D鎖存器200根據電壓閾值VT1進行操作，而AND邏輯門（與邏輯門，或者，及邏輯門）210根據電壓閾值VT2進行操作。由圖2A的實施例可知，本發明實施例中，將時脈門控單元1中的控制功能塊（例如輸入級10或鎖存電路20或D鎖存器200）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或AND邏輯門210）分別由不同的電壓閾值的裝置組成，也即本發明實施例中將具有不同功能的功能塊（或單元、模塊）進行分類，並分別以不同功能的功能塊內的裝置的閾值電壓不同，從而將具有不同閾值電壓的裝置設置在同一個功能塊中，使得對應功能塊的工作更加一致和可靠，並且避免採用同樣的電壓閾值造成的功耗較高等問題，並且降低洩漏電流，大大提高了時脈門控單元各方面的性能。類似的，在本發明下述其他實施例中，例如圖2B中，將控制功能塊（例如輸入級10或鎖存電路20或D鎖存器200）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或非邏輯門211和反相器212）分別由不同的電壓閾值的裝置組成；例如圖4A中，將控制功能塊（例如輸入級10或鎖存電路20或選擇器40和D鎖存器200）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或與邏輯門210）分別由不同的電壓閾值的裝置組成；例如圖4B中，將控制功能塊（例如輸入級10或鎖存電路20或選擇器40和D鎖存器200）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或非邏輯門211和反相器212）分別由不同的電壓閾值的裝置組成；例如圖5A中，將控制功能塊（例如輸入級10或鎖存電路20或反相電路60、取樣電路61和保持電路62）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或與邏輯門210）分別由不同的電壓閾值的裝置組成；例如圖5B中，將控制功能塊（例如輸入級10或鎖存電路20或反相電路60、取樣電路61和保持電路62）與時脈門控信號產生功能塊（例如輸出級11或與門電路21或非邏輯門211和反相器212）分別由不同的電壓閾值的裝置組成；例如圖7中，將控制功能塊（例如輸入級10或鎖存電路70）與時脈門控信號產生功能塊（例如輸出級11或NOR邏輯門71）分別由不同的電壓閾值的裝置組成；等等。
在另一實施例中，與門電路21由與非邏輯門211和反相器212實現，如圖2B所示。 NAND（與非）邏輯門211的一個輸入端接收時脈訊號CK，而其另一輸入端接收使能訊號ENL。反相器212的輸入端耦接NAND邏輯門211的輸出端，其輸出端輸出時脈門控訊號ENCK。基於與非邏輯門211和反相器212的邏輯運算，可以透過與非邏輯門211和反相器212實現與邏輯門210實現的與門電路21的上述操作。如圖2B所示，NAND邏輯門211和反相器212基於電壓閾值VT2進行操作。
根據另一個實施例，時脈門控單元1可以接收兩個不同的輸入使能訊號。例如，時脈門控單元1同時接收時脈使能訊號CEN和測試使能訊號TEN。參考圖5，時脈使能訊號CEN和測試使能訊號TEN不同時被置為有效。對於兩種不同的輸入使能訊號(CEN和TEN)，鎖存電路20還包括選擇器40，如圖4A-4B所示。選擇器40選擇時脈使能訊號CEN和測試使能訊號TEN其中之一作為使能訊號。使能訊號（啟用訊號）S40輸出到D鎖存器200的資料輸入端(D)。在圖4A的實施例中，選擇器40由或邏輯門（OR logic gate）401實現。或邏輯門401的一個輸入端接收測試使能訊號TEN，其另一輸入端接收時脈使能訊號CEN。在或邏輯門401的輸出端產生使能訊號S40。基於或邏輯門401的邏輯操作，當時脈使能訊號CEN和測試使能訊號TEN之一被置為有效（也即高電壓電平）時 ，使能訊號S40與被置為有效的時脈使能訊號CEN或測試使能訊號TEN一起被置為有效（高電壓電平）。因此，等效地，選擇被置為有效的時脈使能訊號CEN或測試使能訊號TEN輸出到D鎖存器200。
如圖4A，D鎖存器200和AND邏輯門（與邏輯門）210根據使能訊號S40和時脈訊號CK進行操作（工作或運行）。 當時脈使能訊號CEN被置為有效時，D鎖存器200和AND邏輯門210的操作與圖2A的實施例中描述的操作相同，並且在測試使能訊號TEN被置為有效時它們的操作與圖2A的實施例中描述的操作也是相同的。因此，在此省略相關描述。在圖4A的實施例中，選擇器40基於電壓閾值VT1進行操作。詳細地說，或閘（或邏輯門）401基於電壓閾值VT1進行操作。
在另一實施例中，圖4A的實施例中的與門電路21也可以由與非（NAND）邏輯門211和反相器212來實現，如圖4B所示。 NAND邏輯門211和反相器212的連接和操作與圖2B的實施例相同。因此，在此省略相關描述。在圖4B的實施例中，與非邏輯門211和反相器212基於電壓閾值VT2操作。
圖6A示出了時脈門控單元1的另一個示例性實施例。時脈門控單元1接收時脈使能訊號CEN、測試使能訊號TEN和時脈訊號CK。請參考圖6A，輸入級10的鎖存電路20由反相電路60、取樣電路61和保持電路62構成。反相電路60包括反相器601和602。反相器601接收時脈訊號CK並將時脈訊號CK反相以產生時脈訊號CKB。然後，反相器602接收時脈訊號CKB並將時脈訊號CKB反相以產生時脈訊號CKI。
如圖6A-6B所示，採樣電路61包括P型電晶體610-612和N型電晶體613-615。在本實施例中，P型電晶體610-612採用P型金屬氧化物半導體(P-type metal-oxide-semiconductor ，PMOS)電晶體實現，N型電晶體613-615採用N型金屬氧化物半導體(NMOS)電晶體實現。 PMOS電晶體610的源極耦接電壓端（端子）T60，其漏極耦接節點N60，其閘極接收測試使能訊號TEN。 PMOS電晶體611的源極耦接節點N60，其漏極耦接節點N61，其閘極接收時脈使能訊號CEN。 PMOS電晶體612的源極耦接節點N61，其漏極耦接節點N62，其閘極接收時脈訊號CKI。 NMOS電晶體613的漏極耦接節點N62，其源極耦接節點N63，其閘極接收時脈訊號CKB。 NMOS電晶體614的漏極耦接節點N63，其源極耦接電壓端T61，其閘極接收時脈使能訊號CEN。 NMOS電晶體615的漏極耦接節點N63，其源極耦接電壓端T61，其閘極接收測試使能訊號TEN。根據上述電晶體610-615的連接，PMOS電晶體610和NMOS電晶體615受測試使能訊號TEN控制，PMOS電晶體611和NMOS電晶體614受時脈使能訊號CEN控制，PMOS電晶體612由時脈訊號CKI控制，NMOS電晶體613由時脈訊號CKB控制。在節點62處產生使能訊號S60。
保持電路62具有耦接至取樣電路61的輸入節點N64。詳細而言，保持電路62的輸入節點N64耦接至節點N62以接收使能訊號S60。保持電路62的輸出節點N65耦接到輸出級11的與門電路21。保持電路62包括反相器620和621。反相器620的輸入端耦接到輸入節點N64以接收使能訊號S60，其輸出端耦接輸出節點N65。反相器621的輸入端耦接輸出節點N65，其輸出端耦接輸出節點N64。反相器621還接收時脈訊號CKB和CKI。反相器621由時脈訊號CKB和CKI控制。在本實施例中，反相器621是否被使能（啟用）是根據時脈訊號CKB和CKI來判斷的。在輸出節點N65處產生使能訊號ENL。
參照圖6A，輸出級11的與邏輯門210接收使能訊號ENL和時脈訊號CK。在圖6A的實施例中，AND邏輯門210由AND邏輯門210實現。AND邏輯門210的一個輸入端接收使能訊號ENL，其另一輸入端接收時脈訊號CK，並且輸出端產生時脈門控訊號ENCK。
在本實施例中，電壓端（端子）T60接收高電平的工作電壓VDD，而電壓端（端子）T61接收低電平的工作電壓VSS。
在以下段落中將描述圖6A的實施例中的時脈門控單元1的操作。
參照圖5和圖6A，當時脈訊號CK的下降沿出現在測試使能訊號TEN和時脈使能訊號CEN都被置為無效（de-asserted）（低電壓電平）的時間點時，例如，當時脈訊號CK的下降沿出現在時間點t30時，PMOS電晶體610-612和NMOS電晶體613被導通（turn on），並且NMOS電晶體614和615被關斷（turn off）或截止。使能訊號S60根據操作電壓VDD處於高電壓電平。反相器620產生具有低電壓電平的使能訊號ENL。由於使能訊號ENL的低電壓電平，由AND邏輯門210產生的時脈門控訊號ENCK基於AND邏輯門210的邏輯操作而處於低電壓電平。回應時脈訊號在時間點t30的下降沿，反相器621被時脈訊號CKB和CKI禁用（disabled）。因此，保持電路62的保持操作被禁用（disabled），並且保持電路62對使能訊號S60提供反相操作。
在時間t60，時脈訊號CK上存在上升沿。 PMOS電晶體612和NMOS電晶體613中的每一個被切換到截止狀態。反相器621由時脈訊號CKB和CKI使能。因此，保持電路62透過發明者620和621執行保持操作以保持使能訊號ENL的低電壓電平。
在時間點t60之後，時脈使能訊號CEN被切換到高電壓電平，也即時脈使能訊號CEN被置為有效。測試使能訊號TEN持續處於低電壓電平。
時脈訊號CK的下一個下降沿出現在時間點t31。 PMOS電晶體610和612以及NMOS電晶體613和614導通，PMOS電晶體611和NMOS電晶體615截止。使能訊號S60根據操作電壓VSS被切換到低電壓電平(即，使能訊號S60置為有效)。反相器620產生具有高電壓電平的使能訊號ENL(即，使能訊號ENL置為有效)。由於使能訊號ENL的高電壓電平，與邏輯門210產生的時脈門控訊號ENCK響應時脈訊號CK的下降沿而保持在低電壓電平。回應於時間點t31的時脈訊號的下降沿，反相器621被時脈訊號CKB和CKI禁用，因此，保持電路62的保持操作被禁用。
在時間t61，下一個上升沿出現在時脈訊號CK上。 PMOS電晶體612和NMOS電晶體613中的每一個被切換到截止狀態。反相器621由時脈訊號CKB和CKI使能。因此，保持電路62透過發明者620和621執行保持操作以保持使能訊號ENL的高電壓電平。由於使能訊號ENL的高電壓電平，與邏輯門210產生的時脈門控訊號ENCK響應時脈訊號CK的上升沿而被切換到高電壓電平。
然後，時脈訊號CK的另一個下降沿出現在時間點t32。 PMOS電晶體610和612以及NMOS電晶體613和614導通，PMOS電晶體611和NMOS電晶體615截止。使能訊號S60根據操作電壓VSS維持在低電壓電平。反相器620產生具有高電壓電平的使能訊號ENL。反相器621被時脈訊號CKB和CKI禁用。由於使能訊號ENL的高電壓電平，與邏輯門210產生的時脈門控訊號ENCK響應時脈訊號CK的下降沿而被切換到低電壓電平。回應於時脈訊號在時間點t32的下降沿，反相器621被時脈訊號CKB和CKI禁用。
在時間t62，時脈訊號CK上出現另一個上升沿。 PMOS電晶體612和NMOS電晶體613中的每一個被切換到截止狀態。反相器621由時脈訊號CKB和CKI使能。因此，保持電路62透過反相器620和621執行保持操作以保持使能訊號ENL的高電壓電平。由於使能訊號ENL的高電壓電平，與邏輯門210產生的時脈門控訊號ENCK響應時脈訊號CK的上升沿而被切換到高電壓電平。
在時間點t62之後，時脈使能訊號CEN被切換到低電壓電平（即，時脈使能訊號CEN被置為無效）。
在時間點t33，時脈訊號CK的另一個下降沿出現。 PMOS電晶體610-612和NMOS電晶體613開啟（或接通），NMOS電晶體614和615關斷（或截止）。使能訊號S60根據操作電壓VDD被切換到高電壓電平(即，使能訊號S60被置為有效)。反相器620產生具有低電壓電平的使能訊號ENL。由於使能訊號ENL的低電壓電平，由AND邏輯門210產生的時脈門控訊號ENCK基於AND邏輯門210的邏輯操作被切換到低電壓電平。
根據上述操作，時脈門控信號ENCK對應於在使能訊號ENL的置為有效時段（高電壓電平時段）期間的時脈訊號CK。除了這兩個脈衝之外，時脈門控訊號ENCK保持在低電壓電平，從而實現時脈門控單元的時脈門控操作。
當時脈使能訊號CEN再次被置為有效或測試使能訊號被置為有效時，在使能訊號ENL的有效期間，響應於時脈訊號CK的至少一個下降沿，在時脈門控信號ENCK上出現至少一個脈衝。例如，參考圖5，當測試使能訊號被置為有效時，在使能訊號ENL有效期間，回應時脈訊號CK的兩個下降沿，時脈選通信號ENCK上出現兩個脈衝。反相電路60、採樣電路61、保持電路62和與門電路21的操作與上述置為有效時脈使能訊號CEN的操作類似。因此，在此省略相關描述。
在圖6A的實施例中，反相電路60、採樣電路61、保持電路62基於電壓閾值VTl操作，而與門電路21基於電壓閾值VT2操作。具體而言，裝置601、602、610-615、620和621基於電壓閾值VT1操作，而AND邏輯門210基於電壓閾值VT2操作。
在另一實施例中，圖6A的實施例中的與門電路21由與非邏輯門211和反相器212實現，如圖6B所示。 NAND邏輯門211和反相器212的連接和操作與圖2B的實施例相同。因此，在此省略相關描述。在圖6B的實施例中，與非邏輯門211和反相器212基於電壓閾值VT2操作。
圖7示出了時脈門控單元1的另一示例性實施例。參照圖7，輸入級10包括鎖存電路70，輸出級11包括或非（NOR）邏輯門71。鎖存電路70接收時脈使能訊號CEN或測試使能訊號TEN並進一步接收時脈訊號CK。鎖存電路70響應時脈訊號CK的下降沿鎖存接收到的時脈使能訊號CEN或測試使能訊號TEN，以產生使能訊號ENL70。 NOR邏輯門71的一個輸入端接收使能訊號ENL70，而其另一輸入端接收時脈訊號CK。或非邏輯門71根據使能訊號70和時脈訊號CK在或非邏輯門71的輸出端產生時脈門控訊號ENCK70。透過鎖存電路70和NOR邏輯門71的操作，實現時脈門控操作。
在圖7的實施例中，輸入級10中的鎖存電路70基於電壓閾值VT1進行操作，而輸出級11中的反或閘電路71基於電壓閾值VT2進行操作。在一個實施例中，電壓閾值VT1大於電壓閾值VT2。在另一實施例中，電壓閾值VT2大於電壓閾值VT1。電壓閾值VT1和VT2的大小關係根據系統或硬體設計的要求或規格來確定。
根據上述實施例，時脈門控單元基於複數個電壓閾值操作。時脈門控單元分為兩部分：輸入級和輸出級。兩級之一基於高電壓閾值運行（操作或工作），而兩級中的另一級基於低電壓閾值運行（操作或工作），從而可以根據輸入級與輸出級內各自裝置的電壓閾值進行分類或分組，避免採用同樣的電壓閾值造成的功耗較高等問題，並且降低洩漏電流，大大提高了時脈門控單元各方面的性能。此外，本發明實施例中，除了輸入級和輸出級兩部分，還可以具有更多的部分。此外，本發明實施例可以提出一種時脈樹，該時脈樹包括複數個時脈門控單元，其中至少一個時脈門控單元是本發明實施例上述的時脈門控單元，也即該至少一個時脈門控單元具有不同的電壓閾值（例如時脈門控單元的不同部分（或模塊）可以分別基於電壓閾值VT1和VT2工作），因此本發明實施例的時脈樹可以實現更好的性能。此外，本發明實施例的時脈樹的漏電流減少了，從而降低了功耗。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
1:時脈門控單元 10:輸入級 11:輸出級 20:鎖存電路 21:與門電路 40:選擇器 200:D鎖存器 210:與邏輯門 211:或非邏輯門 212:反相器 401:或邏輯門 S40:使能訊號 60:反相電路 61:取樣電路 62:保持電路 70:鎖存電路 71:或非邏輯門 610,611,612:P型電晶體 613,614,615:N型電晶體 620,621:反相器 T60, T61:電壓端 N60, N61, N62, N63, N64, N65:節點
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1示出了時脈門控單元的一個示例性實施例； 圖2A示出了時脈門控單元的另一個示例性實施例； 圖2B示出了時脈門控單元的另一個示例性實施例； 圖3示出了根據一個示例性實施例的時脈門控單元的訊號的時序圖； 圖4A示出了時脈門控單元的另一個示例性實施例； 圖4B示出了時脈門控單元的另一個示例性實施例； 圖5示出了根據另一示例性實施例的時脈門控單元的訊號的時序圖； 圖6A示出了時脈門控單元的另一個示例性實施例； 圖6B示出了時脈門控單元的另一個示例性實施例； 以及 圖7示出了時脈門控單元的另一個示例性實施例。
1:時脈門控單元
10:輸入級
11:輸出級

Claims (19)

  1. 一種時脈門控單元，包括： 輸入級，接收第一時脈訊號和至少一個輸入使能訊號，並根據該第一時脈訊號產生對應於該至少一個輸入使能訊號之一的第一使能訊號；以及 輸出級，耦接輸入級，接收該第一使能訊號和該第一時脈訊號，並根據該第一使能訊號和該第一時脈訊號產生時脈門控訊號， 其中該輸入級基於第一電壓閾值操作，並且該輸出級基於第二電壓閾值操作，並且 其中該第一電壓閾值不同於該第二電壓閾值。
  2. 如請求項1之時脈門控單元，其中該第一電壓閾值大於該第二電壓閾值；或者，該第二電壓閾值大於該第一電壓閾值。
  3. 如請求項1之時脈門控單元，其中： 該至少一輸入使能訊號僅包括一個輸入使能訊號； 該輸入級包括鎖存電路，該鎖存電路接收該一個輸入使能訊號和該第一時脈訊號，並回應於該第一時脈訊號的上升沿或下降沿鎖存該一個輸入使能訊號以產生該第一使能訊號，以及 該輸出級包括與門電路，該與門電路接收該第一使能訊號和該第一時脈訊號，並在該第一使能訊號置為有效的週期內產生與該第一時脈訊號對應的該時脈門控訊號。
  4. 如請求項3之時脈門控單元，其中，該鎖存電路基於該第一電壓閾值進行操作，並且該與門電路基於該第二電壓閾值進行操作。
  5. 如請求項3之時脈門控單元，其中該輸出級包括： 與邏輯門，接收該第一時脈訊號和該第一使能訊號並產生該時脈門控訊號。
  6. 如請求項3之時脈門控單元，其中，該輸出級包括： 與非邏輯門，具有接收該第一時脈訊號的第一輸入端、接收該第一使能訊號的第二輸入端和輸出端； 反相器，具有耦接到該與非邏輯門的輸出端的輸入端和輸出該時脈門控訊號的輸出端。
  7. 如請求項1之時脈門控單元，其中該至少一個輸入使能訊號包括測試使能訊號和時脈使能訊號，並且該輸入級包括： 選擇器，接收該測試使能訊號和該時脈使能訊號並選擇該測試使能訊號和該時脈使能訊號之一作為第二使能訊號， 其中，該輸入級根據該第一時脈訊號產生對應於該第二使能訊號的該第一使能訊號。
  8. 如請求項7之時脈門控單元，其中： 該輸入級還包括鎖存電路，該鎖存電路接收該第二使能訊號和該第一時脈訊號，並回應於該第一時脈訊號的上升沿或下降沿鎖存該第二使能訊號以產生該第一使能訊號，以及 該輸出級包括與門電路，該與門電路接收該第二使能訊號和該第一時脈訊號，並在該第二使能訊號置為有效期間產生對應於該第一時脈訊號的該時脈門控訊號。
  9. 如請求項8之時脈門控單元，其中，該選擇器和該鎖存電路基於該第一電壓閾值操作，並且該與門電路基於該第二電壓閾值操作。
  10. 如請求項7之時脈門控單元，其中，該輸出級包括： 與邏輯門，接收該第一時脈訊號和該第一使能訊號並產生時脈門控訊號。
  11. 如請求項7之時脈門控單元，其中，該輸出級包括： 與非邏輯門，具有接收該第一時脈訊號的第一輸入端、接收該第一使能訊號的第二輸入端和輸出端； 反相器，該反相器的輸入端耦接該與非邏輯門的輸出端，該反相器的輸出端輸出時脈門控訊號。
  12. 如請求項1之時脈門控單元，其中該至少一個輸入使能訊號包括測試使能訊號和時脈使能訊號，並且該輸入級包括： 反相電路，接收該第一時脈訊號，產生與該第一時脈訊號反相的第二時脈訊號，並進一步產生與該第二時脈訊號反相的第三時脈訊號； 採樣電路，接收該測試使能訊號和該時脈使能訊號並受該第二時脈訊號和第三時脈訊號控制訊號以產生第二使能訊號，其中響應於該測試使能訊號和該時脈使能訊號之一置為有效，該第二使能訊號被置為有效；以及 保持電路，耦接該採樣電路，接收該第二使能訊號，並根據該第二使能訊號產生該第一使能訊號，其中，該鎖存電路用於保持該第一使能訊號的電壓電平。
  13. 如請求項12之時脈門控單元，其中，該採樣電路包括： 第一P型電晶體，耦接於第一電壓端與第一節點之間，並受該測試使能訊號控制； 第二P型電晶體，耦接在該第一節點和第二節點之間，並受該時脈使能訊號控制； 第三P型電晶體，耦接在該第二節點和第三節點之間，並受該第三時脈訊號控制； 第一N型電晶體，耦接在該第三節點和第四節點之間，並受該第二時脈訊號控制； 第二N型電晶體，耦接於該第四節點與第二電壓端之間，並受該時脈使能訊號控制；以及 第三N型電晶體，耦接於該第四節點與第二電壓端之間，並受該測試使能訊號控制。
  14. 如請求項12之時脈門控單元，其中，該鎖存電路在輸入節點耦接到該採樣電路以接收該該第二使能訊號並在該輸出節點耦接到該輸出級，並且該保持電路包括： 第一反相器，具有耦接到該輸入節點的輸入端和耦接到該輸出節點的輸出端；以及 第二反相器，具有耦接到該輸出節點的輸入端和耦接到該輸入節點並且由該第二時脈訊號和該第三時脈訊號控制以被啟用或禁用的輸出端， 其中響應於該第二反相器被啟用，該鎖存電路被啟用，並且 其中該第一使能訊號在該輸出節點產生。
  15. 如請求項12之時脈門控單元，其中，該輸出級包括： 與邏輯門，接收該第一時脈訊號和該第一使能訊號並產生該時脈門控訊號。
  16. 如請求項12之時脈門控單元，其中，該輸出級包括： 與非邏輯門，具有接收該第一時脈訊號的第一輸入端、接收該第一使能訊號的第二輸入端和輸出端； 反相器，其輸入端耦接該與非邏輯門的輸出端，並且其輸出端輸出該時脈門控訊號。
  17. 如請求項12之時脈門控單元，其中，該反相電路、該採樣電路和該鎖存電路基於該第一電壓閾值操作。
  18. 如請求項1之時脈門控單元，其中： 該至少一個輸入使能訊號僅包括一個輸入使能訊號； 輸入級包括鎖存電路，該鎖存電路接收該輸入使能訊號和該第一時脈訊號，並回應於該第一時脈訊號的上升沿或下降沿鎖存該輸入使能訊號以產生第一使能訊號， 輸出級包括或非邏輯門，該或非邏輯門接收該第一使能訊號和該第一時脈訊號，並在該第一使能訊號置為有效的週期內產生對應於該第一時脈訊號的該時脈門控訊號。
  19. 如請求項18之時脈門控單元，其中，該鎖存電路基於該第一電壓閾值操作，並且該反或閘電路基於該第二電壓閾值操作。
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