TW202310227A - 積體電路結構及其製造方法 - Google Patents

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鍾鵬元
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Abstract

積體電路結構包括半導體基板、鈍化層、第一保護層及第二保護層。鈍化層設置於半導體基板之上。第一保護層設置於鈍化層之上。第二保護層設置於第一保護層之上，其中第一保護層的邊界框限於第二保護層內。

Description

積體電路結構及其製造方法
半導體裝置用於各種電子應用，例如個人計算機、手機、數位相機及其他電子設備。半導體裝置通常通過依次沉積絕緣或介電層導電層及半導體材料層在半導體基板上並使用微影對各種材料層進行圖案化以在其上形成電路組件及元件來製造。許多積體電路通常是在單個半導體晶圓上製造的。晶圓的晶粒可以在晶圓級進行加工及封裝，並且已經開發了用於晶圓級封裝的各種技術。
以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考數字及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據各種示例性實施例提供了一種積體電路結構及其形成方法。在具體闡述所示實施例之前，將概括闡述本揭露實施例的一些有利特徵及面向。積體電路結構可用於改善製造過程中上覆保護（聚合物）層與下覆電介質（鈍化層）之間的脫層（delamination）問題。下面描述的是具有覆蓋下層保護層及保護層與鈍化層之間的界面的最上層保護層的結構。相應地，通過覆蓋下層之間的界面，上覆的保護層可以阻擋濕氣（moisture）滲透路徑，並且可以實質上消除任何濕氣滲透，這會導致濕氣引起的層間降解（degradation）及脫層。根據一些實施例示出了形成積體電路結構的中間階段。討論了一些實施例的一些變體。在各種視圖及說明性實施例中，相同的附圖標記用於表示相同的元件。
圖1示出了根據本揭露一些實施例的積體電路結構的示意性截面圖。圖2示出了根據本揭露一些實施例的積體電路結構的局部放大圖。現在參考圖1及圖2，在一些實施例中，示出了具有半導體基板110、至少一個導電層120、至少一個鈍化層132、（第一）保護層140及（第二）保護層150的積體電路結構100。半導體基板110可以包括摻雜或未摻雜的塊體矽（bulk silicon），或者絕緣體上矽（silicon-on-insulator, SOI）基板的主動層。通常，SOI基板包括一層半導體材料，例如矽、鍺、矽鍺、SOI、絕緣體上的矽鍺（silicon germanium on insulator, SGOI）或其組合。可以使用的其他基板包括多層基板、梯度（gradient）基板或混合取向（hybrid orientation）基板。各種主動裝置及/或被動裝置可以形成在半導體基板110之內或之上。可以在半導體基板110上形成包括金屬化層及金屬間介電（inter metal dielectric, IMD）層（例如，圖3所示的金屬化層115及IMD層114）的互連結構以連接各種主動裝置及/或被動裝置，從而形成功能電路。在一些實施例中，積體電路結構100可以是包括多個半導體晶粒的半導體晶圓。在其他實施例中，積體電路結構100可以是半導體晶圓的一部分，例如在單體化製程之後的半導體晶粒之一。本揭露不限於此。
根據本揭露的一些實施例，導電層120可以包括形成在最上面的介電層（例如，圖3中的IMD層114）上的至少一個導電接墊122（示出了兩個導電接墊122，但不限於此）並在半導體基板110上方連接互連結構的最上層金屬化層。導電接墊122可以包括鋁，但是可以替代地使用諸如銅的其他材料。在一些實施例中，鈍化層132部分地覆蓋導電層120。例如，鈍化層132形成在互連結構上方的半導體基板110上，然後圖案化有開口以露出每個導電接墊122的一部分。鈍化層132可由一種或多種合適的介電材料製成，例如氧化矽、氮化矽、低k介電質例如碳摻雜氧化物、極低k介電質例如多孔碳摻雜二氧化矽、這些的組合等。在一些實施例中，術語「鈍化層」是指雙鑲嵌（dual damascen）結構上的介電層，其中鈍化層中的金屬特徵不是使用鑲嵌製程形成的。然而，本揭露不限於此。
在一些實施例中，第一保護層140形成在鈍化層132之上並且圖案化有至少一個開口圖案142以露出每個導電接墊122的一部分。延伸穿過第一保護層140的開口圖案142允許導電接墊122及上覆的導電層（例如，導電層144、154）之間的電性接觸。第一保護層140可由一種或一種以上合適的聚合物材料製成，例如環氧樹脂、聚醯亞胺、苯並環丁烯（benzocyclobutene, BCB）、聚苯並噁唑（polybenzoxazole, PBO）等，但也可使用其他相對柔軟的、通常為有機的介電材料。或者，第一保護層140可由與用作鈍化層1132的材料類似的材料形成，例如氧化矽、氮化矽、低k電介質、極低k電介質、這些的組合等。
在一些實施例中，導電層154是圖案化金屬化層並且可以形成在第一保護層140之上。在一些實施例中，導電層154可以被稱為後鈍化互連（post passivation interconnects, PPI）層並且例如通過第一保護層140中的開口142電性連接到導電接墊122。在一些實施例中，導電層154可以包括銅（Cu）層、鋁（Al）層、銅合金層、鎳層、金層或其他導電材料中的至少一種。在一些實施例中，導電層154可用作電源線、重分佈線（RDL）、電感器、電容器或任何被動元件。在一個實施例中，導電層154包括互連線區域1541及接合接墊（landing pad）區域1542，並且在後續製程中可以在接合接墊區域1542上方形成導電凸塊170並電性連接至接合接墊區域1542。在一個實施例中，接合接墊區域1542不直接位於導電接墊122上方，如圖1所示。在其他實施例中，接合接墊區域1542直接位於導電接墊122上方。
根據本揭露的一些實施例，第二保護層150形成在第一保護層140之上。在一些實施例中，第二保護層150形成在導電層154之上並且露出導電層154的接合接墊區域1542。例如，第二保護層150被圖案化以形成至少一個開口圖案152以露出導電層154的接合接墊區域1542的一部分。第二保護層150可由一種或一種以上合適的聚合物材料製成，例如環氧樹脂、聚醯亞胺、苯並環丁烯（BCB）、聚苯並噁唑（PBO）等，但也可使用其他相對柔軟的、通常為有機的介電材料。在一些實施例中，第二保護層150由與用作第一保護層140的材料相似或相同的材料形成。在一些實施例中，第一保護層140的邊界（例如外緣E1的輪廓）是框限（confined）於第二保護層150內。換句話說，從俯視圖的方向看，第一保護層140完全與第二保護層150重疊。
在一些實施例中，第二保護層150覆蓋第一保護層140以及第一保護層140及鈍化層132之間的界面。也就是說，第二保護層150與第一保護層140的外緣（外側壁）E1接觸，並覆蓋了濕氣很容易滲入的第一保護層140及鈍化層132之間的界面。一般而言，保護層140及鈍化層132之間的界面附著力差且易受潮氣侵蝕，這可能會導致保護（聚合物）層脫層。因此，通過覆蓋第一保護層140及鈍化層132之間的界面，第二保護層150阻擋了濕氣滲透路徑，並且可以實質上消除任何濕氣滲透，這可能會導致保護層中濕氣引起的降解及脫層問題。此外，第二保護層150更可以防止濕氣到達框限於鈍化層132內的導電層120（例如，導電接墊122）。
在其中一種實施方式中，積體電路結構100更可以包括設置在第一保護層140及第二保護層150之間的第三保護層160。例如，第三保護層160形成在第一保護層140之上並且被圖案化有開口圖案162以暴露第一保護層140之上的導電層144的一部分。在一些實施例中，導電層154可以形成在第三保護層160上方並覆蓋開口圖案162以電性連接下方的導電層144。在一些實施例中，第三保護層160的外緣E3與第一保護層140的外緣E1呈階梯關係。換句話說，與第三保護層160的外緣E3相比，第一保護層140的外緣E1可以進一步水平地向積體電路結構100的晶粒邊緣延伸，從而在第一保護層140及第三保護層160之間產生錐形或階梯的效果。第三保護層160可由一種或一種以上合適的聚合物材料製成，例如環氧樹脂、聚醯亞胺、苯並環丁烯、聚苯並噁唑等，但也可使用其他相對柔軟的、通常為有機的介電材料。在一些實施例中，第三保護層160由與用作保護層140、150的材料相似或相同的材料形成。保護層140、150、160中的每一個的主要厚度T1/T2/T3可以在1μm至20μm的範圍內，並且保護層140、150、160的厚度T1、T2、T3可以彼此相同或不同。本揭露不限於此。
在這樣的佈置中，第三保護層160的邊界（例如，外緣E3的輪廓）也是框限於第二保護層150內。也就是說，第三保護層160露出第一保護層140的周緣，並被第二鈍化層150所覆蓋。因此，第二保護層150與第三保護層160的外緣E3接觸並覆蓋第一保護層140及第三保護層160之間的界面。在一些實施例中，第二保護層150的外緣E2是傾斜平面，其從第二保護層150的上表面延伸到鈍化層132。通過這種配置，第二保護層150覆蓋了保護層140及160之間的界面以及保護層140及鈍化層132之間的界面，這些界面原本可能會遭受濕氣侵蝕及濕氣引起的降解及脫層。因此，通過用第二保護層150覆蓋保護層140、160及鈍化層132之間的界面，這種配置減少了濕氣可能滲透的界面數量並阻斷了濕氣滲透路徑，從而改善了保護層140及160中因濕氣引起的降解及脫層的問題。需要說明的是，本揭露不限制半導體基板110之上堆疊的保護層的數量，只要最上面的保護層（例如，保護層150）覆蓋下面的其他保護層（例如，保護層140、160）的外緣即可。
根據本揭露的一些實施例，凸塊下金屬化（UBM）層172形成在第二保護層150上方並覆蓋接合接墊區域1542的暴露部分。在一個實施例中，凸塊下金屬化層172沿著第二保護層150中的開口圖案152的底部及側壁形成並延伸至第二保護層150的上表面至一預定距離。在一實施例中，凸塊下金屬化層172包括至少一個由鈦、鈦、鈦銅、鎳或其合金形成的導電層。可用於凸塊下金屬化層172的任何合適的導電材料或不同材料層的組合旨在包括在本揭露的範圍內。凸塊下金屬化層172可以通過在第二保護層150及第二保護層150的開口圖案152上方形成每一層而產生。凸塊下金屬化層172的形成可以使用電鍍製程例如電化學電鍍來執行，但是其他形成製程例如濺鍍、蒸鍍或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）製程也可以根據所需的材料而選擇性地使用。一旦形成了所需的層，之後可以通過合適的光阻罩幕及蝕刻製程去除凸塊下金屬化層172的一部分，以去除不需要的材料並留下所需形狀的凸塊下金屬化層172，例如圓形、八角形、正方形或矩形形狀，但可替代地形成任何期望的形狀。
根據本揭露的一些實施例，在凸塊下金屬化層172上方形成多個導電凸塊170（這裡示出了兩個導電凸塊170但不限於此）並且部分地嵌入第二保護層150的開口圖案152中。導電凸塊170與金屬層120電性連接以用於外部電性連接。在其中一種實施方式中，導電凸塊170可以直接設置在第二保護層150上（通過凸塊下金屬化層172），這意味著第二保護層150是最上面的保護層。本揭露不限制保護層相互堆疊的數量，只要最上面的保護層覆蓋下面的其他保護層的外緣即可。導電凸塊170可以是焊球、金屬柱、受控塌陷晶片連接（controlled collapse chip connection, C4）凸塊、微凸塊、化學鍍鎳-化學鍍鈀-浸金技術（ENEPIG）形成的凸塊、上述的組合（例如，具有附接焊球的金屬柱）等。在一個實施例中，導電凸塊170可以包括諸如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，作為示例，連接器包括共晶材料並且可以包括焊料凸塊或焊球。導電凸塊170可以通過諸如蒸鍍、電鍍、印刷、焊料轉移、焊球放置等常用方法通過初始形成焊料層來形成。一旦在結構上形成了一層焊料，就可以進行回焊以將材料成形為所需的凸塊形狀。
現在參考圖2，在一些實施例中，半導體基板110設有密封環區及電路區。在一實施例中，密封環區圍繞電路區，密封環區用於在其上形成至少一個密封環（例如，密封環123、124），而電路區用於形成電路（例如，金屬層120）及/或其中的至少一個電晶體裝置。即，積體電路形成在電路區之上並且密封環結構形成在密封環區之上。在一些實施例中，積體電路結構100可以是半導體晶圓，其包括多個積體電路（例如，晶粒）及多個相鄰的切割線（示出了一個切割線SL，但不限於此）。在每個晶粒中，可以在半導體基板110的周緣之上形成至少一個密封環（示出了兩個密封環123，但不限於此）。在實施例之一中，外部密封環（或者稱為犧牲密封環）比內部密封環（或者稱為主密封環）更靠近切割線SL。圖1及圖2所示的結構可以是包括多個晶粒及多個切割線的晶圓的一部分。
在一些實施例中，密封環123中的每一個包括形成在低k介電層中的多條金屬線及通孔。如本領域中已知的，下部金屬線可以使用單鑲嵌製程形成，而上部金屬線可以使用雙鑲嵌製程連同下方通孔一起形成。在一些實施例中，密封環123更可以包括導電環（或者在整個描述中被稱為鋁墊（AP），或接墊環）1231，並且物理性連接到其下方的金屬線。導電環1231可以包括位於鈍化層134上方的部分及穿過鈍化層134的部分。鈍化層132形成在鈍化層134及導電環1231之上。在一個實施例中，鈍化層132可以共形地形成在導電環1231之上。例如，設置在密封環123之上的鈍化層132包括覆蓋並符合（conforms）密封環123的輪廓的突出部1321（例如，導電環1231）。通過共形地形成鈍化層132，鈍化層132可以具有兩個上表面：一個是位於導電環1231的頂部上方的突出部1321的上表面，另一個是位於導電環1231的頂部下方的其餘鈍化層132的上表面。鈍化層132、134可以由氧化物、氮化物及其組合形成，並且可以由相同或不同的材料形成。導電環1231可以與形成在半導體基板110上的導電接墊122（如圖1所示）的形成同時形成。也就是說，金屬層120包括導電墊122以及密封環123的導電環1231。
通過這樣的配置，在一些實施例中，第一保護層140與鈍化層132的突出部1321間隔開，並且第二保護層150覆蓋了突出部1321的一部分及鈍化層132的位於第一保護層140及突出部1321之間的一部分。換言之，從俯視圖的方向看，第二保護層150與（內）密封環123及鈍化層132的突出部1321（部分）重疊。也就是說，從俯視圖的方向看，密封環123與鈍化層132的周緣重疊並被第二保護層150所覆蓋。因此，通過擴大第二保護層150的覆蓋範圍（足跡（footprint））以與密封環123重疊，第二保護層150的邊界更遠離第一保護層140及鈍化層132之間的界面。因此，可以進一步改善可能導致保護層中濕氣引起的降解及脫層的濕氣滲透問題。
以鈍化層132的突出部1321中的外緣為參考點，可以建立保護層140、150、160及鈍化層132、134的相對位置。例如，在其中一個實施方式中，從參考點到第一保護層140的邊界（外緣）的距離L1實質上小於從參考點到第三保護層160的邊界的距離L2。在一實施例中，距離L2與距離L1之差實質上大於1微米（μm）。同時，距離L1也可以實質上大於從參考點到突出部1321的內邊緣的距離LS。這意味著從俯視圖的方向來看，第一保護層140的邊界位於第三保護層160的邊界與鈍化層132的突出部1321的邊界之間。在一些實施例中，距離LS實質上大於從參考點到第二保護層150的邊界（外緣）的距離。這意味著，第二保護層150至少會覆蓋（重疊）鈍化層132的突出部1321的內邊緣。在一些實施例中，鈍化層132的突出部1321的寬度（距離LS）實質上在3μm至20μm的範圍內。然而，本領域具有通常知識者將意識到，貫穿說明書中所述的尺寸僅僅是示例，並且如果使用不同的形成技術及設備將會改變。此處對特定數值或值範圍的敘述應理解為包括或為對近似數值或數值範圍的敘述（例如，在+/-20%、+/-10%或+/-5%內）。
圖3至圖11圖示了根據本揭露的一些實施例的積體電路結構的製造中的中間階段的截面圖。上述用於形成積體電路結構100的製程之一可包括以下步驟。現在參考圖3，在一些實施例中，提供了半導體基板110。半導體基板110可以包括基板111、電路112、層間介電（inter-layer dielectric, ILD）層113、金屬間介電（inter-metal dielectric, IMD）層114及相關的金屬化層115。需要說明的是，為了便於說明，在圖4至圖11中以抽象的形式將此處描述的半導體基板110以方框進行繪示。
在一些實施例中，基板111可以包括例如摻雜或未摻雜的塊體矽或絕緣體上半導體（semiconductor-on-insulator, SOI）基板的主動層。半導體基板110可以提供為晶圓級規模或晶片級規模。也可以使用其他基材，例如多層或梯度基材。在一些實施例中，形成在基板111上的電路112可以是適合於特定應用的任何類型的電路。在一個實施例中，電路112包括形成在基板上的電氣裝置，其中一個或多個介電層覆蓋在電氣裝置上。金屬層可以形成在介電層之間以在電氣裝置之間路由電性訊號。電氣裝置也可以形成在一個或多個介電層中。例如，電路112可以包括各種N型金屬氧化物半導體（NMOS）及/或P型金屬氧化物半導體（PMOS）裝置，例如電晶體、電容器、電阻器、二極體、光電二極體、保險絲等，互連以執行一項或多項功能。這些功能可以包括記憶體結構、處理結構、感測器、放大器、配電、輸入/輸出電路等。本領域具有通常知識者將理解，提供以上示例僅用於說明性目的，以進一步說明一些說明性實施例的應用，並不意味著以任何方式限制本揭露。對於給定的應用，可以適當地使用其他電路。
ILD層113可以由例如低K介電材料形成，例如磷矽玻璃（PSG）、硼磷矽玻璃（BPSG）、氟化矽玻璃（FSG）、SiOxCy、旋塗玻璃、旋塗通過任何合適的方法，例如旋轉、化學氣相沉積（CVD）及/或等離子體增強CVD（PECVD），聚合物、矽碳材料、其化合物、其複合物、其組合等。在一些實施例中，ILD層113可以包括多個介電層。可以穿過ILD層113形成接點（未示出）以提供到電路112的電接觸。
一個或多個金屬間介電（IMD）層114及相關的金屬化層形成在ILD層113之上。通常，一個或多個IMD層114及相關的金屬化層115用於將電路112彼此互連並提供外部電性連接。IMD層114可以由低K介電材料形成，例如通過PECVD技術或高密度等離子體CVD（HDPCVD）等形成的FSG，並且可以包括中間蝕刻停止層。在一些實施例中，一個或多個蝕刻停止層（未示出）可以位於介電層中的相鄰介電層之間，例如ILD層113及IMD層114。通常，蝕刻停止層提供在形成通孔及/或接點時停止蝕刻製程的機制。蝕刻停止層是由具有與相鄰層（例如下面的基板111、上覆的（overlying）ILD層113及上覆的IMD層114）不同的蝕刻選擇性的介電材料形成。在一個實施例中，蝕刻停止層可以由通過CVD或PECVD技術沉積的SiN、SiCN、SiCO、CN、其的組合等形成。
在一些實施例中，包括金屬線及通孔的金屬化層115可以由銅或銅合金或其他金屬形成。此外，金屬化層115包括在最上面的IMD層中或上面形成及圖案化的頂部金屬層116，其用以提供外部電性連接並保護下面的層免受各種環境污染物的影響。在一些實施例中，最上面的IMD層可以由諸如氮化矽、氧化矽、未摻雜的矽玻璃等的介電材料形成。在隨後的附圖中，未示出基板111、電路112、ILD層113、IMD層114及金屬化層115。在一些實施例中，頂部金屬層116形成為最上面IMD層上的頂部金屬化層的一部分。
參考圖3及圖4，在一些實施例中，包括密封環123的導電接墊122及導電環1231的金屬層120形成在半導體基板110上方。在一些實施例中，導電接墊122被圖案化以接觸頂部金屬層116，或者替代地，通過通孔電耦合到頂部金屬層116。在一些實施例中，導電接墊122可以由鋁、鋁銅、鋁合金、銅、銅合金等形成。在金屬層120的導電接墊122上方形成並圖案化一個或多個鈍化層，例如鈍化層132、134。在一些實施例中，鈍化層132、134可以通過任何合適的方法（例如CVD、PVD或類似）由例如未摻雜的矽酸鹽玻璃（USG）、氮化矽、氧化矽、氮氧化矽或非多孔性材料等介電材料形成。在一實施例中，鈍化層132形成為部分覆蓋金屬層120。例如，鈍化層132可以形成為覆蓋導電接墊122的外圍部分，並通過鈍化層132中的開口圖案1322暴露導電接墊122的中心部分。鈍化層132也可以共形地形成在密封環123之上。例如，設置在密封環123之上的鈍化層132包括覆蓋並符合密封環123的輪廓的突出部1321。鈍化層可以是單層或疊層。在圖3中，僅出於說明的目的示出了單層導電接墊122及多個鈍化層132、134。因此，其他實施例可以包括任何數量的導電層及/或鈍化層。
參考圖5及圖6，接下來，通過塗佈及圖案化在鈍化層132之上形成第一保護層140。在一些實施例中，第一保護層140可以是例如聚合物層，其被圖案化以形成至少一個開口圖案142（示出了兩個開口圖案但不限於此），通過該聚合物層露出導電墊122。在一些實施例中，聚合物層可以由諸如環氧樹脂、聚醯亞胺、苯並環丁烯（BCB）、聚苯並噁唑（PBO）等的聚合物材料形成，但是也可以使用其他相對柔軟的、通常是有機的介電材料。形成方法包括旋塗或其他方法。第一保護層140的厚度在約1μm及約20μm之間的範圍內。在一些實施例中，參考圖2及圖6，第一保護層140暴露（露出）鈍化層132的周緣。在一個實施例中，第一保護層140的邊界與鈍化層132的突出部1321的內邊緣1321a間隔開。換句話說，第一保護層140至少暴露（露出）了鈍化層132的突出部1321。在一實施例中，第一保護層140與導電環123在水平方向上間隔開。在一些實施例中，第一保護層140可以形成（例如，沉積、塗覆等）在鈍化層132的中心部分上而不覆蓋鈍化層132的突出部1321，如圖5所示，然後被圖案化以形成開口圖案142，如圖6所示。在其他實施例中，第一保護層140形成為覆蓋包括突出部1321在內的整個鈍化層132，然後被圖案化以形成開口圖案142並露出突出部1321。即，可以選擇性地省略圖5所示的步驟。
參考圖7及圖8，然後，在第一保護層140上形成至少一層金屬化層並填充開口圖案142，然後圖案化為導電層144，其電性連接到導電接墊122並可以暴露下方的第一保護層140的一部分。然後在第一保護層140上形成第三保護層160以覆蓋互連層144。使用微影及/或蝕刻製程，第三保護層160被進一步圖案化以形成暴露互連層144的至少一部分的開口圖案162。開口圖案162的形成方法可以包括微影、濕式或乾式蝕刻、雷射鑽孔等。在一些實施例中，第三保護層160由聚合物層形成，例如環氧樹脂、聚醯亞胺、苯並環丁烯（BCB）、聚苯並噁唑（PBO）等，但也可以使用其他相對柔軟的、通常為有機的介電材料。在一些實施例中，第三保護層160由選自未摻雜矽酸鹽玻璃（USG）、氮化矽、氧氮化矽、氧化矽及其組合的非有機材料形成。在一些實施例中，第三保護層160的外緣E3與第一保護層140的外緣E1呈階梯關係。換言之，第一保護層140的外緣E1可能比第三保護層160的外緣E3更向密封環123水平延伸，從而在第一保護層140及第三保護層160之間產生錐形或階梯的效果。
參考圖9，然後，在第三保護層160上方形成至少一個金屬化層並填充開口圖案162，然後圖案化為導電層154，其電性連接到導電接墊122並且可以暴露下方的第三保護層160的一部分。在至少一個實施例中，導電層154是鈍化後互連（post-passivation interconnect, PPI）層，其更可用作電源線、重分佈線（RDL）、電感器、電容器或任何被動元件。導電層154包括互連線區1541及接合接墊區1542。在一些實施例中，互連線區1541及接合接墊區1542可以同時形成，並且可以由相同的導電材料形成。在後續製程中，導電凸塊將形成在接合接墊區域1542上方並電性連接至接合接墊區域1542。在一些實施例中，導電層154可以包括銅、鋁、銅合金或其他使用電鍍、化學鍍、濺射、化學氣相沉積方法等的可移動導電材料。在一實施例中，導電層154包括銅層或銅合金層。在圖8的實施例中，接合接墊區域1542不直接位於導電接墊122之上（正上方）。在其他實施例中，通過導電層154的佈線，接合接墊區域1542直接位於導電接墊122之上（正上方）。
參考圖10，此後在第三保護層160上形成第二保護層150以覆蓋導電層154。使用微影及/或蝕刻製程，進一步圖案化第二保護層150以形成暴露導電層154的接合接墊區域1542的至少一部分的開口圖案152。開口圖案152的形成方法可以包括微影、濕式或乾式蝕刻、雷射鑽孔等。在一些實施例中，第二保護層150由聚合物層形成，例如環氧樹脂、聚醯亞胺、苯並環丁烯（BCB）、聚苯並噁唑（PBO）等，但也可以使用其他相對柔軟的、通常為有機的介電材料。在一些實施例中，第二保護層150由選自未摻雜矽酸鹽玻璃（USG）、氮化矽、氧氮化矽、氧化矽及其組合的非有機材料形成。
在一些實施例中，第二保護層150覆蓋第一保護層140、第三保護層160及鈍化層132的周緣被第一保護層140暴露的部分。因此，第二保護層150與第三保護層160的外緣E3、第一保護層140的外緣E1接觸並覆蓋了保護層140、160之間的界面，以及保護層140與鈍化層之間的界面132。第二保護層150的形成方法包括旋塗或其他方法。因此，第二保護層150的外緣E2是傾斜平面，其從第二保護層150的上表面延伸到鈍化層132。通過這種配置，第二保護層150覆蓋了保護層140與160之間的界面以及保護層140與鈍化層132之間的界面，這些界面原本可能會遭受濕氣侵蝕及濕氣引起的降解及脫層。因此，這種配置減少了濕氣可能滲透的界面數量並阻止了濕氣滲透路徑，從而改善了保護層中濕氣引起的降解及脫層問題。需要說明的是，本揭露不限制半導體基板110之上堆疊的保護層的數量，只要最上面的保護層（例如，保護層150）覆蓋下面的其他保護層（例如，保護層140、160）的外緣即可。
如圖11所示，UBM層172形成於第二保護層150上方並覆蓋接合接墊區1542的暴露部分以電性連接至導電層154。UBM層172通過使用金屬沉積方法形成。在一些實施例中，UBM層172包括至少一層金屬化層，包括鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、銅（Cu）、銅合金、鎳（Ni）、錫（Sn）、金（Au）或其組合。在一實施例中，UBM層172可為單層或複合層，其可包括含鈦層及含銅層。本揭露不限於此。
此後，導電凸塊170形成在UBM層172上以電性連接到接合接墊區1542。導電凸塊170可以是焊料凸塊、銅凸塊或包括鎳或金的金屬凸塊。在一個實施例中，導電凸塊170是通過在UBM層172上附接焊球然後熱回焊（thermally reflowing）焊料而形成的焊料凸塊。在一些實施例中，焊料凸塊可包括無鉛預焊層、SnAg或包括錫、鉛、銀、銅、鎳、鉍或其組合的合金的焊料材料。在一些實施例中，焊料凸塊可以通過以微影技術電鍍焊料層接著進行回焊製程來形成。
在凸塊形成之後，例如，可以執行單體化製程以單體化個別的積體電路結構100，並且可以執行晶圓級或晶粒級堆疊等。然而，應當注意，實施例可以用於許多不同的情況。例如，實施例可用於晶粒到晶粒接合配置、晶粒到晶圓接合配置、晶圓到晶圓接合配置、晶粒級封裝、晶圓級封裝等。
圖12至圖16圖示了根據本揭露的一些實施例的半導體封裝的製造中的中間階段的截面圖。在一些實施例中，在被分割之後，可以進一步處理積體電路結構100以形成半導體封裝。圖12至圖16說明可應用於積體電路結構100以形成可能的半導體封裝之一的製程之一。本領域具有通常知識者可以理解，本揭露的具有積體電路結構的半導體封裝的形成更有許多其他合適的製程。下圖中相同的附圖標記及字符表示相同的組件。需要說明的是，為了便於說明，上述積體電路結構100在圖12至圖16中以抽象的形式以方塊進行繪示。相同或相似特徵的詳細說明及描述可以省略，可以參見本揭露前面的內容。
現在參考圖12，在一些實施例中，提供如圖12所示的中介層（互連結構）200。例如，中介層200的基板可以由諸如矽、鍺、金剛石等的半導體材料製成。或者，也可以使用諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化鍺矽、磷化砷鎵、磷化鎵銦、這些的組合等的複合材料。此外，中介層200可以是SOI基板。通常，SOI基板包括一層半導體材料，例如外延矽、鍺、矽鍺、SOI、SGOI或其組合。在一個替代實施例中，中介層（interposer）200基於諸如玻璃纖維增強樹脂芯的絕緣芯。一種示例核心材料是玻璃纖維樹脂，例如FR4。芯材的替代品包括雙馬來醯亞胺-三嗪（BT）樹脂或者其他PC板材料或薄膜。中介層200可以使用諸如味之素增層膜（Ajinomoto build-up film, ABF）或其他層壓材料（laminates）的增層膜。在其他實施例中，中介層200可以由有機材料製成並且可以被視為包括一個或多個介電層及介電層中的相應金屬化圖案的重分佈層（RDL）。
在一些實施例中，中介層200可以包括形成在例如基板的前側之內及/或之上的被動裝置。在其他實施例中，中介層200可以包括形成在例如前側之內及/或之上的主動及被動裝置（圖11中未示出）。本領域具有通常知識者將認識到，可以使用多種裝置，例如電晶體、電容器、電阻器、上述的組合等，來為中介層200提供結構及功能設計。可以使用任何合適的方法形成裝置。
在一些實施例中，形成多個通孔210以從前側延伸到中介層200中。當中介層是矽中介層時，通孔210有時也稱為基板通孔或矽通孔。需要注意的是，在這個階段，通孔210仍然埋在中介層200中並且沒有延伸通過中介層200。可以通過例如蝕刻、銑削、雷射技術等或其組合在中介層200中形成凹槽來形成通孔210。薄阻擋層可以例如通過CVD、ALD、PVD、熱氧化等或其組合共形地沉積在中介層200的前側上方及開口中。阻擋層可包括氮化物或氧氮化物，例如氮化鈦、氧氮化鈦、氮化鉭、氧氮化鉭、氮化鎢等或上述的組合。導電材料可以沉積在薄阻擋層之上及開口中。導電材料可以通過電化學電鍍製程、CVD、ALD、PVD等或其組合形成。導電材料的例子是銅、鎢、鋁、銀、金等，或它們的組合。通過例如CMP從中介層200的前側去除多餘的導電材料及阻擋層。因此，通孔210可以包括導電材料及在導電材料及中介層200的基板之間的薄阻擋層。
在一些實施例中，重分佈結構220形成在中介層200的正面上方，並且用於將積體電路裝置（如果有的話）及/或通孔210電性連接在一起及/或電性連接到外部裝置。重分佈結構220可以包括一個或多個介電層及介電層中的相應金屬化圖案。金屬化圖案可以包括通孔及/或跡線以將任何裝置及/或通孔210互連在一起及/或互連到外部裝置。金屬化圖案有時被稱為重分佈線。介電層可以包括氧化矽、氮化矽、碳化矽、氮氧化矽、低K介電材料，例如PSG、BPSG、FSG、SiOxCy、Spin-On-Glass、Spin-On-Polymers、碳化矽材料、化合物其、其複合物、其組合等。介電層可以通過本領域已知的任何合適的方法沉積，例如旋轉、CVD、PECVD、HDP-CVD等。可以在介電層中形成金屬化圖案，例如，通過使用微影技術在介電層上沉積及圖案化光阻材料以暴露介電層的將成為金屬化圖案的部分。可以使用蝕刻製程，例如各向異性乾式蝕刻製程，在對應於介電層的暴露部分的介電層中產生凹槽及/或開口。凹槽及/或開口可以襯有擴散阻擋層並且填充有導電材料。擴散阻擋層可包括一層或多層TaN、Ta、TiN、Ti、CoW等，通過ALD等沉積，導電材料可包括銅、鋁、鎢、銀及其組合等，通過CVD、PVC等沉積。可以例如通過使用CMP去除介電層上的任何多餘的擴散阻擋層及/或導電材料。
現在參考圖13，例如通過覆晶接合將多個積體電路結構100安裝到中介層200的前側。積體電路結構100的導電凸塊170將積體電路結構100中的電路電性耦合到重分佈結構220及中介層200的通孔210。注意，圖12至圖16中示出了兩個積體電路結構100。然而，本領域的具有通常知識者將認識到，可以有更多或更少的積體電路結構100設置在中介層200上方。
在一些實施例中，積體電路結構100可以是邏輯晶粒，例如中央處理單元（CPU）、圖形處理單元（GPU）等或其組合。在一些實施例中，積體電路結構100可以包括晶粒堆疊（未示出），其可以包括記憶體晶粒堆疊或者邏輯晶粒及記憶體晶粒的堆疊。在其他實施例中，積體電路結構100可以包括輸入/輸出（I/O）晶粒，例如寬I/O晶粒。
積體電路結構100與重佈線結構220之間的接合可為焊料接合或直接金屬與金屬（例如銅與銅或錫與錫）接合。在一個實施例中，積體電路結構100通過回焊製程接合到重分佈結構220。在該回焊製程期間，導電凸塊170與接合接墊222及重分佈結構220接觸以將積體電路結構100物理性及電性耦合到重分佈結構220。底部填充材料230可以被注入或以其他方式形成在積體電路結構100及重分佈結構220之間的空間中並且圍繞導電凸塊170。底部填充材料230可以是例如液體環氧樹脂、可變形凝膠、矽橡膠等，其被分配在結構之間，然後被固化以硬化。這種底部填充材料用於對導電凸塊170減少損壞以及保護導電凸塊170。
現在參考圖14，在一些實施例中，在積體電路結構100安裝在中介層200上之後，積體電路結構100可以被包封材料180所包封。包封材料180填充積體電路結構100之間的間隙，並且可以與重分佈結構220接觸。包封材料180可以模製在積體電路結構100上，例如，使用壓縮模製。在一些實施例中，包封材料180由模塑料、聚合物、環氧樹脂、氧化矽填充材料等或其組合製成。可以執行固化步驟以固化包封材料180，其中固化可以是熱固化、紫外線（UV）固化等或其組合。
在一些實施例中，在封裝製程之後，包封材料180的頂面可以高於積體電路結構100的背面。即，積體電路結構100被掩埋在包封材料180中。接著，進行平坦化製程例如化學機械拋光（CMP）製程或研磨製程以研磨包封材料180直至暴露積體電路結構100的背面，也可以採用包括蝕刻、雷射燒蝕、拋光等其他技術。所得的結構如圖14所示。平坦化製程用於平坦化包封材料180以提供包封材料180的實質上平坦的頂面及積體電路結構100的實質上平坦的背面。
參考圖15，在一些實施例中，然後翻轉圖14中所示的所得結構並且可以將包封材料180黏附到載體基板（未示出）以允許中介層200的背側的形成。載體基板可以是為載體基板上的元件及結構提供（在製造過程的中間操作期間）機械支撐的任何合適的基板。在中介層200的背側的形成中，在中介層200的背側上執行減薄製程直到暴露通孔210。在一個實施例中，減薄製程是研磨製程，但也可以採用包括蝕刻、雷射燒蝕、拋光等的其他技術。至少一個介電層240可以形成在中介層200的背側上。可以使用前述的類似製程在中介層200的背側及介電層240中形成裝置接墊242。
在一些實施例中，多個導電凸塊250也可以形成在中介層200的背側上並且電耦合到通孔210。在一些實施例中，導電凸塊250可以包括C4凸塊、焊球、金屬柱、微凸塊、ENEPIG形成的凸塊等。在本實施例中，導電凸塊250為C4凸塊。導電凸塊250可以包括諸如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。導電凸塊250可以通過諸如蒸鍍、電鍍、印刷、焊料轉移、焊球放置等常用方法通過初始形成焊料層來形成。一旦在結構上形成了一層焊料，就可以進行回焊以將材料成形為所需的凸塊形狀。
參考圖15及圖16，圖15所示的所得結構可以看作是一個複合晶圓（composite wafer），之後可以將其鋸開成多個經包封積體電路結構101，其中每個經包封積體電路結構101包括中介層200、積體電路結構100及包封材料180等。然後，經包封積體電路結構101放置在封裝基板300上。導電凸塊250放置在封裝基板300的基板接墊320上。根據各種實施例，封裝基板300更可以包括設置在與封裝相對的表面上的接點310（例如，球柵陣列（BGA）球）。接下來，對圖16所示的半導體封裝10進行回焊製程，並對導電凸塊250進行回焊。經包封積體電路結構101及封裝基板300因此通過覆晶接合而彼此接合。接點310可用於將封裝10電性連接到主板（未示出）或電氣系統的另一裝置元件。所得封裝稱為半導體封裝10。
圖17圖示了根據本揭露的一些實施例的半導體封裝的示意性截面圖。圖17說明瞭可能包含積體電路結構100的半導體封裝之一。本領域具有通常知識者將認識到，還有許多其他的封裝適合於併入積體電路結構100，本揭露不限於此。下圖中相同的附圖標記及字符表示相同的組件。需要說明的是，為了便於說明，圖17中以抽象形式將上述積體電路結構100以方塊的形式進行繪示。相同或相似特徵的詳細說明及描述可以省略，可以參見本揭露前面的內容。
參考圖17，在一些實施例中，提供了包括設置在多個積體電路結構100a之間的積體電路結構100的封裝10a。在一些實施例中，積體電路結構100可以是單晶片系統（SoC）晶粒、多個SoC堆疊晶粒等，其是高功耗晶粒並且可能消耗相對大量的功率，因此產生與積體電路結構100a相比，熱量相對較大。在一些實施例中，積體電路結構100a可以是HBM（高帶寬記憶體）及/或HMC（高記憶體立方體）模組，其可以包括接合到邏輯晶粒的記憶體晶粒。在替代實施例中，積體電路結構100及100a可以是具有其他功能的其他晶片。積體電路結構100及100a可以具有相同或相似的佈局，例如最上面的保護層（例如，圖1中所示的第二保護層150）覆蓋其下保護層的其餘部分的外緣（例如，圖1中所示的第一及第三保護層140、160）。
如圖17所示，積體電路結構100及100a通過導電凸塊170（其可以是微凸塊）接合到封裝元件（例如，中介層200）的頂面。在替代實施例中，積體電路結構100及100a可以接合到不同的封裝元件，例如基板、印刷電路板（PCB）等。根據本揭露的一些實施例，中介層200可以是具有互連結構的晶圓，用於電性連接積體電路結構100及100a中的主動裝置（未示出）以形成功能電路。積體電路結構100及100a的導電凸塊170電性連接到中介層200頂側上的接合接墊。根據各種實施例，基板通孔（TSV）210之一可以電性連接到中介層200背側上的導電凸塊250之一。在一個實施例中，導電凸塊250可以是包括焊料的受控塌陷晶片連接（C4）凸塊。導電凸塊250可以具有比導電凸塊170更大的臨界尺寸（例如，節距）。也可以使用中介層200的其他配置。根據各種實施例，積體電路結構100及100a可以被包封在包封材料180中。
在一些實施例中，然後使用導電凸塊250將封裝接合到封裝基板300。圖17說明由此產生的基板上晶圓上晶片（CoWoS）封裝。如前所述，封裝基板300可以是任何合適的封裝基板，例如印刷電路板（PCB）、有機基板、陶瓷基板、主機板等。封裝基板300可用於將封裝與其他封裝/裝置互連以形成功能電路。在一些實施例中，這些其他封裝及裝置也可以設置在封裝基板300的表面上。根據各種實施例，封裝基板300更可以包括設置在與封裝相對的表面上的接點310（例如，球柵陣列（BGA）球）。接點310可用於將封裝10a電性連接到主機板（未示出）或電氣系統的另一裝置元件。因此，包括環部410及蓋部420的蓋體400設置在封裝基板300上方以圍繞並覆蓋積體電路結構100及100a，以提供封裝10a的機械強度。在一些實施例中，蓋體400是導熱的，並且由諸如銅、鋁等的金屬形成，以用於散熱目的。
在一些實施例中，蓋體400可以通過黏合層AL1接合在封裝基板300上方。例如，黏合層AL1可以包括分配到封裝基板300的頂表面上的熱界面材料（TIM）。TIM的導熱性（因此得名）比典型的黏合劑材料更高。在一些實施例中，黏合層AL1可以包括有機材料，並且更可以充當黏合劑。在一些實施例中，黏合層AL1可以包括聚合物基體、相變聚合物、矽基基體、基體添加劑（助焊劑）、填充材料（具有有機可焊性保護塗層的金屬芯）或類似物。在一些實施例中，蓋部420可以通過黏合層AL2附接到封裝基板300。黏合層AL2可以包括選自與黏合層AL1的候選材料相同的組的材料。在一些實施例中，黏合層AL2更可以包括熱界面材料並且設置在蓋部420及環部410之間。在替代實施例中，蓋體400可以一體地形成而沒有黏合層AL2結合在環部410及蓋部420之間。
基於以上討論，可以看出本揭露提供了各種優點。然而，應當理解，並非所有的優點都必須在本文中討論，並且其他實施例可以提供不同的優點，並且所有實施例都不需要特定的優點。
更可以包括其他特徵及過程。例如，可以包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。測試結構可以包括例如形成在重新分佈層中或在基板上的測試接墊，其允許測試3D封裝或3DIC、使用探針及/或探針卡等。驗證測試可以在中間結構以及最終結構上執行。此外，本文揭露的結構及方法可以與結合已知良好晶粒的中間驗證的測試方法結合使用以增加產量並降低成本。
根據本揭露的一些實施例，積體電路結構包括半導體基板、鈍化層、第一保護層及第二保護層。鈍化層設置於所述半導體基板之上。第一保護層設置於所述鈍化層之上。第二保護層設置於所述第一保護層之上，其中所述第一保護層的邊界框限於所述第二保護層內。
根據本揭露的一些實施例，積體電路結構包括半導體基板、導電層、鈍化層、第一保護層及第二保護層。導電層，設置於所述半導體基板之上。鈍化層部分覆蓋所述導電層。第一保護層設置於所述鈍化層之上。第二保護層覆蓋所述第一保護層及所述第一保護層及所述鈍化層之間的界面。
根據本揭露的一些實施例，一種積體電路結構的製造方法包括以下步驟。在半導體基板上形成導電層。鈍化層形成在導電層之上，其中鈍化層部分地覆蓋導電層。在所述鈍化層之上形成第一保護層，其中所述第一保護層露出所述鈍化層的周緣。在所述第一保護層之上形成第二保護層，其中所述第二保護層覆蓋所述第一保護層及所述鈍化層的所述周緣的一部分。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。所屬領域中具有通常知識者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。所屬領域中具有通常知識者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
10、10a:半導體封裝 100、100a:積體電路結構 101:經包封積體電路結構 110:半導體基板 111:基板 112:電路 113:層間介電層、ILD層 114:金屬間介電層、IMD層 115:金屬化層 120:導電層、金屬層 122:導電接墊 123、124:密封環 1231:導電環 132、134:鈍化層 1321:突出部 140:第一保護層、保護層 142、152、162、1322:開口圖案、開口 144、154:導電層 150:第二保護層、保護層 1541:互連線區域 1542:接合接墊區域 160:第三保護層、保護層 172:凸塊下金屬化層 170:導電凸塊 180:包封材料 200:中介層 210:通孔 220:重分佈結構 240:介電層 242:裝置接墊 250:導電凸塊 300:封裝基板 320:基板接墊 310:接點 400:蓋體 410:環部 420:蓋部 AL1、AL2:黏合層 E1、E2、E3:外緣 L1、L2、LS:距離 SL:切割線 T1、T2、T3:厚度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出了根據本揭露一些實施例的積體電路結構的示意性截面圖。 圖2示出了根據本揭露一些實施例的積體電路結構的局部放大圖。 圖3至圖11圖示了根據本揭露的一些實施例的積體電路結構的製造中的中間階段的截面圖。 圖12至圖16圖示了根據本揭露的一些實施例的半導體封裝的製造中的中間階段的截面圖。 圖17圖示了根據本揭露的一些實施例的半導體封裝的示意性截面圖。
100:積體電路結構
110:半導體基板
120:導電層、金屬層
122:導電接墊
123:密封環
1231:導電環
132、134:鈍化層
140:第一保護層、保護層
142、152、162:開口圖案、開口
154:導電層
150:第二保護層、保護層
1541:互連線區域
1542:接合接墊區域
160:第三保護層、保護層
170:導電凸塊
172:凸塊下金屬化層
E1、E2、E3:外緣
T1、T2、T3:厚度

Claims (20)

  1. 一種積體電路結構，包括： 半導體基板； 鈍化層設置於所述半導體基板之上； 第一保護層設置於所述鈍化層之上；以及 第二保護層設置於所述第一保護層之上，其中所述第一保護層的邊界框限於所述第二保護層內。
  2. 如請求項1所述的積體電路結構，其中所述第二保護層與所述第一保護層的外緣接觸並覆蓋所述第一保護層及所述鈍化層之間的界面。
  3. 如請求項1所述的積體電路結構，其中從俯視圖的方向看，所述第一保護層完全與所述第二保護層重疊。
  4. 如請求項1所述的積體電路結構，更包括： 第三保護層設置在所述第一保護層及所述第二保護層之間，其中所述第二保護層與所述第三保護層的外緣接觸並覆蓋所述第一保護層及所述第三保護層之間的界面。
  5. 如請求項1所述的積體電路結構，更包括： 多個導電凸塊設置於所述第二保護層之上並部分嵌入所述第二保護層。
  6. 如請求項1所述的積體電路結構，更包括： 密封環設置在所述半導體基板的周緣之上，其中從俯視圖的方向看，所述第二保護層與所述密封圈重疊。
  7. 如請求項6所述的積體電路結構，其中所述鈍化層設置在所述密封環之上並包括覆蓋並符合所述密封環的輪廓的突出部，並且所述第一保護層與所述突出部間隔開。
  8. 如請求項6所述的積體電路結構，其中所述第二保護層覆蓋所述突出部的一部分以及位在所述第一保護層與所述突出部之間的所述鈍化層。
  9. 一種積體電路結構，包括： 半導體基板； 導電層，設置於所述半導體基板之上； 鈍化層，部分覆蓋所述導電層； 第一保護層，設置於所述鈍化層之上；以及 第二保護層，覆蓋所述第一保護層及所述第一保護層及所述鈍化層之間的界面。
  10. 如請求項9所述的積體電路結構，其中所述第二保護層的外緣是從所述第二保護層的上表面延伸至所述鈍化層的平面。
  11. 如請求項9所述的積體電路結構，更包括： 第三保護層設置在所述第一保護層及所述第二保護層之間，其中所述第二保護層至少覆蓋所述第三保護層的外緣及所述第一保護層及所述第三保護層之間的界面。
  12. 如請求項11所述的積體電路結構，其中所述第三保護層露出所述第一保護層的周緣，所述周緣被所述第二鈍化層覆蓋。
  13. 如請求項9所述的積體電路結構，更包括： 多個導電凸塊設置於所述第二保護層之上且部分嵌入所述第二保護層中，其中所述多個導電凸塊電性連接至所述導電層。
  14. 如請求項9所述的積體電路結構，其中所述導電層更包括設置於所述半導體基板的周緣之上的密封環，且從俯視圖的方向看，所述第二保護層與所述密封環重疊。
  15. 如請求項14所述的積體電路結構，其中所述鈍化層設置在所述密封環之上並且覆蓋並符合所述密封環的輪廓的突出部，且所述第一保護層與所述突出部間隔開。
  16. 如請求項14所述的積體電路結構，其中所述第二保護層覆蓋所述第一保護層及所述突出部之間的空間及所述突出部的一部分。
  17. 一種積體電路結構的製造方法，包括： 在半導體基板上形成導電層； 在所述導電層之上形成鈍化層，其中所述鈍化層部分覆蓋所述導電層； 在所述鈍化層之上形成第一保護層，其中所述第一保護層露出所述鈍化層的周緣；以及 在所述第一保護層之上形成第二保護層，其中所述第二保護層覆蓋所述第一保護層及所述鈍化層的所述周緣的一部分。
  18. 如請求項17所述的積體電路結構的製造方法，更包括： 在形成所述第二保護層之前，在所述第一保護層之上形成第三保護層，其中所述第三保護層露出所述第一保護層的周緣，並且所述第二保護層覆蓋所述第三保護層。
  19. 如請求項17所述的積體電路結構的製造方法，更包括： 在所述第二保護層之上形成多個導電凸塊，其中所述多個導電凸塊電性連接至所述導電層。
  20. 如請求項17所述的積體電路結構的製造方法，其中所述導電層更包括與所述鈍化層的所述周緣重疊並被所述第二保護層所覆蓋的密封環。
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US11004733B2 (en) * 2018-06-29 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Protection structures for bonded wafers
US11075179B2 (en) * 2018-08-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US10861807B2 (en) * 2018-11-21 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit features with obtuse angles and method forming same

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