TW202307844A - 用於以極性為基礎之記憶體單元之程式化技術 - Google Patents

Abstract

本發明描述用於以極性為基礎之記憶體單元之程式化技術之方法、系統及裝置。一種方法可包含基於接收一寫入命令將記憶體單元寫入至一中間狀態。寫入該中間狀態可包含將具有一第一極性之一第一脈衝施加至該記憶體單元。該方法可包含基於施加該第一脈衝將與該記憶體單元耦合之一第一存取線與一電壓源隔離。該方法亦可包含基於隔離該第一存取線將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。

Description

用於以極性為基礎之記憶體單元之程式化技術

技術領域係關於用於以極性為基礎之記憶體單元之程式化技術。

記憶體裝置廣泛用於在各種電子裝置(諸如電腦、使用者裝置、無線通信裝置、相機、數位顯示器及類似者)中儲存資訊。藉由將一記憶體裝置內之記憶體單元程式化至各種狀態而儲存資訊。舉例而言，二元記憶體單元可程式化至兩種支援狀態之一者，該等狀態通常由一邏輯1或一邏輯0表示。在一些實例中，一單一記憶體單元可支援兩種以上狀態，可儲存該等狀態之任一者。為存取經儲存資訊，一組件可讀取或感測記憶體裝置中之至少一個經儲存狀態。為儲存資訊，一組件可將狀態寫入或程式化於記憶體裝置中。

存在各種類型之記憶體裝置及記憶體單元，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、靜態RAM (SRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、自選擇記憶體、硫屬化物記憶體技術等等。記憶體單元可為揮發性的或非揮發性的。

本專利申請案主張Sebastiani等人在2021年6月28日申請之讓渡給其受讓人之標題為「PROGRAMMING TECHNIQUES FOR POLARITY-BASED MEMORY CELLS」之美國臨時專利申請案第17/361,194號之權利且該案之全部內容以引用之方式明確併入本文中。

一些類型之記憶體單元(例如，包括硫屬化物材料之記憶體單元) (其等可被稱為以極性為基礎之記憶體單元)可使用具有不同極性之電壓脈衝或電流脈衝寫入至不同邏輯狀態。舉例而言，一記憶體單元可使用一第一極性之一脈衝寫入至一第一邏輯狀態或使用一第二極性之一脈衝寫入至一第二邏輯狀態。在一些情況中，偵測為儲存於記憶體單元中之邏輯狀態亦可基於用於讀取記憶體單元之讀取脈衝之一極性。舉例而言，若使用具有一第一極性之一讀取脈衝來讀取記憶體單元，則施加具有該第一極性之一寫入脈衝可將第一邏輯狀態儲存於記憶體單元中且施加具有第二極性之一寫入脈衝可將第二邏輯狀態儲存於記憶體單元中。在其他實例中，若使用具有第二極性之一讀取脈衝來讀取記憶體單元，則施加具有第一極性之一寫入脈衝可將第二邏輯狀態儲存於記憶體單元中且施加具有該第二極性之一寫入脈衝可將第一邏輯狀態儲存於記憶體單元中。在寫入第一邏輯狀態或第二邏輯狀態時，可藉由一電流鏡管理跨記憶體單元之一電流以減少電流尖峰之影響。在一些實例中，記憶體單元可為經組態以儲存三個或更多個邏輯狀態之多位階單元。在此等實例中，用於程式化第一邏輯狀態或第二邏輯狀態之程式化技術可能不會有效地程式化一第三邏輯狀態(例如，一中間狀態)。

本文中描述用以將一記憶體單元程式化至包含在一第一狀態與一第二狀態之間之一中間狀態之三種狀態之一者之系統、技術及裝置。在一些情況中，記憶體單元可使用藉由與該記憶體單元耦合之一存取線之一電容放電產生之一電流尖峰將該記憶體單元寫入至中間狀態。舉例而言，為將記憶體單元程式化至中間狀態，一記憶體裝置可將一第一脈衝施加至耦合至一未選定記憶體單元之一第一存取線，例如，將該第一存取線預充電至一負電壓。接著，記憶體裝置可將第一存取線與記憶體單元隔離，例如，使第一存取線浮動。為寫入中間狀態，記憶體裝置可將一第二脈衝施加至與記憶體單元耦合之一第二存取線，例如，將一正電壓脈衝施加至該第二存取線。在此等實例中，跨記憶體單元之一電流可使記憶體單元達到峰值且將記憶體單元程式化至中間狀態。可基於第一存取線及第二存取線等化而取消選擇(例如，關閉)記憶體單元，例如，電流可從第二存取線流動通過記憶體單元以對第一存取線進行充電，直至記憶體單元之兩側等化。在一些實例中，藉由運用一電流尖峰程式化記憶體單元，至第二存取線之第二脈衝之持續時間可短於經施加以程式化記憶體單元以儲存第一狀態或第二狀態之一程式化脈衝。具有一較短脈衝持續時間可節省記憶體裝置之功率。此外，本文中描述之程式化技術可減少在讀取操作之後可能發生在記憶體單元上之干擾且使讀取儲存中間狀態之記憶體單元能夠在使用具有第一極性或第二極性之一讀取脈衝時讀取，例如，儲存中間狀態之記憶體單元可具有可區分於第一狀態及第二狀態之一電壓臨限值，無論是使用具有一正極性之一讀取脈衝還是使用具有一負極性之一讀取脈衝。

最初在如參考圖1至圖3描述之記憶體系統、晶粒及陣列之背景內容中描述本發明之特徵。在如參考圖4至圖6描述之標繪圖及一程序流程之背景內容中描述本發明之特徵。藉由與用於以極性為基礎之記憶體單元之程式化技術有關之一設備圖式及流程圖進一步繪示且參考該等設備圖式及流程圖描述本發明之此等及其他特徵，如參考圖7至圖9描述。

圖1繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一系統100之一實例。系統100可包含一主機裝置105、一記憶體裝置110及將主機裝置105與記憶體裝置110耦合的複數個通道115。系統100可包含一或多個記憶體裝置，但可在一單一記憶體裝置(例如，記憶體裝置110)之背景內容中描述一或多個記憶體裝置110之態樣。

系統100可包含一電子裝置之部分，諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一車輛或其他系統。舉例而言，系統100可繪示一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接之裝置、一車輛控制器或類似者之態樣。記憶體裝置110可為可操作以儲存用於系統100之一或多個其他組件之資料之系統之一組件。

系統100之至少部分可為主機裝置105之實例。主機裝置105可為使用記憶體來執行程序之一裝置內(諸如一運算裝置、一行動運算裝置、一無線裝置、一圖形處理裝置、一電腦、一膝上型電腦、一平板電腦、一智慧型電話、一蜂巢式電話、一可穿戴裝置、一網際網路連接之裝置、一車輛控制器、一系統單晶片(SoC)或某一其他固定或攜帶型電子裝置以及其他實例內)之一處理器或其他電路系統之一實例。在一些實例中，主機裝置105可指代實施一外部記憶體控制器120之功能之硬體、韌體、軟體或其等之一組合。在一些實例中，外部記憶體控制器120可被稱為一主機或一主機裝置105。

一記憶體裝置110可為可操作以提供可由系統100使用或參考之實體記憶體位址/空間的一獨立裝置或一組件。在一些實例中，一記憶體裝置110可組態以與一或多種不同類型之主機裝置105一起工作。主機裝置105與記憶體裝置110之間之傳訊可操作以支援以下一或多者：用以調變信號之調變方案；用於傳遞信號之各種接腳組態；主機裝置105及記憶體裝置110之實體封裝之各種外觀尺寸；主機裝置105與記憶體裝置110之間之時脈傳訊及同步；時序慣例；或其他因素。

記憶體裝置110可操作以儲存用於主機裝置105之組件之資料。在一些實例中，記憶體裝置110可充當主機裝置105之一輔助型或從屬型裝置(例如，對由主機裝置105透過外部記憶體控制器120提供之命令作出回應且執行該等命令)。此等命令可包含用於一寫入操作之一寫入命令、用於一讀取操作之一讀取命令、用於一再新操作之一再新命令或其他命令之一或多者。

主機裝置105可包含一外部記憶體控制器120、一處理器125、一基本輸入/輸出系統(BIOS)組件130或其他組件(諸如一或多個周邊組件或一或多個輸入/輸出控制器)之一或多者。主機裝置105之組件可使用一匯流排135彼此耦合。

處理器125可操作以為系統100之至少部分或主機裝置105之至少部分提供控制或其他功能性。處理器125可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或此等組件之一組合。在此等實例中，處理器125可為一中央處理單元(CPU)、一圖形處理單元(GPU)、一通用GPU (GPGPU)、或一SoC以及其他實例之一實例。在一些實例中，外部記憶體控制器120可由處理器125實施或為處理器125之一部分。

BIOS組件130可為包含操作為韌體之一BIOS之一軟體組件，其可初始化及運行系統100或主機裝置105之各種硬體組件。BIOS組件130亦可管理處理器125與系統100或主機裝置105之各種組件之間的資料流。BIOS組件130可包含儲存於唯讀記憶體(ROM)、快閃記憶體或其他非揮發性記憶體之一或多者中之一程式或軟體。

記憶體裝置110可包含用以支援用於資料儲存之一所要容量或一指定容量之一裝置記憶體控制器155及一或多個記憶體晶粒160 (例如，記憶體晶片)。各記憶體晶粒160 (例如，記憶體晶粒160-a、記憶體晶粒160-b、記憶體晶粒160-N)可包含一本端記憶體控制器165 (例如，本端記憶體控制器165-a、本端記憶體控制器165-b、本端記憶體控制器165-N)及一記憶體陣列170 (例如，記憶體陣列170-a、記憶體陣列170-b、記憶體陣列170-N)。一記憶體陣列170可為一記憶體單元集合(例如，一或多個格柵、一或多個記憶體庫、一或多個微磚、一或多個區段)，其中各記憶體單元可操作以儲存至少一個資料位元。包含兩個或更多個記憶體晶粒160之一記憶體裝置110可被稱為一多晶粒記憶體或一多晶粒封裝或一多晶片記憶體或一多晶片封裝。

裝置記憶體控制器155可包含可操作以控制記憶體裝置110之操作的電路、邏輯或組件。裝置記憶體控制器155可包含使記憶體裝置110能夠執行各種操作的硬體、韌體或指令且可操作以接收、傳輸或執行與記憶體裝置110之組件有關之命令、資料或控制資訊。裝置記憶體控制器155可操作以與外部記憶體控制器120、一或多個記憶體晶粒160、或處理器125之一或多者通信。在一些實例中，裝置記憶體控制器155可控制本文中結合記憶體晶粒160之本端記憶體控制器165描述之記憶體裝置110之操作。

在一些實例中，記憶體裝置110可從主機裝置105接收資料或命令或兩者。舉例而言，記憶體裝置110可接收指示記憶體裝置110將儲存用於主機裝置105之資料的一寫入命令或指示記憶體裝置110將儲存於一記憶體晶粒160中之資料提供至主機裝置的一讀取命令。在一些實例中，記憶體裝置110可接收一寫入命令以將資訊寫入至經組態以儲存一設定狀態、一重設狀態及一中間狀態之記憶體單元。在此等實例中，為將一些記憶體單元寫入至中間狀態，記憶體裝置110可產生跨記憶體單元之一電流尖峰。舉例而言，記憶體裝置110可施加一第一脈衝以調節記憶體單元，將一第二脈衝施加至與該記憶體單元耦合之一第一存取線，且基於施加該第二脈衝而隔離該第一存取線。在此等實例中，記憶體裝置110可接著將一第三脈衝施加至與記憶體單元耦合之一第二存取線(同時記憶體單元與第一存取線隔離)以經由第二存取線透過記憶體單元電容性地放電來產生電流尖峰。可基於第一存取線及第二存取線等化來取消選擇記憶體單元。在一些實例中，記憶體裝置110可在將第二脈衝施加至第一存取線之前施加一額外調節脈衝。

一本端記憶體控制器165 (例如，在一記憶體晶粒160本端)可包含可操作以控制記憶體晶粒160之操作之電路、邏輯或組件。在一些實例中，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信(例如，接收或傳輸資料或命令或兩者)。在一些實例中，一記憶體裝置110可不包含一裝置記憶體控制器155及一本端記憶體控制器165，或外部記憶體控制器120可執行本文中描述之各種功能。因而，一本端記憶體控制器165可操作以與裝置記憶體控制器155通信，與其他本端記憶體控制器165通信，或與外部記憶體控制器120或處理器125直接通信，或其等之一組合。可包含於裝置記憶體控制器155或本端記憶體控制器165或該兩者中之組件之實例可包含用於(例如，從外部記憶體控制器120)接收信號之接收器、用於傳輸信號(例如，至外部記憶體控制器120)之傳輸器、用於解碼或解調變所接收信號之解碼器、用於編碼或調變待傳輸信號之編碼器、或可操作用於支援裝置記憶體控制器155或本端記憶體控制器165或兩者之所描述操作之各種其他電路或控制器。

外部記憶體控制器120可操作以實現系統100或主機裝置105之組件(例如，處理器125)與記憶體裝置110之間之資訊、資料或命令之一或多者之傳遞。外部記憶體控制器120可轉換或轉譯在主機裝置105之組件與記憶體裝置110之間交換之通信。在一些實例中，可藉由處理器125實施外部記憶體控制器120或系統100或主機裝置105之其他組件或其在本文中描述之功能。舉例而言，外部記憶體控制器120可為藉由處理器125或系統100或主機裝置105之其他組件實施之硬體、韌體、或軟體、或其等之某一組合。儘管外部記憶體控制器120被描繪為在記憶體裝置110外部，然在一些實例中，可藉由一記憶體裝置110之一或多個組件(例如，一裝置記憶體控制器155、一本端記憶體控制器165)實施外部記憶體控制器120或其在本文中描述之功能，或反之亦然。

主機裝置105之組件可使用一或多個通道115與記憶體裝置110交換資訊。通道115可操作以支援外部記憶體控制器120與記憶體裝置110之間之通信。各通道115可為在主機裝置105與記憶體裝置之間載送資訊之傳輸媒體之實例。各通道115可包含在與系統100之組件相關聯之端子之間的一或多個信號路徑或傳輸媒體(例如，導體)。一信號路徑可為可操作以載送一信號之一導電路徑之一實例。舉例而言，一通道115可包含一第一端子，其包含主機裝置105處之一或多個接腳或襯墊及記憶體裝置110處之一或多個接腳或襯墊。一接腳可為系統100之一裝置之一導電輸入或輸出點之一實例，且一接腳可操作以充當一通道之部分。

通道115 (及相關聯信號路徑及端子)可專用於傳遞一或多個類型之資訊。舉例而言，通道115可包含一或多個命令及位址(CA)通道186、一或多個時脈信號(CK)通道188、一或多個資料(DQ)通道190、一或多個其他通道192、或其等之一組合。在一些實例中，可使用單倍資料速率(SDR)傳訊或雙倍資料速率(DDR)傳訊經由通道115傳遞傳訊。在SDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升或下降邊緣上)登錄一信號之一個調變符號(例如，信號位準)。在DDR傳訊中，可針對各時脈循環(例如，在一時脈信號之一上升邊緣及一下降邊緣兩者上)登錄一信號之兩個調變符號(例如，信號位準)。

圖2繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一記憶體晶粒200之一實例。記憶體晶粒200可為參考圖1描述之記憶體晶粒160之一實例。在一些實例中，記憶體晶粒200可被稱為一記憶體晶片、一記憶體裝置、或一電子記憶體設備。記憶體晶粒200可包含一或多個記憶體單元205，其等可各自經程式化以儲存不同邏輯狀態(例如，一組兩個或更多個可能狀態之一程式化狀態)。舉例而言，一記憶體單元205可操作以一次儲存一個資訊位元(例如，一邏輯0或一邏輯1)。在一些實例中，一記憶體單元205 (例如，一多位階記憶體單元205)可操作以一次儲存多於一個資訊位元(例如，一邏輯00、邏輯01、邏輯10、一邏輯11)。在一些實例中，記憶體單元205可經組態以(例如)使用一設定狀態、一重設狀態及一中間狀態來儲存一個半(1.5個)資訊位元。在一些實例中，記憶體單元205可經配置成一陣列，諸如參考圖1描述之一記憶體陣列170。

一記憶體單元205可使用一可組態材料(其可被稱為一記憶體元件、一記憶體儲存元件、一材料元件、一材料記憶體元件、一材料部分、或一極性寫入材料部分等等)來儲存一邏輯狀態。一記憶體單元205之一可組態材料可係指基於硫屬化物之儲存組件，如參考圖3更詳細地描述。舉例而言，硫屬化物儲存元件可用於一相變記憶體(PCM)單元、一定限記憶體單元或一自選擇記憶體單元中。

記憶體晶粒200可包含配置成一圖案(諸如一格柵狀圖案)的存取線(例如，列線210及行線215)。存取線可由一或多個導電材料形成。在一些實例中，列線210可被稱為字線。在一些實例中，行線215可被稱為數位線或位元線。在不失理解或操作之情況下，對存取線、列線、行線、字線、數位線或位元線或其等類似物之引用可互換。可將記憶體單元205定位於列線210及行線215之相交點處。

可藉由啟動或選擇存取線(諸如一列線210或一行線215之一或多者)對記憶體單元205執行諸如讀取及寫入之操作。藉由加偏壓於一列線210及一行線215 (例如，將一電壓施加至列線210或行線215)，可在其等相交點處存取一單一記憶體單元205。呈二維或三維組態之一列線210及一行線215之相交點可被稱為一記憶體單元205之一位址。一存取線可為與一記憶體單元205耦合之一導電線且可用於對記憶體單元205執行存取操作。

可透過一列解碼器220或一行解碼器225控制存取記憶體單元205。舉例而言，一列解碼器220可從本端記憶體控制器245接收一列位址且基於所接收之列位址啟動一列線210。一行解碼器225可從本端記憶體控制器245接收一行位址且可基於所接收之行位址啟動一行線215。

感測組件230可操作以偵測一記憶體單元205之一狀態(例如，一材料狀態、一電阻、一臨限狀態)且基於所儲存狀態判定記憶體單元205之一邏輯狀態。感測組件230可包含用以放大或以其他方式轉換由存取記憶體單元205產生之一信號的一或多個感測放大器。感測組件230可比較從記憶體單元205偵測之一信號與一參考235 (例如，一參考電壓)。記憶體單元205之所偵測邏輯狀態可提供為感測組件230之一輸出(例如，至一輸入/輸出240)，且可向包含記憶體晶粒200之一記憶體裝置之另一組件指示所偵測邏輯狀態。

本端記憶體控制器245可透過各種組件(例如，列解碼器220、行解碼器225、感測組件230)控制記憶體單元205之存取。本端記憶體控制器245可為參考圖1描述之本端記憶體控制器165之一實例。在一些實例中，列解碼器220、行解碼器225及感測組件230之一或多者可與本端記憶體控制器245共置。本端記憶體控制器245可操作以從一或多個不同記憶體控制器(例如，與一主機裝置105相關聯之一外部記憶體控制器120、與記憶體晶粒200相關聯之另一控制器)接收命令或資料之一或多者，將命令或資料(或兩者)轉譯成可由記憶體晶粒200使用之資訊，對記憶體晶粒200執行一或多個操作，且基於執行一或多個操作將資料從記憶體晶粒200傳遞至一主機裝置105。本端記憶體控制器245可產生列信號及行位址信號以啟動目標列線210及目標行線215。本端記憶體控制器245亦可產生及控制在記憶體晶粒200之操作期間所使用之各種電壓或電流。一般而言，本文中論述之一施加電壓或電流之振幅、形狀、或持續時間可變化且可針對在操作記憶體晶粒200中論述之各種操作而不同。

本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體單元205執行一或多個存取操作。存取操作之實例可包含一寫入操作、一讀取操作、一再新操作、一預充電操作、或一啟動操作等等。在一些實例中，可藉由本端記憶體控制器245回應於(例如，來自一主機裝置105之)各種存取命令而執行或以其他方式協調存取操作。本端記憶體控制器245可操作以執行此處未列出之其他存取操作或與記憶體晶粒200之操作有關之與存取記憶體單元205不直接有關的其他操作。

本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體單元205執行一寫入操作(例如，一程式化操作)。在一寫入操作期間，記憶體晶粒200之一記憶體單元205可經程式化以儲存一所要邏輯狀態。本端記憶體控制器245可識別對其執行寫入操作之一目標記憶體單元205。本端記憶體控制器245可識別與目標記憶體單元205耦合之一目標列線210及一目標行線215 (例如，目標記憶體單元205之位址)。本端記憶體控制器245可啟動目標列線210及目標行線215 (例如，將一電壓施加至列線210或行線215)以存取目標記憶體單元205。本端記憶體控制器245可在寫入操作期間將一特定信號(例如，寫入脈衝)施加至行線215以將一特定狀態儲存於記憶體單元205之儲存元件中。用作寫入操作之部分之脈衝可包含一持續時間內之一或多個電壓位準。在一些實例中，本端記憶體控制器245可經組態以將記憶體單元205寫入至三個或更多個狀態。舉例而言，本端記憶體控制器245可將一設定狀態、一重設狀態或一中間狀態寫入至記憶體單元205。舉例而言，本端控制器245可選擇一記憶體單元205以寫入至一中間狀態。在此等實例中，本端控制器245可施加一第一脈衝以調節記憶體單元205。在一些實例中，本端控制器245亦可施加一額外脈衝以調節記憶體單元205，該額外脈衝具有與第一脈衝之極性相反之一極性。接著，本端控制器245可將一第二脈衝施加至一第一存取線(例如，將一負電壓施加至字線210或數位線215)。當第一存取線預充電時，本端記憶體控制器245可將第一存取線與一電壓源隔離且將一第三脈衝施加至第二存取線(例如，施加至未藉由第一脈衝充電之字線210或數位線215)。在此等實例中，一電流可跨記憶體單元205達到峰值且將記憶體單元205寫入至中間狀態。

本端記憶體控制器245可操作以對記憶體晶粒200之一或多個記憶體單元205執行一讀取操作(例如，一感測操作)。在一讀取操作期間，可判定儲存於記憶體晶粒200之一記憶體單元205中之邏輯狀態。本端記憶體控制器245可識別對其執行讀取操作之一目標記憶體單元205。本端記憶體控制器245可識別與目標記憶體單元205耦合之一目標列線210及一目標行線215 (例如，目標記憶體單元205之位址)。本端記憶體控制器245可啟動目標列線210及目標行線215 (例如，將一電壓施加至列線210或行線215)以存取目標記憶體單元205。感測組件230可偵測從記憶體單元205接收之一信號，其基於施加至列線210之脈衝、施加至行線之脈衝、及/或記憶體單元205之一電阻或臨限值特性。感測組件230可放大信號。本端記憶體控制器245可啟動感測組件230 (例如，鎖存感測組件)且藉此比較從記憶體單元205接收之信號與參考信號235。基於該比較，感測組件230可判定儲存於記憶體單元205上之一邏輯狀態。用作讀取操作之部分之脈衝可包含一持續時間內之一或多個電壓位準。在一些實例中，本端記憶體控制器245可藉由施加兩個讀取脈衝(例如，具有一第一極性之一脈衝及具有一第二極性之一脈衝，該第一極性與該第二極性相反)而執行一讀取操作。在此等實例中，感測組件230可基於記憶體單元205之一臨限電壓在第一讀取脈衝、第二讀取脈衝或兩者處是否為高而判定記憶體單元205之邏輯狀態，如參考圖4描述。

圖3繪示根據如本文中揭示之實例之一記憶體陣列300之一實例。記憶體陣列300可為參考圖1及圖2描述之記憶體陣列或記憶體晶粒之部分之一實例。記憶體陣列300可包含定位於一基板(未展示)上方之記憶體單元之一第一層疊305及處於第一陣列或層疊305之頂部上之記憶體單元之一第二層疊310。儘管記憶體陣列300之實例包含兩個層疊305、310，然記憶體陣列300可包含任何數量個層疊(例如，一個或多於兩個)。

記憶體陣列300亦可包含一列線210-a、一列線210-b、一列線210-c、一列線210-d、一行線215-a及一行線215-b，其等可為列線210及行線215之實例，如參考圖2描述。第一層疊305及第二層疊310之一或多個記憶體單元可包含存取線之間之一支柱中之一或多種硫屬化物材料。舉例而言，存取線之間之一單一堆疊可包含一第一電極、一第一硫屬化物材料(例如，選擇器組件)、一第二電極、一第二硫屬化物材料(例如，儲存元件)、或一第三電極之一或多者。儘管用一數值指示符標記包含於圖3中之一些元件，然未標記其他對應元件，但其等相同或將被理解為類似，以試圖增加所描繪特徵之可見性及清晰度。

第一層疊305之一或多個記憶體單元可包含一電極325‑a、一儲存元件320-a或一電極325‑b之一或多者。第二層疊310之一或多個記憶體單元可包含一電極325‑c、一儲存元件320‑b及一電極325‑d。儲存元件320可為硫屬化物材料之實例，諸如一相變儲存元件、一定限儲存元件或一自選擇儲存元件。在一些實例中，第一層疊305及第二層疊310之記憶體單元可具有共同導電線使得一或多個層疊305及一或多個層疊310之對應記憶體單元可共用行線215或列線210。舉例而言，第二層疊310之第一電極325‑c及第一層疊305之第二電極325‑b可與行線215‑a耦合使得行線215‑a可由垂直鄰近記憶體單元共用。

在一些實例中，儲存元件320之材料可包含一硫屬化物材料或其他合金，包含硒(Se)、碲(Te)、砷(As)、銻(Sb)、碳(C)、鍺(Ge)、矽(Si)、或銦(In)、或其等之各種組合。在一些實例中，主要具有硒(Se)、砷(As)及鍺(Ge)之一硫屬化物材料可被稱為SAG合金。在一些實例中，一SAG合金亦可包含矽(Si)且此類硫屬化物材料可被稱為SiSAG合金。在一些實例中，SAG合金可包含矽(Si)或銦(In)或其等之一組合，且此等硫屬化物材料可分別被稱為SiSAG合金或InSAG合金或其等之一組合。在一些實例中，硫屬化物玻璃可包含各呈原子或分子形式之額外元素，諸如氫(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。

在一些實例中，儲存元件320可為一相變記憶體單元之一實例。在此等實例中，儲存元件320中使用之材料可為基於一合金(諸如上文列出之合金)且可經操作以便在記憶體單元之正常操作期間經歷一相變或變為不同物理狀態。舉例而言，一相變記憶體單元可具有一非晶狀態(例如，一相對無序原子組態)及一結晶狀態(例如，一相對有序原子組態)。

在一些實例中，諸如對於定限記憶體單元或自選擇記憶體單元，記憶體單元支援之一些或全部該組邏輯狀態可與硫屬化物材料之一非晶狀態相關聯(例如，處於一單一狀態之材料可操作以儲存不同邏輯狀態)。在一些實例中，儲存元件320可為一自選擇記憶體單元之一實例。在此等實例中，儲存元件320中使用之材料可係基於一合金(諸如上文列出之合金)且可經操作以便在記憶體單元之正常操作期間經歷至不同物理狀態之改變。舉例而言，一自選擇記憶體單元可具有一高臨限電壓狀態及一低臨限電壓狀態。一高臨限電壓狀態可對應於一第一邏輯狀態(例如，一重設狀態)且一低臨限電壓狀態可對應於一第二邏輯狀態(例如，一設定狀態)。在一些實例中，自選擇記憶體單元可經組態以儲存三個或更多個狀態。舉例而言，自選擇記憶體單元可儲存具有在第一邏輯狀態與第二邏輯狀態之間之一臨限電壓之一第三邏輯狀態(例如，一中間狀態)。在一些實例中，自選擇記憶體單元可經組態以基於用於寫入記憶體單元之一極性(例如，第一邏輯狀態之一第一極性及第二邏輯狀態之一第二極性)而儲存第一邏輯狀態或第二邏輯狀態。在一些實例中，自選擇記憶體單元可經組態以基於一寫入操作期間之一電流尖峰而儲存第三邏輯狀態。即，可使用第一極性或第二極性來程式化第三邏輯狀態。在此等實例中，可向自選擇記憶體單元施加經組態以調節記憶體單元之一第一脈衝。在一些實例中，亦可向自選擇記憶體單元施加一額外脈衝以進一步調節記憶體單元，該額外脈衝具有與第一脈衝之極性相反之一極性。接著，可將一第二脈衝施加至一第一存取線(例如，將一負電壓施加至列線210或行線215)。當第一存取線預充電時，第一存取線可與一電壓源隔離且可將一第三脈衝施加至第二存取線(例如，施加至未藉由第一脈衝充電之列線210或行線215)。在此等實例中，一電流可跨自選擇記憶體單元達到峰值且將記憶體單元寫入至中間狀態。

在一自選擇記憶體單元(例如，包含電極325-a、儲存元件320-a及電極325-b)之一程式化(寫入)操作期間，用於一寫入操作之一極性可影響(判定、設定、程式化)儲存元件320之材料之一特定行為或特性，諸如材料之臨限電壓。取決於藉由儲存元件320之材料儲存之邏輯狀態之儲存元件320之材料之臨限電壓之差異(例如，在材料儲存一邏輯狀態「0」時之臨限電壓與儲存一邏輯狀態「1」時之臨限電壓之間之差異)可對應於儲存元件320之讀取窗。在其他實例中，儲存一第一邏輯狀態之一記憶體單元之臨限電壓可在一第一極性處為高且在一第二相反極性處為低。儲存一第二邏輯狀態之一記憶體單元之臨限電壓可在第一極性處為低且在相反極性處為高。儲存第三邏輯狀態之一記憶體單元之臨限電壓可在第一極性及第二極性處為高。因此，可藉由施加兩個讀取脈衝而判定記憶體單元之邏輯狀態。

在一些實例中，記憶體陣列300之架構可被稱為一交叉點架構，其中一記憶體單元形成於一列線210與一行線215之間之一拓撲交叉點處。相較於其他記憶體架構，此一交叉點架構可以較低生產成本提供相對較高密度資料儲存。舉例而言，交叉點架構相較於其他架構可具有縮小之面積及因此增加之記憶體單元密度之記憶體單元。舉例而言，相較於具有一6F2記憶體單元面積之其他架構(諸如具有三端子選擇器元件之架構)，該架構可具有一4F2記憶體單元面積，其中F係最小特徵大小。舉例而言，DRAM可使用一電晶體(其係三端子裝置)作為用於各記憶體單元之選擇器元件且相較於交叉點架構可具有一更大記憶體單元面積。

雖然圖3之實例展示兩個記憶體層疊，但其他組態係可行的。在一些實例中，記憶體單元之一單一記憶體層疊(其可被稱為二維記憶體)可建構於一基板上方。在一些實例中，記憶體單元之兩個或更多個層疊可以一類似方式組態成三維交叉點架構。此外，在一些情況中，在圖3中展示或參考圖3描述之元件可如展示或描述般彼此電耦合但實體上重新配置(例如，一儲存元件320及可能一選擇元件或電極325可電串聯在一列線210與一行線215之間)。

圖4A、圖4B及圖4C繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之寫入操作之標繪圖400、401及402之一實例。舉例而言，圖4A可繪示將一記憶體單元(例如，如參考圖2描述之記憶體單元205)寫入至一設定狀態之一寫入操作之一標繪圖400，圖4B可繪示將一記憶體單元寫入至一重設狀態之一寫入操作之一標繪圖401，且圖4C可繪示將一記憶體單元寫入至一中間狀態之一寫入操作之一標繪圖402。可藉由一系統(例如，如參考圖1描述之系統100)執行圖4A、圖4B及圖4C中描繪之寫入操作。舉例而言，一記憶體裝置(例如，如參考圖1描述之記憶體裝置110)可對一記憶體陣列(例如，如參考圖1描述之記憶體陣列170)中之記憶體單元執行寫入操作。記憶體單元可經組態以儲存三個或更多個邏輯狀態，如參考圖2及圖3描述。

標繪圖400、401及402之X軸可表示時間且標繪圖400、401及402之Y軸可表示施加至一給定記憶體單元或給定存取線(例如，如參考圖2描述之字線210或數位線215)之一脈衝之一電壓。在一些實例中，將一脈衝施加至一記憶體單元可係指將一脈衝施加至第一存取線及第二存取線兩者。在其他實例中，將一脈衝施加至一存取線可係指經施加以加偏壓於一第一存取線或一第二存取線之一電壓。

參考圖4A，在一些實例中，一記憶體裝置可從一主機裝置(例如，如參考圖1描述之主機裝置105)接收一寫入命令以將資訊或資料寫入至一或多個記憶體單元。在一些實例中，寫入命令可包含與待儲存於記憶體單元處之一第一邏輯狀態(例如，一設定狀態)相關聯之資料或資訊。在此等實例中，記憶體裝置可執行如標繪圖400中繪示之一寫入操作。舉例而言，記憶體裝置(例如，或如參考圖2描述之一本端記憶體控制器245)可將一第一脈衝施加至記憶體單元。即，記憶體裝置可施加一脈衝405以將一第一存取線偏壓至一第一電壓且施加一脈衝410以將一第二存取線偏壓至一第二電壓。

在一些實例中，脈衝405可為一負電壓且脈衝410可為一正電壓。在此等實例中，跨記憶體單元之一電壓之一極性可基於第一存取線是否係一字線或數位線，例如，跨一記憶體單元之一電壓可為數位線與字線之一電壓之間之差。舉例而言，當第一存取線係一字線且第二存取線係一數位線時記憶體單元可程式化至一正極性且當第一存取線係一數位線且第二存取線係一字線時記憶體單元可程式化至一負極性。在一些實例中，至記憶體單元之第一脈衝亦可與調節記憶體單元以防止漂移相關聯。即，一記憶體單元之一電壓臨限值可歸因於時間、溫度或其他因素而改變且標繪圖400中繪示之第一脈衝可減輕漂移，例如，導致記憶體單元之臨限電壓恢復回至原始臨限電壓。

此外，記憶體裝置可在施加脈衝405及脈衝410時使用一電流鏡。即，施加脈衝405或脈衝410可導致一電流跨記憶體單元快速增加。可利用電流鏡來穩定電流且防止電流下降，例如，電流鏡可維持跨記憶體單元之電流。因此，可在一第一持續時間內施加跨記憶體單元之第一脈衝(例如，至第一存取線之脈衝405及至第二存取線之脈衝410)以將記憶體單元程式化至一設定狀態。

參考圖4B，在一些實例中，寫入命令可包含與待儲存於記憶體單元處之一第二邏輯狀態(例如，一重設狀態)相關聯之資料或資訊。在此等實例中，記憶體裝置可執行如標繪圖401中繪示之一寫入操作。舉例而言，記憶體裝置可將一第一脈衝施加至記憶體單元，例如，將脈衝415-a施加至第一存取線且將脈衝420-a施加至第二存取線。第一脈衝可與標繪圖400中繪示之第一脈衝相同。即，記憶體裝置可將第一脈衝施加至記憶體陣列中之一些或全部記憶體單元。在此等實例中，最初可將記憶體單元寫入至第一邏輯狀態(例如，設定狀態)。第一脈衝亦可調節記憶體單元，例如，減輕一記憶體單元之一給定臨限電壓中之任何漂移。

在施加第一脈衝之後，記憶體裝置可施加具有一相反極性之一第二脈衝以將包含記憶體單元之記憶體單元之一子集程式化至第二邏輯狀態(例如，重設狀態)。即，第一邏輯狀態及第二邏輯狀態可與相反極性之電壓相關聯。在一些實例中，第一邏輯狀態可與一正極性相關聯且第二邏輯狀態可與一負極性相關聯或第一邏輯狀態可與一負極性相關聯且第二邏輯狀態可與正極性相關聯。舉例而言，記憶體裝置可施加一脈衝415-b以將一第一存取線偏壓至一第三電壓且施加一脈衝420-b以將一第二存取線偏壓至一第四電壓。在一些實例中，脈衝415-b可為一正電壓且脈衝420-b可為一負電壓。在此等實例中，跨記憶體單元之一電壓之一極性可基於第一存取線是否係一字線或數位線，例如，跨一記憶體單元之一電壓可為數位線與字線之一電壓之間之差。舉例而言，當第一存取線係一字線且第二存取線係一數位線時記憶體單元可程式化至一負極性且當第一存取線係一數位線且第二存取線係一字線時記憶體單元可程式化至一正極性。如參考標繪圖400描述，記憶體裝置可使用一電流鏡來限制跨記憶體單元之一電流尖峰同時施加第一脈衝(例如，脈衝415-a及脈衝415-b)及第二脈衝(例如，脈衝415-b及脈衝420-b)。

參考圖4C，在一些實例中，寫入命令可包含與待儲存於記憶體單元處之一第三邏輯狀態(例如，一中間狀態)相關聯之資料或資訊。即，儲存設定狀態之一記憶體單元可具有一第一臨限電壓且儲存重設狀態之一記憶體單元可具有不同於該第一臨限電壓之一第二臨限電壓。在此等實例中，儲存中間狀態之一記憶體單元可具有在第一臨限電壓與第二臨限電壓之間之一第三臨限電壓。在一記憶體單元中偵測到之臨限電壓之位準可基於所使用之讀取脈衝之極性而不同。舉例而言，若使用具有一第一極性之一讀取脈衝來讀取記憶體單元，則設定狀態可展現高於重設狀態之臨限電壓的一臨限電壓。在一些實例中，若使用具有一第二極性之一讀取脈衝來讀取記憶體單元，則設定狀態可展現低於重設狀態之臨限電壓的一臨限電壓。中間狀態可經組態使得其可回應於使用具有第一極性之一讀取電壓且回應於使用具有第二極性之一讀取電壓而區分於設定狀態及重設狀態。在一些實例中，第三臨限電壓可與第二臨限電壓相同。

為將一記憶體單元程式化至中間狀態，記憶體裝置可執行如標繪圖402中繪示之一寫入操作。舉例而言，記憶體裝置可將一第一脈衝施加至記憶體單元，例如，將脈衝425-a施加至第一存取線且將脈衝430-a施加至第二存取線。第一脈衝可與標繪圖400中繪示之第一脈衝相同。即，記憶體裝置可將第一脈衝施加至記憶體陣列中之一些或全部記憶體單元。在此等實例中，最初可將記憶體單元寫入至第一邏輯狀態(例如，設定狀態)。第一脈衝亦可調節記憶體單元，例如，減輕一記憶體單元之一給定臨限電壓中之任何漂移。

在施加第一脈衝之後，記憶體裝置可施加一第二脈衝430-b以加偏壓於第二存取線。舉例而言，第二脈衝430-b可為一負脈衝。在此等實例中，記憶體裝置可將第二存取線偏壓(例如，預充電)至一第五電壓，例如，一負電壓。在一些情況中，在時間435，第二存取線之一電壓可處於第五電壓。在此等實例中，記憶體裝置可將第二存取線與一電壓源(例如，一負電壓源或一負解碼器)隔離。舉例而言，記憶體裝置可撤銷啟動電壓源使得第二存取線未耦合至任何電壓且耦合至記憶體單元及第二存取線之一節點浮動。在其他實例中，記憶體裝置可撤銷啟動將電壓源耦合至第二存取線之一開關。舉例而言，記憶體陣列可包含與一電壓(例如，一信號或減輕信號)耦合之一電晶體(例如，一N型金屬氧化物半導體(nMOS)電晶體)。在一些實例中，可在電晶體之一閘極處施加電壓(例如，信號)。基於寫入操作之一時序(例如，一預定時序)，閘極處之電壓可在時間435被撤銷啟動或變低。因此，電晶體可被撤銷啟動且將第二存取線與電壓源隔離。隔離電晶體亦可將電流鏡與第二存取線及記憶體單元隔離，如參考標繪圖400及401描述，例如，在標繪圖402中繪示之寫入操作期間，電流鏡可能不會對記憶體單元產生影響。

在435將第二存取線與記憶體單元隔離之後，記憶體裝置可施加一第三脈衝425-b以將第一存取線偏壓至一第六電壓。可將第三脈衝425-b施加至第一存取線而第二存取線浮動(例如，與一電壓源隔離)。儘管在435之後之一時間展示，然在一些實例中，記憶體裝置可在隔離之後立即或與隔離同時施加脈衝425-b，例如，基於在隔離第二存取線與將第三脈衝425-b施加至第一存取線之間之一較小持續時間，較少電流可洩漏。在一些實例中，施加第三脈衝425-b可導致跨記憶體單元之一電流快速達到峰值。此外，電流尖峰亦可加偏壓於第二存取線，例如，與第二存取線及記憶體單元耦合之節點可被充電直至與耦合於第一存取線及記憶體單元之一第二節點等化。因此，當完成施加第三脈衝425-b時，跨記憶體單元之電流可快速下降至0 (例如，近似0)。即，第三脈衝425-b之一正電壓及第二脈衝430-b之一負電壓可在0處等化。在此等實例中，電流之快速下降可取消選擇(例如，關閉)記憶體單元。

在一些實例中，跨記憶體單元之快速電流尖峰及電流下降可將記憶體單元程式化至中間狀態。由於記憶體單元基於一快速電流尖峰及電流下降而程式化至中間狀態，故可在短於第一持續時間(例如，短於將記憶體單元程式化至第一邏輯狀態或第二邏輯狀態之第一脈衝或第二脈衝之持續時間)之一第二持續時間內施加第三脈衝425-b。因此，記憶體裝置可在程式化中間狀態時節省功率。利用標繪圖402中繪示之寫入操作亦可導致對高電壓臨限值狀態之較佳讀取干擾免疫，例如，可減少或減輕基於大量讀取操作之電壓臨限值或邏輯狀態變化。此外，可運用第一極性或第二極性來程式化儲存中間狀態之記憶體單元。即，跨記憶體單元之一電壓之一極性可基於第一存取線是否係一字線或數位線。舉例而言，當第一存取線係一字線且第二存取線係一數位線時記憶體單元可程式化至一負極性且當第一存取線係一數位線且第二存取線係一字線時記憶體單元可程式化至一正極性。

在一些實例中，在將記憶體單元程式化至第一邏輯狀態、第二邏輯狀態或第三邏輯狀態之後，記憶體裝置可執行一讀取操作以判定一給定記憶體單元之一邏輯狀態。在一些實例中，當記憶體單元經組態以儲存設定狀態、重設狀態或中間狀態時，記憶體裝置可使用兩個讀取脈衝。舉例而言，記憶體裝置可使用具有第一極性之一第一讀取脈衝及具有第二極性(例如，相反極性)之一第二讀取脈衝。當記憶體裝置施加第一讀取脈衝時，儲存第一邏輯狀態或第三邏輯狀態之記憶體單元可展現一高臨限電壓且儲存第二邏輯狀態之記憶體單元可展現一低臨限電壓。當記憶體裝置施加第二讀取脈衝時，儲存第二邏輯狀態或第三邏輯狀態之記憶體單元可展現一高臨限電壓且儲存第一邏輯狀態之記憶體單元可展現一低臨限電壓。即，儲存第一邏輯狀態及第二邏輯狀態之記憶體單元可基於所施加之各自極性而處於一高臨限電壓或一低臨限電壓。儲存第三邏輯狀態之記憶體單元可處於一高臨限電壓而不考慮所施加之極性。因此，記憶體裝置可藉由施加具有相反極性之第一及第二讀取脈衝而判定記憶體單元是否儲存第一邏輯狀態、第二邏輯狀態或第三邏輯狀態。

圖5繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一寫入操作之一標繪圖500之一實例。舉例而言，圖5繪示將一記憶體單元(例如，如參考圖2描述之記憶體單元205)寫入至一中間狀態之一寫入操作之一標繪圖500。在一些實例中，圖5中繪示之寫入操作可為標繪圖402中繪示之寫入操作之一替代例以將一記憶體單元寫入至中間狀態。可藉由一系統(例如，如參考圖1描述之系統100)執行圖5中描繪之寫入操作。舉例而言，一記憶體裝置(例如，如參考圖1描述之記憶體裝置110)可對一記憶體陣列(例如，如參考圖1描述之記憶體陣列170)中之記憶體單元執行寫入操作。

標繪圖500之X軸可表示時間且標繪圖500之Y軸可表示施加至一給定記憶體單元或給定存取線(例如，如參考圖2描述之字線210或數位線215)之一脈衝之一電壓。在一些實例中，至一記憶體單元之一脈衝可係指將一脈衝施加至第一及第二存取線兩者。在其他實例中，至一存取線之一脈衝可係指經施加以加偏壓於耦合至記憶體單元之一第一存取線或一第二存取線之一電壓。

在一些實例中，一記憶體裝置可從一主機裝置(例如，如參考圖1描述之主機裝置105)接收一寫入命令以將資訊或資料寫入至一或多個記憶體單元(例如，寫入至一第一邏輯狀態、一第二邏輯狀態或一第三邏輯狀態)。為將記憶體單元寫入至第三邏輯狀態，記憶體裝置可利用標繪圖500中繪示之寫入操作。

舉例而言，記憶體裝置可將一第一脈衝(例如，脈衝510-a及脈衝505-a)施加至一給定記憶體單元。在一些實例中，第一脈衝可與如參考圖4描述之標繪圖400、401及402中繪示之第一脈衝相同。即，第一脈衝可調節記憶體單元且減輕漂移。在施加第一脈衝之後，記憶體裝置可將一第二脈衝(例如，脈衝505-b及脈衝510-b)施加至記憶體單元。在一些實例中，第二脈衝可具有與第一脈衝相反之一極性。在一些情況中，第一脈衝及第二脈衝之極性可取決於第一存取線是否係一數位線或一字線。舉例而言，當第一存取線係一字線且第二存取線係一數位線時記憶體裝置可施加具有一正極性之一第一脈衝且當第一存取線係一數位線且第二存取線係一字線時記憶體裝置可施加具有一負極性之一第一脈衝。第二脈衝可具有與第一脈衝之一極性相反的一極性，例如，若第一極性為正則其為負且若第一極性為負則其為正。在一些實例中，第二脈衝可與如標繪圖401中繪示之第二脈衝相同，例如，記憶體單元可在第一脈衝及第二脈衝之後處於一重設狀態。在一些實例中，例如，與標繪圖402相比，額外脈衝可進一步調節記憶體單元。與標繪圖402中繪示之寫入操作相比，標繪圖500中繪示之寫入操作可消耗額外功率但亦導致大於藉由標繪圖402中繪示之寫入操作產生之一電流尖峰的一電流尖峰。此可導致額外讀取干擾預防。

在施加第二脈衝之後，記憶體裝置可施加一第三脈衝505-c以將第一存取線偏壓至一第一電壓，例如，一負電壓。在一些實例中，在時間515，第一存取線可處於第一電壓。在此等實例中，記憶體裝置可(例如)藉由撤銷啟動一電晶體或一電壓供應器將第一存取線與一電壓源隔離，如參考圖4C及標繪圖402描述。在隔離第一存取線之後，記憶體裝置可施加一第四脈衝510-c以將第二存取線偏壓至一第二電壓，例如，一正電壓。如參考圖4C描述，為減少電流洩漏，可與隔離第一存取線同時或在隔離第一存取線之後立即施加第四脈衝510-c。在一些實例中，施加第四脈衝510-c可導致跨記憶體單元之一電流快速達到峰值。此外，電流尖峰亦可加偏壓於第一存取線，例如，與一第一存取線及記憶體單元耦合之一節點可被充電直至與耦合於第二存取線及記憶體單元之一第二節點等化。因此，當完成施加第四脈衝510-c時，跨記憶體單元之電流可快速下降至0 (例如，近似0)。即，第四脈衝510-c之一正電壓及第三脈衝505-c之一負電壓可在0處等化。在此等實例中，電流之快速下降可取消選擇(例如，關閉)記憶體單元且將記憶體單元程式化至中間狀態。由於記憶體單元基於一快速電流尖峰及電流下降而程式化至中間狀態，故可在短於第一脈衝或第二脈衝之一持續時間的一持續時間內施加第四脈衝510-c。可使用一第一極性或一第二極性來程式化儲存中間狀態之記憶體單元。即，跨記憶體單元之一電壓之一極性可基於第一存取線是否係一字線或數位線。舉例而言，當第一存取線係一字線且第二存取線係一數位線時記憶體單元可程式化至一正極性且當第一存取線係一數位線且第二存取線係一字線時記憶體單元可程式化至一負極性。

圖6繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之程序圖600之一實例。可藉由如本文中描述之一系統或其組件實施程序圖之操作。舉例而言，可藉由如參考圖1至圖3描述之一系統或裝置(例如，系統100、記憶體晶粒200或記憶體陣列300)執行程序圖600。程序圖600可繪示將一記憶體單元程式化至一中間狀態之一寫入操作，如參考圖4及圖5描述。

在605，一記憶體裝置(例如，如參考圖1描述之記憶體裝置110)或一控制器(例如，如參考圖2描述之本端記憶體控制器245)可從一主機系統(例如，如參考圖1描述之主機裝置105)接收一寫入命令。在一些實例中，寫入命令可指示將資訊寫入至包括硫屬化物材料之記憶體單元。舉例而言，寫入命令可指示將一設定狀態、一重設狀態或一中間狀態寫入至記憶體單元。記憶體裝置可基於接收寫入命令而選擇記憶體陣列中之記憶體單元之一子集以程式化至中間狀態。

在610，記憶體裝置可將一第一脈衝施加至記憶體單元以調節該記憶體單元。舉例而言，記憶體裝置可施加一脈衝以加偏壓於一第一存取線且施加一脈衝以加偏壓於一第二存取線，如標繪圖402及500中繪示。在一些實例中，第一脈衝可減輕記憶體單元處之漂移。在一些實例中，至第一存取線之脈衝可為一負電壓且至第二存取線之脈衝可為一正電壓。在此等實例中，跨記憶體單元之一電壓之一極性可取決於第一存取線是否係一字線或數位線，例如，當第一存取線係一數位線(例如，如參考圖2描述之數位線215)時為一負極性且當第一存取線係一字線(例如，如參考圖2描述之字線210)時為一正極性。

在615，記憶體裝置可將一選用第二脈衝施加至記憶體單元以進一步調節該記憶體單元，例如，如標繪圖500中繪示。舉例而言，記憶體裝置可施加一脈衝以加偏壓於第一存取線且施加一脈衝以加偏壓於第二存取線，如標繪圖500中繪示。在一些實例中，第二脈衝可具有與第一脈衝相反之一極性，例如，若第一脈衝具有一正極性則第二脈衝可具有一負極性且若第一脈衝具有一負極性則第二脈衝可具有一正極性。在630，選用第二脈衝可改良讀取干擾免疫且導致一較大電流尖峰。

在620，記憶體裝置可基於是否施加選用第二脈衝而將一第三脈衝施加至第一存取線或第二存取線。舉例而言，若未施加第二脈衝，則記憶體裝置可將一第三脈衝施加至第二存取線，例如，如標繪圖402中繪示。在其他實例中，若施加第二脈衝，則記憶體裝置可將一第三脈衝施加至第一存取線，如標繪圖500中繪示。在一些實例中，第三脈衝可將各自存取線偏壓至一負電壓。

在625，記憶體裝置可隔離第三脈衝施加至之各自存取線(例如，存取線)。在一些實例中，當存取線經偏壓至負電壓時，記憶體裝置可藉由將存取線與一電壓源解耦合而隔離存取線。舉例而言，記憶體裝置可撤銷啟動一開關、與電壓源及存取線耦合之一電晶體或如參考圖4描述之電壓源。舉例而言，記憶體裝置可藉由撤銷啟動施加至電晶體之一閘極之一減輕信號而撤銷啟動電晶體。隔離存取線可導致與存取線及記憶體單元耦合之一節點浮動，例如，未耦合至任何電壓源。

在630，記憶體裝置可將一第四脈衝施加至第三脈衝未施加至之一存取線(例如，另一存取線)。在一些實例中，記憶體裝置可與隔離存取線同時或在隔離存取線之後立即施加第四脈衝。在一些實例中，記憶體裝置可施加第四脈衝以將另一存取線偏壓至一正電壓。施加第四脈衝亦可跨記憶體單元產生一電流尖峰。由於存取線可與電壓源隔離，故記憶體單元可與一電流鏡隔離且在完成施加第四脈衝之後電流可跨記憶體單元快速下降，例如，直至記憶體單元之兩側等化，如參考圖4描述。因此，記憶體單元可程式化至中間狀態。在一些實例中，可在小於第一脈衝、第二脈衝及第三脈衝之一持續時間內施加第四脈衝。此可降低功率消耗。此外，記憶體裝置可使用一正或負極性將記憶體單元程式化至中間狀態。利用電流尖峰來程式化記憶體單元亦可減少讀取干擾。

在635，記憶體裝置可將一第一讀取脈衝施加至記憶體單元。在一些實例中，在將記憶體單元程式化至中間狀態之後，記憶體裝置可從主機裝置接收一讀取命令。在此等實例中，記憶體裝置可基於接收讀取命令而執行一讀取操作以判定記憶體單元之一邏輯狀態。在一些情況中，記憶體裝置可運用一第一讀取脈衝及一第二讀取脈衝來執行一讀取操作以判定記憶體單元之邏輯狀態。舉例而言，記憶體裝置可將一第一讀取脈衝施加至給定記憶體單元。第一讀取脈衝可為具有一第一極性(例如，一正極性)之一脈衝。第一讀取脈衝可導致一第一組記憶體單元展現一高電壓臨限值且導致一第二組記憶體單元展現一低臨限電壓。

在640，記憶體裝置可將一第二讀取脈衝施加至記憶體單元。在一些實例中，第二讀取脈衝可具有與第一極性相反之一第二極性(例如，一負極性)。第二讀取脈衝可導致一第三組記憶體單元展現一高臨限電壓且導致一第四組單元展現一低臨限電壓。

在645，記憶體裝置可至少部分基於施加第一脈衝及第二脈衝而判定記憶體陣列中之記憶體單元之一邏輯狀態。舉例而言，具有一第一邏輯狀態(例如，設定狀態)之一記憶體單元可基於施加第一讀取脈衝而展現一高電壓臨限值且基於施加第二讀取脈衝而展現一低臨限電壓，例如，具有第一邏輯狀態之記憶體單元可處於第一組記憶體單元中。具有一第二邏輯狀態之一記憶體單元可基於施加第二讀取脈衝而展現一高電壓臨限值且基於施加第一讀取脈衝而展現一低臨限電壓，例如，具有第二邏輯狀態(例如，重設狀態)之記憶體單元可處於第二組及第三組記憶體單元中。具有一第三邏輯狀態(例如，中間狀態)之一記憶體單元可基於施加第一脈衝或第二脈衝而展現一高臨限電壓，例如，具有第三邏輯狀態之記憶體單元可處於第一組記憶體單元及第三組記憶體單元中。因此，記憶體裝置可判定第二組中之記憶體單元與第二邏輯狀態相關聯，第四組中之記憶體單元與第一邏輯狀態相關聯，且第一組及第三組中之剩餘記憶體單元與第三邏輯狀態相關聯，例如，在第一讀取脈衝及第二讀取脈衝處展現一高臨限電壓之記憶體單元可儲存第三邏輯狀態。儲存第三邏輯狀態之記憶體單元可基於可藉由第一極性或第二極性程式化而在第一讀取脈衝及第二讀取脈衝兩者處展現高臨限電壓。

圖7展示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一記憶體裝置720之一方塊圖700。記憶體裝置720可為如參考圖1至圖6描述之一記憶體裝置之態樣之一實例。記憶體裝置720或其各種組件可為用於執行如本文中描述之用於以極性為基礎之記憶體單元之程式化技術之各種態樣之構件之一實例。舉例而言，記憶體裝置720可包含一接收組件725、一存取操作組件730、一隔離組件735或其等之任何組合。此等組件之各者可彼此直接或間接地通信(例如，經由一或多個匯流排)。

接收組件725可經組態為或以其他方式支援用於在一記憶體裝置處接收將資訊寫入至包含硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態之記憶體單元之一命令的一構件。

存取操作組件730可經組態為或以其他方式支援用於至少部分基於接收到命令而將記憶體裝置之一記憶體單元寫入至中間狀態的一構件，其中將該記憶體單元寫入至該中間狀態包含：將具有一第一極性之一第一脈衝施加至該記憶體單元，該第一脈衝經組態以調節該記憶體單元；至少部分基於施加具有該第一極性之該第一脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；及至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。在一些實例中，存取操作組件730可經組態為或以其他方式支援用於將具有一第一極性之一第一脈衝施加至該記憶體單元的一構件，該第一脈衝經組態以調節該記憶體單元。

隔離組件735可經組態為或以其他方式支援用於至少部分基於施加具有第一極性之第一脈衝而將與記憶體單元耦合之一第一存取線與一電壓源隔離的一構件。在一些情況中，存取操作組件730可經組態為或以其他方式支援用於至少部分基於隔離與該記憶體單元耦合之第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線的一構件。

在一些例項中，為支援將記憶體單元寫入至中間狀態，存取操作組件730可經組態為或以其他方式支援用於將第一存取線偏壓至一第一電壓的一構件，其中隔離該第一存取線至少部分基於將該第一存取線偏壓至該第一電壓。在一些實例中，存取操作組件730可經組態為或以其他方式支援用於在一第一持續時間內將第一脈衝施加至該記憶體單元，且在一第二持續時間內將第二脈衝施加至該記憶體單元的一構件，該第一持續時間大於該第二持續時間。

在一些實例中，為支援將記憶體單元寫入至中間狀態，存取操作組件730可經組態為或以其他方式支援用於在隔離第一存取線之前將具有一第二極性之一第三脈衝施加至該記憶體單元的一構件，該第三脈衝經組態以調節該記憶體單元。

在一些情況中，存取操作組件730可經組態為或以其他方式支援用於施加第一極性(一正極性)及第二極性(一負極性)的一構件。

在一些例項中，存取操作組件730可經組態為或以其他方式支援用於施加第一脈衝以減輕與記憶體單元相關聯之一臨限電壓之漂移的一構件。

在一些實例中，為支援將第二脈衝施加至第二存取線，存取操作組件730可經組態為或以其他方式支援用於將該第二存取線偏壓至一第一電壓的一構件。在一些實例中，為支援將第一脈衝施加至具有第一極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第一存取線偏壓至一第一電壓的一構件。在一些情況中，為支援將第一脈衝施加至具有第一極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第二存取線偏壓至一第二電壓的一構件。在一些例項中，第一存取線包含一字線且第二存取線包含一數位線。在一些實例中，第一存取線包含一數位線且第二存取線包含一字線。

在一些實例中，為支援將第一存取線與電壓源隔離，隔離組件735可經組態為或以其他方式支援用於將與該電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓的一構件，其中至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。在一些情況中，為支援將第一存取線與電壓源隔離，隔離組件735可經組態為或以其他方式支援用於至少部分基於未接收一信號而撤銷啟動電壓源的一構件。

在一些例項中，接收組件725可經組態為或以其他方式支援用於在一記憶體裝置處接收將資訊寫入至經組態以儲存三個或更多個狀態之記憶體單元之一命令的一構件。

在一些實例中，存取操作組件730可經組態為或以其他方式支援用於至少部分基於接收到命令而將記憶體裝置之一記憶體單元寫入至三個或更多個狀態之一中間狀態的一構件，其中將該記憶體單元寫入至該中間狀態包含將具有一第一極性之一第一脈衝施加至該記憶體單元，至少部分基於施加該第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元，至少部分基於施加具有該第二極性之該第二脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離，及至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線以將該記憶體單元寫入至該中間狀態。在一些例項中，存取操作組件730可經組態為或以其他方式支援用於將具有一第一極性之一第一脈衝施加至記憶體單元的一構件。

在一些情況中，存取操作組件730可經組態為或以其他方式支援用於至少部分基於施加第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元的一構件。在一些實例中，存取操作組件730可經組態為或以其他方式支援用於至少部分基於隔離與記憶體單元耦合之第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線以將該記憶體單元寫入至中間狀態的一構件。

在一些實例中，為支援將記憶體單元寫入至中間狀態，存取操作組件730可經組態為或以其他方式支援用於至少部分基於施加第二脈衝而將第一存取線偏壓至一第一電壓的一構件，其中隔離該第一存取線至少部分基於將該第一存取線偏壓至該第一電壓。在一些情況中，存取操作組件730可經組態為或以其他方式支援用於在一第一持續時間內施加第一脈衝且在一第二持續時間內施加第三脈衝的一構件，該第一持續時間大於該第二持續時間。在一些例項中，為支援將第一脈衝施加至具有第一極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第一存取線加偏壓至一第一電壓的一構件。在一些例項中，為支援將第一脈衝施加至具有第一極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第二存取線偏壓至一第二電壓的一構件。

在一些情況中，為支援將第二脈衝施加至具有第二極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第一存取線偏壓至第二電壓的一構件。在一些實例中，為支援將第二脈衝施加至具有第二極性之記憶體單元，存取操作組件730可經組態為或以其他方式支援用於將第二存取線偏壓至第一電壓的一構件。

在一些情況中，隔離組件735可經組態為或以其他方式支援用於至少部分基於施加具有第二極性之第二脈衝而將與記憶體單元耦合之一第一存取線與一電壓源隔離的一構件。

在一些例項中，為支援隔離第一存取線，隔離組件735可經組態為或以其他方式支援用於將與電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓的一構件，其中至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。在一些情況中，為支援隔離第一存取線，隔離組件735可經組態為或以其他方式支援用於至少部分基於未接收一信號而撤銷啟動電壓源的一構件。

圖8展示繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一方法800之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法800之操作。舉例而言，可藉由如參考圖1至圖7描述之一記憶體裝置執行方法800之操作。在一些實例中，一記憶體裝置可執行一指令集以控制裝置之功能元件執行所描述功能。額外地或替代地，記憶體裝置可使用專用硬體來執行所描述功能之態樣。

在805，該方法可包含在一記憶體裝置處接收將資訊寫入至包含硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態之記憶體單元之一命令。可根據如本文中揭示之實例來執行805之操作。在一些實例中，可藉由如參考圖7描述之一接收組件725執行805之操作之態樣。

在810，該方法可包含至少部分基於接收到命令而將記憶體裝置之一記憶體單元寫入至中間狀態，其中將該記憶體單元寫入至該中間狀態可包含參考815及820描述之特徵。可根據如本文中揭示之實例來執行810之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行810之操作之態樣。

在815，該方法可包含將具有一第一極性之一第一脈衝施加至記憶體單元，該第一脈衝經組態以調節該記憶體單元。可根據如本文中揭示之實例來執行815之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行815之操作之態樣。

在820，該方法可包含至少部分基於施加具有第一極性之第一脈衝而將與記憶體單元耦合之一第一存取線與一電壓源隔離。可根據如本文中揭示之實例來執行820之操作。在一些實例中，可藉由如參考圖7描述之一隔離組件735執行820之操作之態樣。

在825，該方法可包含至少部分基於隔離與記憶體單元耦合之第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。可根據如本文中揭示之實例來執行825之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行825之操作之態樣。

在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法800。設備可包含用於以下各者之特徵、電路系統、邏輯、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：在一記憶體裝置處接收將資訊寫入至包含硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態之記憶體單元之一命令；至少部分基於接收到該命令而將該記憶體裝置之一記憶體單元寫入至該中間狀態，其中將該記憶體單元寫入至該中間狀態包含：將具有一第一極性之一第一脈衝施加至該記憶體單元，該第一脈衝經組態以調節該記憶體單元；至少部分基於施加具有該第一極性之該第一脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；及至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。

在本文中描述之方法800及設備之一些實例中，將記憶體單元寫入至中間狀態可包含用於將第一存取線偏壓至一第一電壓的操作、特徵、電路系統、邏輯、構件或指令，其中隔離該第一存取線可至少部分基於將該第一存取線偏壓至該第一電壓。

在本文中描述之方法800及設備之一些例項中，可在一第一持續時間內將第一脈衝施加至記憶體單元，可在一第二持續時間內施加第二脈衝，該第一持續時間大於該第二持續時間。

在本文中描述之方法800及設備之一些情況中，將記憶體單元寫入至中間狀態可包含用於在隔離第一存取線之前將具有一第二極性之一第三脈衝施加至該記憶體單元的操作、特徵、電路系統、邏輯、構件或指令，該第三脈衝經組態以調節該記憶體單元。

在本文中描述之方法800及設備之一些實例中，第一極性可為一正極性且第二極性可為一負極性。

在本文中描述之方法800及設備之一些例項中，第一脈衝可經組態以減輕與記憶體單元相關聯之一臨限電壓之漂移。

在本文中描述之方法800及設備之一些情況中，將第一存取線與電壓源隔離可包含用於將與該電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓的操作、特徵、電路系統、邏輯、構件或指令，其中可至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。

在本文中描述之方法800及設備之一些實例中，將第一存取線與電壓源隔離可包含用於至少部分基於未接收一信號而撤銷啟動該電壓源的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法800及設備之一些例項中，將第二脈衝施加至第二存取線可包含用於將該第二存取線偏壓至一第一電壓的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法800及設備之一些情況中，將第一脈衝施加至可具有第一極性之記憶體單元可包含用於將第一存取線偏壓至一第一電壓且將第二存取線偏壓至一第二電壓的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法800及設備之一些實例中，第一存取線包含一字線且第二存取線包含一數位線。

在本文中描述之方法800及設備之一些例項中，第一存取線包含一數位線且第二存取線包含一字線。

圖9展示繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一方法900之一流程圖。可藉由如本文中描述之一記憶體裝置或其組件實施方法900之操作。舉例而言，可藉由如參考圖1至圖7描述之一記憶體裝置執行方法900之操作。在一些實例中，一記憶體裝置可執行一指令集以控制裝置之功能元件執行所描述功能。額外地或替代地，記憶體裝置可使用專用硬體來執行所描述功能之態樣。

在905，該方法可包含在一記憶體裝置處接收將資訊寫入至經組態以儲存三個或更多個狀態之記憶體單元之一命令。可根據如本文中揭示之實例來執行905之操作。在一些實例中，可藉由如參考圖7描述之一接收組件725執行905之操作之態樣。

在910，該方法可包含至少部分基於接收到命令而將記憶體裝置之一記憶體單元寫入至三個或更多個狀態之一中間狀態，其中將該記憶體單元寫入至該中間狀態可包含參考915、920、925及930描述之特徵。可根據如本文中揭示之實例來執行910之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行910之操作之態樣。

在915，該方法可包含將具有一第一極性之一第一脈衝施加至記憶體單元。可根據如本文中揭示之實例來執行915之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行915之操作之態樣。

在920，該方法可包含至少部分基於施加第一脈衝而將具有一第二極性之一第二脈衝施加至記憶體單元。可根據如本文中揭示之實例來執行920之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行920之操作之態樣。

在925，該方法可包含至少部分基於施加具有第二極性之第二脈衝而將與記憶體單元耦合之一第一存取線與一電壓源隔離。可根據如本文中揭示之實例來執行925之操作。在一些實例中，可藉由如參考圖7描述之一隔離組件735執行925之操作之態樣。

在930，該方法可包含至少部分基於隔離與記憶體單元耦合之第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線以將該記憶體單元寫入至中間狀態。可根據如本文中揭示之實例來執行930之操作。在一些實例中，可藉由如參考圖7描述之一存取操作組件730執行930之操作之態樣。

在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法900。設備可包含用於以下各者之特徵、電路系統、邏輯、構件或指令(例如，儲存可藉由一處理器執行之指令之一非暫時性電腦可讀媒體)：在一記憶體裝置處接收將資訊寫入至經組態以儲存三個或更多個狀態之記憶體單元之一命令；至少部分基於接收到該命令而將該記憶體裝置之一記憶體單元寫入至該三個或更多個狀態之一中間狀態，其中將該記憶體單元寫入至該中間狀態包含將具有一第一極性之一第一脈衝施加至該記憶體單元，至少部分基於施加該第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元，至少部分基於施加具有該第二極性之該第二脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離，及至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線以將該記憶體單元寫入至該中間狀態。

在本文中描述之方法900及設備之一些情況中，將記憶體單元寫入至中間狀態可包含用於至少部分基於施加第二脈衝而將第一存取線偏壓至一第一電壓的操作、特徵、電路系統、邏輯、構件或指令，其中隔離該第一存取線可至少部分基於將該第一存取線偏壓至該第一電壓。

在本文中描述之方法900及設備之一些例項中，可在一第一持續時間內將第一脈衝施加至記憶體單元且可在一第二持續時間內施加第三脈衝，該第一持續時間大於該第二持續時間。

在本文中描述之方法900及設備之一些實例中，隔離第一存取線可包含用於將與電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓的操作、特徵、電路系統、邏輯、構件或指令，其中可至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。

在本文中描述之方法900及設備之一些例項中，隔離第一存取線可包含用於至少部分基於未接收一信號而撤銷啟動電壓源的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法900及設備之一些實例中，將第一脈衝施加至可具有第一極性之記憶體單元可包含用於將第一存取線偏壓至一第一電壓且將第二存取線偏壓至一第二電壓的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法900及設備之一些情況中，將第二脈衝施加至可具有第二極性之記憶體單元可包含用於將第一存取線偏壓至第二電壓且將第二存取線偏壓至第一電壓的操作、特徵、電路系統、邏輯、構件或指令。

在本文中描述之方法900及設備之一些實例中，第一存取線包含一字線且第二存取線包含一數位線。

在本文中描述之方法900及設備之一些例項中，第一存取線包含一數位線且第二存取線包含一字線。

應注意，本文中描述之方法描述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。

描述另一設備。該設備可包含：一記憶體陣列，其包含記憶體單元，該等記憶體單元包含硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態；一控制器，其與該記憶體陣列耦合且經組態以導致該設備接收將資訊寫入至該等記憶體單元之一命令且至少部分基於接收到該命令而將該等記憶體單元之一記憶體單元寫入至該中間狀態，其中為將該記憶體單元寫入至該中間狀態，該控制器進一步經組態以：將具有一第一極性之一第一脈衝施加至該記憶體單元，該第一脈衝經組態以調節該記憶體單元；至少部分基於施加具有該第一極性之該第一脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；及至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。

在一些例項中，該設備可包含將第一存取線偏壓至一第一電壓，其中控制器可經組態以至少部分基於將該第一存取線偏壓至該第一電壓而隔離該第一存取線。

描述另一設備。該設備可包含：一記憶體陣列，其包含記憶體單元，該等記憶體單元經組態以儲存三個或更多個狀態；一控制器，其與該記憶體陣列耦合且經組態以導致該設備接收將資訊寫入至該等記憶體單元之一寫入命令且至少部分基於接收到該命令而將該等記憶體單元之一記憶體單元寫入至該三個或更多個狀態之一中間狀態，其中為將該記憶體單元寫入至該中間狀態，該控制器進一步經組態以將具有一第一極性之一第一脈衝施加至該記憶體單元，至少部分基於施加該第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元，至少部分基於施加具有該第二極性之該第二脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離，且至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線。

在一些情況中，該設備可包含至少部分基於施加第二脈衝而將第一存取線偏壓至一第一電壓，其中控制器可經組態以至少部分基於將該第一存取線偏壓至該第一電壓而隔離該第一存取線。

可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。

術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則組件被認為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。

術語「耦合」係指從當前無法經由一導電路徑在組件之間傳遞信號之組件之間之一開路關係移動至能夠經由導電路徑在組件之間傳遞信號之組件之間之一閉路關係的條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始允許信號經由先前不允許信號流動之一導電路徑在其他組件之間流動之一變化。

術語「隔離」係指信號當前無法在組件之間流動之組件之間的一關係。若組件之間存在一開路，則該等組件彼此隔離。舉例而言，藉由定位於組件之間之一開關分離之兩個組件在該開關斷開時彼此隔離。當一控制器隔離兩個組件時，該控制器影響防止信號使用先前允許信號流動之一導電路徑在該等組件之間流動的一變化。

本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他實例中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。

本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。

本文中陳述之描述以及隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。

在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。

可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文中描述之功能。若在藉由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施本文中描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。

舉例而言，可運用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。

如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。

電腦可讀媒體包含非暫時性電腦儲存媒體及包含促成一電腦程式從一個位置傳送至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置，或可用來以指令或資料結構之形式載送或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。此等之組合亦包含在電腦可讀媒體之範疇內。

提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。

100:系統 105:主機裝置 110:記憶體裝置 115:通道 120:外部記憶體控制器 125:處理器 130:基本輸入/輸出系統(BIOS)組件 135:匯流排 155:裝置記憶體控制器 160-a:記憶體晶粒 160-b:記憶體晶粒 160-N:記憶體晶粒 165-a:本端記憶體控制器 165-b:本端記憶體控制器 165-N:本端記憶體控制器 170-a:記憶體陣列 170-b:記憶體陣列 170-N:記憶體陣列 186:命令及位址(CA)通道 188:時脈信號(CK)通道 190:資料(DQ)通道 192:其他通道 200:記憶體晶粒 205:記憶體單元 210:列線 210-a:列線 210-b:列線 210-c:列線 210-d:列線 215:行線 215-a:行線 215-b:行線 220:列解碼器 225:行解碼器 230:感測組件 235:參考 240:輸入/輸出 245:本端記憶體控制器 300:記憶體陣列 305:第一層疊 310:第二層疊 320-a:儲存元件 320-b:儲存元件 325-a:電極 325-b:電極 325-c:電極 325-d:電極 400:標繪圖 401:標繪圖 402:標繪圖 405:脈衝 410:脈衝 415-a:脈衝 415-b:脈衝 420-a:脈衝 420-b:脈衝 425-a:脈衝 425-b:第三脈衝 430-a:脈衝 430-b:第二脈衝 435:時間 500:標繪圖 505-a:脈衝 505-b:脈衝 505-c:脈衝 510-a:脈衝 510-b:脈衝 510-c:脈衝 515:時間 600:程序圖 605:操作 610:操作 615:操作 620:操作 625:操作 630:操作 635:操作 640:操作 645:操作 700:方塊圖 720:記憶體裝置 725:接收組件 730:存取操作組件 735:隔離組件 800:方法 805:操作 810:操作 815:操作 820:操作 825:操作 900:方法 905:操作 910:操作 915:操作 920:操作 925:操作 930:操作

圖1繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一系統之一實例。

圖2繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一記憶體晶粒之一實例。

圖3繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之記憶體單元之一實例。

圖4A、圖4B及圖4C繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之標繪圖之實例。

圖5繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一標繪圖之一實例。

圖6繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一程序圖之一實例。

圖7展示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一記憶體裝置之一方塊圖。

圖8及圖9展示繪示根據如本文中揭示之實例之支援用於以極性為基礎之記憶體單元之程式化技術之一或若干方法之流程圖。

402:標繪圖

425-a:脈衝

425-b:第三脈衝

430-a:脈衝

430-b:第二脈衝

435:時間

Claims (25)

1. 一種方法，其包括： 在一記憶體裝置處接收將資訊寫入至包括一硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態之記憶體單元之一命令；及 至少部分基於接收到該命令而將該記憶體裝置之一記憶體單元寫入至該中間狀態，其中將該記憶體單元寫入至該中間狀態包括： 將具有一第一極性之一第一脈衝施加至該記憶體單元，該第一脈衝經組態以調節該記憶體單元； 至少部分基於施加具有該第一極性之該第一脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；及 至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。
2. 如請求項1之方法，其中將該記憶體單元寫入至該中間狀態進一步包括： 將該第一存取線偏壓至一第一電壓，其中隔離該第一存取線至少部分基於將該第一存取線偏壓至該第一電壓。
3. 如請求項1之方法，其中在一第一持續時間內將該第一脈衝施加至該記憶體單元，在一第二持續時間內施加該第二脈衝，該第一持續時間大於該第二持續時間。
4. 如請求項1之方法，其中將該記憶體單元寫入至該中間狀態進一步包括： 在隔離該第一存取線之前將具有一第二極性之一第三脈衝施加至該記憶體單元，該第三脈衝經組態以調節該記憶體單元。
5. 如請求項4之方法，其中該第一極性係一正極性且該第二極性係一負極性。
6. 如請求項4之方法，其中該第一脈衝經組態以減輕與該記憶體單元相關聯之一臨限電壓之漂移。
7. 如請求項1之方法，其中將該第一存取線與該電壓源隔離進一步包括： 將與該電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓，其中至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。
8. 如請求項1之方法，其中將該第一存取線與該電壓源隔離進一步包括： 至少部分基於未接收一信號而撤銷啟動該電壓源。
9. 如請求項1之方法，其中將該第二脈衝施加至該第二存取線進一步包括： 將該第二存取線偏壓至一第一電壓。
10. 如請求項1之方法，其中將該第一脈衝施加至具有該第一極性之該記憶體單元進一步包括： 將該第一存取線偏壓至一第一電壓；及 將該第二存取線偏壓至一第二電壓。
11. 如請求項1之方法，其中該第一存取線包括一字線且該第二存取線包括一數位線。
12. 如請求項1之方法，其中該第一存取線包括一數位線且該第二存取線包括一字線。
13. 一種方法，其包括： 在一記憶體裝置處接收將資訊寫入至經組態以儲存三個或更多個狀態之記憶體單元之一命令；及 至少部分基於接收到該命令而將該記憶體裝置之一記憶體單元寫入至該三個或更多個狀態之一中間狀態，其中將該記憶體單元寫入至該中間狀態包括： 將具有一第一極性之一第一脈衝施加至該記憶體單元； 至少部分基於施加該第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元； 至少部分基於施加具有該第二極性之該第二脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；及 至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線以將該記憶體單元寫入至該中間狀態。
14. 如請求項13之方法，其中將該記憶體單元寫入至該中間狀態進一步包括： 至少部分基於施加該第二脈衝而將該第一存取線偏壓至一第一電壓，其中隔離該第一存取線至少部分基於將該第一存取線偏壓至該第一電壓。
15. 如請求項13之方法，其中在一第一持續時間內將該第一脈衝施加至該記憶體單元且在一第二持續時間內施加該第三脈衝，該第一持續時間大於該第二持續時間。
16. 如請求項13之方法，其中隔離該第一存取線進一步包括： 將與該電壓源及該第一存取線耦合之一電晶體之一閘極偏壓至一第一電壓，其中至少部分基於加偏壓於該電晶體之該閘極而撤銷啟動該電晶體。
17. 如請求項13之方法，其中隔離該第一存取線進一步包括： 至少部分基於未接收一信號而撤銷啟動該電壓源。
18. 如請求項13之方法，其中將該第一脈衝施加至具有該第一極性之該記憶體單元進一步包括： 將該第一存取線偏壓至一第一電壓；及 將該第二存取線偏壓至一第二電壓。
19. 如請求項18之方法，其中將該第二脈衝施加至具有該第二極性之該記憶體單元進一步包括： 將該第一存取線偏壓至該第二電壓；及 將該第二存取線偏壓至該第一電壓。
20. 如請求項13之方法，其中該第一存取線包括一字線且該第二存取線包括一數位線。
21. 如請求項13之方法，其中該第一存取線包括一數位線且該第二存取線包括一字線。
22. 一種設備，其包括： 一記憶體陣列，其包括記憶體單元，該等記憶體單元包括一硫屬化物材料且經組態以儲存一設定狀態、一重設狀態及一中間狀態；及 一控制器，其與該記憶體陣列耦合且經組態以導致該設備： 接收將資訊寫入至該等記憶體單元之一命令；且 至少部分基於接收到該命令而將該等記憶體單元之一記憶體單元寫入至該中間狀態，其中為將該記憶體單元寫入至該中間狀態，該控制器進一步經組態以： 將具有一第一極性之一第一脈衝施加至該記憶體單元，該第一脈衝經組態以調節該記憶體單元； 至少部分基於施加具有該第一極性之該第一脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；且 至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第二脈衝施加至與該記憶體單元耦合之一第二存取線。
23. 如請求項22之設備，其中該控制器進一步經組態以導致該設備： 將該第一存取線偏壓至一第一電壓，其中該控制器經組態以至少部分基於將該第一存取線偏壓至該第一電壓而隔離該第一存取線。
24. 一種設備，其包括： 一記憶體陣列，其包括記憶體單元，該等記憶體單元經組態以儲存三個或更多個狀態；及 一控制器，其與該記憶體陣列耦合且經組態以導致該設備： 接收將資訊寫入至該等記憶體單元之一寫入命令；且 至少部分基於接收到該命令而將該等記憶體單元之一記憶體單元寫入至該三個或更多個狀態之一中間狀態，其中為將該等記憶體單元寫入至該中間狀態，該控制器進一步經組態以： 將具有一第一極性之一第一脈衝施加至該記憶體單元； 至少部分基於施加該第一脈衝而將具有一第二極性之一第二脈衝施加至該記憶體單元； 至少部分基於施加具有該第二極性之該第二脈衝而將與該記憶體單元耦合之一第一存取線與一電壓源隔離；且 至少部分基於隔離與該記憶體單元耦合之該第一存取線而將一第三脈衝施加至與該記憶體單元耦合之一第二存取線。
25. 如請求項24之設備，其中該控制器進一步經組態以： 至少部分基於施加該第二脈衝而將該第一存取線偏壓至一第一電壓，其中該控制器經組態以至少部分基於將該第一存取線偏壓至該第一電壓而隔離該第一存取線。

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