TW202307718A - 半導體結構和提供單元陣列的方法 - Google Patents

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Abstract

本發明公開一種半導體結構，包括：單元陣列，包括：第一常規單元，其中在該第一常規單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓；第二常規單元，其中在該第二常規單元中的每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓；以及第一混合單元，其中在該第一混合單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第四閾值電壓。

Description

半導體結構和提供單元陣列的方法
本發明涉及半導體技術領域，尤其涉及一種半導體結構和提供單元陣列的方法。
積體電路 (Integrated circuit，IC) 變得越來越重要。 使用 IC 的設備有數百萬人使用。 使用 IC 的設備的應用包括手機、智慧手機、平板電腦、膝上型電腦、筆記型電腦、PDA、無線電子郵件終端、MP3 音訊和視頻播放機以及可擕式無線網路流覽器。 積體電路越來越多地包括用於訊號控制和處理的強大和高效的板上（on-board）資料存儲和邏輯電路。
一般在設計庫中的單元的P型電晶體和N型電晶體的閾值電壓均已預設好，設計人員一般僅能從設計庫中選擇這些單元使用，因此設計時常會受制設計庫，可能無法找到更加適合使用場景的單元。
有鑑於此，本發明提供一種半導體結構和提供單元陣列的方法，以解決上述問題。
根據本發明的第一方面，公開一種半導體結構，包括： 單元陣列，包括： 第一常規單元，其中在該第一常規單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓； 第二常規單元，其中在該第二常規單元中的每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓；以及 第一混合單元，其中在該第一混合單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第四閾值電壓， 其中該第一常規單元、該第二常規單元和該第一混合單元佈置在該單元陣列的同一列中， 其中，該第一混合單元設置在該第一常規單元和該第二常規單元之間並且與該第一常規單元接觸。
根據本發明的第二方面，公開一種半導體結構，包括： 單元陣列，包括： 第一混合單元，包括： 位於該單元陣列的第一列中的至少一個第一P型電晶體和至少一個第一N型電晶體，該至少一個第一P型電晶體具有第一閾值電壓，該至少一個第一N型電晶體具有第二閾值電壓；以及 位於該單元陣列的第二列中的至少一個第二P型電晶體和至少一個第二N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第二N型電晶體具有第四閾值電壓；以及 第二混合單元，包括： 位於該單元陣列的該第一列中的該至少一個第二P型電晶體和該至少一個第一N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第一N型電晶體具有該第二閾值電壓；以及 位於該單元陣列的第二列中的該至少一個第二P型電晶體和該至少一個第一N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第一N型電晶體具有第二閾值電壓中， 其中該單元陣列的該第一列的高度和該第二列的高度相同， 其中該第一閾值電壓和該第二閾值電壓之間的第一電壓差不同於該第三閾值電壓和該第四閾值電壓之間的第二電壓差。
根據本發明的第三方面，公開一種提供單元陣列的方法，包括： 獲得單元陣列的原始佈局，其中該原始佈局包括排列在該單元陣列的第一列且相互接觸的第一常規單元和第二常規單元； 用第一混合單元替換該第一常規單元以獲得修改後的佈局；以及 根據該修改後的佈局製造積體電路， 其中，在該第一常規單元中，每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓， 其中，在該第二常規單元中，每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓， 其中，在該第一混合單元中，每個P型電晶體具有該第一閾值電壓，並且每個N型電晶體具有該第四閾值電壓， 其中該第一閾值電壓和該第二閾值電壓之間的第一電壓差不同於該第三閾值電壓和該第四閾值電壓之間的第二電壓差，並且該第一閾值電壓和該第四閾值電壓之間的第三電壓差小於或大於該第一電壓差和第二電壓差。
本發明的半導體結構由於包括：單元陣列，包括：第一常規單元，其中在該第一常規單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓；第二常規單元，其中在該第二常規單元中的每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓；以及第一混合單元，其中在該第一混合單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第四閾值電壓，其中該第一常規單元、該第二常規單元和該第一混合單元佈置在該單元陣列的同一列中，其中，該第一混合單元設置在該第一常規單元和該第二常規單元之間並且與該第一常規單元接觸。本發明中提供了具有第一混合單元的設計，第一混合單元的P型電晶體和N型電晶體的閾值電壓差不同於常規單元中的P型電晶體和N型電晶體的閾值電壓差，因此本發明提供的第一混合單元可以用於不同於常規單元的應用場景中，從而為設計人員提供了更多的設計選項，極大的豐富了設計的靈活性和設計彈性。
在下面對本發明的實施例的詳細描述中，參考了附圖，這些附圖構成了本發明的一部分，並且在附圖中透過圖示的方式示出了可以實踐本發明的特定的優選實施例。對這些實施例進行了足夠詳細的描述，以使所屬技術領域具有通常知識者能夠實踐它們，並且應當理解，在不脫離本發明的精神和範圍的情況下，可以利用其他實施例，並且可以進行機械，結構和程式上的改變。本發明。因此，以下詳細描述不應被理解為限制性的，並且本發明的實施例的範圍僅由所附申請專利範圍限定。
將理解的是，儘管術語“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用於描述各種元件、组件、區域、層和/或部分，但是這些元件、组件、區域、這些層和/或部分不應受到這些術語的限制。這些術語僅用於區分一個元件、组件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明構思的教導的情況下，下面討論的第一或主要元件、组件、區域、層或部分可以稱為第二或次要元件、组件、區域、層或部分。
此外，為了便於描述，本文中可以使用諸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之類的空間相對術語，以便於描述一個元件或特徵與之的關係。如圖所示的另一元件或特徵。除了在圖中描述的方位之外，空間相對術語還意圖涵蓋設備在使用或運行中的不同方位。該裝置可以以其他方式定向（旋轉90度或以其他定向），並且在此使用的空間相對描述語可以同樣地被相應地解釋。另外，還將理解的是，當“層”被稱為在兩層“之間”時，它可以是兩層之間的唯一層，或者也可以存在一個或複數個中間層。
術語“大約”、“大致”和“約”通常表示規定值的±20％、或所述規定值的±10％、或所述規定值的±5％、或所述規定值的±3％、或規定值的±2％、或規定值的±1％、或規定值的±0.5％的範圍內。本發明的規定值是近似值。當沒有具體描述時，所述規定值包括“大約”、“大致”和“約”的含義。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明。如本文所使用的，單數術語“一”，“一個”和“該”也旨在包括複數形式，除非上下文另外明確指出。本文所使用的術語僅出於描述特定實施例的目的，並不旨在限制本發明構思。如本文所使用的，單數形式“一個”、“一種”和“該”也旨在包括複數形式，除非上下文另外明確指出。
將理解的是，當將“元件”或“層”稱為在另一元件或層“上”、“連接至”、“耦接至”或“鄰近”時，它可以直接在其他元件或層上、與其連接、耦接或相鄰、或者可以存在中間元件或層。相反，當元件稱為“直接在”另一元件或層“上”、“直接連接至”、“直接耦接至”或“緊鄰”另一元件或層時，則不存在中間元件或層。
注意：（i）在整個附圖中相同的特徵將由相同的附圖標記表示，並且不一定在它們出現的每個附圖中都進行詳細描述，並且（ii）一系列附圖可能顯示單個專案的不同方面，每個方面都與各種參考標籤相關聯，這些參考標籤可能會出現在整個序列中，或者可能只出現在序列的選定圖中。
圖1是示出積體電路(IC)的分層設計過程的流程圖。在步驟S110，獲得（獲取）描述由IC執行的功能的寄存器傳輸級(register-transfer level，RTL)代碼。 RTL代碼可以指示使用描述硬體的語言（例如硬體描述語言（Hardware Description Language ，HDL））來執行設計。在步驟S120中，合成RTL代碼以生成包括IC的閘（gate）(或單元)的網表（netlist）。一般來說，IC包括複數個塊，每個塊為IC提供重要的功能，例如特定的處理器（例如應用處理器、視頻處理器、音訊處理器或控制器）、記憶體（例如SRAM 設備）等等。此外，每個塊都有一個對應的RTL代碼，然後將每個塊的RTL代碼合成以生成對應的包含該塊的閘（或門）的網表。在合成 RTL 代碼之前，會執行 RTL 仿真（simulation）以檢查 RTL 代碼的功能正確性。此外，在獲得網表中塊的閘之後，執行閘級仿真（gate level simulation）以檢查網表的功能正確性。在步驟S130中，根據網表中區塊的閘（例如且閘、或閘等等），進行佈置（placement）佈線程式，以產生積體電路晶片區域內的整個區塊的佈局。因此，根據佈置，執行晶片佈置和佈線程式並獲得佈局。在一些實施例中，佈局是整個晶片佈局。在一些實施例中，佈局是整個晶片佈局的一部分，涉及 IC 的一些數位或類比電路。在一些實施例中，佈局包括對應於數位或類比電路的一個或複數個單元陣列。在步驟S140，執行分析程式並且驗證佈局以檢查佈局是否違反各種約束或規則中的任何一個。佈局（或版圖規劃）完成後，將執行設計規則檢查 (design rule check ，DRC)、版圖與原理圖 (layout versus schematic ，LVS) 和電氣規則檢查 (electric rule check ，ERC)。 DRC是根據設計規則用物理量度空間檢查版圖（或佈局）是否成功完成的過程，LVS是檢查版圖（或佈局）是否符合相應電路圖的過程。此外，ERC 是用於檢查設備和電線/網路是否電氣連接良好的過程。此外，透過提取和仿真寄生元件（例如寄生電容），執行後仿真（post-simulation）以檢查佈局的功能完整性。如果佈局中沒有違規，則根據佈局製造（或實施）IC（步驟S150）。如果佈局中存在違規，則必須修改 IC 的佈局以處理違規，直到不存在違規為止。
圖2是根據本發明的一個實施例的為單元陣列提供自我調整閾值電壓的方法的流程圖，其中圖2的方法由能夠操作電子設計自動化(electronic design automation ，EDA)工具的電腦執行。其中一個單元可以用於實現一個邏輯電路功能，例如且閘、或閘等等，或者可以是一個反相器等。
首先，在步驟S210中，在執行圖1的步驟S130的佈局佈線程式之後，獲得單元陣列的原始佈局（獲取常規單元的單元陣列的佈局）。在原始佈局中，來自一個或複數個常規單元庫的複數個常規單元排列在單元陣列的多列（row）中。在一些實施例中，單元陣列的列（row）可以具有相同的高度，即，常規單元具有相同的單元高度。在一些實施例中，單元陣列的列（row）可以具有不同的高度，即，常規單元具有不同的單元高度。在一些實施例中，常規單元選自於具有標準閾值電壓的標準單元（以下稱為第一類（或第一類型）常規單元）、具有低洩漏（低漏電）且低閾值電壓的標準單元（以下稱為第二類普通（或常規）單元）、低閾值電壓的標準單元（以下簡稱第三類普通（或常規）單元）、低漏電且超低閾值電壓的標準單元（以下簡稱第四類普通（或常規）單元）、超低閾值電壓的標準單元(以下簡稱第五類普通（或常規）單元)、極低閾值電壓的標準單元(以下簡稱第六類普通（或常規）單元) 組成的群組。在每個常規（或普通）單元中，P型電晶體的閾值電壓和N型電晶體的閾值電壓對應於相同的特性。例如，在第三類常規（或普通）單元中，P型電晶體P_VT3和N型電晶體N_VT3對應於相同的閾值電壓特性。
在步驟S220中，獲得一個或複數個混合單元庫（mixed cell library）。每個混合單元庫包括混合單元，每個混合單元的P型電晶體和N型電晶體對應不同的閾值電壓格特徵（或特性）。例如，第一混合單元由第三類普通（或常規）單元的PMOS電晶體P_VT3和第二類普通（或常規）單元的NMOS電晶體N_VT2組成，第二混合單元由第三類常規單元的NMOS電晶體N_VT3和第二類常規單元的PMOS電晶體P_VT2組成。換言之，每個混合單元中的P型電晶體的閾值電壓和N型電晶體的閾值電壓對應於不同類型常規單元。
參考圖3，圖3示出了根據本發明實施例的常規（或普通）單元庫300A和混合單元庫400A。常規單元庫300A包括第一類（或第一類型）常規（或普通）單元310、第二類常規（或普通）單元320、第三類常規（或普通）單元330、第四類常規（或普通）單元340、第五類常規（或普通）單元350和第六類常規（或普通）單元360。在圖3中，常規單元310至360具有相同的電路配置和相同的佈局尺寸(即，單元尺寸)用於標準單元（或原始單元），並且常規單元310至360之間的區別在於P型和N型電晶體具有各自的閾值電壓。在一些實施例中，透過使用不同的閾值電壓層以在製程中形成電晶體來獲得相應（或各自）的閾值電壓。在一些實施例中，不同的閾值電壓層由一個或複數個功函數層（work-function layer）形成。本實施例中單元可以指具有電路功能的單元，例如一個單元中包括一個P型電晶體和一個N型電晶體，當然一個單元也可以包括其他的數量的P型電晶體和N型電晶體，這都可以根據不同的設計需求自由設置。
在一些實施例中，P型電晶體的功函數層包括P型功函數金屬。 P型功函數金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或其組合。在一些實施例中，N型電晶體的功函數層包括N型功函數金屬。 N型功函數金屬包括鎢（W）、銅（Cu）、鈦（Ti）、銀（Ag）、鋁（Al）、鈦鋁合金（TiAl）、氮化鈦鋁（TiAlN）、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)或其組合。
在一些實施例中，功函數層包括複數個層組合並且選自TiN、TaN、TiAl、TiAlN、W或其組合。在一些實施例中，功函數層由用於複數個功函數方案的複數個圖案和複數個金屬沉積形成。此外，透過調整功函數層的材料和/或厚度可以獲得各種閾值電壓。
在常規單元庫300A中，第一類型（或第一類）常規單元310包括具有閾值電壓Vth_p1的P型電晶體P_VT1和具有閾值電壓Vth_n1的N型電晶體N_VT1。在第一類（或第一類型）常規單元310的佈局中，P型電晶體P_VT1和N型電晶體N_VT1分別佈置在上部區域和下部區域中。 P型電晶體P_VT1和N型電晶體N_VT1的閾值電壓不同，具有電壓差VD_VT1。
第二類型常規單元320包括具有閾值電壓Vth_p2(其中Vth_p2＜Vth_p1)的P型電晶體P_VT2和具有閾值電壓Vth_n2(其中Vth_n2＜Vth_n1)的N型電晶體N_VT2。在第二類常規單元320的佈局中，P型電晶體P_VT2和N型電晶體N_VT2分別佈置在上部區域和下部區域中。 P型電晶體P_VT2和N型電晶體N_VT2的閾值電壓不同，具有電壓差VD_VT2。
第三類常規單元330包括具有閾值電壓Vth_p3 (其中Vth_p3＜Vth_p2)的P型電晶體P_VT3和具有閾值電壓Vth_n3 (其中Vth_n3＜Vth_n2)的N型電晶體N_VT3。在第三類常規單元330的佈局中，P型電晶體P_VT3和N型電晶體N_VT3分別佈置在上部區域和下部區域中。 P型電晶體P_VT3和N型電晶體N_VT3的閾值電壓不同，具有電壓差VD_VT3。
第四類常規單元340包括具有閾值電壓Vth_p4(其中Vth_p4＜Vth_p3)的P型電晶體P_VT4和具有閾值電壓Vth_n4(其中Vth_n4＜Vth_n3)的N型電晶體N_ VT4。在第四類常規單元340的佈局中，P型電晶體P_VT4和N型電晶體N_VT4分別佈置在上部區域和下部區域中。 P型電晶體P_VT4和N型電晶體N_VT4的閾值電壓不同，具有電壓差VD_VT4。
第五類常規單元350包括具有閾值電壓Vth_p5 (其中Vth_p5＜Vth_p4)的P型電晶體P_VT5和具有閾值電壓Vth_n5 (其中Vth_n5＜Vth_n4)的N型電晶體N_VT5。在第五類常規單元350佈局中如圖所示，P型電晶體P_VT5和N型電晶體N_VT5分別佈置在上部區域區域和下部區域中。 P型電晶體P_VT5和N型電晶體N_VT5的閾值電壓不同，具有電壓差VD_VT5。
第六類型常規單元360包括具有閾值電壓Vth_p6 (其中Vth_p6＜Vth_p5)的P型電晶體P_VT6和具有閾值電壓Vth_n6 (其中Vth_n6＜Vth_n5)的N型電晶體N_VT6。在第六類常規單元360的佈局中，P型電晶體P_VT6和N型電晶體N_VT6分別佈置在上部區域和下部區域中。 P型電晶體P_VT6和N型電晶體N_VT6的閾值電壓不同，具有電壓差VD_VT6。
在常規單元庫300A中，每個常規單元在P型和N型電晶體之間具有不平衡的閾值電壓，即，P型電晶體的閾值電壓與N型電晶體的閾值電壓有較大的差異。為了避免P型和N型電晶體中的不平衡閾值電壓限制常規單元的最小工作電壓（例如，VDD），使用混合單元庫400A中在P型和N型電晶體中具有自我調整閾值電壓的混合單元。
在混合單元庫400A中，混合單元410至450具有與常規單元310至360相似的電路配置和佈局尺寸（即，單元尺寸）。與常規單元庫300A的常規單元310至360相比，P型電晶體的閾值電壓接近混合單元410至450中的每一個中的相對應的N型電晶體的閾值電壓。換句話說，混合單元庫400A中的每個混合單元在P型電晶體的閾值電壓和N型電晶體的閾值電壓之間的差異較小，例如該差異小於常規單元310至360中任一個中的P型電晶體的閾值電壓與N型電晶體的閾值電壓的差異。當然，混合單元庫400A中的每個混合單元在P型電晶體的閾值電壓和N型電晶體的閾值電壓之間的差異也可以較大，例如該差異大於常規單元310至360中任一個中的P型電晶體的閾值電壓與N型電晶體的閾值電壓的差異。這樣，本發明實施例可以提供更多不同的閾值電壓差異選項，從而滿足不同的功率洩露和速度的選項，提供不同的設計需求，這樣設計人員可以根據不同的需求自由選擇功率洩露和速度的選項，提高設計的靈活性。此外，隨著積體電路的不斷縮小，積體電路變得更加緊湊。 對於積體電路中經常使用的各種單元（cell），製程式控制制的限制會導致N型和P型電晶體之間的閾值電壓不平衡，並且這種不平衡的閾值電壓會因電路拓撲（circuit topology）（例如堆疊閘極（stack gate））和佈局相關（layout-dependent ，LDE）效應（例如擴散中斷效應）而進一步惡化依賴。因此當混合單元庫400A中的每個混合單元在P型電晶體的閾值電壓和N型電晶體的閾值電壓之間的差異較小時，可以避免上述閾值電壓不平衡的現象，優化佈局和大大提高半導體封裝的性能，並且提高電路運行的穩定性。
混合單元410包括具有閾值電壓Vth_p2的P型電晶體P_VT2和具有閾值電壓Vth_nl的N型電晶體N_VT1。換言之，混合單元410由第二類普通單元320的P型電晶體P_VT2和第一類普通單元310的N型電晶體N_VT1混合而成。P型電晶體P_VT2的閾值電壓與N型電晶體N_VT1的閾值電壓相似，並且具有電壓差VD_MSVT，電壓差VD_MSVT小於或大於第一類普通（或常規）單元310的電壓差VD_VT1和第二類普通（或常規）單元310的電壓差VD_VT2。因此，與第一類普通單元310和第二類普通單元320相比，混合單元410在P型和N型電晶體之間具有自我調整閾值電壓（或自適應閾值電壓）。結合圖4所示，原始的常規單元庫300A中的常規單元310-360提供了如圖所示的六個功率洩露和速度的選項，而經過將P型電晶體和N型電晶體進行重新配對之後，得到了更多的功率洩露和速度的選項（例如圖4所示的混合單元庫400A中的混合單元410至450所提供的五個功率洩露和速度的選項）。當然本實施例中還可以提供更多不同的功率洩露和速度的選項，例如將混合單元410中的P型電晶體P_VT2與混合單元440中的P型電晶體P_VT5對換。因此本發明實施例中在進行替換之後得到的混合單元的P型電晶體與N型電晶體的閾值電壓電壓差可以大於或小於相對應的原始的常規單元中的P型電晶體與N型電晶體的閾值電壓電壓差，以提供更多的設計和功能選項。
混合單元420包括具有閾值電壓Vth_p3的P型電晶體P_VT3和具有閾值電壓Vth_n2的N型電晶體N_VT2。換言之，混合單元420由第三類普通單元330的P型電晶體P_VT3和第二類普通單元320的N型電晶體N_VT2混合而成。P型電晶體P_VT3的閾值電壓和N型電晶體N_VT2的閾值電壓相似，並且具有電壓差VD_MLVTLL，電壓差VD_VT2小於或大於（低於或高於）第二類普通（或常規）單元320的電壓差VD_VT2和第三類普通（或常規）單元330的電壓差VD_VT3。
在一些實施例中，電壓差VD_VT1、VD_VT3和VD_VT2是不同的。此外，電壓差VD_MLVTLL接近電壓差VD_MSVT。電壓差VD_MLVTLL與電壓差VD_MSVT可以不同，但是差值可以較小。
在混合單元庫400A中，混合單元430的P型電晶體P_VT4和N型電晶體N_VT3的閾值電壓相近，混合單元440的P型電晶體P_VT5和N型電晶體N_VT4的閾值電壓相近， 且混合單元450的P型電晶體P_VT6與N型電晶體N_VT5的閾值電壓相近。本發明實施例中還可以具有更多不同組合的混合單元，圖3所示的混合單元410-450僅為舉例說明，並不代表對混合單元的組合類型和數量的限制。
請參考圖4，圖4是根據本發明一個實施例的圖3中的常規單元和混合單元的速度與洩漏的關係圖。如圖4所示，混合單元410到450為電路提供了更多的速度和洩漏能量（功率）選項。例如，混合單元430由第四類普通單元340的P型電晶體P_VT4和第三類普通單元330的N型電晶體N_VT3混合而成。。因此，混合電池430的洩漏和速度介於第四類常規單元340和第三類常規單元330之間。本發明實施例中，可以獲取的更多的功率洩露和速度的選項可以在圖4中位於傾斜的直線上，也可以不在該直線上，例如在該直線的上方或下方，或其他位置。
回到圖2，在步驟S230中，根據單元陣列中的關鍵路徑或具體配置，將部分常規單元替換為步驟S220中得到的混合單元，對單元陣列的原始佈局進行修改。下麵解釋各種單元替換。在步驟S230完成替換後，在步驟S240獲得具有自我調整閾值電壓的修改佈局（或修改版圖）。如上所述，將驗證修改後的佈局（修改佈局）以檢查佈局（或版圖）是否違反任何各種約束或規則。如果佈局中沒有違規，則根據佈局製造（或實施）IC。
參考圖5，圖5示出了根據本發明實施例的常規單元庫300B和混合單元庫400B。在圖5中，常規單元庫300B包括第一類常規單元310和第三類常規單元330，混合單元庫400B包括混合單元460和465。在這樣的實施例中，常規單元310和330以及混合單元460和465具有相同的電路配置和相同的佈局尺寸(即，單元尺寸)。與常規單元庫300B的常規單元310和330相比，混合單元460和465中的P型電晶體的閾值電壓接近於N型電晶體的閾值電壓，例如兩者閾值電壓可以不同，但是差值可以較小。
在圖5中，混合單元460包括具有閾值電壓Vth_p3的P型電晶體P_VT3和具有閾值電壓Vth_nl的N型電晶體N_VT1。換言之，混合單元460是透過混合第三類常規單元330的P型電晶體P_VT3和第一類常規單元310的N型電晶體N_VT1而獲得。此外，混合單元465包括具有閾值電壓Vth_n3的N型電晶體N_VT3和具有閾值電壓Vth_p1的P型電晶體P_VT1。換言之，混合單元465是透過混合第三類型常規單元330的N型電晶體N_VT3和第一類型常規單元310的P型電晶體P_VT1而獲得。
圖6是根據本發明實施例的第三類常規單元330的替換示意圖。如上所述，混合單元460和465的洩漏和速度介於第一類常規單元310和第三類常規單元330之間。因此，在功率優先的情況下（例如，減少洩漏），單元陣列的時序非關鍵路徑中的第三類常規單元330可以替換為第一類常規單元310。此外，單元陣列的時序關鍵路徑中的第三類型常規單元（第三類常規單元）330可以替換為混合單元460或465。相反，在速度優先的情況下，第三類常規單元330可以替換為圖3的混合單元430。換言之，僅替換第三類常規單元330中的P型電晶體以獲得混合單元430。因此，圖6示出了在不同設計要求下可以選擇不同的單元進行適配，以滿足不同的設計需求。根據本實施例所列舉的案例可知，在擁有更多的洩漏和速度的選項的情況下，設計人員有更大的概率可以找到更加優選或更加適合設計要求、更精精準的選項，從而滿足精細化、個性化的設計要求，提高設計的靈活性。半導體結構可以包括複數個單元陣列，單元陣列的排布可以相同或者不同。
圖7示出了根據本發明實施例的第一單元陣列的原始佈局500A和修改佈局500B。原始佈局500A包括第一單元陣列的四列ROW1至ROW4。具有單元高度SH1的第一類常規單元310和第三類常規單元330被佈置在列ROW1中。具有單元高度SH2的第三類型常規單元330被佈置在列ROW2中。具有單元高度SH3的第一類常規單元310和第三類常規單元330被佈置在列ROW3中。具有單元高度SH4的第一類型常規單元310被佈置在列ROW4中。在一些實施例中，單元高度SH1至SH4是相同的。在一些實施例中，單元高度SH1至SH4是不同的，例如由於電晶體的鰭片數量不同而使單元的高度不同。此外，第一單元陣列的列ROW1至ROW4中的第一類型常規單元310和第三類型常規單元330可以具有用於特定功能（或邏輯操作）的相對應的電路配置。
在原始佈局500A中，第一類常規單元310a、第三類常規單元330a、第一類常規單元310b和第三類常規單元330b連續佈置在列ROW1中。在這樣的實施例中，第一類型常規單元310b被第三類型常規單元330a和330b包圍，其中包括可以是指圖中左右方向上的包圍，而上下方向上可以設有其他的單元（功能單元或虛設單元等）。為了更好的性能，將第三類常規單元330a和第一類常規單元310b分別替換為混合單元465a和460b，以獲得修改佈局500B。如上所述，混合單元465a是透過混合第三類常規單元330的N型電晶體N_VT3和第一類常規單元310的P型電晶體P_VT1獲得的。此外，混合單元460b是透過混合第三類常規單元330的P型電晶體P_VT3和第一類常規單元310的N型電晶體N_VT1獲得。因此，混合單元465a和第一類型常規單元310a具有對應相同功函數層的相同類型P型電晶體P_VT1，以及混合單元460b與第三類普通單元330b具有對應相同功函數層的相同類型P型電晶體P_VT3。第一類常規單元310a和第三類常規單元330設置在電路的時序非關鍵路徑中，混合單元465a和混合單元460b設置在電路的時序關鍵路徑中。此外如圖7所示，在未進行標號的其他單元中，也可以進行單元的替換（或稱為單元內的電晶體替換），以得到不同的混合單元，為簡潔起見本實施例未一一詳盡描述，然而本領域技術人員根據本發明實施例的描述和圖示可以領會本發明的思想。
圖8示出了根據本發明實施例的第二單元陣列的原始佈局600A和修改佈局600B。原始佈局600A包括第二單元陣列的四列ROW1至ROW4。具有單一高度SH的第一類常規單元310和第三類常規單元330佈置在列ROW1中。具有單一高度SH的第一類常規單元310佈置在列ROW2中。具有雙高度DH的第一類常規單元310和第三類常規單元330佈置在列ROW3和ROW4中。此外，第二單元陣列的每一列中的第一類型常規單元310和第三類型常規單元330可以可以針對每個特定功能(或邏輯操作)具有相應電路配置。
在原始佈局600A中，第三類常規單元330c和330d連續排列在列ROW1中，並且第三類常規單元330c是填充單元（filler cell）。在一些實施例中，填充單元可以是具有器件（device）或不具有器件的虛設單元（dummy cell），以實現結構的完整和穩定。為了滿足設計約束或規則（例如，避免違反佈局），在修改佈局600B中，在第三類型常規單元330d被混合單元460d替換之後，第三類型常規單元330c被混合單元460c替換。類似地，混合單元460c是填充單元。因此，P型電晶體P_VT3對應的閾值電壓層可以從混合單元460d擴展到混合單元460c，從而滿足P型電晶體P_VT1對應的閾值電壓層的最小寬度規則，以避免違規。
在原始佈局600A中，第三類常規單元330f和330e以及第一類常規單元310c佈置在列ROW3和ROW4中。在第一類型常規單元310c中，一半的P型電晶體P_VT1佈置在列ROW3的上部區域中，而剩餘的一半P型電晶體P_VT1佈置在列ROW4的下部區域中。此外，一半的N型電晶體N_VT1佈置在列ROW3的下部區域中，剩餘的一半N型電晶體N_VT1佈置在列ROW4的上部區域中。在修改的佈局（修改佈局）600B中，第一類型常規單元310c被混合單元480c替換。在混合單元480c中，將排列在列ROW4中的N型電晶體N_VT1和P型電晶體P_VT1分別替換為N型電晶體N_VT3和P型電晶體P_VT3。因此，第一類常規單元310c的N型和P型電晶體的一半被替換以獲得混合單元480c。
在第三類常規單元330f中，一半的P型電晶體P_VT3佈置在列ROW3的上部區域中，其餘一半的P型電晶體P_VT3佈置在列ROW4的下部區域。此外，一半的N型電晶體N_VT3佈置在列ROW3的下部區域中，剩餘的一半N型電晶體N_VT3佈置在列ROW4的上部區域中。換言之，在第三類常規單元330f中，P型電晶體P_VT3被N型電晶體N_VT3包圍，其中包括可以是指圖中左右方向上的包圍，而上下方向上可以設有其他的單元（功能單元或虛設單元等）。類似地，在第三類常規單元330e中，一半的P型電晶體P_VT3佈置在列ROW3的上部區域中，而剩餘的一半P型電晶體P_VT3佈置在列的下部區域中第 4 列。此外，一半的N型電晶體N_VT3佈置在列ROW3的下部區域中，剩餘的一半N型電晶體N_VT3佈置在列ROW4的上部區域中。換言之，在第一類常規單元310c中，P型電晶體P_VT1被N型電晶體N_VT1包圍，其中包括可以是指圖中左右方向上的包圍，而上下方向上可以設有其他的單元（功能單元或虛設單元等）。
在修改的佈局600B中，第三類型常規單元330f和330e分別被混合單元470f和490e替換。應該注意的是，P型和N型電晶體在混合單元470f和490e中具有不同的配置。例如，在混合單元470f中，排列在列ROW4中的N型電晶體N_VT3和P型電晶體P_VT3分別被N型電晶體N_VT1和P型電晶體P_VT1代替。因此，排列在列ROW4中的N型和P型電晶體被替換以獲得混合單元470f。此外，在混合單元490e中，排列在列ROW3和ROW4中的N型電晶體N_VT3被N型電晶體N_VT1代替。因此，僅替換N型電晶體以獲得混合單元490e。換言之，混合單元490e中不存在P型電晶體P_VT1和N型電晶體N_VT3。在一些實施例中，佈置在第三類型常規單元330e的列ROW3和ROW4中的P型電晶體P_VT3被P型電晶體P_VT1代替。因此，可以僅替換P型電晶體以獲得混合單元490e。本實施例中，一個單元包括了四個電晶體，其中具有兩個P型電晶體和兩個N型電晶體，本實施例中可以對其中的一個P型電晶體和一個N型電晶體進行替換（如混合單元470f、混合單元480c、混合單元490e），也可以對四個電晶體中的任一一個進行替換，或者也可以是對四個電晶體中的三個進行替換等等。當然在其他實施例中一個單元可以包括其他數量的電晶體，例如六個，十個等等。其中進行電晶體的替換時，使用同類型（P型或N型）的電晶體替換相同類型的電晶體。本實施例中的上述替換同樣可以提供更多不同的閾值電壓差異選項，從而滿足不同的功率洩露和速度的選項，提供不同的設計需求。此外如圖8所示，在未進行標號的其他單元中，也可以進行單元的替換（或稱為單元內的電晶體替換），以得到不同的混合單元，為簡潔起見本實施例未一一詳盡描述。
圖9是示出根據本發明的實施例的用多高度MH替換第三種常規單元330的示意圖。在圖7中，多重高度MH是單一高度SH的三倍。每個單一高度 SH 對應於單元陣列的相應列。例如，具有m個鰭或鰭片(m≥1)的P型電晶體P_VT3和具有m個鰭的N型電晶體N_VT3排列在第一列，具有n個鰭(n＞m)的P型電晶體P_VT3排列在第二列中，具有n個鰭的N型電晶體N_VT3在第三列中。在這樣的實施例中，具有較少鰭的電晶體被​​替換以獲得混合單元435。因此，第一列中的P型電晶體P_VT3和N型電晶體N_VT3被替換為P型電晶體P_VT4和N-型電晶體N_VT4以獲得混合單元435。在一些實施例中，在具有單一高度SH的混合單元中，僅替換具有較少鰭（或鰭片）的電晶體。其中不同數量的鰭片的電晶體可以具有不同的高度。
圖10是根據本發明一個實施例的替換具有不同高度的鄰接常規單元的示意圖。在圖10中，第四類常規單元340具有單一高度SH，第三類常規單元330_1具有多重高度MH，第三類常規單元330_2具有雙高度（雙重高度）DH。第四類常規單元340與第三類常規單元330_1和330_2彼此相鄰。在這樣的實施例中，多重高度MH是單一高度SH的三倍，而雙重高度DH是單一高度SH的兩倍。為了匹配第四類常規單元340，將下部區域（對應單一高度SH）的P型電晶體P_VT3和N型電晶體N_VT3替換為P型電晶體P_VT4和N型電晶體N_VT4，這樣在替換後可以保持與第四類常規單元340的高度相同，使得結構上的尺寸匹配，保證機械結構上的穩固。
圖11示出了根據本發明實施例的電腦系統700。電腦系統700包括電腦710、顯示裝置720和使用者輸入接口或介面（interface）730，其中電腦710包括處理器740、記憶體750和存儲裝置（storage device）760。電腦710耦接到顯示裝置720和使用者輸入接口730，其中電腦710能夠操作電子設計自動化(EDA)工具。此外，電腦710能夠從使用者輸入接口730接收輸入指令或資訊（例如時序約束、RTL代碼或記憶體設備的接口資訊），並在顯示裝置720上顯示仿真結果、IC的佈局和佈局的塊或電路。在一些實施例中，顯示裝置720是用於電腦710的GUI。此外，顯示裝置720和使用者輸入接口730可以在電腦710中實現。使用者輸入接口730可能是鍵盤、滑鼠等。在電腦710中，存儲裝置760可以存儲作業系統(operating system ，OS)、應用程式、資訊(例如電路功能資訊和電源相關資訊)以及包括應用程式所需的輸入和/或應用程式產生的輸出的資料。電腦710的處理器740可以以本發明中隱含或明確描述的任何方法執行一個或複數個操作（自動地或利用使用者輸入）。例如，在操作（或作業）期間，處理器740可以將存儲裝置760的應用程式載入到記憶體750中，然後使用者可以使用這些應用程式來創建、查看和/或編輯佈置、平面圖和電路設計的物理佈局（例如，具有自我調整閾值電壓的單元陣列）。
本發明中描述的資料結構和代碼可以部分或全部存儲在電腦可讀存儲介質和/或硬體模組和/或硬體設備上。電腦可讀存儲介質可以是但不限於揮發性記憶體、非揮發性記憶體、磁和光存儲裝置，例如磁碟機、磁帶、CD（壓縮光碟）、DVD（數位多功能盤或數位視訊光碟）或其他現在已知或以後開發的能夠存儲代碼和/或資料的媒體。本發明中描述的硬體模組或設備的示例包括但不限於專用積體電路（application-specific integrated circuit，ASIC）、現場可程式設計閘陣列（field-programmable gate array，FPGA）、專用或共用處理器和/或現在的其他硬體模組或設備已知或後來開發的。
儘管已經對本發明實施例及其優點進行了詳細說明，但應當理解的是，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。本領域技術人員皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
300A,300B:常規單元庫 400A,400B:混合單元庫 310,310a,310b:第一類常規單元 320:第二類常規單元 330,330a,330b,330c,330d,330e,330f,330_1,330_2:第三類常規單元 340:第四類常規單元 350:第五類常規單元 360:第六類常規單元 410,420,430,435,435_1,440,450,460,465,460b,465a,460c,460d,470f,480c,490e:混合單元 S110,S120,S130,S140,S150,S210,S220,S230,S240:步驟 500A,600A:原始佈局 500B,600B:修改佈局 700:電腦系統 710:電腦 720:顯示裝置 730:使用者輸入接口 740:處理器 750:記憶體
透過閱讀後續的詳細描述和實施例可以更全面地理解本發明，本實施例參照附圖給出，其中： 圖1是示出積體電路(IC)的分層（hierarchical）設計過程的流程圖。 圖2是根據本發明實施例的為單元陣列（cell array）提供自我調整閾值電壓（adaptive threshold voltage）的方法的流程圖。 圖3示出了根據本發明實施例的常規（或普通）單元庫（regular cell library）和混合單元庫（mixed cell library）。 圖4示出了根據本發明實施例的圖3中的常規單元和混合單元的速度和洩漏（leakage）之間的關係。 圖5示出了根據本發明實施例的常規單元庫和混合單元庫。 圖6是根據本發明一個實施例的第三常規單元的替換示意圖。 圖7示出了根據本發明實施例的第一單元陣列的原始佈局（original layout）和修改佈局（modified layout）。 圖8示出了根據本發明實施例的第二單元陣列的原始佈局和修改佈局。 圖9是根據本發明一個實施例的以多重高度（multiple-height）替換第三常規單元的示意圖。 圖10是根據本發明一個實施例的不同高度的鄰接常規單元的更換示意圖。 圖11示出了根據本發明實施例的電腦系統。
300A:常規單元庫
400A:混合單元庫
310:第一類常規單元庫
320:第二類常規單元庫
330:第三類常規單元庫
340:第四類常規單元庫
350:第五類常規單元庫
360:第六類常規單元庫
410,420,430,440,450:混合單元

Claims (17)

  1. 一種半導體結構，包括： 單元陣列，包括： 第一常規單元，其中在該第一常規單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓； 第二常規單元，其中在該第二常規單元中的每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓；以及 第一混合單元，其中在該第一混合單元中的每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第四閾值電壓， 其中該第一常規單元、該第二常規單元和該第一混合單元佈置在該單元陣列的同一列中， 其中，該第一混合單元設置在該第一常規單元和該第二常規單元之間並且與該第一常規單元接觸。
  2. 如請求項1之半導體結構，其中，該第一閾值電壓和該第二閾值電壓之間的第一電壓差不同於該第三閾值電壓和第四閾值電壓之間的第二電壓差，並且該第一閾值電壓和該第四閾值電壓之間的第三電壓差小於或大於該第一電壓差和該第二電壓差。
  3. 如請求項1之半導體結構，其中，該第一常規單元及該第二常規單元設置於電路的時序非關鍵路徑中，並且該第一混合單元設置於該電路的時序關鍵路徑中。
  4. 如請求項1之半導體結構，其中，該第一混合單元不包括具有第二閾值電壓的N型電晶體。
  5. 如請求項1之半導體結構，其中，該第一混合單元的N型和P型電晶體為鰭片場效應電晶體，並且該第一混合單元中的該P型電晶體的鰭片數量少於該N型電晶體的鰭片數量。
  6. 如請求項1之半導體結構，其中，該單元陣列還包括： 第二混合單元，其中在該第二混合單元中的每個P型電晶體具有該第三閾值電壓，並且每個N型電晶體具有該第二閾值電壓， 其中，該第二混合單元設置在該第一混合單元和該第二常規單元之間，並與該第一混合單元和該第二常規單元接觸。
  7. 如請求項6之半導體結構，其中，該第一閾值電壓與第二閾值電壓之間的第一電壓差以及該第三閾值電壓與第四閾值電壓之間的第二電壓差大於該第一閾值電壓與該第四閾值電壓之間的第三電壓差以及該第三閾值電壓和該第二閾值電壓之間的第四電壓差。
  8. 一種半導體結構，包括： 單元陣列，包括： 第一混合單元，包括： 位於該單元陣列的第一列中的至少一個第一P型電晶體和至少一個第一N型電晶體，該至少一個第一P型電晶體具有第一閾值電壓，該至少一個第一N型電晶體具有第二閾值電壓；以及 位於該單元陣列的第二列中的至少一個第二P型電晶體和至少一個第二N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第二N型電晶體具有第四閾值電壓；以及 第二混合單元，包括： 位於該單元陣列的該第一列中的該至少一個第二P型電晶體和該至少一個第一N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第一N型電晶體具有該第二閾值電壓；以及 位於該單元陣列的第二列中的該至少一個第二P型電晶體和該至少一個第一N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第一N型電晶體具有第二閾值電壓中， 其中該單元陣列的該第一列的高度和該第二列的高度相同， 其中該第一閾值電壓和該第二閾值電壓之間的第一電壓差不同於該第三閾值電壓和該第四閾值電壓之間的第二電壓差。
  9. 如請求項8之半導體結構，其中該第一混合單元中的該第一P型電晶體與該第二P型電晶體由該第一N型電晶體與第二N型電晶體包圍，且該第二P型電晶體由該第一N型電晶體包圍。
  10. 如請求項8之半導體結構，其中該第二混合單元不具有第一P型電晶體或第二N型電晶體。
  11. 如請求項8之半導體結構，其中該單元陣列還包括： 第三混合單元，包括： 位於該單元陣列的第一列中的至少一個第二P型電晶體和至少一個第二N型電晶體，該至少一個第二P型電晶體具有第三閾值電壓，該至少一個第二N型電晶體具有第四閾值電壓；以及 位於該單元陣列的第二列中的至少一個第一P型電晶體和至少一個第一N型電晶體，該至少一個第一P型電晶體具有第一閾值電壓，該至少一個第一N型電晶體具有第二閾值電壓。
  12. 如請求項8之半導體結構，其中該單元陣列還包括： 第四混合單元，包括： 位於該單元陣列的第一列中的至少一個第一P型電晶體和至少一個第二N型電晶體，該至少一個第一P型電晶體具有第一閾值電壓，該至少一個第二N型電晶體具有第四閾值電壓；以及 位於該單元陣列的第二列中的至少一個第一P型電晶體和和至少一個第二N型電晶體，該至少一個第一P型電晶體具有第一閾值電壓，該至少一個第二N型電晶體具有第四閾值電壓。
  13. 如請求項8之半導體結構，其中該單元陣列還包括： 第一常規單元，其中，在該單元陣列的第一列和第二列中，每個P型電晶體具有該第一閾值電壓，並且每個N型電晶體具有該第二閾值電壓。
  14. 如請求項8之半導體結構，其中，該單元陣列還包括： 第二常規單元，其中，在該單元陣列的第一列和第二列中，每個P型電晶體具有該第三閾值電壓，並且每個N型電晶體具有該第四閾值電壓。
  15. 如請求項8之半導體結構，其中該單元陣列還包括： 第三常規單元，其中，在該單元陣列的第一列中，每個P型電晶體具有該第一閾值電壓，並且每個N型電晶體具有該第二閾值電壓；以及 第四常規單元，其中，在該單元陣列的第二列中，每個P型電晶體具有該第三閾值電壓，並且每個N型電晶體具有該第四閾值電壓。
  16. 如請求項8之半導體結構，其中，該第三閾值電壓高於該第一閾值電壓，且該第四閾值電壓高於該第二閾值電壓。
  17. 一種提供單元陣列的方法，包括： 獲得單元陣列的原始佈局，其中該原始佈局包括排列在該單元陣列的第一列且相互接觸的第一常規單元和第二常規單元； 用第一混合單元替換該第一常規單元以獲得修改後的佈局；以及 根據該修改後的佈局製造積體電路， 其中，在該第一常規單元中，每個P型電晶體具有第一閾值電壓，並且每個N型電晶體具有第二閾值電壓， 其中，在該第二常規單元中，每個P型電晶體具有第三閾值電壓，並且每個N型電晶體具有第四閾值電壓， 其中，在該第一混合單元中，每個P型電晶體具有該第一閾值電壓，並且每個N型電晶體具有該第四閾值電壓， 其中該第一閾值電壓和該第二閾值電壓之間的第一電壓差不同於該第三閾值電壓和該第四閾值電壓之間的第二電壓差，並且該第一閾值電壓和該第四閾值電壓之間的第三電壓差小於或大於該第一電壓差和第二電壓差。
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