TW202304153A - 多環路信號處理 - Google Patents

Abstract

一種信號處理電路，其具有第一信號環路，該第一信號環路具有一第一信號處理區塊及圍繞該第一信號處理區塊延伸之一第一回饋路徑，該第一信號處理區塊具有引起該第一信號環路產生一通帶之一頻率相依性。一第二信號處理區塊在該第一信號環路之下游。一第二回饋路徑從該第二信號處理區塊之下游延伸到該第一信號處理區塊之上游。在操作中，該第一回饋路徑加強在該通帶中之一信號，並且該第二回饋路徑在該第一信號處理區塊下游之一輸出處調節該信號。

Description

多環路信號處理

本發明係關於射頻信號處理，具體而言，係關於一種多環路信號處理架構。

可調諧射頻（Radio Frequency，RF）濾波器在無線通訊中已使用可調諧濾波器作為對所接收射頻信號的整體處理之一部分，以擷取信號資訊。反之，此類可調諧濾波器已被用作將資訊編碼到RF信號上的程序之一部分，並作為無線通訊之一部分。

一種類型的共振器係LC共振腔(LC tank)，儘管其他類型的共振器亦係已知的。在LC共振腔內，可藉由例如經由連續可調整的電容器（諸如由可變偏壓電壓控制的變容器）、或經由一組離散的電容（諸如一組開關電容器）、或連續值與離散值電容的組合而改變電容來控制共振頻率。可具有可變L的其他LC共振器的實施方案亦可適用，因為共振器亦可以由分佈式組件組成。共振器的基礎係一種能夠以多種模態儲存能量的結構，並且共振器的特性係用於在這些模態之間交換能量之機制的結果。

可調諧射頻濾波器通常表徵為控制輸入，以調整共振器之中心頻率及頻寬，該等共振器包含濾波器。操作中心頻率、頻寬、調諧範圍、共振器穩定性及固有雜訊源等問題僅是描述這些可調諧射頻濾波器效能的幾個重要態樣。需要考慮對諸如溫度或時間相關的組件老化等外部因素的額外控制。

RF信號通常係指相對窄頻的信號，使得其可以與相對高的載波頻率相關聯。基頻頻率（Baseband frequency，BB）係用於隱含任何相對較低的頻率。通常，RF頻率係BB頻率的至少10倍。

可用的無線電架構主要由可互換的離散模組組成，這些模組經設計以滿足所需的射頻（RF）頻帶並處理傳入的射頻信號。這些模組經設計用於離散頻率範圍。通常，載波頻率可係在從低端的1 MHz到高端的100 GHz的任何頻率，但不在此限。

目前離散頻帶射頻模組的無線電架構部署直接取樣軟體來處理傳入的射頻信號，並且通常稱為軟體定義無線電（Software Defined Radio，SDR）。圖1中所示的此類直接取樣軟體定義無線電（Direct-Sampling Software Defined Radio，DSDR）10係一種最新的SDR架構，其省去諸如RF濾波、降頻轉換電路、中頻（Intermediate Frequency，IF）類比處理及基頻類比處理等系統處理元件。軟體定義無線電（DSDR）10具有天線12、類比數位轉換器（Analog to Digital Converter，ADC）14、數位信號處理（Digital Signal Processing，DSP）區塊20、數位類比轉換器（Digital to Analog Converter，DAC）16及放大器18，係一種直接RF轉取樣基頻架構，如圖1所示，並且係一種通用接收器、可適應任何無線電信號結構、經合適地調適用於所欲RF信號頻帶、具有針對信號中心頻率及信號頻率頻寬的調整

為了便於說明，如圖1所示的天線12具有用於接收器及傳輸器的分開之連接。寬帶射頻方法可經實施以適應單埠天線。

此類現有的SDR 10架構係藉由最先進的ADC 14及DSP 20信號處理硬體而實現，這些硬體已可提供高達數十GHz的時脈速率。因此，DSDR 10可經實現用於從1 MHz到40 GHz的無線電頻率範圍，基本上只需要經由頻帶特定模組插入即可變更韌體。

在圖1的理想DSDR 10中，ADC 14將整個RF頻譜映射成數位化信號，這需要大量高速DSDR 10系統，即DSP 20接在DSDR 10系統ADC 14之後。因此，雖然最近可用的多-Gsps ADC 14的效率高達60 Gsps的確令人印象深刻（儘管耗電量很大），但DSP 10需要以非常高的時脈速率及適中的字寬進行多個處理步驟，然後才能將信號整數倍降低取樣到較低時脈速率。

DSP 20係一個問題，但通常更大的問題係ADC 14必須具有足夠的動態範圍，使得在下端量化雜訊不會對接收器NF產生影響，而在上端，不會由於大量的無用干擾信號混合入所欲信號中而飽和。

隨著最近前端模組中晶片型帶通濾波器（Bandpass Filter，BPF）22（如圖2所示）的出現，此類情況在一定程度上得到緩解。目前可用的可調諧BPF 22涵蓋高達40 GHz的不連續頻率範圍，其可調諧回應僅提供相對離散但較寬的帶通效能。額外的微調被降級指派至具有更窄頻寬及更高Q效能的晶片外離散頻率表面聲波或體聲波（Surface Acoustic Aave，SAW/Bulk Acoustic Wave BAW）濾波，儘管通常在超過約6 GHz時會存在困難。作為固定、窄頻寬、微調晶片外組件，這些裝置佔用行動裝置電路板上的大量空間。雖然SAW/BAW的尺寸通常為10平方毫米，但現代行動裝置中可有超過30個SAW/BAW裝置。不僅SAW/BAW的尺寸，而且連接端子及集體SAW/BAW接地平面分配也增加整個電路板的尺寸。然而，鑑於移至超過6 GHz的更高頻率的必然趨勢，SAW/BAW不太可能參與到更高操作頻率的趨勢。

根據一實施例，提供一種用於處理一信號的信號處理電路，其包含：一帶通濾波器，其具有一通帶；一信號處理區塊，其在該帶通濾波器之下游；一第一回饋路徑，其從該帶通濾波器與該信號處理區塊之間延伸到該帶通濾波器之上游；以及一第二回饋路徑，其從該信號處理區塊之下游延伸到該帶通濾波器之上游，其中，在操作中，該第一回饋路徑加強該通帶中的該信號，且該第二回饋路徑在該帶通濾波器下游之一輸出處調節該信號。

根據其他實施例，該信號處理單元可單獨或組合方式地包含以下一或多個特徵：該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且其中該負回饋路徑可抑制該帶通濾波器下游產生的內部雜訊；該帶通濾波器之一中心頻率、一頻率選擇性、或一中心頻率與一頻率選擇性兩者可為可調諧的；該信號處理電路可進一步包含在該第一回饋路徑、該第二回饋路徑、或該第一回饋路徑與該第二回饋路徑兩者中的一可調整縮放區塊；該信號處理區塊可應用一第一域變換，且該負回饋路徑可包含應用一第二域變換的一第二處理區塊，該第二域變換係該第一域變換之逆變換；該信號處理區塊可包含一類比數位轉換器（ADC），且該第二處理區塊可包含一數位類比轉換器（DAC）；該內部雜訊可包含來自該ADC的量化雜訊；該信號處理電路可進一步包含調節該負回饋路徑中之一信號的一數位信號處理器；該ADC的一輸出可連接至一數位信號處理器作為一軟體定義無線電的一接收通道；該信號處理電路可包含在該第一回饋路徑、該第二回饋路徑或該第一回饋路徑及該第二回饋路徑中之各者中的一相位控制元件；該信號處理電路可包含串聯連接之複數個帶通濾波器及複數個第一回饋路徑，每一帶通濾波器包含一對應的第一回饋路徑；該信號處理電路可包含從該信號處理區塊下游並聯連接到該複數個帶通濾波器上游並在相鄰的帶通濾波器之間的複數個第二回饋路徑；該第一回饋路徑及該第二回饋路徑中之各者可進一步包含一增益元件；該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且該信號處理電路可進一步包含一控制器，該控制器經程式設計有指令，以調整該正回饋路徑之增益區塊以引起該帶通濾波器自振盪，且然後調整該負回饋路徑之增益區塊以使該帶通濾波器穩定；該信號處理電路可包含複數個帶通濾波器及正與負回饋路徑；該信號處理區塊可受控制以控制該信號處理電路之一轉移函數的一或多個極點；該帶通濾波器可包含一聲波共振器及一可調整相位控制元件；且該信號處理可包含複數個聲波濾波器及選擇該複數個聲波濾波器中之一所欲者的一開關。

根據一實施例，提供一種信號處理電路，其包含一第一信號環路，該第一信號環路具有一第一信號處理區塊及圍繞該第一信號處理區塊延伸之一第一回饋路徑，該第一信號處理區塊具有引起該第一信號環路產生一通帶之一頻率相依性。一第二信號處理區塊位於該第一信號環路之下游。一第二回饋路徑從該第二信號處理區塊之下游延伸到該第一信號處理區塊之上游。在操作中，該第一回饋路徑加強在該通帶中之一信號，並且該第二回饋路徑在該第一信號處理區塊下游之一輸出處調節該信號。

根據其他實施例，該信號處理電路可包括以下實施例中之一或多者：該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且該負回饋路徑可抑制該第一信號處理區塊下游產生的內部雜訊；該第一信號處理區塊可包含一共振器；該共振器之一中心頻率、一頻率選擇性、或一中心頻率與一頻率選擇性兩者可為可調諧的；可具有在該第一回饋路徑、該第二回饋路徑、或該第一回饋路徑與該第二回饋路徑兩者中的一可調整縮放區塊；該第二信號處理區塊可應用一第一域變換，且該第二回饋路徑可包含應用一第二域變換的一第三處理區塊，該第二域變換係該第一域變換之逆變換；該第二信號處理區塊可包含一類比數位轉換器（ADC），且該第三處理區塊可包含一數位類比轉換器（DAC）；該內部雜訊可包含來自該ADC的量化雜訊；可存在調節該第二回饋路徑中之一信號的一數位信號處理器；該ADC的一輸出可連接至一數位信號處理器作為一軟體定義無線電的一接收通道；該第一處理區塊、該第二處理區塊或該第一處理區塊及該第二處理區塊兩者可包含至少一個相位控制元件；該第一處理區塊可包含串聯連接之複數個帶通濾波器，每一帶通濾波器包含一對應的第一回饋路徑；可存在從該第二信號處理區塊下游並聯連接到該複數個帶通濾波器的相鄰帶通濾波器之間的一或多個另外第二回饋路徑；該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且可存在一控制器，該控制器經程式設計有指令，以調整該正回饋路徑之一正增益區塊以引起該帶通濾波器自振盪，且然後調整該負回饋路徑之一負增益區塊以使該帶通濾波器穩定；該第二信號處理區塊可由一控制器予以控制；該第一信號處理區塊可包含一聲波共振器及一可調整相位控制元件；該第一信號處理區塊可包含複數個聲波濾波器及選擇該複數個聲波濾波器中之一所欲者的一開關；可存在該第一信號環路上游的一信號輸入；可存在介於該第一信號處理區塊與該第二信號處理區塊之間的一信號輸入，該第二回饋路徑包含一負增益區塊。

一種使用一信號處理電路處理一信號之方法，該信號處理電路包含：一第一信號環路，該第一信號環路包含一第一信號處理區塊及圍繞該第一信號處理區塊延伸之一第一回饋路徑，使得該第一信號環路包含一通帶；在該帶通濾波器之下游的一第二信號處理區塊；及從信號處理區塊之下游延伸到該第一信號處理區塊之上游的一第二回饋路徑，該方法包含以下步驟： 引起該第一信號環路在該通帶中產生一經濾波信號； 使用該帶通濾波器下游之該第二信號處理區塊處理該經濾波信號，使得在該帶通濾波器下游之輸出處調節一輸出信號。

根據一實施例，提供一種雙環路信號處理架構，其可用於例如一前端模組（Front-End Module，FEM）中的資料擷取，或用於其他合適的應用。該雙環路架構可包括組態及操作可由軟體控制的一組固定組件。對於連接至天線的FEM的一些實例，該架構可能適用於接收及傳輸功能。

根據一實施例，提供一種用於處理一信號的信號處理電路，其包含：一帶通濾波器，其具有一通帶；一信號處理區塊，其在該帶通濾波器之下游；一第一回饋路徑，其從該帶通濾波器與該信號處理區塊之間延伸到該帶通濾波器之上游；以及一第二回饋路徑，其從該信號處理區塊之下游延伸到該帶通濾波器之上游。在操作中，該第一回饋路徑加強該通帶中的該信號，且該第二回饋路徑在該帶通濾波器下游之一輸出處調節該信號。

在其他實施例中，該信號處理電路可單獨或組合方式地包括以下實施例中之一或多者：該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且該負回饋路徑可抑制該帶通濾波器下游產生的內部雜訊；該帶通濾波器之一中心頻率、一頻率選擇性，或一中心頻率與一頻率選擇性兩者可為可調諧的；可具有在該第一回饋路徑、該第二回饋路徑、或該第一回饋路徑與該第二回饋路徑兩者中的一可調整縮放區塊；該信號處理區塊可應用一第一域變換，且該負回饋路徑可包含應用一第二域變換的一第二處理區塊，該第二域變換係該第一域變換之逆變換，且該信號處理區塊可包含一類比數位轉換器（ADC），該第二處理區塊可包含一數位類比轉換器（DAC），該內部雜訊可包含來自該ADC的量化雜訊，可存在調節該負回饋路徑中之一信號的一數位信號處理器，並且該ADC的一輸出可連接至一數位信號處理器作為一軟體定義無線電的一接收通道；可具有在該第一回饋路徑、該第二回饋路徑或該第一回饋路徑及該第二回饋路徑中之各者中的一相位控制元件；可具有串聯連接之複數個帶通濾波器及複數個第一回饋路徑，每一帶通濾波器可包含一對應的第一回饋路徑，可具有從該信號處理區塊下游並聯連接到該複數個帶通濾波器上游及相鄰的帶通濾波器之間的複數個第二回饋路徑，該第一回饋路徑及該第二回饋路徑中之各者可進一步包含一增益元件，且其中該第一回饋路徑係一正回饋路徑，且該第二回饋路徑係一負回饋路徑，且該信號可進一步包含一控制器，該控制器經程式設計有指令，以調整該正回饋路徑之增益區塊以引起該帶通濾波器自振盪，且然後調整該負回饋路徑之增益區塊以使該帶通濾波器穩定；可具有複數個帶通濾波器及正與負回饋路徑；該信號處理區塊可受控制以控制該信號處理電路之一轉移函數的一或多個極點。

根據一實施例，提供一種使用一信號處理電路處理一信號的方法，該信號處理電路包含：一帶通濾波器，其具有一通帶；一信號處理區塊，其在該帶通濾波器之下游；一第一回饋路徑，其從該帶通濾波器與該信號處理區塊之間延伸到該帶通濾波器之上游；以及一第二回饋路徑，其從該信號處理區塊之下游延伸到該帶通濾波器之上游，該方法包含以下步驟：在該帶通濾波器中對一信號進行濾波，並使用該第一回饋路徑對該通帶內的該信號進行加強；使用該帶通濾波器下游的該信號處理區塊處理該經濾波信號；在該帶通濾波器的下游之一輸出處調節一輸出信號。

根據其他實施例，該方法可單獨或組合地進一步包含以下要素中之一或多者：該第一回饋路徑可係一正回饋路徑，該第二回饋路徑可係一負回饋路徑，且其中調節該輸出信號可包含抑制在該帶通濾波器下游產生的內部雜訊；加強該信號及調節該輸出信號可包含控制該第一回饋路徑及該第二回饋路徑中之各者中的一增益因子、一相位或一增益因子及一相位；該方法可進一步包含藉由調諧該帶通濾波器之一中心頻率、一頻率選擇性、或一中心頻率與一頻率選擇性兩者來控制該帶通濾波器的步驟；該信號處理區塊可應用一域變換，且該負回饋路徑可包含應用一第二域變換的一第二處理區塊，該第二域變換係該第一域變換之逆變換，該信號處理區塊可係一類比數位轉換器（ADC），且該第二處理區塊包含一數位類比轉換器（DAC），該內部雜訊可包含來自該ADC的量化雜訊；複數個帶通濾波器可與複數個正回饋路徑串聯連接，每一帶通濾波器包含一對應的正回饋路徑，且可有從該信號處理區塊下游並聯連接到該複數個帶通濾波器上游及相鄰的帶通濾波器之間的複數個負回饋路徑；該方法可進一步包含調整該正回饋路徑之一增益以引起該帶通濾波器自振盪、然後調整該負回饋路徑之一增益以使該帶通濾波器穩定的步驟；且可具有複數個帶通濾波器及正與負回饋路徑。

根據一實施例，提供一種用於一數位通訊裝置之接收模組，該接收模組包含：一帶通濾波器，其具有一通帶；一類比數位轉換器（ADC），其在該帶通濾波器下游，該ADC具有連接至該數位通訊裝置之一處理器的一輸出；一正回饋路徑，其從該帶通濾波器與該信號處理區塊之間延伸到該帶通濾波器之上游；以及一負回饋路徑，其從該信號處理區塊之下游延伸到該帶通濾波器之上游，該負回饋路徑包含一數位類比轉換器（DAC）；其中，在操作中，該正回饋路徑加強該通帶中之信號，且該負回饋路徑抑制在該帶通濾波器下游產生之內部雜訊。該數位通訊裝置可包含一軟體定義無線電。

根據一實施例，提供一種用於一數位通訊裝置之信號處理電路，其包含：一外信號環路，其包含一輸入、一輸出、及一變換區塊，該變換區塊經調適以對正在被處理之一信號執行一信號變換操作；以及一內信號環路，其包含一可調諧帶通濾波器，該內信號環路經嵌套於該外信號環路內，使得該可調諧帶通濾波器被連接在該內信號環路與該外信號環路中之各者內，且該變換區塊被連接在該內信號環路之外。

根據其他實施例，信號處理電路可單獨或組合地包含以下中之一或多者：該帶通濾波器之一中心頻率、一頻率選擇性、一Q因子或其等組合可為可調整的；該帶通濾波器可包含複數個共振器輸出；該變換區塊可包含一處理器區塊，該處理器區塊經程式設計有指令，以個別地控制該外信號環路之一轉移函數之極點；該變換區塊可經調適以將一域轉移應用到該等共振器輸出中之至少一者；該變換區塊可並行接收該複數個共振器輸出；該外信號環路可係一負回饋環路，且該內回饋環路可係一正回饋環路；該變換區塊可在該外信號環路之一信號路徑中，或在該外信號環路之一回饋路徑中；該內信號環路可包含一正回饋路徑，且該外信號環路包含一負回饋環路，使得該正回饋路徑加強該通帶中之信號，且該負回饋路徑抑制在該帶通濾波器之下游產生的內部雜訊；該信號處理區塊可應用一第一域變換，且該負回饋路徑包含應用一第二域變換的一第二處理區塊，該第二域變換係該第一域變換之逆變換；該信號處理區塊可包含一類比數位轉換器（ADC），且該第二處理區塊可包含一數位類比轉換器（DAC）；該內部雜訊可包含來自該ADC之量化雜訊；可具有調節該負回饋路徑中之一信號的一數位信號處理器；該外信號環路可包含被連接至一傳輸裝置的一輸出；且該內信號環路可包含在該可調諧帶通濾波器外信號環路上游的一輸入，該外信號環路被連接至一接收裝置。

上述電路及方法的其他實施例將從下面的討論中顯而易見。

現在將參照附圖說明通常由參考數字30識別的信號處理電路。

參考圖3，信號處理電路30具有輸入32及輸出34，且具有同時利用內環路40及外環路50之平行混合的信號處理環路架構。

內環路40（在本文中亦可稱為上游環路）包含具有頻率相依性的上游處理區塊42，以及圍繞上游處理區塊42延伸的內回饋路徑45。在許多實務實施例中，上游處理區塊42可係共振器或帶通濾波器。亦可使用具有頻率相依性的其他組件，其與回饋路徑45組合而產生通帶。帶通濾波器42可係連續時間可調諧的RF帶通濾波器，其實現使用Q控制來獨立地調諧濾波器中心頻率及/或濾波器頻寬。內環路40可具有在內回饋路徑45上的正回饋可變增益區塊44，作為主動回饋濾波器（Active Feedback Filter，AFF）以加強輸入信號。內環路40中的各種組件（諸如處理區塊42及可變增益區塊44）可係可變的或可調諧的，以控制內環路40的輸出。

外環路50具有第二或下游信號處理區塊54及從內環路40下游延伸到處理區塊42上游的外回饋路徑55。在一個實例中，信號處理可由可涉及域轉移（ADC 54及DAC 56）的離散時間數位信號處理（Digital Signal Processing，DSP）區塊52進行。外環路50亦併入內處理區塊42作為外環路50的一條支段。可能有多於兩個外環路50，但該等環路與內環路40平行，可能的多個外環路50中之各者共用相同的內環路可調諧RF帶通濾波器42。外環路50可包括增益區塊（未圖示）。

在一些實施例中，可使用可稱為雙平行環路處理（Dual Parallel Loop Processing，DPLP）的雙環路架構來抑制內部產生的雜訊。在此實施例中，內環路40可係加強所欲通帶內之信號的正回饋環路，而外環路50可係經調節以對通帶中的內部產生的雜訊產生負干擾之負回饋環路。在其他實施例中，DPLP架構可經設計而在外環路中有或無增益區塊。信號處理電路30可具有提供數位化信號輸出34的頂層架構，如圖3所示。該輸出信號可經受進一步處理。亦應理解，信號處理電路30可具有多於兩個環路（上游環路或下游環路）且該等環路可並聯或串聯。因此，雖然可使用術語雙環路或DPSP，但可能的設計可包括多於兩個環路，只要該等環路包括一內（或上游）環路及一外（或下游）環路。

雙環路架構30可係混合信號處理的平行組合，其可組合類比RF處理及數位RF處理兩者。所示實施例包括數位化信號輸出34。在一些實施例中，此類混合信號、雙平行環路處理（DPLP）可經實施到無線通訊架構的前端模組（Front-End Module，FEM）中，並且可以用在軟體定義無線電（SDR）中。

在外環路50中有或無增益區塊兩者的情況中，均將首先考慮內環路40的功能，然後再考慮外環路50的功能。

內環路處理

雖然在內環路40中可使用各種濾波器設計，但是為了保持本發明的簡單性，本文將僅考慮圖4所展示內環路40的配置。應理解，一般而言，內環路40具有帶通濾波器42及回饋路徑45，該回饋路徑45具有內回饋路徑處理區塊44，該內回饋路徑處理區塊44可係可變增益區塊。應理解，圖4中所示的內環路40之內回饋路徑45可被併入作為共振器元件（諸如主動回饋濾波器）之一部分，或回饋路徑45可與處理區塊42分離或不同，諸如如果處理區塊42係不包括回饋路徑作為固有組件的不同設計。

在一些實施例中，處理區塊42可係共振器（諸如可調諧帶通濾波器（BPF）），其通常依賴於共振器處理控制以在處理信號時精簡濾波器的頻率選擇性。通常，該處理係關於調整中心頻率及帶通區域的能力。此外，一般而言，為了控制信號處理的頻寬，呈回饋增益元件形式的主動回饋已被廣泛用於以稱為Q增強的方法提供此類頻寬控制。

如將理解，涉及頻寬控制的方法通常係指一或多個共振器極點在s平面（s-Plane）中的移動，其爲設計分析中的焦點。如將認知，共振器可具有多於一個極點。

舉例而言，本發明討論的上下文將係此類更複雜的主動回饋共振器信號處理。雖然討論主要集中在信號處理中的此類主動回饋濾波器（Active Feedback Filter，AFF），但亦可使用其他可調諧濾波器，諸如不具有主動回饋的濾波器，或單獨或與共振器組合的其他類型處理區塊。

參考圖4，處理區塊42係連續時間、可調諧帶通共振器網路42，具有在回饋路徑45中之內回饋處理區塊44。控制區塊49可用於控制帶通網路42及回饋處理區塊44。參考圖5，可調諧共振器網路42可包括可係LC組合的數個可調諧共振器46，儘管其他共振器類型亦係可行的。處理區塊42中的共振器46亦可係經封裝的可調諧共振器，諸如共振器模組及SAW/BAW組件。雖然未圖示，但每一共振器46可包括回饋路徑及增益區塊，或可存在圍繞共振器網路42的回饋路徑。

再次參考圖4，相對簡單形式的回饋處理元件展示為應用縮放因子的增益區塊44。藉由設定此縮放因子，主導共振器極點可移動朝向s平面的jω軸（Q增強），或遠離jω軸（Q壓制）。使用可變回饋增益，可控制Q增強或Q壓制的程度。此外，經由使共振器極點變成可變的，可調諧經Q修改之極點的頻率。可藉由使用一或多個濾波器區段來修改內環路40的特性及其控制。

在一個實施例中，帶通濾波器42可係信號環路40內的主動正回饋濾波器（Positive Feedback Filter，PFF），其1）調諧中心通帶頻率，及2）允許共振器的Q增強或Q壓制。Q控制足以允許實現窄帶射頻、微波及射頻毫米波（RF Millimeter Wave，RFMM）帶通濾波器。這可搭配在關於圖5討論的網路中的共振器46一起使用。替代地，可存在具有個別共振器42或共振器網路的複數個信號環路40。亦可併入圍繞該複數個信號環路的另外信號環路。此類多功能性可針對中等至高程度的Q增強實現穩健及穩定操作以及實用的電路實施方案。一種實施方案可包括級聯爲串聯拓撲並導致全極點濾波器及直流零點之多個濾波器區段，但存在用於並聯及串聯連接之濾波器區段的可行應用。

正回饋濾波器的變體

圖4之PFF的相關變體包括： 1.     作為共振器網路，帶通濾波器42可包含多於一個極點，並且這些極點中之一或多者可係Q增強的（朝向jω軸移動），或Q壓制的（遠離jω軸移動）。 2.     回饋處理44可包含相位調整。這些相位調整可係固定的或可變的。 3.     組件可以在環路40中重新排序。 4.     輸入及輸出埠可能位於環路40中的不同點。

參考圖5，主動回饋可引起共振器42之（一或多個）極點在複數s平面中的位置平移。其他濾波器架構可包括帶通濾波器42內的多個網路共振器46，其中每一網路共振器46可具有與架構中的其他共振器46不同的（一或多個）極點。

當多於一個極點存在於s平面中時，可存在標稱位於通帶中心的一主導極點(dominant pole)。在判定所得帶通濾波器的回應時，其他極點往往變得不太顯著，但仍然重要。在此，當在共振器網路46回應中所提及的單個極點時，其係指主導極點。

接下來考慮包含P ＞ 1個極點的共振器，其中圖5中展示P = 3。三個可變濾波器46可經級聯以實施圖6所示的三階切比雪夫可調諧帶通濾波器（Chebyshev Tunable Bandpass Filter）回應。在本實施例中，中心頻率依次調整為1745、1825、及1930 MHz。每一可變濾波器46實現多極點切比雪夫濾波器的一個極點，其中個別濾波器的Q超過1000。此類濾波器42可經設計為運用簡單且穩健的調諧及校準而穩定。

時序抖動及信號取樣

現在將考慮使用多極點帶通濾波器42而可具有的最小取樣率。考慮由一序列連續符號組成的資料通訊信號。這些符號的參數（例如，振幅或相位）包含資料位元或資訊。理論上，如果提供在符號形狀及「零符號間干擾」（Inter Symbol Interference，ISI）的奈奎斯特條件方面與通訊信號「匹配」的類比濾波器，則每符號只需要一個樣本。可以併入其他組件，諸如可使用降低所需的取樣率之固定頻率升頻轉換及降頻轉換。

為了降低ADC並隨後降低DSP需求，取樣率係一個考慮關鍵，因為與被數位化的最高頻率分量的週期相比，ADC具有的轉換時間（aperture time）必須小。參考圖7，展示通用取樣保持電路70。取樣保持電路70具有用作為開關的FET閘72，該開關將輸入信號74連接至電容器76，該電容器充電至接近信號振幅之經校準分率的位準。電容器76的電流顯著，且輸入信號驅動器74可具有低源阻抗。然後開關72斷開，且電容器電壓被緩衝並變得可用於ADC 78，其可能需要更長的時間來完成轉換。困難在於使開關足夠快速並且使輸入信號具足夠低的阻抗以驅動電容器76之電流。對於GHz信號，可能需要數十皮秒（psec）數量級的轉換時間。

另一問題係FET閘72的非線性，因為通道電阻取決於輸入信號電壓及電容器76電壓。此外，FET閘72的時序抖動很重要。閘來自時脈合成器，其中輸出來自邏輯閘。dt的時序抖動會增加最終取樣(dv/dt)dt的不確定性，其中dv/dt係輸入電壓的斜率。這會導致取樣不確定性，該取樣不確定性與通過有雜訊之信號的斜率的信號有關。因此，與抖動相關的雜訊可藉由低相位雜訊時脈合成器及高電流邏輯予以減輕，這係一個耗散問題。如果取樣係高度冗餘使得取樣率遠遠超過與信號頻寬相稱的奈奎斯特率，則可使用DSP來減少抖動。如果取樣冗餘不顯著，則DSP可能無法改善由時序抖動引起的雜訊。

SH的轉換時間越小，與信號相關之電子進入電容器就越少。開關之FET通道中的空間電荷係額外的電子源，其取決於轉換時間的汲極及源極電壓而促成電容器電荷，其促成切換雜訊。

混合信號外平行環路信號處理

以下將涵蓋涉及併入實時及數位時間處理之信號處理環路的複雜概念。這將表明，除其他特徵外，雙環路處理概念減少或消除來自處理的自發性雜訊，諸如量化雜訊。圖8繪示這些概念，圖中描繪信號路徑80通過信號處理電路30的雙環路的流程。但是，信號增強環路（內環路40）係實時的，而處理雜訊環路（外環路50）係離散數位時間，這在思考時很難統合。在圖8所示的實施例中，處理雜訊82於帶通濾波器42中進行處理之前通過負增益區塊84。所欲信號85及干擾以及雜訊86在求和區塊88處進入電路，處理雜訊82在另一個求和區塊88處進入電路。信號在出現並與處理雜訊具破壞性地組合之前，可能會多次流動通過信號增強環路。當初始處理雜訊與再循環處理雜訊抵消時，無進一步處理雜訊輸出到信號。

內環路奈奎斯特共振器曲線塑形

前文已討論內環路40，主要提及由正回饋濾波器架構所達成的益處。然而，正回饋環路亦有另一個目的，亦即，修改上游信號環路（這可稱為上游接收器）中之共振器的奈奎斯特共振器曲線（Nyquist Resonator Curve，NRC）。依此方式，外環路的負回饋增益可設定為更高的負增益值。這導致以可控方式來抑制下游接收器處理雜訊的能力。

然而，具有負回饋的外環路50會導致在具有正回饋的內環路40中有效減少所欲信號85的加強。因此，為了補償此來自負外環路50回饋增益對內環路40增益的有效減少，可使內環路40內的正回饋更強。事實上，內環路40的增益可係G _內＞ 1而不損失穩定性，當內環路40的有效增益被負回饋增益G _外＜ 0降低時，再次使得有效的G _內有效＜ 1。

因此，這兩個環路有交互作用性。對於給定頻寬之信號的特定情況，淨信號加強與信號頻寬相稱。內環路40加強可為足夠強度以改變上游接收器之NRC的形狀，使得可應用足夠的負回饋，而沒有環路不穩定的風險。

混合信號雙環路處理的概述及意義

圖9展示信號處理電路30通常的雙環路架構90。在圖9到圖13中，輸入信號係V(s) + I(s)，區塊92對應於A(s)並代表接收器的上游處理區段91的帶通濾波器42，區塊96對應於B(s)並代表接收器的下游處理區段94，且Y(s)係區塊96的輸出。上游處理91係關於前文描述的內環路40，其經組態為主動正回饋濾波器，用於如上所述之增強輸入信號。上游處理91包括在增益區塊93中的正處理增益G ₁。下游處理94係關於前文描述的外處理環路50，其可包括由具有增益G ₂的增益區塊97所表示的增益元件。應注意，增益元件可被併入作為DSP之一部分，儘管有明確展示。

如本發明中所使用，s表示複頻率，使得區塊92中的A(s)表示上游內環路濾波器處理的頻率回應。分接點98展示在上游區段91與下游區段94之間以供參考。分接點98可用作為任何雜訊99的名目輸入，此雜訊可由下游外環路處理94所引入。雜訊99以Q(s)表示。

上文外環路50的討論已提到一個增益元件可存在或可不存在，儘管圖9包括如所示的增益元件97，使得外環路50的回饋路徑應用可係正值或負值的G ₂處理增益。在此實施例中，兩個回饋環路都終止於上游接收器之輸入側的求和點。輸入信號95係V(s) + I(s)，其中V(s)被認為係所欲帶通信號，且I(s)係所欲信號之頻寬內的雜訊及干擾。下游接收器的輸出100係數位化信號內容Y(s)。

A(s)可係許多不同的事物。 A(s)可係固定或可調諧頻率的共振器 A(s)可係一組多個共振器 A(s)可係濾波器或係具有某種形式頻率相依性的任何網路。 A(s)可係一條延遲線，其中頻率相依性係隨頻率增加的相移 A(s)係包含濾波器或/及頻率移位（frequency translation）級或/及增益區塊的子系統

B(s)包括用於域變換的組件。域變換可係例如輸入連續時間信號變換為包含數位化樣本之輸出，如藉由使用ADC而B(s)可係頻率變換使得至B(s)的輸入不同於輸出處的頻率。外環路50之回饋路徑中的處理之部分可包括域變換（圖9中未展示），其係隱含在B(s)中的域變換之逆變換。在分接點之處，Q(s)之附加信號被加到在上游與下游接收器區段之間流動的信號中。此信號Q(s)假設為非常接近於獨立於輸入信號V(s)及I(s)。這將在B(s)之處理中的等效雜訊表示為在B(s)之輸入端注入。

接收器的輸出100（標示為Y(s)）係頻率頻譜表示。這僅表示輸出可能係離散時間取樣之信號。此外，由於I(s)及Q(s)係隨機程序，因此嚴格而言，只有Y(s)的統計屬性係可定義的。因此，Y(s)應理解為輸出的表示，這是便於討論，而非意指精確描述輸出。

在一實施例中，圖9的處理可用於將V(s)之所欲信號傳送到Y(s)之數位化輸出，而不劣化所偵測到所欲信號的資訊內容。更正式而言，當在下游接收器中達成所欲信號之域變換時，可以減少或最小化V(s)與Y(s)之間相互資訊的損失。舉實例而言，B(s)可包括用以量化輸入信號樣本的ADC。這就係域變換。

因此，輸出信號Y(s)表示輸入信號V(s)的經域變換變體，其伴隨著一些殘餘雜訊。應理解，為了從如於V(s)中所包含的數位化Y(s)資料中擷取及提取相關資訊，需要額外的後偵測處理。因此，增加後偵測處理區塊D，如圖10所示。此處的D表示後偵測處理區塊102，I表示所提取的資訊104。後偵測處理區塊102可經實現，使得從Y(s)到I的程序相互資訊的損失很少或可忽略。

以下，圖10的架構可在接收器之前端模組中予以實施。D的處理則超出本發明之範疇。假設前端接收器及域變換的處理可使信號呈與可於D中有效實施之處理相容的形式。總結而言，上游及下游信號處理子系統結合回饋路徑實施，使得在雜訊I(s)存在之情況下，在Y(s)與D之實施方案相容的限制下，最佳化在輸入所欲信號V(s)與經轉換輸出Y(s)之間的相互資訊。

在對接收器的重要實施例中，內環路40係具有增益G ₁的正回饋環路，而外環路50具有負回饋環路增益G ₂.。正環路的目的係藉由透過上游處理來窄化有效信號頻寬使得其與V(s)頻寬更相容，以相對於I(s)之雜訊及干擾來增強所欲信號V(s)。這應表明，圍繞上游及下游接收器區段的負回饋環路之目的係減少輸出Y(s)中Q(s)之雜訊源的存在。如果考慮轉移函數，則此操作係顯而易見的。

當Q(s) = 0時，信號轉移函數定義為

。當V(s) = 0時，「量化雜訊」轉移函數定義為

下游接收器的雜訊在本發明稱為量化雜訊，因為其一般與量化器/取樣器相關。然而，其不限於量化雜訊，且可包括可大致估計的任何雜訊，如前文所述添加。

為了簡化轉移函數的計算，如圖11所示重新組織環路，其中，區塊110係

因此，

並且

舉實例而言，使A(s)表示等效複合帶通的單極點。如果前端接收器的回應具有相對較窄的頻寬，則這是一個有效的近似。此項簡化允許轉移函數的閉式表達式（closed-form expression），以促進目前的討論。 因此，A(s)的形式係

其中p係一個正實值。有了此C(s)，區塊110中變成

然後將C(s)代回轉移函數，得到

以及

中的零出現在

中，而不係在

中。因此，如果V(s)的窄頻寬係與p實際相稱的頻寬，則一階雜訊消除顯而易見。這是圖9之回饋接收器的作用基礎。內部正回饋環路減小p值，使得A(s)之極點朝向jω軸移動（Q增強），並且頻寬變窄使得其與V(s)的頻寬相容。G ₁越大，頻寬越窄。相反地，可看出外環路之負回饋增益的作用係從此「Q增強」通帶極點建立通帶零點，使得抑制由下游接收器所產生的等效雜訊。

總而言之，以圖9所示的方式所配置之內與外回饋環路兩者都係同時處理輸入信號所必需。相相互資訊可展示成藉由具有針對G ₁及G ₂所選擇之最佳回饋值的兩個回饋環路之聯合協作而得到最佳保存。

顯然地，A(s)可係在所欲信號V(s)之頻帶中心附近具有某些頻率相依性的任何處理函數。以此方式，內環路的正回饋可用於窄化A(s)的頻寬。例如，A(s)可係任何固定或可調帶通濾波器，如將所示。

這些表達式可以用假設的轉移函數B(s)進行擴展。然而，要點是將零點插入

中係關鍵特徵。

雙環路回饋的概念亦可以擴展為如圖12所示的架構，其中上游接收器包含串聯之複數個帶通濾波器，每一帶通濾波器具有用於頻寬窄化的正回饋環路。在圖12中，增益區塊93a及93b分別對應於g1及g2，且增益區塊97對應於g3。

使分別對應於區塊92a及92b的A1(s)及A2(s)成為兩個一階帶通濾波器，給予的複合帶通等效為

則可表明

的閉環路將有對應於q增強極點

及

的兩個零點。

參考圖13，可藉由增添額外的負回饋環路55a及55b而實現對

及

之轉移函數的零點及極點之控制的進一步靈活性。在圖13中，增益區塊93a及93b分別對應於g1及g2，且增益區塊97a及97b分別對應於g3及g4。

閉式表達式變得更加沒有效率。然而，正與負回饋路徑的一般結構可能導致一般架構在

通帶中具有多個零點。

可以進行額外的修改以增強實施例的效能及靈活性。相對於僅係純量增益區塊，圖13中的{g1,g2,…}之增益區塊97a及97b可予以擴增，以包括通用處理區塊，如上文所指出。這些可包括與下游方向發生的變換逆向的域變換。舉實例而言，變換可係信號數位化或頻率移位。

進一步靈活性係外環路負回饋路徑可被改變為正回饋路徑，然後，隨著對回饋路徑進行處理，可實現任意一組通帶極點。以此方式，通帶頻率回應可經任意塑形。因此，由上游及下游接收器連同回饋路徑所產生的所得頻率回應可經頻譜塑形，且具有足夠的頻率選擇性，使得不再需要進一步的後偵測處理。

{g1,g2,…}之廣義回饋轉移函數可經動態組態，使得接收器可最佳地回應於各種不同的輸入信號格式及雜訊。{g1,g2,…}的這些轉移函數可在DSP處理器或FPGA回饋處理器中實施，導致非常有彈性形式的軟體可定義無線電。

射頻信號域及控制處理中之廣義回饋環路

本發明提出的回饋處理可用於在逐個極點基礎上控制P極點140的位置，如圖14所示。請注意，共振器極點可以沿著實軸移動而改變Q，及/或沿著jω軸移動而改變頻率。P極點140可被從初始的閉環路位置142移動到最終的閉環路位置144。這樣，共振器的P極點140可經放置以提供任意帶通轉移函數回應。這是實施具有指定通帶特性及帶外抑制的帶通濾波器所欲的。由於主動回饋以所欲方式影響所有的P極點140，所以可以產生廣義雙平行環路處理（DPLP）。

如基於本文的討論應理解，運用回饋處理將每一共振器極點同時個別放置在s平面中、個別控制共振器的頻寬（極點平行於水平軸移動）及共振器頻率（極點平行於垂直軸移動）係可行的。

現在將考慮主動濾波器（AFF）之回饋處理，其可用於達成主動多極點放置AFF。廣義的控制理論概念將被引入、應用於回饋處理功能，且在不同處理域中進行控制係可行的，這些處理域可以表徵共振器外可觀測量的特性，諸如頻率或相位。AFF環路中的信號位於射頻類比域中。共振器輸出將稱為射頻類比信號，其亦具有域A。

信號處理電路30（或DPLP）的特性可包括回饋環路內的狀態空間域變換，如圖15所示。將在域A中考慮輸入信號32、內環路40及輸出信號34。在外環路50內，在第一變換區塊150內可存在到另一個域B的變換，其中在域B中之回饋處理152後續接著在第二變換區塊154中變換回到域A。

就如下文應詳細展示，DPLP啟用的三極點共振器的結果可用於提供顯著增加的頻寬，如圖16所示。

在DPLP中，域A可係射頻類比。域B可能不同於域A，其中有數種可能性，包括但不限於： 射頻類比域B的頻率與域A不同 低頻基頻類比域 離散時間取樣域（信號的類比離散時間樣本） 數位域（信號的數位化離散時間樣本）

此域變換的一個優點可係，在與射頻信號域A不同的域中之回饋處理通常在實施上更為簡易且更實用。舉實例而言，如果域B為數位，則處理回饋可在數位信號處理（DSP）52中實施。複數處理功能可很容易地在DSP中實施，而DSP在類比射頻中實施則不切實際。

AFF的通常應用可包括在降頻轉換及數位化之前，對天線截獲的無線信號進行窄頻寬濾波。所欲信號頻寬外的干擾及雜訊可能會淹沒所欲信號，使得所欲信號在降頻轉換及數位化程序中可能遭到不可逆地破壞。因此，需要與所欲信號頻寬相稱的帶通濾波器來抑制此干擾及雜訊。使用DPLP，可以穩健地實施更複雜的回饋信號。

此外，隨著極點能量儲存變大，DPLP可以承受高Q極點濾波器中可能存在的大信號振幅。這允許回饋合成可基於多維狀態空間處理。如即將進行開發，這允許複數個共振器極點同時進行Q增強並任意放置在具有單一回饋環路的s平面中。因此，可合成複數可調諧多極點帶通濾波器回應。

如前文所提及，雖然本發明討論的係雙環路架構，但這是為了方便，因為線性獨立的多個觀測可從共振器發出，且該多個觀測可能會同時平行變換到多個域，並由複數個回饋域處理器採取行動，這可稱為多重平行環路處理（Multiple Parallel Loop Processing，MPLP）。應理解，此處為了易於理解而描述及描繪DPLP，這些原理亦可併入到MPLP架構中。這些由複數個平行回饋處理路徑所產生的複數個線性獨立信號可在變換回域A之後同時饋送回共振器中。例如，低Q值需要DSP中的低延時，但這並非始終可行的。然而，低延時可在類比域中達成。

圖17展示MPLP之一個實例，其中描繪多重平行回饋處理路徑55a及55b。在此實施例中，回饋處理路徑170a與圖15之回饋路徑及回饋處理路徑170b類似： 循著狀態空間域A中的內環路40，每一獨立處理路徑被饋送有狀態資訊Nj； 在第三變換區塊150b中將狀態資訊變換到域j； 在第二回饋處理152b中的域j處理狀態資訊； 在第四變換區塊154b中將經處理之狀態資訊變換回域A； 域A中的後處理狀態資訊被饋送回內環路40輸入。

圖17之信號處理電路30的一個實施例如圖18所示，表示無線電處理區塊之處理，其中無線信號首先由天線172接收、由初始BPF 174處理，然後經由初始放大器176放大並被饋送到包括內回饋路徑45及外回饋路徑55的處理環路中，該內回饋路徑具有射頻回饋增益178及帶通濾波器42，該外回饋路徑具有ADC 54、DAC 56及DSP 52。

射頻回饋增益178用於所接收輸入信號之延時緩解及低Q增強。具有DSP 52的環路用於資料擷取的更高Q增強及通用信號處理。

共振器及處理區塊

參考圖3，在本發明的討論中，信號處理電路30通常可以描述為在雙平行信號環路30中具有共振器42（在內環路40中）及處理區塊52（在外環路50中）。如應理解，共振器42及處理區塊52能夠變化以達成所欲結果。例如，共振器42可係任何合適的共振器，諸如單極點共振器、多極點共振器、SAW濾波器、BAW濾波器、主動回饋濾波器（AFF）、固定頻率濾波器、可變頻率濾波器（連續可變或具有離散頻率）等等。替代地，共振器42可係具有多個共振組件、多個回饋及/或回饋路徑等等的複雜電路。這些設計態樣對於熟習此項技術者係顯而易見的，將不再贅述。處理區塊52可係分開的組件，並且可不包含在共同殼體內，或甚至在共同基板上。應理解，處理區塊52可被定義為包括作用於來自共振器42之輸出的不同組件。在一些情況下，DPLP內的特定信號路徑可定義為共振器之一部分或處理區塊之一部分。這主要為了便於理解及控制DPLP的操作且不改變DPLP的操作，或整體來看不改變DPLP上之個別組件或單一信號路徑的效應。

使用 DPLP 之共振器極點放置

使P係共振器之極點數（具有正複數自然模式頻率）。將P個極點設定到任意位置表示2P個約束，因為每一極點都有一個實部及一個虛部，並且回饋處理在作用於N個輸入以產生M個輸出時具有最小2P個自由度（Degrees of Freedom，DOF）。

此外，假設可藉由外部設定個別極點之自然共振頻率來調整P極點的共振器。因此這是P個DOF，意指回饋處理需要P個額外DOF。

不管回饋處理器的細節，都需要形成N個可觀測量的近似導數及積分及形成變數集的線性疊加，以形成M個輸出。如果域B係DSP，則提供此類線性運算係微不足道的。但是，如果域B係基頻或射頻的類比處理，則隨著P增加到超過P = 1，線性類比運算的實施方案很快就會變得沒有效率。同樣，域A與B之間的DPLP回饋環路內的域變換允許域A係射頻，且域B係DSP。DSP允許回饋處理之實務實施方案，使得P極點可被任意且同時放置。

基於此，例如，DPLP中可能存在P = 3的多極點共振器，回饋處理器運算將這三個極點放置為3階切比雪夫帶通濾波器的回饋信號。切比雪夫極點可經放置靠近jω軸的位置，以提供高頻選擇性的窄帶濾波器，如圖19所示。

一般 DPLP 共振器分析形式論

現在將提供對信號處理電路30（或DPLP）的實例分析之討論，如圖20之閉環路所示。

共振器具有就極點及零點而論的轉移函數，可表達為

其中N(s)係s（其係連續時間的複頻率）中的分子多項式。D(s)係s中的分母多項式。

在DPLP中，增添主動回饋濾波器（AFF），其具有轉移函數

其中H _fp(s)可包含主動增益元件。圖20繪示閉環路，其中區塊202對應於H _res(s)，且一些或全部處理在內環路40中進行，區塊204具有轉移函數H _fp(s)，且一些或全部處理在外環路50中進行。

閉環路給定為

分母多項式（DB-NA）具有係閉環路極點的根。藉由A及B回饋多項式的設計，極點可以移動到任何所欲位置。

因此，DPLP的目的係求解A及B，使得

的根位於所欲s平面位置。

情況是，

的實施方案在連續時間射頻空間中不容易做到。但是，對離散時間空間的域變換（通常從射頻到數位）可經實施以在離散時間

中達成連續時間

之等效版本，其中係數A及B可係很容易地針對不同的調諧進行變更，因為這是數位實施方案。此程序如圖21所示，其中ADC 54及DAC 56展示於閉環路中，並代表連續及離散時域變換。亦可使用其他域變換，如本發明所述。

給定H _res(s)，H _fb(z)之回饋轉移函數可經判定，使得獲得所欲閉環路通帶回應。

參考圖22中的DPLP方塊圖，前端具有天線222（其係匹配LNA帶通濾波器）及某種形式的可變增益（其經設定使得最終輸出的SNR係得到最佳化）。這是介於a）ADC 54產生的量化雜訊與b）ADC 54飽和風險之間的折衷。係寬帶但可具有有限可調諧性的前端的濾波器保護ADC 54免受過度雜訊，且H _res(s)可用共振器LC值變化進行調諧。ADC可亦用標準Δ-∑ 代替，這是將量化雜訊移出通帶的另一種方法。

DPLP 30有兩條平行回饋路徑： 1.     回饋路徑55a係連續時間的直接射頻路徑H _fbrf(s)（由區塊206表示），用於無法容忍延遲的回饋。 2.     較慢的回饋路徑55b係H _fb(z)（由區塊204表示）路徑，該路徑隨後被轉換回類比且環路通過H _res(s)（由區塊202表示）。

以此方式，H _res(s)區塊202的一些初步Q增強係可行的，對潛在ADC區塊之非線性提供額外緩解。

使用 DPLP 的連續頻率變換

內環路40可包括具有變容器或開關電容器組的可調諧共振器，用於基於共振LC共振腔進行共振頻率調諧。然而，高Q因子及線性度的變容器可能難以整合到晶片電路中。偏壓調諧電壓亦可能存在問題，該電壓可能會適度偏高，使失真效應最小化。因此，用於改變類比LC共振腔之電容的一種實施方案可係經由開關電容器組233。可使用具有不同考慮的其他類型共振器。

DPLP域變換提供適應共振器的能力，該共振器只能在離散步驟中進行調諧。一個實施例係使用開關電容器進行調諧的共振器。

具有K個開關的開關電容器共振器使用不同的開關位置組合來提供類比共振器的2 ^K個離散自然頻率。舉實例而言，假設有與三個開關並聯的電容器（值為C、2C及4C）。然後，藉由適當設定三個開關，就可實現集合{C,2C,3C,4C,…7C}的電容值。開關電容器共振器的一個普遍問題係除了8個離散步階外，不允許調諧頻率。

然而，使用DPLP域回饋處理3，開關電容器共振器之極點可能會在相對於電容器開關設定的小範圍內移動，但這可能就足以在射頻共振器中使用下一個開關設定，使連續頻率變化略大於每一基本開關電容器設定所涵蓋的頻帶。

如將要展示，這會導致跨大範圍的連續頻率調諧，且在DPLP回饋處理中具有連續變化。

數位共振器可以用作為移相器並稍微改變共振頻率，但這可足以在射頻共振器中使用下一個開關設定。具有四個電容器之類比共振器開關電容器組232、回饋處理48及增益區塊234的方塊圖之實例如圖23所示。

回饋處理的一個具體實施例係數位共振器。雖然可以用多種方式實施數位共振器，但DPLP可在外環路50內提供數位共振器。在一個實施例中，DPLP可使用具有數位域B的回饋處理來從狀態變數的疊加中產生回饋信號，從而在頻率上連續調諧DPLP極點。這可以擴展到由P極點連同K組開關電容器組成的共振器。

可進一步歸納此原則。考慮具有N個不同開關設定的複數個極點之共振器，這些開關設定可在共振器中的不同及任意點處，將無功組件附接到多極點共振器或從多極點共振器分離。可有2 ^N個開關組合，因此可有2 ^N個不同配置的類比共振器極點位置。原則上，可以針對來自2 ^N個共振器組態中之各者的DPLP極點位置之每一要求來判定回饋處理器功能。然而，可存在回饋信號振幅最小的特定共振器組態。這是為所欲輸出DPLP極點位置型樣而選擇的開關組態。

圖24a中繪製開環路波德圖，其中，數位共振器頻率比射頻共振器頻率低5%。在圖24b中，頻率相同，且在圖24c中，數位頻率高5%。在每種情況下，射頻共振器頻率都係0.2 rad/sec。請注意，零相位交越即爲DPLP中心頻率將處於中等Q增強位準的位置。

數位共振器10%的變化將導致DPLP中心頻率變化約4%。因此，如果有4個開關電容器用於16個狀態，則這是在DPLP調諧頻率中約64%的變化。

最後可注意到，當數位共振器失諧遠離射頻共振器時，振幅略下降。這可能需要小幅增加G來補償這一點，以保持Q增強的精確程度，這由DPLP進行調整。

DPLP 回饋處理的狀態空間公式

本節將考慮能夠同時放置多個極點的信號處理電路30的DPLP回饋處理的狀態空間公式。在一般情況下，多極點共振器結構經實施為具有單輸入及單輸出的雙埠子系統（本發明中稱為單輸入單輸出（Single Input Single Output，SISO）網路）。從單一輸出中，DPLP處理可進行足夠的觀測，以形成對Q增強的單一回饋或一次放置多個極點。雖然單一回饋原則上足以將多個極點移動到所欲位置，但DPLP的實務實施例將允許同時調整共振器。這減小必要回饋信號的振幅。然而，共振器頻率不需要精確調諧或具有高解析度。因此，開關電容器可用於可調諧共振器。

考慮具有多個輸入埠及多個輸出埠或多輸入多輸出（Multiple Input Multiple Output，MIMO）網路的一般共振器亦係可行的。然而，由於SISO充分適用於DPLP，因此增加複雜性幾乎沒有幫助。然而，對於最一般形式的DPLP，應考慮MIMO。

考慮具有N/2個共振器的DPLP。將共振器轉移函數轉換為Z域，會導致N階轉移函數為

係數b ₀為零，因為沒有直通連接。

亦始終正規化為1。分子及分母乘以z以準備狀態空間標記法，得出

接下來，這可認為兩個轉移函數的級聯，如圖25所示，其中區塊250對應於H _A(z)，區塊252對應於H _B(z)，輸入254對應於u _k，變換256對應於y _k，且輸出258對應於v _k。第一個係全極點變換，第二個係分子部分。

全極點區段給定為

導致差分方程式

狀態變數集合係

使得

因此，差分方程式可以寫為

因此，狀態空間A矩陣可寫為

且B矩陣係

分子轉移函數為

將差分方程式給定為

因此

回饋亦由以下方程式給定

回饋轉移函數可以寫為

用於一般DPLP的環路262現在相當簡單地僅由用於回饋處理266的濾波器264所組成，如圖26所示 。

圖27展示當正規化輸入振盪器係1 rad/sec且振幅1開啟時的時域模擬回應。水平時間軸係時脈週期。請注意，DPLP在約800個時脈週期後穩定。

單極點共振器的狀態空間 DPLP

現在將考慮單極點共振器的DPLP共振回饋處理的狀態空間公式。然後將其擴展到多極點共振器。

從具有以下轉移函數的理想單一共振器開始

一般狀態空間公式係

其中x係狀態變數的向量，u係輸入。A係系統矩陣，B係輸入矩陣。使z(t)係輸入，y(t)係輸出。狀態向量經選擇為

這導致系統矩陣

請注意，所選擇的狀態變數不係唯一的，可能會產生不同的系統矩陣。然而，對於狀態變數的選擇，系統模式係不變的。狀態變數的選擇允許由一對積分器組成的簡單信號流程圖，如圖28所示。在圖28及圖29中，參考數字表示下列：280表示 as；281表示 1/s；282表示 z；283表示 u；284表示 x1；285表示 x2；286表示 y；287表示 –c；288表示 –b；及289表示 ax2。

為了簡化，將H(s)之分子中的微分算子分離出來，並將u(t)作為輸入。接著，輸入矩陣係

為使系統可控制，判定為滿秩的

之可控制性矩陣，在此情況下，係

系統係可控制，且因此可基於兩個狀態變數的線性疊加，使極點依回饋而充分移動。然而，只能存取狀態變數

。在此簡單實施例中，

。因此，如果觀測到

，則可藉由線性運算來導出

。因此，可提供全狀態回饋，然後由於共振器係可控制，因此將閉環路極點放置在任意所欲位置。對於高階系統，這可能不係那麼明顯，使得可從單一輸出中觀測到所有狀態變數。判定此是否可行的一種方法係考慮系統的可觀測性。如果狀態空間系統係可觀測，則所有狀態變數都能經由線性運算及可用輸出的疊加而導出。狀態空間的輸出表示為

在此情況下，在輸出處觀測到

，使得

可觀測性矩陣係

其為滿秩。在此類情況下，可觀測性矩陣係

其具有2之秩。

接下來，可形成回饋的加權向量，標記為k，然後輸入為

因此，閉環路AFF的狀態空間係

新的閉環路極點作為矩陣

的特徵值。因此，由於可判定k的權重或控制法則向量，這將設定所欲極點。亦即，如果{A,B}對係可控制，則

的特徵值可係任意所欲集合。

由於微分算子已與分子分離，因此可將回饋加到輸入中，使得藉由(1/as)調整回饋隱含積分，得出：

且回饋係F(s)X ₁(s)。如果

被調整，則

可能變為零。因此剩下的就是輸入的回饋與x ₁(t)成正比。

因此，對於考慮任何形式的共振器，以及對於多極點共振器的所有極點是否可個別地進行Q修改（增強或壓制）到s平面中之所欲位置作存在查詢，狀態空間公式係有力工具。

亦應注意，針對所欲閉環路極點，可能不需要調整共振器

：調整k可能就足夠。如將展示，在判定k之後調整

使得最小化k的量值係可行的。或者，藉由改變

將k中的係數設定為零亦係可行。這是有益的，因為當回饋中的一些狀態變數由零加權時，判定狀態變數之處理可被簡化。

使用用於頻率調諧的開關固定電容器，在狀態空間中平滑地調諧電容器係不可行。因此，可從輸出大致估計狀態變數。運用狀態空間的控制器版本，這直接明瞭為

因此，回饋係：

最好改變處理的階數，使得導數x ₂在分子為1的狀態空間處理後，使得得到x ₂的估計值，該估計值可以經縮放及積分以形成Q增強之共振器所需的回饋，然後調整頻率，使k ₁= 0。狀態空間的反轉如圖29所示 。

k的加權向量的最佳判定係基於A及B。需注意，狀態變數現在係基於此經修改之轉移函數。請注意，假設在前面的分子導數改變B，且因此改變權重向量k及狀態變數。這可在DPLP回饋處理器中得到補償。

圖30描繪具有狀態空間回饋的狀態空間Q增強型單極點共振器的Simulink模型300，展示由3個增益區塊、一個積分器及一個加法器組成的DSP可用於判定在頻率空間中單極點射頻共振器的主動回饋的效果。這些運算可以映射至離散時間DSP公式中。圖31展示Simulink模型300的模擬回應。

可增添DSP處理，如圖32所描繪的Simulink模型320所示，並且DSP處理展示與圖33中相似的Q增強，其中水平軸為秒。請注意，由於由離散時間累加器所表示的積分器中的延遲，結果略有偏差。進一步注意，量化共振器輸出相對於輸入的時間相位滯後。量化步階係0.1，且時間解析度係0.25。

圖33展示Simulink模型320的模擬回應。

雖然這證明DSP處理既有效率又易於實施，但從連續時間到離散時間的轉換並不是最好的方法。最好在Z域中對共振器進行模型化，導致更直接的DSP實施方案。

可變延遲主動回饋濾波器調諧

在狀態空間中的信號處理電路30之連續時間AFF實施方案的一個相對簡單實施例如圖34所示。上文已討論及呈現AFF電路。

內環路40過濾器可係旁通，使得

。有T _d的可變延遲340及增益為G的增益區塊342。可有基於單極點共振器的簡單DPLP，其可在DSP中提供任意連續可變的延遲，可經模型化為極點之無窮級數加上增益因子，使得可導致任意調諧。

在jω軸上評估的開環路回應係

使得奈奎斯特共振曲線（NRC）係一個單位半徑的閉合回路。操作點在實軸上的1/G處，因此如果G ＞ 1，則操作點將被包圍且AFF不穩定。對於-1 ＜ G ＜ 1的範圍，有一組頻率的Q增強，其中

，而

。因此，可存在具有多個Q增強極點及多個通帶的週期性頻率回應。這如圖35中關於

之延遲所示。

接下來考慮DPLP，其中取樣間隔係T，且延遲係

。Simulink模型360如圖36所示。如前述，DPLP環路具有用於回饋的求和區塊。然後量化器依取樣間隔T在時間上取樣。取樣經受z ²區塊的延遲，在此情況中，係2個取樣間隔。然後DAC區塊係另一零階保持。

圖37展示類比及數位量化信號之一部分。時域模擬的困難涉及多個頻率的少量暫態，因為來源在t = 0時開啟，產生數個頻率分量。由於延遲DPLP Q增強多個頻率，瞬態需要很長時間才能消失。

分析方法係將環路組件轉換為Z域，並將量化大致估計為在ADC轉換點增添的獨立雜訊源。

如在連續域中，可有開環路回應

這並非在

軸上估計，如同在s平面中，可在Z平面中估計

之單位圓。因此NRC係單位圓，並可如前考慮奈奎斯特穩定性分析。在此情況下，環路中沒有連續時間轉移函數，因此整個環路可被視為未被取樣，使得閉環路回應為

應注意，連續時間閉環路回應的比較

若係

，則兩者相等。不同之處在於閉環路回應採用時間取樣信號。因此，等效的DPLP Simulink模型380如圖38所示。

所考慮的DPLP具有係整數數目個取樣間隔的延遲，該數目最好係可變的。一種可能性為使用w _o= 0.2（正規化）、D = 0.1、T _d= 0.1及T = 1.0的通帶回應來實施延遲。連續時間及離散時間的波德圖如圖39所示。當零階保持（ZOH）近似應用於取樣操作時，離散時間係基於步階回應的不變性來從連續時間予以計算。回應在量值及小相位差方面無法區分。

放置在環路中的離散濾波器的Simulink模擬模型400如圖40所示。G係0.9，因此Q增強係約10，這表明輸入的正弦頻率係0.2 rad/sec，振幅係1。回應模型如圖41所示，其中水平軸以DSP時脈週期表示，表明啟動瞬態穩定，並對應於與所實施之極點Q相稱的上升時間常數。由於「sin(x)/x」頻率回應的ZOH，會有輕微的損失。

由於Hd(z)的轉移函數給定為

可直接判定差分方程式。這可表明，在DSP中的實施方案涉及5次係數乘法及5次加法。

單極點（ P = 1 ）可變延遲離散時間 DPLP

在此實施例中，單一連續時間極點（P = 1）共振器或一階共振器被視為圖42中所描繪之Simulink模型420，從簡單的增益區塊開始。

開環路奈奎斯特圖係基於將共振器轉換為離散時間取樣轉移函數，然後與離散時間轉移函數級聯予以計算。所得NRC曲線如圖43所示。

此雙極點DPLP共振器奈奎斯特共振器曲線（NRC）看起來類似於雙極點頻率空間共振器NRC，因為在此DPLP狀態空間共振器中實際上有兩個極點：一個作為連續時間共振器，另一個作為數位域共振器。

顯然地，連續時間共振器可經調諧，然後DSP共振器/移相器可經判定以提供所欲Q增強回應。

雙極點（ P = 2 ）可變延遲離散時間 DPLP

可增添第二共振器以形成二階共振器。Simulink模型440如圖44所示。

如上所述，開環路奈奎斯特圖係首先基於將連續時間共振器轉換為離散時間取樣轉移函數，然後與離散時間轉移函數級聯予以計算。此P = 2 DPLP的所得NRC如圖45所示。

固定頻率共振器頻率調諧

射頻共振器可與分佈式晶片外組件整合，或用分佈式晶片外組件予以實施。考慮某些應用的固定頻率共振器，或許表示為SAW或BAW裝置。通常被動固定頻率共振器可有效地執行此濾波任務而無功率需求，且可經設計以承受大干擾信號，儘管處在固定的中心頻率。

固定頻率共振器通常可係一組固定極點：這些極點可經Q增強或Q壓制，以及依需要按照上述原則進行頻移。SAW或BAW具有頻譜重新成長的共同特性，其可按照上述原則加以緩解。

此外，SAW/BAW可能有適中Q值的幾個通帶極點。然而，SAW的一個問題在於難以用頻率來控制通帶漣波及斜率。如果用射頻電路予以實施，則多極點放置所需的回饋處理會變得沒有效率且不可靠。然而，在信號經數位化的數位域中實施此類處理幾乎微不足道。因此，環路應該由兩個域組成：用於共振器的射頻域；及用於回饋處理的數位域。

藉由使用DPLP回饋，SAW的多個極點可被移動到更所欲位置，以提供更高的Q通帶回應且通帶變化非常小，並且在此程序中，亦可抑制頻譜重新成長。與輸入信號相比，DPLP環路中的回饋信號亦可較大。

隨著極高速數位處理、ADC及DAC的開發，此類混合信號環路可在實施上切實可行。一個潛在缺點在於，從射頻域狀態空間A轉移到狀態空間域B可涉及頻率降頻轉換、取樣及ADC量化。這些程序可具有相對較高的雜訊指數（Noise Figure，NF），並且可易於受到帶外雜訊的影響。

在域A到域B環路變換組件之前，共振器會在環路中傳播時將大量帶外雜訊及干擾去除。域B到域A的變換涉及升頻轉換，及可能會產生顯著的帶外頻率突波及量化雜訊的DAC。這在循環回到A及B域變換之前，大部分已被共振器去除。

使用 DPLP 產生三階切比雪夫或巴特沃斯回應

舉最後一個實例而言，考慮信號處理電路30的實務實施方案，如圖46所示。三個共振器462經設定具有最接近目標三階Q增強濾波器中心頻率之頻率所需的固定電容器。在圖46中，共振器輸出到代表所有ADC、DSP及DAC的區塊464。

然後，DPLP極點放置演算法可用以判定獲得將導致目標通帶回應之極點放置所需的處理。在切比雪夫情況中，目的係在所欲-1 dB頻寬上的平直通帶回應。

所得回應如圖47所示，其中相位在左垂直軸上，量值在右垂直軸上。

作為DPLP演算法對此切比雪夫帶通濾波器實例所做的另一個可視化，請考慮圖48。藍色曲線係圖46中之三個共振器的回應，沒有任何DPLP回饋。對於此切比雪夫實例，每一共振器的正規化共振頻率設定為1 rad/sec，這是所欲回應的通帶中心。然後，DPLP回饋在s平面中移動共振器的三個極點，使得獲得所欲通帶回應。

此如圖47所示之回應複製到圖48，且振幅經正規化，以直接比較這兩個結果。

相同的方法用於達成巴特沃斯通帶回應。

基於奈奎斯特穩定性準則來判定正回饋處理

隨著共振器462的數量增加，直接就極點及零點方面使用轉移函數，可能在數值上問題多於成效。替代地，可使用奈奎斯特共振器曲線（NRC）。NRC包括開環路回應的所有頻率相依分量。經由使圍繞於操作點的NRC變形，以圖形方式來表示開環路回應，可以更容易地達成閉環路回應的所欲特性。

使

係z域中共振器的轉移函數。這可以直接從共振器的頻率測量中判定，或可係轉換成離散時域的共振器之極點零點轉移函數模型。

係DSP處理，這係用信號數位化之例外所實施者的精確表示。然後，從

的開環路回應形成NRC，其標繪於複數z平面中。

為單極點等效開環路所繪製的NRC如圖49所示。針對共振頻率附近的區域展示NRC之一部分。操作點可在NSC的右側以保持穩定性並且在實軸上。如果操作點位於NRC的左側，則DPLP不穩定。

頻率回應係藉由將操作點連接至NRC上之頻率點的相量之逆量而大致上給出。如此處所觀察到，相量長度隨著頻率移動遠離閉環路共振點而成長。閉環路共振點定義為NRC與實軸的截點。

目標係最佳化

使得NRC具有所欲形狀。此之一個實例如圖50所示，其中已判定

使得圖49的相量在DPLP的所欲閉環路頻寬上具有接近恆定的長度。

圖51展示具有基於設定所欲閉環路共振器極點位置之具有最佳化極點放置的雙極點共振器之模擬NRC。操作點位於實軸上值為1處。藍色曲線係雙極點共振器的NRC。紅色曲線係

的開環路轉移函數的NRC。注意在共振頻率周圍開環路NRC的內凹，其會導致平直通帶回應。

將頻率移位及信號數位化與 DPLP 相組合

從域A到域B的DPLP變換可涉及頻率移位及信號數位化，其中DSP用於回饋處理48，作為圖52a及圖52b所示之平行處理路徑的實例，其中圖52a展示回饋處理48可以涉及頻率移位522，使得實際回饋處理524以不同頻率發生，這可導致針對特定應用更簡單及更實用實現回饋處理。例如，實際回饋處理524可係基頻類比處理。

圖52b繪示域變換，其包括頻率移位522以及輸入信號的離散時間取樣及所得量化。然後可在DSP處理的狀態空間中進行回饋處理。具有頻率移位的基本DPLP可被併入到SDR中，如下文所論述。

Z 域中的 DPLP 實施方案

在 Z 域中模型化單極點 DPLP 共振器回應

第一步驟係建立共振器的連續時間模型，隨後如上文所討論將其轉換為離散時間模型及模型化，且如圖42所示。這可表明此導致Z變換模型為：

假設u _k係輸入並將模型劃分為分母部分及分子部分。

使y _k為第一轉移函數的輸出，並將狀態變數定義為

然後建立A及B的狀態空間，其中v _k係輸出。

接下來決定Q增強極點並判定k向量。回饋由以下式子給定

輸出係可觀測為v _k，其與狀態變數的關係為：

其就狀態變數而論表達為：

從中

控制器狀態空間模型的優點在於，狀態變數全部都係直接延遲版本。因此實施簡單的延遲分接線。這展示在圖53中描繪之Simulink模型530中。由於這僅是單極點，因此只需要一個延遲。請注意，所需的運算係四次乘法及兩次求和。

在 Z 域中模型化雙極點共振器 DPLP 回應

接下來考慮具有兩個共振器的DPLP。可以遵循與前述相同的步驟來判定所需的DSP處理。第一步驟係共振器的連續時間模型，後續接著轉換為離散時間模型。此雙極點共振器已在前文討論過並已如前文在圖44中所示模型化 。

這可表明此導致z變換模型為：

係數a ₁始終係1，這可被消去，將轉移函數改寫為

現在乘以z ^-3得到

假設u _k係輸入，然後將模型劃分為分母部分及分子部分，得到

使y _k為第一轉移函數的輸出，並將狀態變數定義為

然後建立A及B的狀態空間，其中v _k係輸出。接下來決定Q增強極點並判定k向量。因此，這可表明回饋由以下給定

輸出係可觀測為v _k，其與狀態變數的關係為：

其就狀態變數而論表達為

從中

控制器狀態空間模型的優點在於，狀態變數全部都係直接延遲版本。因此實施簡單的延遲分接線。這展示在圖54中描繪之Simulink模型540中。由於這僅是單極點，因此只需要一個延遲，且DSP變成易於實施的簡單濾波器結構。請注意，所需的運算係四次乘法及兩次求和。

圖55展示此雙極點DPLP共振器的模擬輸出，其中兩個極點同時放置。水平軸以DSP時脈週期表示且表明啟動瞬態係穩定，並對應於與所實施之極點Q相稱的上升時間常數。

雙環路擴展至帶通 Δ∑

參考圖56，前文所討論的設計原理可以擴展到涉及降頻轉換的其他架構，諸如帶通Δ∑電路。Δ∑（Delta Sigma，DS）係被併入到ADC架構中的數位信號處理技術，用以降低通用接收器中的量化雜訊。帶通DS（Bandpass Delta Sigma，BDS）係DS的擴展，除量化雜訊外，亦可用於抑制降頻轉換程序的固有雜訊。BDS的晶片整合版本（諸如高於1 GHz操作的BDS）可能難以實施，因為需要具有足夠高Q值的共振器，使用傳統積體電路難以產出該Q值。使用本發明之可變濾波器技術，可以將高Q、穩定的共振器（諸如Q超過1,000的共振器）整合到晶片上。

在涉及降頻轉換之電路的情況下，降頻轉換可能係一個重要的雜訊源。

可調諧陷波濾波器

信號處理電路30可提供陷波濾波器，但輸入34需施加在環路中的不同點處。這如圖57所示且在外環路50中具有移相器570。 請注意，從輸入32 g(t)到輸出34埠的轉移函數與先前考慮的下游雜訊的轉移函數相同。轉移函數將在具有濾波器區塊572及增益區塊574的Q增強帶通濾波器42的主導極點位置處具有陷波。負回饋增益576將決定陷波的深度。請注意，此版本係射頻版本。

亦有一種係具有正交取樣的基頻處理變體的版本，如圖58所示。下游可具有正交降頻轉換及取樣ADC 582、DSP 52以及正交DAC及升頻轉換584。降頻轉換及升頻轉換係選用的。

陷波濾波器可用於消除窄帶干擾，亦可用於形成使用極點及零點的複合濾波器（諸如射頻橢圓帶通濾波器）之零點。

使用目錄帶通濾波器的陷波濾波器的數值實例

舉一個數值實例而言，首先考慮一個目錄可變帶通，其回應如圖59所示。在此設定下的NRC如圖60所示，其中內環路Q增強的最佳軸以線602表示，而外環路帶通Δ∑的最佳軸以線604表示。

注意，s = 0時，最佳帶通Δ∑軸與NRC的波谷重合，使得回饋增益可更大（以將極點與零點分開）。然而，很難判定此角度，因此實務實施方案會使Δ∑軸與峰值呈180度。亦即，可輕易判定進一步Q增強的峰值，但難以判定帶通Δ∑軸。在此類情況下，最大Δ∑負外環路回饋較小。

給定NRC，軌跡的外包圍邊界上存在以原點為參考具有最大模數的點，並存在以原點為參考具有最小模數的點。對於經Q增強的SAW的NRC，這些點大致位於相對側。最大值適用於正內環路回饋Q增強，最小值適用於負回饋外環路中之Q壓制。

接下來，依係數Q _en= 10應用適度的Q增強。閉環路NRC如圖61所示。請注意，外環路負增益可能會更大。

圖62展示量化雜訊的轉移函數（Transfer Function of  Quantization Noise，QNTF），其中可調諧帶通Δ∑回饋增益係0（亦即，不採取任何動作），且加強環路的Q增強係10。0 dB處的平直線係QNTF。峰值Q增強信號轉移函數（Signal Transfer Function，STF）如預期地具有內環路之信號增強正回饋。

圖63展示可調諧帶通Δ∑調變的效果，其中量化雜訊轉移函數中的下降在圖62中係平直的。此處外環路負回饋可經調整使得QNTF有大約19 dB的損失。隨著負回饋移除內環路的一些正加強回饋增益時，STF的信號頻寬已變寬。

藉由增加此內環路的信號加強增益，可恢復STF的頻寬。然而，零點被推向jω軸而陷波更窄。為了加寬陷波頻寬，可實施提供兩個極點及兩個零點的二階帶通Δ∑。藉由實施更高階帶通Δ∑，可達成進一步加寬陷波頻寬。

該環路可擴展為兩個極點，使得在上游接收器中可實現經兩信號加強Q增強之極點。如上所述，負回饋環路亦可具有兩個環路。

固定頻率帶通濾波器

如上所述，內環路40的帶通濾波器42（或共振器A(s)或圖9中所示的上游處理91的區塊92）可能有很多不同的品項。在FEM中，許多射頻/微波接收器具有高頻率選擇性的固定濾波器。帶通濾波器42可係表面聲波（SAW）濾波器或體聲波（BAW）濾波器、微帶濾波器、空腔濾波器等。濾波器可係窄帶且不可調諧的。在手機中，可有可個別地選擇以解調變給定信號頻帶的一組這些濾波器。

聲波濾波器

現在將討論SAW/BAW裝置，尤其係類似於BAW的SAW。

對於雙環路，此聲波濾波器網路係帶通濾波器42之一部分並且可包括SAW濾波器642、增益區塊644及移相器646。可提供圍繞此聲波濾波器網路的正加強回饋環路45，其將進行兩件事： 1.     Q增強SAW（或其他）濾波器的窄頻寬內的副頻帶。 2.     改變內環路40的閉環路帶通濾波器42的形狀（上游接收器加上加強回饋路徑），使得外環路50的負回饋可對下游接收器注入的雜訊進行頻率塑形。

為了達成下游接收器雜訊轉移函數的更深陷波，需要更高的負回饋增益。經由對閉環路的NRC進行塑形，可確保上游接收器穩定性。

諸如SAW等的聲波共振器可作為帶通濾波器42提供高頻選擇性。SAW的NRC通常不適合外環路50雜訊塑形，因為有數個極點。然而，SAW回應可以經由內環路40進行Q增強，然後NRC會發生充分的變化，使得可依任意增益應用負回饋以進行任意位準的抑制。如圖64所示為作為上游接收器中的共振器之SAW濾波器實施方案的方塊圖，其包括降頻轉換低通濾波器（Low Pass Filters，LPF）、正交ADC 648、對應於A(z)的複數縮放係數650、DAC 56、升頻轉換652、負回饋增益576、取樣儲存654及後處理656。

SAW濾波器642可係任何頻寬SAW濾波器，其中通帶包括所欲信號之通帶。請參照圖65，信號處理電路亦可具有藉由開關658而切入及切出帶通濾波器42之信號路徑中的一組SAW濾波器642，如圖65所示。重要的係要注意，外環路50的負增益可係複數，而內環路40的信號加強增益係實數。

在正交取樣中，擷取實數及虛數分量的信號相量。這與具有實數及虛數分量的複數相乘。所得相量的角度及量值皆變更，在此被視為複數縮放。然後使用正交DAC 56及頻率升頻轉換652將所得相量轉換回射頻。

圖64中之系統可經修改為具有兩個加強的SAW共振器及一或兩個負回饋環路的二階系統。在帶通Δ∑中，Δ∑中之極點的移動繪示在圖66。帶通極點由星號表示，且亦形成QNTF（下游量化雜訊到輸出的轉移函數）的零點。此零點不能藉由回饋予以移動。QNTF之極點660開始於與零點相同的位置，從而抵消效應。然而，經由外環路的負回饋，極點可以向左移動，從而將其與零點分開。效應係QNTF的零點現在減少通帶中間的回應。正如亦觀測到，在形成回饋環路之前極點必須具有高Q。此對高Q極點的要求限制Δ∑處理的應用。　然而，運用上游信號環路，Q可經增加使得QNTF的零點變得相關。

下文將詳細描述可調諧帶通∑Δ的概念。

目錄 SAW 濾波器增強實例

舉例而言，將考慮台灣積體電路製造股份有限公司（Taiwan Semiconductor Manufacturing Company，TSMC）的SAW。圖67係TSMC SAW的頻率回應，展示約1.71到1.77 GHz的通帶。請注意，通帶係平直的，而邊緣係陡峭的，表明通帶內有多個極點。

圖68係SAW之奈奎斯特共振曲線（NRC）。如前述，NRC可經Q增強，但不能直接用於負回饋，因為NRC外圈的模數太大。這限制可應用的負回饋量。

接下來考慮在最大模數頻率下應用於正回饋內環路中的SAW濾波器的信號加強。內環路增益表示為G且係實數。這對應於環路中的所有其他組件在對應於開環路NRC的最大模數的頻率下具有單位增益時的環路增益。在圖69a、圖69b、及圖69c中，G分別從0.5增加到0.7到0.9，表明NRC變得更圓，並且原點移動而更靠近NRC外圈的一側。

SAW 的特定頻率選擇及頻寬調整

調整雙環路架構之內環路

對於SAW的一般通帶內的特定頻率，NRC可經調整為更圓，且原點移動而更靠近NRC外圈的一側。在圖70中，針對在1.75 GHz下的零相位誤差（或360度相移的倍數），藉由調整內環路相位來選擇1.75 GHz的目標頻率 。本質上，唯一的變更係NRC隨相位旋轉而旋轉，使得當應用外環路的負回饋時，會考慮到此類相位旋轉。但是請注意，Q增強型SAW濾波器的形狀會收斂到此圓形，其中s = 0原點移動朝向NRC的外圈。這是預期的，因為Q增強導致具有此一般NRC形狀的單一主導極點的近似等值。

經Q增強之SAW的頻率曲線如圖71所示，指示窄通帶出現在1.75 GHz。

調整雙環路架構之外環路

接下來，負回饋的外環路經增添在（且具體而言）從外環路之輸入到輸出的信號轉移函數（STF）、及從內環路之經Q增強SAW之輸出到外環路之輸出的雜訊轉移函數（NTF）中。

圖72展示具有複數負回饋G _o= 1j之外環路的結果。展示的係STF及NTF之疊加。請注意，要達成取決於NRC旋轉的90度相移，需要複數增益回饋。

在圖73中，負回饋增益增加到G _o= 2j。請注意，現在對雜訊抑制係約9 dB，但代價為信號通帶更寬。

在圖74中，複數負回饋增益增加到G _o= 4j。請注意，雜訊抑制現在係約14 dB，但通帶正在增加。

為了窄化信號通帶，現在可增加內部正回饋環路增益。在此情況下，增加到G = 0.93。此進一步經Q增強之SAW的NRC如圖75所示。

圖76展示信號轉移函數（STF）及雜訊轉移函數（NTF）之結果，展示對於相同的14 dB雜訊抑制使STF變窄。

重點係內外環路可經聯合及協作調整，以達成所欲雜訊降低，以及STF之所欲窄通帶。

雙環路混合信號處理對軟體定義無線電（ SDR ）之應用

SDR 處理概述：接收模式

本文中，所欲信號稱為S，而干擾及雜訊稱為N。如圖77所示，這些在接收器輸入772處被求和。接下來，有將經組合信號數位化的子電路區塊774（區塊A），使得DSP 52可用於擷取在輸出776處的資訊。假設S佔據有限寬度的通帶並以f _c為中心。N具有較大干擾信號，但這些干擾信號在S的帶通之外，並且N的相加性雜訊分量在頻譜上係均勻的。

一個問題在於，數位化器區塊A具有 1.     有限取樣頻率 2.     在大信號輸入的情況下會飽和 3.     引入量化雜訊

因此S的一些資訊在經過數位化A的變換時被破壞。

用更抽象的術語而言，至數位化器A的輸入係無限數目個不同狀態的連續信號。輸出係有限數目個離散狀態。在N很大的情況下，這些狀態中的大多數用於映射N的變異性，只有A的少數有效輸出狀態用於映射S。因此，S的大部分資訊損失。舉具體實例，將數位化器A視為ADC，其對具有N _q個量化位準的信號進行取樣。該映射係S + N的輸入連續信號到輸出離散類別的映射。將無限數目個連續狀態映射到有限的N _q個類別表示資訊損失。要看到這一點，如果N ＞＞ S，則S到輸出類別的映射的熵或不確定性很大。因此，輸入S及ADC輸出之間的相互資訊低。此處，相互資訊係指發送器及接收器在位元層級的1:1對應關係，即發送器及接收器相互同意所發送位元與所接收位元相同。

在數位化程序中，連續信號空間之一區域映射到不可逆的量化輸出。一旦該區域被折疊到一個輸出類別中，這將無法復原，並且相互資訊會損失。此類相互資訊的損失可經量化。

為了說明這一點，請考慮圖78a及圖78b中之接收器的差異，其中輸入包括所欲信號782 (S)及頻帶內干擾784 (N)，其等展示為輸入到求和區塊780。此頻帶內干擾可係有意的（如同人爲干擾），或亦可係來自任何具有頻帶內能量的一般射頻源的無意雜訊。在圖78a中，S + N經數位化，隨後接著數位BPF 786，該數位BPF移除S的頻寬之外的任何N。在圖78b中，S + N首先由帶通濾波器（BPF）42予以濾波，移除S頻寬外的N，然後由A予以取樣。在這兩種情況下，S、N、及A的量化相同。

在這兩個電路中，A負責因量化雜訊而導致的資訊損失。在A之量化之後，可能建構一DSP，其中相互資訊之進一步損失可忽略。

如圖78b所示，數量N被BPF 42最小化，導致相互資訊的低損失。對於頂部接收器，N很大，導致相互資訊中大量的不可逆損失。因此，底部接收器比頂部接收器更好地保留相互資訊。

提出的論點在於，從連續值信號到離散值信號的映射程序係相互資訊不可逆轉損失的關鍵部分。通常，量化器可被認為係具有N _q個位準的ADC。但是，其可係更多： a.      其可係正交取樣 b.     其可係頻率轉換後取樣 c.      可由一組樣本組成而變得複雜而難以分析。

然而，此概念直截了當：以連續時間及連續振幅獲取信號，並將其映射到數位化程序中的有限數目個離散類別。

目的係將此類抽象概念應用到諸如圖3所示之信號處理電路30。ADC之上游處理的目的可係「保護ADC」。這意指將連續時間信號調節至ADC中，使得ADC映射操作導致相互資訊損失最小。對於信號處理電路30的概念，這是一種有用的思考方式，因為不需要考慮接在ADC之後的DSP。原則上，可藉由在ADC中發生多少相互資訊損失來量化信號處理電路30與其他方案的相對效能。

可達成的最佳效應係連續時間匹配，提供與輸入信號之符號完美對應的濾波器輸出符號。舉實例而言，考慮未編碼的BPSK並使用單一位元ADC。在此類情況下，ADC的相互資訊損失可以為零（取決於S及N的概率密度函數（Probability Density Function，PDF））。匹配濾波器提供信號調節或「ADC保護」，這樣就不會在ADC中損失相互資訊，這適用於只有單一位元的ADC。

ADC可用已知的取樣率及固定數目個量化位準來固定。BPF共振器可具有固定的適中Q，其頻寬比S之頻寬寬。

考慮到出自BPF 42的信號可以數次循環回到起點，如圖3和圖8所示。目的係加強S並進一步減少N的帶外分量。

效應係用正回饋加強S，使其在BPF的輸出處的振幅成長，而N只在頻帶內成長。藉由控制回饋信號的振幅增益，可以有效地控制S通過BPF的有效次數。因此，在量化器A中，S被相加到通過BPF兩次的S及通過BPF 3次的S等，直到有效循環次數為止。這大致等效於回饋共振器BPF的Q增強，將表示為Q _e。請注意，N被限制為約一次通過BPF，因為後續通過的貢獻要小得多。然而，在BPF內接近f _c的N之頻譜部分將變成猶如S一樣被增強。

益處在於，A的量化位準可經調整以最好地適應更大的S。經由加強，S相對於N成長，使得量化由S主導。請注意，此之限制可係隨著Q _e增加到一些S在S之外側帶邊緣被損失的程度而通帶變窄。對於S的孤立符號，具有任意高的Q _e實際上並沒有損失，這意味非常窄的頻寬可為小於S之頻寬。但是，當考慮連續的符號串流時，這不再成立，因為符號將開始相互干擾。這使相鄰的符號混在一起，導致資訊損失。

為了避免此類損失，可使用多個BPF共振器。

一個問題係於，再循環BPF需要增益，而增益伴隨雜訊。此外，通過BPF的損失表示導因於影響環路中組件的熱雜訊所致的NF(Noise Factor)（雜訊因子）。此類頻帶內熱雜訊以與S相同的方式藉由加強來放大。因此，可最小化NF，以免侵蝕S之經濾波版本的相互資訊。

因為非線性不會直接導致資訊損失而受關注。因此，可以進行增益壓縮，這僅是S到輸出的新映射。但是，壓縮本身不會導致狀態合併。然而，如果壓縮信號使得量化器導致狀態相混，則資訊損失。此外，可以考慮信號的不同頻率分量。由於這些係由於非線性而混合的，因此這相當於狀態相混再次導致資訊損失。

一個限制在於，S亦看到回饋路徑壓制了一些增益，從而使BPF的頻寬有效地變寬。然而，這是Q _e與正回饋增益G的平衡。這可以藉由評估轉移函數來量化。

這可擴展至在環路中具有多個共振器。考慮兩個串聯的BPF。如果BPF處於相同的中心頻率，則一個頻率將比其他頻率略微強調。在Q _e次通過環路之後，接著此頻率分量將被強烈強調，並且整體Q增強回應將展示為單一極點。

如果BPF相同，則這大致相當於通過一個BPF 2倍、4倍、6倍、...Q _e·2倍，而不是1倍、2倍、...Q _e倍。大致相當於只有一個BPF但有兩倍的Q。

如果BPF以不同方式予以調諧，仍然不會有太大差異，因為假設BPF頻寬比Q增強頻寬更寬。因此，仍然會有一個頻率的增益略高於其餘頻率。

如果雙極點回應係所欲的，則可使用兩個環路，一個環路圍繞每一BPF 42，如圖79所示。在本發明中，兩個信號增強環路稱為二階並且可係內環路40。從ADC 54及DSP 52擷取數位資料792。 現在假設具有第一及第二BPF 42的此類二階濾波使得回饋環路有利於兩個不同的頻率。現在可看出，Q增強回應將導致雙極點回應。可有利地放置該些極點，如上所述。

現在，假設這兩個環路相同。S串聯依次有效（大致）通過Q _eBPF，然後將在第二個中通過Q _eBPF。再次，略等效於具有兩倍Q的單一BPF。藉由此近似等值，亦可看出，如果BPF環路以略不同方式予以調諧，則整體回應如何可係雙極點回應。

現在考慮圖80所示的誤差信號的負回饋，其中回饋環路55中G ＜ 0的負回饋576表示與信號加強回饋相反的負回饋。

當負回饋通過兩個BPF 42時，這有效地給出誤差信號的雙重積分。為了更好地控制負回饋，可在兩個求和區塊780處輸入負回饋576，如圖81所示。

此架構可概括為具有正回饋的N個BPF 42及N個負回饋576，如圖82所示。

對於更高階環路，回饋類比仍然適用，因為很明顯N個通帶極點可搭配調諧而任意放置。量化誤差負回饋的概念可以看作係用N個積分的粗略等值來抵消注入的量化誤差。因此，變換成零的BPF極點越多，則可對量化雜訊在頻率中為零的位置進行更多的控制。

接收端射頻信號處理概括

重新繪製圖3以著重在雙環路架構的不同態樣，如圖83所示。

此處，輸入係由S表示的所欲信號782的總和，假設其位於帶通濾波器的通帶內。由N表示的干擾及雜訊信號784被假設分佈在比S更寬的頻率範圍內。這些信號傳播通過帶通濾波器（BPF）42。BPF 42之輸出在ADC 54中經數位化，這可能會促成量化雜訊，然後有DSP 52從所欲信號782中擷取資訊。

接收器的唯一目的係處理S及N的組合，使得可擷取由I表示的資訊832。這些資訊I與關於所關注之S的未知之處有關。例如，在發送符號序列的通訊信號中，符號載波頻率fc、符號形狀（且因此其頻率頻寬）係已知的。對應於不同位元值的符號振幅亦已知。載送此資訊的符號的位元值未知。因此，接收器的所有處理都係關於從N+S的接收器輸入樣本中擷取I，在此情況下，I係位元值。

鑑於{S + N}，存在I _M的理論相互資訊小於I。亦即，在沒有N的情況下，I係可擷取的S之資訊。然而，由於N的存在，從S中擷取出來的資訊亦有剩餘的不確定性，這就係I _M。請注意，I _M獨立於接收器處理，且接收器從S中擷取的實際資訊（由I _R表示）小於I _M。最佳接收器係其中I _R= I _M的接收器。接收器的低效率係資訊的損失，使得會形成接收器的FOM，如

。有必要考慮接收器組件的損傷，因為會促成FOM劣化。這會導致接收器的減損損失，從而為接收器組件提供有形的規格。然而，接收器架構及處理應該基於FOM的劣化而不是如線性度及雜訊指數等個別的規格進行評估。

圖83之信號處理電路30架構的效能或優點只能作為一個整體來考慮，其輸入端係S + N，其輸出端係IR。簡言之，信號處理電路30的概念在於，相對於N的帶外分量，正回饋環路（內環路40）增強S，使得ADC 54可數位化經濾波信號，從而使ADC 54的資訊損失最小化。ADC 54之不確定性之一部分（由於量化雜訊）可與從ADC 54的一個數位化樣本到下一個數位化樣本互相關，因此藉由透過負回饋環路（外環路50）將其回饋回接收器的前端而降低。以此方式，可以減輕ADC的一些不確定性，從而部分地恢復原本會損失的資訊。

注意，為了確實地實現正回饋環路及負回饋環路，必須設計及管理環路增益及頻率回應。因此，正回饋及負回饋分別係與信號增強或加強及環路雜訊抑制相關的概念。ADC 54之輸出亦送到擷取信號之資訊的處理區塊，諸如DSP 52。此外，BPF 42可係共振器、多極點濾波器、具有極點及零點的濾波器，因此係通用的。唯一真正的要求在於，S的所欲信號之通帶內沒有零位（null），並且有一些振幅及相位隨頻率的變化。例如，可係僅相位隨頻率變化而沒有振幅變化的延遲線。

在圖84中，有加法器780，其中進入輸入埠的信號在輸出埠被疊加。這是在實體射頻電路中可實現其近似值的理想化組合函數。因此，應將其理解為信號疊加的概念。實體加法器780將具有一些需要考量的信號損失以及加法器埠處的部分信號反射。圖84展示BPF 42之後的環路分接點842，其中回饋信號被分接。這是理想化的分路器，其中輸入信號及兩個輸出信號具有相同的信號振幅。在實際的分路器中，輸出信號的振幅將低於輸入信號，使得節省功率。此外，可實現的分路器將具有與信號埠相關的額外損耗及一些信號反射。

雙環路概念可被概括為有影響FOM劣化的兩種類型接收器自發性雜訊。這兩種類型將在此處表示為上游及下游自發性雜訊。從正回饋環路的分接點上游產生的雜訊係上游雜訊844（N _u）。在正回饋環路的分接點下游產生的雜訊係下游雜訊846（N _d）。正回饋環路可減少S之帶通外的N _u雜訊。S之頻寬內的N _d雜訊可基於負回饋環路予以抑制。這繪示於圖85中。

這可進一步概括為BPF 42可係在環路分接點842之前或在環路分接點842上游的任何濾波器組件。因此可假設上游接收器包含BPF 42。同樣，只要上游接收器具有隨頻率的一些相位變化，就可適當地回應正回饋環路。上游雜訊係N + N _u，且N _u可被吸收到N中，這將被假設為向前推進。下游組件850可係由進一步的濾波、ADC、頻率移位等所組成的剩餘的接收器組件。N _D係等效雜訊源，其係所有這些下游雜訊846源的疊加。這如圖85所示。請注意，可能需要在負回饋環路中包括一個DAC，以將數位化回饋信號轉換回類比信號。DAC係通用的，可包括頻率移位。

信號處理電路30可具有通用架構，其具有由分接點842分開的上游接收器部分及下游接收器部分。信號加強正回饋路徑45圍繞上游部分，且負回饋路徑55圍繞上游及下游部分，其中下游分接點852位於下游組件850之輸出處。

進一步概括在於，對數位化信號進行操作的DSP處理區塊52可具有兩個通用輸出：一個輸出針對負回饋路徑55予以最佳化，另一輸出係導致信號S之資訊擷取的輸出。因此，等效的下游分接點852可在DSP處理區塊內。

然而，負回饋環路的操作係抑制下游接收器內產生的雜訊。利用雜訊抑制的後續DSP亦必須通過獲取回饋信號的下游分接點852。

然而，在下游分接點852與DAC之間可能存在額外的處理，其不一定與用於擷取資訊的處理共用。因此，DSP處理分成兩部分。此處可包含兩個分開的DSP元件。可在單一實體DSP中執行這兩種功能，但邏輯將執行兩種不同的功能。

最後的概括實現信號處理電路30之上游部分可細分為多個分接點842及在分接點842處的求和區塊780，其中正回饋環路及負回饋環路的部分可被饋送回輸入信號環路。這在圖86中以帶通濾波器42周圍的兩個正回饋路徑45為例予以展示。帶通濾波器42可係具有至少隨頻率變化的相位的信號網路。請注意，除了上游接收器的等效雜訊外，N係至接收器的輸入之雜訊。負回饋路徑55之兩條路徑可具有不同的增益。

混合信號處理可能依賴於正環路及回饋環路，其中BPF共用兩個環路之共同支段： 1.     複數個正回饋環路係用於隨著加強回饋漸進增強S。 2.     負回饋環路的目的係抑制源自S頻寬內下游接收器中的自發性雜訊。

本發明之本質係這兩個嵌套混合信號處理環路的裝置以及其使用方法。藉由平衡這兩個環路，可最佳地保留所欲信號之資訊。

抗頻疊

具有整數倍降低取樣功能之高效率抗頻疊濾波器（AAF）870係級聯型疏狀積分（Cascaded Integrator Comb，CIC）濾波器872，其係與內插器或整數倍降低取樣器組合的最佳化類別之有限脈衝回應（Finite Impulse Response，FIR）濾波器。CIC 872實施架構的實例如圖87所示，其具有來自ADC 874之輸入、數值控制器振盪器876、以及進一步之濾波、資料符號相關878、及降頻轉換880。

抗頻疊濾波器870之優點在於，積分器易於實施並且不需要過載邏輯。CIC 872實施方案可係通用的，因為幾乎沒有組態參數需要改變。然而，可組態的參數很少亦隱含濾波器對於特定射頻信號調變不是非常具可調諧性。此外，濾波器位於ADC 54之後，不會減少ADC 54的處理負載。因此，這會受限於AAF實施方案，其必須係高效率且一般係在後有一個等化濾波器後整數倍降低取樣。如下文將要討論，此CIC實施方案的複雜性可不受保證。

基本的抗頻疊

為了在目前的DSDR架構中實施基本的接收側抗頻疊，可在圖2之DSDR架構的ADC之前增添低通濾波器（LPF）。固定LPF 882用作為抗頻疊濾波器，其基於為ADC取樣率一半的頻寬。在圖88中可見直接取樣高千兆/秒架構880的方塊圖，展示LPF 882。

注意，天線12對低頻無效，因此接收側之天線與LPF的組合在數位化之前提供寬頻帶濾波器。在圖2的傳輸側，DAC 16獲取信號樣本並將信號樣本轉換為射頻信號。LPF 882移除DAC 16高頻假訊。此信號被放大並傳輸。

此外，在傳輸側，圖2之系統DSP 20產生併入輸入資訊的帶通信號，將帶通信號轉換為類比信號，提供帶通射頻濾波器來清理信號，然後將經濾波射頻信號放大並傳輸。允許此類抗頻疊實施方案的是正回饋環路的高Q窄頻寬可調諧回應及其擴展。

圖2之正回饋環路可重新繪製為如圖89所示之接收側上的三個部件的簡單排列，其具有：信號源輸入892，其可係天線或至其中要處理所欲信號的射頻系統之連接、窄帶濾波器，其由濾波器部件網路894所組成、取樣裝置（ADC）896；及DSP 898，其用於後偵測處理。

具有基頻之抗頻疊濾波器可係有利的，因為不需要複數係數乘法，而且係通常主導整個DSP相關的功率要求的預整數倍降低取樣操作，儘管CIC積分器非常有效率且可在一般情況下使用。然而，這並非始終係可行的，由於降頻轉換中的頻帶映射可係整體雜訊的重要貢獻者。最終的整數倍降低取樣率可能夠高，使得後續DSP的時脈速率大幅降低，且因此在功率耗散方面的擔憂更少。

正回饋環路中的頻帶折疊

正回饋環路之性質在於：可形成穩定的高Q極點（這是避免所有頻疊雜訊及使用抗頻疊濾波器以減少在降頻轉換之前的頻帶映射複雜性所必需的）；係使用圖90a及圖90b中繪示之頻帶折疊；一種可在節省功率的同時以可忽略不計的頻譜重新成長來消除頻疊的方法。

頻帶折疊係基於奈奎斯特頻率N _f= 1/Δt，其中t係觀測之間的時間增量。請注意，奈奎斯特頻率係離散時間系統之性質，而奈奎斯特率係連續時間信號之性質。

折疊中累積的任何過量雜訊都可被關注。在其中係取樣頻率倍數的頻帶被折疊的ADC取樣中，取樣輸出係這些折疊頻帶之彙總的疊加。然而，由於只有一折疊頻帶包含信號，因此不會累積過量雜訊。

為了避免頻疊雜訊，有必要： 1.     RF濾波器的帶外頻譜重新成長可忽略不計，且 2.     RF濾波器之頻率選擇性在所欲信號周圍足夠緊密。

圖90a展示可能覆疊在所欲信號902上的頻率頻疊及雜訊904之存在情形。

圖90b繪示濾波器之影響，導致移除折疊頻帶中的頻譜成分，惟包含所欲信號的頻帶除外。線906係沒有濾波器的折疊頻帶，線908係含有濾波器之折疊頻帶。由於高頻率選擇性，濾波器可係足夠窄的頻帶而沒有頻譜重新成長，使得在ADC樣本中沒有頻疊失真。

因此，ADC不必對這些非所要信號擴展額外的量化及動態範圍。

動態範圍考量

圖3之限制在於，在接收及傳輸方向上的數位化可有足夠的動態範圍來將輸入信號的廣頻寬數位化。所有雜訊及干擾信號都可連同所欲信號一起數位化。將所欲信號數位化時的量化雜訊可能不是限制可達成信號雜訊比（SNR）的主要因素。基於此原因，ADC可具有中等數目個量化位元數以及高取樣率。此外，可保留DSP中的動態範圍。

在帶通濾波以移除帶外的頻率成分之前的每一次DSP操作都會增加量化雜訊，並會劣化動態範圍。因此，這些初始DSP處理步驟可能非常密集。

在傳輸側，信號樣本在RF通帶予以產生並轉換為類比信號。這是高度密集的DSP程序，因為DAC只有隨後的LPF才能消除轉換假訊。因此，DSP及DAC可以處理低量化雜訊的樣本，這又意指中等數目個位元。這將圖3之處理限制於其中可容忍此類高速轉換及密集型DSP以及伴隨的DSP功耗的應用中。

為了使SDR的目標成為現實，在ADC、DAC及DSP沒有過多效能要求（一般而言，動態範圍）的情況下，可調諧的窄帶通濾波器架構係所欲的，其提供穩健且穩定的主動Q增強，以實現所欲信號擷取及緩解附近干擾物。

上游信號環路可經程式化及控制以提供數千的任意高Q。因此，在頻帶數位化及DSP之前，所有的濾波都可在此可調諧的高Q帶通濾波器中完成，以隔離所欲信號並消除所有帶外干擾。

正回饋環路時序抖動減少

SH失真及閘時脈抖動對於實現可接受效能的SDR變得非常關鍵。在轉換時間期間，匹配濾波器輸出將具有高信號電壓隨時間變化率（dv/dt）。這需要非常短的轉換時間來獲得足夠的樣本定義，這大幅限制可容忍的時脈抖動。舉實例而言，以GPS信號為例，其中頻寬係約1.2 MHz，資料速率為50 Hz，因此T係20毫秒。由於符號速率只有50 Hz，所以運用能夠在1.5 GHz載波下操作的合適之SH，ADC及DSP可由一非常慢的處理器（如Arduino）提供。然而，如果信號以1/T的速率進行取樣，取樣點的dv/dt與頻寬為1.2 MHz的信號相關。因此ADC取樣基頻GPS晶片級匹配濾波器輸出的轉換時間只能係幾十奈秒。但與DSDR中在幾十皮秒內就會發生明顯變化的1.5 GHz載波速率相比，此要求就顯得微不足道。轉換時序抖動最終限制降低取樣率所能達到的效應。

請參照圖91，考慮在ADC取樣之前使用本地振盪器910對載波進行降頻轉換的方案。在降頻轉換之後，有LPF 912，其具有信號頻寬，該頻寬在一時間常數內對樣本進行粗略平均，該時間常數係此頻寬之倒數。然後ADC以兩倍於該LPF頻寬的奈奎斯特率進行取樣。載波的降頻轉換可被視為LPF每週期對初始帶通信號取樣一次，然後用與LPF之時間常數一致的時間常數對這些樣本進行短期平均。然後對此短期平均的輸出進行取樣。

所示的LO係與載波相同速率的脈衝波列（impulse train）。一個LO脈衝的抖動獨立於下一個脈衝，這導致(dv/dt)dt之樣本中的電壓雜訊。然而，由於這些在降頻轉換後的LPF中係獨立的，因此抖動被平均化。舉實例而言，考慮10 GHz的載波及10 MHz的LPF頻寬。然後，降頻轉換等效於對1000個抖動源雜訊樣本進行平均，從而實際上消除取樣抖動問題。剩餘的雜訊係LO時脈的低頻相位雜訊。

抖動減少亦可藉由超取樣ADC來達成。這與降頻轉換的功能相同。假設10 GHz載波信號以10 GHz取樣，然後對ADC樣本進行求平均及整數倍降低取樣。同樣，有1000個抖動源雜訊樣本進行平均，以消除抖動雜訊。

但就消除抖動雜訊而言，1000的超取樣率通常過高。相反的，可考慮將100個樣本平均的ADC取樣率降低到1 GHz。因此，RF BPF可設定為僅包括所欲信號的10 MHz頻寬。這消除由於頻帶折疊引起的任何過量雜訊。如果上游信號環路可係足夠匹配的濾波器並且取樣抖動不成問題，則ADC取樣率可設定為低至1/T。如果抖動係問題，則可增加ADC速率，使得可達成足夠的抖動平均來滿足規範。該規範對於簡單的調變（諸如二進制相移鍵控（Binary Phase Shift Keying，BPSK）及正交相移鍵控（Quadrature Phase Shift Keying，QPSK）將係寬鬆的，但對於複數高階QAM群集而言會很嚴格。

因此，上游信號環路可能會提供足夠匹配的濾波器回應，使得取樣率可低至1/T。對於取樣時脈抖動成為問題的情況，ADC取樣率可以提高到1/T以上，以實現取樣平均。此外，在ADC取樣之前，上游信號環路可與LO降頻轉換結合使用，從而獲得類似的效應。舉實例而言，將LO降頻轉換到基頻信號及相稱的ADC取樣等效於每一RF週期一次的高速取樣，然後以載波頻率與所欲信號頻寬的比率進行平均。換言之，在DSDR中包含上游信號環路允許根據有助於滿足總體SNR要求（更一般地表達為Eb/No要求）所需的時脈抖動降低來設定ADC取樣率。

匹配濾波器的概念亦有更多內容在於，可顯著降低ADC的量化要求。舉BPSK為例，符號振幅係正抑或係負係有意義的。請參照圖92，圖中展示BPSK接收器920，其中用組態為匹配濾波器的上游信號環路40對信號922濾波。ADC係具有載波追蹤924、時脈926、資料輸出928及取樣保持929的簡單比較器。取樣時間基於由載波及符號時脈同步方案控制之時脈輸出。由於BPSK對抖動相對穩健，因此很可能ADC取樣率只需要係1/T。不需要過多的取樣來減少抖動。

在更複雜的接收器處理中，編碼將應用於一組BPSK符號。為了獲得更高效能，有必要使用諸如軟解碼等的方案，在此情況下，可能需要具有幾個量化位準的ADC。在此情況下需要AGC回饋。但是，ADC位準數目並不大於軟解碼所獲得的優勢。亦即，4個量化位準可足夠，增加更多就會收益遞減。再者，如果抖動過大，則可在ADC前添加一降頻轉換來消除此問題，或簡單地對比較器進行更快的取樣並進行平均。

接下來考慮僅是BPSK的兩個正交通道的QPSK。2/T總取樣率可用於提供所需的正交取樣。這可便於在上游信號環路之輸出處使用混合裝置來實施，該裝置可提供同相及正交相位分量。對於QPSK比較器仍然可取代ADC，因為基本信號係BPSK。如果考慮到N乘N的QAM群集，則只需要N級ADC的log ₂(N)個位元。

QAM調變對於高速通訊信號係很常見。對於此類方案，振幅中存在資訊，單一位元量化係不夠。然而，ADC可針對QAM方案予以實施，其中ADC位準數目等於QAM位準數目。因此，對於64 QAM，只需要一個8級ADC及DAC，即，3個位元。這可用高速快閃式轉換器來達成，其實例如圖93所示，且具有輸入量化932、泡沫錯誤校正934及數位編碼936。

關鍵點係上游信號環路可係一夠窄的共振器，使得只有含一些頻帶內雜訊及干擾的所欲信號才能到達量化器。因此，符號解碼器係量化器/累加器/整數倍降低取樣程序之輸出。如果需要等化以最小化ISI並提供匹配的濾波器回應，則可直接對上游信號環路進行調諧。在此情況下，可能不需要額外以DSP為基礎的等化器。

存在此類調變信號，其中此類具有少數固定量化水準的ADC/DAC係不夠的。例如，考慮LTE調變，其中疊加多個信號，且信號振幅樣本具有更多的高斯分佈。對於此類信號，可能需要更多的量化位準，尤其係在頻帶內SNR非常高的情況下。在此情況下，量化雜訊可成為整體雜訊及不可恢復失真的主導貢獻，這係非所欲的。

總而言之，已考慮降低1/T的取樣率，同時載波頻率可係任意高。(dv/dt)dt之雜訊敏感性的抖動問題被認為係限制。需要考慮的另一個限制係取樣保持（SH）裝置。SH存在實際限制，因為取樣保持時間與轉換時間的比率不能任意大。進階SH裝置使用級聯的開關及保持電容器來提高該比率，但會導致整體取樣雜訊及失真。隨著比率變大，可能需要使用更快的ADC，其轉換時間與SH的限制相稱。

一旦包括更快的ADC，則可增加取樣率，適度的代價為DSP時脈更快。用於增加保持時間對轉換時間之比率的多級電路940如圖94所示，其具有開關942、保持電容944、脈衝拉伸器946、及時脈閘信號948。

雖然原則上可用上游信號環路之一組極點來達成匹配濾波器，但可能存在一些限制。建立對根升餘弦濾波器的全極點近似係可達成的，但是在無零點情況下建立展頻信號之巴克碼（Barker code）脈衝回應係不可行的。藉由將一些元件並聯，可在上游信號環路中產生零點。然而，控制零點之位置可能很困難。因此，匹配濾波器可以分為類比及數位分量。舉巴克碼為實例。對應於晶片的匹配濾波器在上游信號環路中完成，巴克相關性在DSP中完成。在此情況下，經取樣頻寬係晶片速率，而不是符號速率。

將展頻碼視為由一小片段與一大片段卷積所組成。一個簡單之實例係曼徹斯特碼，其經常被用來保證零平均值，無論資料如何。一個實例如圖95所示，子碼元素係(1,-1)。注意，上游信號環路可經配置以提供重現(1,-1)片段的脈衝回應。一個實施方案可能由兩個分路所組成，一個分路含有帶通濾波器，另一分路含有級聯的帶通濾波器及延遲。兩個分路之輸出經組合。注意，此電路之極點保持相同，但兩個分路之輸出的組合會導致對零點之操縱。

考慮通訊接收器，其中有經受雜訊及干擾的傳入資料調變符號。接收器需要藉由對準傳入信號之符號分量、同時保持與雜訊分量之理想正交來處理信號。這在信號空間中很容易可視化，其中接收器之處理係沿著符號基底函數進行。假設雜訊均勻分佈在信號空間之所有正交信號基底函數上，這導致時域中之符號相關性及在頻域觀點的頻率匹配濾波器。

持續時間為T的最複雜相位及振幅資料調變的符號隱含最小取樣率係1/T。請注意，符號時間與個別符號脈衝形狀信號的頻寬不一定成反比，且實際上可較不相關。例如，CDMA中使用的展頻編碼符號可具有比1/T大得多的頻寬。

所揭露之架構的另一用途在於，上游信號環路之極點可經定位使得濾波器的頻率回應或脈衝回應與資料符號匹配，導致如上所述的匹配濾波器。ADC可依資料信號符號比率之最低可能速率進行次取樣。請注意，1/T之符號比率可能低於資料符號本身的實際傅立葉頻寬。然而，只有當射頻濾波器精確地以所欲信號為中心時，此類低取樣率才可行。用上游信號環路透過校準及運行期間自適應回饋調諧來達成此類準確度。

使用負回饋外環路從射頻信號處理移除自發性處理雜訊

將考慮如上所述且例如圖3中描繪之雙環路架構。

可由多個共振器組成的正回饋環路（或上環路40）可用作為基於主動回饋的可調諧帶通濾波器。與會引入非線性效應之變容器相比，基於開關無功組件之環路組件可具有較高之線性。共振器被放置在降頻轉換及ADC的上游，這些都容易受到大型帶外信號及寬頻雜訊的影響。共振器可被操作以提供約100之中等Q的極點，其提供非常有效之帶通濾波，以抑制進入降頻轉換及ADC的大部分非所欲雜訊及干擾。

轉到圖3之負回饋環路，在FEM模組內之DSP 52的實施方案可實現以下功能： 1.     獨立放置如上所述之正回饋環路共振器極點 2.     將量化雜訊移出信號通帶

為了參考，信號處理電路如圖96所示。

量化雜訊移除的關鍵態樣可係實施將量化雜訊移出信號頻帶的可變帶通Δ-∑調變方法。Δ-∑調變(Delta-Sigma Modulation，DSM)係熟知的固定頻率方案。

將信號+雜訊輸入降頻轉換到基頻而產出基頻Δ-∑並用積分器在s = 0處提供極點，此係先前技術。當使用中心頻率為fc的帶通濾波器轉移直接取樣之操作時，現在積分器被替換為以頻率fc為中心的共振器。這產生帶通Δ-∑調變器（Bandpass Delta-Sigma Modulator，BP-DSM）。

寬頻BP-DSM的一個問題係要取得有足夠Q的可調諧共振器。因為目前的BP-DSM實施方案係在固定的帶通中心頻率，且因此不可調諧，目前沒有在射頻/微波頻率下使用BP-DSM。然而，上游環路在具備可改變頻率同時提供獨立於頻率變化的高且穩定之Q的可調諧共振器時，改變此問題。在此實施例中，共振器可由正回饋及負回饋環路共用，從而建立可變帶通頻率Δ-Σ調變（VBP-DSM）方案970。

請參照圖97，VBP-DSM 970的圖式可繪製為具有類比正回饋環路（上游信號環路108）、可數位化之負回饋外環路974、輸入976、輸出978以及移相器980的共振器。

可變帶通 Δ-∑

回饋路徑可用於實施可變帶通Δ-∑。在此情況下，上游信號環路之極點變成QNTF之零點。圖98中繪示VBP-DSM中主導共振器極點之移動。與圖98有關之重要說明係： 1.     濾波器極點用星號表示且亦形成QNTF之零點。 2.     此零點（虛線圓圈）不能藉由回饋予以移動。 3.     然而，QNTF之極點開始於與零點相同的位置，從而抵消效應。 4.     可將極點遠離零點移動，以使零點具有任何效應。

重要的係要注意，在負回饋（Q壓制）的情況下，極點可能會向左移動，從而將上游信號環路極點與零點分開。下文將進一步討論負回饋環路的系統效應。

效應係QNTF的零點現在減少通帶中間的回應。正如亦觀測到，在形成回饋環路之前，極點必須具有高Q。這就係限制Δ-∑應用的原因。然而，運用上游信號環路，Q可經增加使得QNTF的零點變得相關。

考慮具有下列通用帶通濾波器的VBP-DSM

濾波器的閉環路回應給定為

其中G表示回饋。量化雜訊的轉移函數給定為

其展示濾波器之極點被映射到QNTF零點，如前文所論述。但是，考慮閉環路信號與量化雜訊之比率：

這僅是獨立於回饋位準G的濾波器轉移函數。可看出，增加G會降低a）到達ADC的信號位準以及b）量化雜訊。因此，重要的結果係VBP-DSM允許降低進入ADC的信號位準，而不會增加接收器的有效NF。

負回饋環路標稱上將具有非常窄的通帶。因此，分析可被簡化為等效的複數包絡分析。積分器極點從原點沿實軸移動到LHP。

由於上游信號環路極點隨著負回饋而更大幅度地向左移動，接著Δ-∑在減少量化雜訊方面的功效就會降低。在此情況下：

其中模擬結果如圖101所示。

加入ADC緩解的飽和度，如下文所述，有圖102之Simulink模型1020，模擬結果如圖103所示。

一階負回饋環路實施方案

接下來考慮如何實施負回饋環路，以實現具有一個上游信號環路972的一階VBP-DSM 970，如圖104所示。上游信號環路經Q增強以形成Q係約100的極點。這是在具有ADC 54、DAC 56及H(z)的離散濾波器轉移函數1042之回饋環路974中。H(z)可能只包括增益，及或許包括一些延遲以模型化ADC 54及DAC 56的管道延遲。信號輸入32可以通過低雜訊放大器1042。

顯然，ADC/DAC不必係直接取樣，並且可包括頻率移位，但有以下要考慮： 如果實施直接取樣，則上游信號環路972可用於保護降頻轉換混頻器免受帶外干擾。在此類情況下，可增添LPF以提供Δ-∑所需的任意極點。 晶片整合的降頻轉換混頻器可能存在NF通常高達14 dB左右的弱點。這來自混頻器中的LO切換FET的方式。在過渡期間，有一個準線性週期，其中輸出基本上係線性放大的LO雜訊。如上所述，混頻器雜訊顯著增加量化雜訊。然而，組合的混頻器及量化雜訊可近似為在統計上獨立於所欲輸入信號，因此可用VBP-DSM處理來減少。

二階負回饋環路實施方案

搭配圖105b所示的Simulink模型1050，具有兩個上游信號環路972之二階環路係可行的，如圖105a所示。

在飽和度係0.5及-0.5且輸入增益設定為0.5的情況下，二階環路提供對量化雜訊的良好衰減，如圖106所示。再次，以0.2間隔進行量化，使得位準係{-0.5,-0.3,-0.1,0.1,0.3,0.5}。

如果感測到ADC的飽和度，則增添操作以降低增益的似AGC控制。如前文所述，在ADC前面減少增益具有與增加量化步階相同的效應，但允許飽和程度增加。

增添額外極點至 Δ-∑

接下來考慮在　　中的H(z)中增添額外極點的可能性。使

係經映射到s域的Δ-∑濾波器。現在信號路徑給定為

現在QNTF給定為

由此可見，QNTF中的額外零點可由VBP-DSM濾波器貢獻。另外，比率係

如前文所述。因此，可在VBP-DSM濾波器中增添額外極點，這將提供不同的閉環路回應，而不會影響輸入信號位準與量化位準之比率。這提供額外的設計靈活性。

具有可變頻率及 Q 的 Δ-∑ 調變器

雙環路電路可由用作為BPF的上游信號環路970予以表示，其具有在回饋路徑1074中的正回饋增益1072（G ＞ 0），及負回饋環路974，如圖107所示。從輸入信號的觀點，信號見到一凈Q之帶通極點，其得自於在正回饋環路中之共振器的Q增強及負回饋環路中之Q壓制。從負回饋環路中的量化雜訊觀點，則是稍微分開的極點及零點，使得零點係基頻Δ-∑的發揮作用者。

可選地，ADC可係不需要降頻轉換的直接取樣。在此討論中，對於大部分分析，已採用直接取樣ADC。但是，這可隱含在ADC之前進行降頻轉換。在雙環路架構的分析及開發中亦可包括幾種可能的變體。如所討論，獨立於進行降頻轉換及數位化的方式，考慮雙環路的原理。因此，直接取樣所考慮的內容亦可適用於一般的降頻轉換及數位化方案。

上游信號環路972亦提供所需的中等高Q的帶通極點，這是實施VBP-DSM 970環路所必需的。VBP-DSM 970的主要目的係在所欲信號的窄頻帶內抑制數位化程序的量化雜訊。這是藉由將ADC 54量化雜訊的雜訊頻譜實際塑形為所欲信號頻帶之外的頻率來達成。

在理想情況下，有效的VBP-DSM 970搭配共振器極點的進一步Q增強將同時導致所欲信號的更高頻率選擇性。然而，為了達成所欲雜訊頻譜塑形，可能需要對上游信號環路元件進行Q壓制。因此，提出的VBP-DSM實施可被認為係一種妥協，主要目標係儘可能達成數位化程序的最高SNR輸出。雙環路可使用負回饋環路DSP濾波來達成所欲信號的最終通帶塑形，如將討論。

廣義雙環路架構1080可如圖108所示。在需要小於約5 dB之NF的情況下，由於LNA 1042的增益將補償求和區塊的損失及上游信號環路972的NF，所以LNA 1042可係有益的。該圖式僅包括一個上游信號環路972，但為了實施更高階的VBP-DSM，可使用兩個上游共振器組件。在使用直接取樣ADC的情況下，可能不需要降頻轉換及升頻轉換。雙環路架構1080具有DSP帶通濾波器1082、縮放區塊1084及負回饋環路974中的VBP-DSM 970。

VBP-DSM 970可用於對上游信號環路972之後的組件之雜訊進行塑形，使得雜訊在所欲信號的頻寬之外。這會導致電路的此區段的NF大幅降低。這樣，可藉由縮放整個信號來降低進入電路之此部分的信號位準。這是圖108中的縮放區塊1084之功能。隨著進入降頻轉換及數位化區塊的信號振幅減少，改善整個接收器的線性度，允許容納更大的帶外干擾信號。

由於需要混合信號模型化，所以分析VBP-DSM 970可能很困難。這藉由將帶通操作近似為下面之等效基頻而得到簡化。這允許有效的時域模擬。其次，數位化程序之非線性行為可經線性化，從而允許進行拉普拉斯LTI分析。此係證明基頻模型化表示可變帶通雙環路系統之第一步。然後，基頻VBP-DSM可藉由引入信號及雜訊的同時轉移函數來描述，並被視為雙環路架構之負回饋環路中的一階及二階VBP-DSM。

基頻可變 Δ-∑ 形式論

在本節中，將考慮帶通極點作為一階低頻極點的等效性，以證明基頻模型用於表示可變帶通Δ-∑的帶通系統係合理的。考慮並聯RLC共振器之輸入阻抗，其給定為

具體而言，考慮圍繞

的擴展。這可寫為

其可近似為

這是有效的，前提係

因此，此近似值僅是指在共振周圍的操作，而不是指極點本身之Q。使用自

其可簡化為

最後將其正規化為

這僅取決於

的帶通極點參數。因此在

的帶通極點等效於直流的低通極點。考慮表達式

因此，極點係在負實軸上，在

這是預期的。

一階基頻可變 Δ-∑

請參照圖109，一階VBP-DSM 970可包括具有單一上游信號環路972、ADC 54、DSP 52、DAC 56、負回饋增益576及求和區塊780的單一負回饋環路974。負回饋使VBP-DSM內的負回饋環路之極點稍微經Q壓制。

從ADC量化雜訊的觀點，轉移函數係H(s) = s/(s+G)，而從輸入信號的觀點，轉移函數係H(s) = 1/(s+G)。因此，信號雜訊比轉移函數係1/s。請注意，信號雜訊比與G無關。這隱藏以下事實：隨著負回饋環路BPF極點遠離jω軸移動，信號頻寬隨著VBP-DSM負回饋環路G的減小而增加。

在圖110所示之實例中，雙環路架構組合正回饋環路1100與圖109之負回饋VBP-DSM環路，並增添可變移相器。正回饋環路1100具有正增益區塊1102及移相器1104。

當延遲被包括在正回饋環路1100中時，可以看到G ＜ 0之限制。為了分析這一點，有必要切換到離散時間分析，其中極點軌跡最終會穿過單位圓，且正回饋環路變得不穩定。

正回饋環路1100為輸入信號32提供窄帶Q增強極點，從而保護ADC 54。對於ADC 54的量化雜訊，提供了接近jω軸之零點，這在減少所欲信號頻帶周圍的量化雜訊方面係有效的。

考慮這對輸入信號32的意義。在頂部的正回饋環路1100與底部的負回饋環路974並聯。因此，如果回饋環路1100補償負回饋環路974的增益，則淨Q增強可以保持相同。當極點被推向jω軸時，總回饋增益係很重要。這成為VBP-DSM 970及負回饋環路974的零點。換言之，雙環路允許獨立控制極點及零點的位置。

正回饋環路1100增益現在可大於1。在沒有負回饋增益576的情況下，正回饋環路增益G ＞ 1將變成不穩定的回饋環路並振盪。外負回饋環路增益可從低值增加到更高值，從而停止振盪。這提供可以接近jω軸的零點及遠離jω軸移動的極點，從而為所欲信號提供所欲穩定頻寬。

前一節的結果證明將VBP-DSM 970模型化為基頻Δ-∑模組（Baseband Delta-Sigma Module，BB-DSM）的合理性，前提係帶通極點的Q要夠高。這是便利的，因為BB-DSM更易於開發及分析。首先考慮如圖111所示之連續時間環路1110，其中轉移函數區塊1112係G/s。習知BB-DSM具有積分器，其代表具有無限Q之共振器。稍後將考慮具有負實部之極點的效應。

使信號轉移函數（STF）表示從輸入到輸出的轉移函數，且使量化雜訊轉移函數（QNTF）表示從ADC輸出處之量化雜訊源到輸出埠的轉移函數。

在ADC及DAC中可考慮從類比到數位及數位到類比的任意映射，每一者之增益係1。然後存在與積分器相關的額外環路增益，使得轉移函數係G/s。基於此，轉移函數可寫為

因此，STF係極點位於s = -G的一階低通濾波器，而QNTF係極點亦在s = -G的高通濾波器。重要的一點係QNTF在s = 0處具有零點（參見圖98）。因此，對於頻率＜＜ G之低信號頻率，量化雜訊在輸出中被抑制，而所欲信號通過。

這是VBP-DSM的核心概念，即在低頻下信號無損失地通過，而量化雜訊被抑制。

然而，在更高的頻率下，此理想特性消失。因此，VBP-DSM適用於ADC取樣率與帶通信號的奈奎斯特率的比率大的情況。

在上文給定的連續時間的STF及QNTF中，如果G增加，則極點沿實軸移動到LHP內，並且截止頻率增加。因此，VBP-DSM有效的頻率區域增加。但是，限制係ADC取樣頻率。

現在考慮頻率為ω _s＜＜ G的信號g(t)及ω _v＜＜ G的干擾v(t)，使得兩個分量都以單位增益通過環路。因此，輸出將係約g(t)+v(t)。加入的雜訊係q(t)，但在信號頻率處被衰減約ω _s/G，在干擾頻率處被衰減ω _v/G。可假設在VBP-DSM環路之後有後續濾波以移除較高頻率之干擾。

此處的要點係，VBP-DSM並不是要相對於所欲信號抑制干擾。而是，其係要抑制所欲信號頻率處的量化雜訊。可不考慮干擾頻率下量化雜訊的實際形式，因為可假設隨後圍繞所欲分量進行的DSP帶通濾波抑制干擾。

接下來，積分器的近似等值可被認為被離散時間累加器所取代。這是用映射來完成的，如

接著STF係

其有一個極點在

對於QNTF，零點保持在z = 1。在真正的ADC中，轉換有延時，使得額外的z ^-1可被包括在開環路轉移函數中：

接著STF係

有一個極點在z =

。

當GT超過2時，極點離開單位圓，此時VBP-DSM變得不穩定。此外，應清楚，QNTF在z = 1處的零點效應僅對頻率相對於取樣頻率低的頻率有效應。

以 100 Hz 進行信號取樣的一階 Δ-∑ 實例

以下係取樣率為100 Hz的一階VBP-DSM及以0.2之解析度量化的ADC之實例。在Simulink模型1120中使用不同頻率的四個輸入正弦信號，如圖112所示。這是必要的，因為量化雜訊模型化的難處在於不是真正的雜訊，而係組合輸入的確定性函數。如果只有小輸入所欲信號，則量化雜訊的行為會不切實際。因此，一個正弦波代表信號，三個較高頻率的正弦波代表干擾。在繪製所得功率頻譜時，很容易分清什麼係量化雜訊造成的雜訊基底，什麼係干擾信號。這清楚地說明雜訊塑形帶來的VBP-DSM的益處。

如圖113所示的頻譜展示4個頻率分量。所有正弦波之振幅都係1。頻譜中的雜訊基底完全係由量化雜訊所引起。請注意，低頻下雜訊基底的降低即為所欲雜訊塑形。因此，所欲信號被放置在此低頻區域，量化雜訊的效應大幅降低。

注意，所需的增益可看似重要，這是閉環路中的一個問題。但是，此增益與積分器相關聯，因此該增益係虛幻的，且如同在實體電路中，更多係關於電容積分器可多快由電流源充電。請注意，使電容變小等效於增加增益。積分器亦可替換為離散時間累加器（如圖114所描繪的Simulink模型1140所示），並得到相同的結果。

1 Hz 時具有弱頻調（ Weak Tone ）信號之一階 Δ-∑ 實例

在接下來的模擬中，信號為1 Hz，振幅為0.1，且有一些各振幅為1的更高頻率之干擾。結果如圖115所示。請注意，VBP-DSM如何將信號的SNR顯著提高大約18 dB。

二階 Δ-∑ 提供額外的量化雜訊抑制

現在轉到如圖116所示的二階VBP-DSM 970，其展示兩個上游信號環路972。

二階的優點在於，在所欲信號的通帶中為量化雜訊提供第二零點。在複數基頻中，這可用一對積分器1172（代表1/s1及1/s2）來模型化，如圖117所示。

如果分析此電路之閉環路極點的移動，結果係如圖118所示之軌跡。

二階VBP-DSM 970之額外正回饋環路的用途係帶通極點可以放置在LHP中的任何位置，從而提供顯著的設計靈活性。例如，增益G ₁及/或G ₂可經調整使得兩個正回饋環路不穩定並且振盪。然後，可增加G ₃及/或G ₄直到振盪停止。以此方式，可對極點的位置進行更多控制，並且可將極點任意放置在靠近jω軸的位置。這為針對所欲信號通帶及VBP-DSM雜訊抑制組態VBP-DSM提供靈活性。

使用二階系統可進一步抑制量化雜訊。這具有兩個1/s積分器，如圖119a所示。Simulink模型1190如圖119b所示。

使用僅具有六個量化位準{-0.5,-0.3,-0.1,0.1,0.3,0.5}的ADC之顯著結果可見於圖120中，圖中展示得自於二階Δ-Σ將量化雜訊移出信號頻帶外導致的28 dB之SNR改良。

此時，已藉由降低ADC之輸入增益但在ADC之輸出處增加縮放來避免ADC飽和。

為了輔助可視化負回饋環路974中的信號流，考慮處於高位準的外環路50。對於此類線性疊加必須考慮到，使得對於量化器輸出端之類別，鄰域狀態之間存在著隨機混淆。這僅是說明在ADC輸出中，雜訊將導致相鄰映射值之間的隨機性。對於量化雜訊，這可被看作係一個給定的狀態與相鄰狀態之間的混淆。

ADC 的考慮因素

ADC 取樣率

接下來，將考慮ADC的取樣率。使取樣間隔為T，使得取樣頻率為

（rads/sec）。如果頻率遠高於ω _s或ω _v，則無需考慮頻率折疊之效應。然後，G可經增加使得量化雜訊變得可忽略不計。這等效於一高的超取樣率。通常，可假設存在一些與ADC取樣率相稱的預先固定濾波，從而不會發生頻率折疊。

接下來，考慮ADC的飽和效應。如果輸入信號很大致使ADC飽和，則SNR會顯著降低。飽和對SNR產生負面影響，應予以避免。這永遠無法完全避免，因為許多干擾信號通常疊加在輸入端，其中組合振幅係統計的。更多的係信號回退到ADC係基於組合信號的RMS，然後可藉由將組合振幅之概率密度函數近似為瑞利（Rayleigh）來判定SNR劣化。然而，運用輸入信號的回退來管理飽和隱含接收器之此部分的等效雜訊指數（NF）增加。由於接收器係對NF及線性的精心平衡，所以這成為問題。為了計算這一點，可以考慮與kTB熱雜訊相關的ADC步階大小。

如果輸入按(1/R)之比率縮放，則直接得出結論，在ADC飽和概率相同的情況下，可容忍20log(R)更高的干擾功率。在VBP-DSM中，量化雜訊的轉移增益被視為係ω _s/G。因此，可設定R = G/ω _s，然後量化雜訊位準與所欲信號位準相同，猶如沒有縮放（R+1）及沒有VBP-DSM環路。但是，可容忍增加20log(G/ω _s) dB的干擾功率位準，這可改善ADC飽和問題。

換言之，如果ADC具有固定取樣間隔T，則量化雜訊的功率頻譜密度將與1/T成比例。此外，如果實施VBP-DSM環路，則輸入可以按因子R = G/ω _s縮放，而不會因ADC的量化雜訊而使輸出SNR劣化。對於一階VBP-DSM，G係不受限制。所發生的僅是極點向中心移動。但是，如果加上ADC的延遲，則G會有一限制，但並不過分顯著。

在一實例中，雙環路架構可涉及VBP-DSM，以利用ADC的超取樣率來減少量化雜訊，此後續允許進入ADC的信號減少，從而導致更高的干擾容限。

為什麼Q增強不會帶來此類益處？經由Q增強，ωs處之極點將更靠近jω，導致在所欲頻率處的更大增益。在干擾頻率處沒有增強的增益。但這意指，雖然所欲信號相對於干擾信號有所成長，但干擾信號並沒有被抑制。因此，在ADC之輸入處，現在有更大的所欲信號及相同大小的干擾信號。但現在看來，可以減少ADC之輸入，但這僅是減少可針對Q增強而維持的環路增益。在環路外進行信號縮放會觸發NF的增加，這可藉由獲取量化雜訊並將其替換為環路輸入處的等效雜訊源而看出來。現在，量化雜訊與所欲信號直接競爭，而所欲信號現在由於縮放而被衰減。

頻調輸入混合後縮放的 ADC 飽和效應

接下來考慮ADC飽和的效應。此處ADC之飽和度設定為±1。效應如圖121所示，其中可以看到由於ADC之硬飽和，四個正弦波之互調變混合。混合頻調在所欲信號附近，這顯然係一個問題。

為了解決此問題，可在環路之前應用縮放，如以下模擬所示。如圖122中描繪之Simulink模型1220所示的6 dB的衰減解決了ADC飽和的問題，如圖123中所見。

然而，這不是一種可行的解決方案，因為積分器的NF將具有適中的NF，並且6 dB的損耗將直接加到積分器的NF。

ADC 之前縮放的 ADC 飽和效應

一種更好的方法係在ADC前面應用縮放，如圖124中描繪的Simulink模型1240所示，其中增益降低到G = 20。模擬結果展示於圖125，可以看到雜散飽和效應之移除。

藉由在ADC之後增添更大的縮放，可再次獲得Δ-∑環路增益。如果在ADC之後增添2.5的回饋增益，則接收到等效於返回50之環路增益，並且隨著「G」從20增加到50，量化雜訊得到改善。

由於消除飽和所需之衰減器，6 dB所欲信號會損失到ADC中。然而，由於VBP-DSM增加20 dB，因此雜訊基底改善約14 dB。如果輸入頻率更低，則可進一步改善SNR，如圖126圖所證明。

雙環路混合信號處理之軟體定義無線電（ SDR ）應用的其他細節

DPLP處理的一種用途係上面討論的直接頻率移位，這亦可在DSP中達成，DSP使用信號的離散時間取樣及量化離散時間取樣以及隨後的再建構來額外提供信號數位化，其中可精確地實施回饋處理。

為了將信號處理電路30應用於SDR，可將額外的分接頭增添到上面討論的信號處理電路30，如圖127所示。增添傳輸DSP輸入分接點1272及輸出到天線1276的傳輸輸出分接點1274。

輸模式中之雙環路混合信號處理架構的更詳細視圖可見於圖128，圖中展示由以下三個部分組成的信號處理電路30： 1.     從求和區塊780通過內環路40、降頻轉換1282、抗頻疊LPF 1284及ADC 54到DSP 52的前向路徑 2.     DSP中之回饋處理 3.     從DAC 56通過升頻轉換1286及帶通濾波器1288返回到求和區塊780之反向路徑55

如所示，環路連接至天線1280、T/R開關1281及LNA 1283。前向信號路徑、數位化及DSP可係SDR之現有組件，如圖128所示。因此，DPLP可實施在具有習知傳輸及接收通道的SDR中。

在圖129中，天線1280饋入至T/R開關1281，其中接收埠進入LNA 1283，且DPLP前向路徑具有複數個內環路40。DPLP環路處理在DSP 52中完成，SDR回饋通過DAC 56、升頻轉換1286及加法器780，如上所述。

在標準SDR傳輸模式中，DSP 52使用DAC 56及升頻轉換1286來產生傳輸基頻信號，但現在信號被傳遞到功率放大器T/R開關1281及天線1280。以此方式，DPLP功能幾乎不需要額外的硬體。升頻轉換1286之後的帶通濾波器1288係寬的頻寬，經設計以移除一些寄生DAC分量，諸如DAC 56之雜訊分量。然而，由於DAC 56在環路內並產生雜訊，這會受到阻礙。

為此，可能需要額外的主動射頻回饋1290，如圖129所示。注意，可增添適量的附加硬體來達成傳輸濾波。

許多SDR選項與此處相關，其中一些包括： 在直接取樣SDR中可能沒有降頻轉換 頻率移位可選地可在DSP中處理 次取樣係適用。

舉實例而言，三個單極點共振器可以配備含可變增益區塊的主動回饋信號環路，以在射頻域中形成帶通濾波器。當回饋增益增加時，三個共振器之中心極點朝向jω軸移動，而兩側之極點遠離jω軸移動較小量，從而產生Q增強。

相反，如果回饋增益減小，三個共振器的中心極點會遠離jω軸移動，而兩側之極點會朝向jω軸移動較小量，從而產生Q壓制。

然而，使用DPLP狀態空間回饋，三個s平面極點中之各者都可同時獨立地朝向jω軸移動以進行Q增強或遠離jω軸移動以進行Q壓制。只要沒有單極點從左側平面越過jω軸移動到右側s平面，則此主動回饋3極點BPF始終係穩定的。

可啟用主動回饋BPF，然後停用此主動回饋BPF路徑並啟用DPLP狀態空間回饋路徑。此外，請參照圖130，信號處理電路30可包括內回饋路徑45中之主動增益修改回饋處理1302及狀態空間回饋路徑中的DPLP回饋處理1304兩者。主動增益回饋控制對適度Q增強很實用，在此類情況下，所得極點Q係適度的。在圖130中，在組合區塊1306中表示ADC、DAC及DSP。

DPLP回饋處理可包括升頻轉換以搭配較慢速率DAC使用，或可於高取樣率DAC的信號頻率下進行。雖然DPLP能夠同時對所有三個極點進行Q增強，但如果BPF頻寬太寬，可能會引入DSP處理延時。

請參照圖131，使用級聯的帶通濾波器42，更多的共振器極點可經Q增強。這些可在輸入埠與ADC埠之間的雙極點帶通濾波器中進行Q增強。替代地，DPLP可用於同時對用於所有四個共振器的四極點帶通濾波器進行Q增強，如圖131所示。

在本專利文件中，「包含（comprising）」一詞在其非限制性意義下使用，表示包括該詞之後之項目，但不排除未具體提及之項目。不定冠詞「一（a）」對一元件之引用不排除存在多於一個元件之可能性，除非上下文明確要求存在一且唯一元件。

以下申請專利範圍不應受到上述實施例及圖式中提出之較佳實施例之限制，而應給予與整個描述一致之最廣泛的解釋。

10:接取樣軟體定義無線電、軟體定義無線電、數位信號處理區塊 12、172、222、1276、1280:天線 14、78、874:類比數位轉換器 16、56:數位類比轉換器 18:放大器 20、898:數位信號處理區塊 22、1288:帶通濾波器 30:信號處理電路 32:輸入、信號輸入 34:輸出、輸出信號 40:內環路 42:帶通濾波器、上游處理區塊、處理區塊、內處理區塊、內環路可調諧RF帶通濾波器、可調諧帶通共振器網路、可調諧共振器網路、共振器網路、共振器、濾波器、多極點帶通濾波器 44:正回饋可變增益區塊、可變增益區塊、內回饋路徑處理區塊、內回饋處理區塊、回饋處理區塊、增益區塊、回饋處理 45:正加強回饋環路、內回饋路徑、回饋路徑、信號加強正回饋路徑、處理環路；、正回饋路徑 46:可調諧共振器、共振器、網路共振器、共振器網路、可變濾波器 48、152、266、1302:回饋處理 49:控制區塊 50:外環路、外處理環路 52:數位信號處理區塊、數位信號處理、處理區塊 54:類比數位轉換器、下游信號處理區塊、第二信號處理區塊 55:回饋環路、外回饋路徑、負回饋路徑、反向路徑 55a、55b:負回饋環路、回饋處理路徑、回饋路徑 70:取樣保持電路 72:FET閘、開關 74:輸入信號、輸入信號驅動器 76:電容器 80:信號路徑 82:處理雜訊 84:負增益區塊 85、782、902:所欲信號 86、99、904:雜訊 88:求和區塊 90:雙環路架構 91:上游處理區段、上游處理、上游區段 92、92a、92b、96、110、202、204、250、252:區塊 93、93a、93b、97a、97b、234、342、574、644:增益區塊 94:下游處理區段、下游處理、下游區段、下游外環路處理 97:增益區塊、增益元件 98:分接點 100、258、776、978:輸出 102:後偵測處理區塊 104、832:資訊 108、972:上游信號環路 140:P極點 142:初始的閉環路位置 144:最終的閉環路位置 150:第一變換區塊 150b:第三變換區塊 152b:第二回饋處理 154:第二變換區塊 154b:第四變換區塊 174:初始帶通濾波器 176:初始放大器 178:射頻回饋增益 232:類比共振器開關電容器組 254、976:輸入 256:變換 262:環路 264:濾波器 280:as 281:1/s 282:z 283:u 284:x1 285:x2 286:y 287:–c 288:–b 289:ax2 300、320、360、380、420、440、530、540、1120、1140、1190、1220、1240、1020、1050:Simulink模型 340:可變延遲 400:Simulink模擬模型 462:共振器 464:區塊 522:頻率移位 524:實際回饋處理 570、646、980、1104:移相器 572:濾波器區塊 576:負回饋增益 582:正交降頻轉換及取樣類比數位轉換器 584:正交數位類比轉換器及升頻轉換 642:表面聲波濾波器 648:正交類比數位轉換器 650:複數縮放係數 652:升頻轉換、頻率升頻轉換 654:取樣儲存 656:後處理 658、942:開關 660:極點 772:接收器輸入 774:子電路區塊 780:求和區塊、加法器 784:頻帶內干擾、雜訊信號 786:數位帶通濾波器 842:環路分接點、分接點 844:上游雜訊 846:下游雜訊 850:下游組件 852:下游分接點 872:級聯型疏狀積分濾波器 876:數值控制器振盪器 878:資料符號相關 880:降頻轉換、直接取樣高千兆/秒架構 882、912:低通濾波器 892:信號源輸入 894:濾波器部件網路 896:取樣裝置、類比數位轉換器 906、908:線 910:本地振盪器 920:二進制相移鍵控接收器 922:信號 924:載波追蹤 926:時脈 928:資料輸出 929:取樣保持 932:輸入量化 934:泡沫錯誤校正 936:數位編碼 940:多級電路 944:保持電容 946:脈衝拉伸器 948:時脈閘信號 970:可變帶通頻率Δ-Σ調變 974:負回饋外環路、回饋環路、負回饋環路 1042: 離散濾波器轉移函數；低雜訊放大器 1072:正回饋增益 1082:數位信號處理帶通濾波器 1084:縮放區塊 1100:正回饋環路、回饋環路 1102:正增益區塊 1110:連續時間環路 1112:轉移函數區塊 1172:積分器 1272:傳輸數位信號處理輸入分接點 1274:傳輸輸出分接點 1281:T/R開關 1282:降頻轉換 1283:低雜訊放大器 1284:抗頻疊低通濾波器 1286:升頻轉換 1290:主動射頻回饋 1304:雙平行環路處理回饋處理 1306:組合區塊

這些及其他特徵將從以下參考附圖的說明中變得更顯而易見，附圖的目的僅用於說明，而非意欲以任何方式加以限制，其中： 圖1為先前技術直接取樣軟體定義無線電的示意圖。 圖2為具有可互換前端帶通濾波模組的直接取樣SDR的示意圖。 圖3為信號處理電路的示意圖。 圖4為信號處理電路的內環路示意圖。 圖5為信號處理電路的內環路示意圖。 圖6為圖5之內環路的回應曲線圖。 圖7為取樣保持電路的示意圖。 圖8為展示處理之信號處理電路的示意圖。 圖9為信號處理電路的示意圖。 圖10為具有一附加後處理區塊之信號處理電路的示意圖。 圖11為信號處理電路的示意圖。 圖12為具有複數個上游環路之信號處理電路的示意圖。 圖13為具有複數個上游及下游環路之信號處理電路的示意圖。 圖14為展示圖5之信號處理電路之極點放置的標繪圖。 圖15為信號處理電路的示意圖。 圖16為與非DPLP電路相比較的DPLP之頻率回應標繪圖。 圖17為具有多重回饋路徑處理的信號處理電路的示意圖。 圖18為通過信號處理電路的無線信號之信號處理路徑的示意圖。 圖19為展示由於回饋處理而移動之極點放置的標繪圖。 圖20為信號處理電路的示意圖。 圖21為信號處理電路的示意圖。 圖22為信號處理電路的示意圖。 圖23為具有開關電容器組之內環路信號處理電路的示意圖。 圖24a為頻率比RF共振器頻率低百分之五之數位共振器的NRC波德圖。 圖24b為頻率與RF共振器頻率相同之數位共振器的NRC波德圖。 圖24c為頻率比RF共振器頻率高百分之五的數位共振器的NRC波德圖。 圖25為展示兩個轉移函數之級聯的示意圖。 圖26為信號處理電路的示意圖。 圖27為電路處理電路對時脈週期的標繪圖。 圖28為信號處理電路的狀態空間模型的示意圖。 圖29為信號處理電路的狀態空間模型的示意圖。 圖30為信號處理電路的Simulink模型。 圖31為圖30之模型之模擬輸出的標繪圖。 圖32為信號處理電路的Simulink模型。 圖33為圖32之模型之模擬輸出的標繪圖。 圖34為在回饋路徑中具有延遲之信號處理電路的示意圖。 圖35為展示具有時間延遲的信號處理電路之頻率回應差異對正規化頻率的標繪圖。 圖36為具有時間延遲之信號處理電路的Simulink模型。 圖37為圖36之模型之模擬輸出的標繪圖。 圖38為信號處理電路的Simulink模型。 圖39為比較連續及離散的波德圖。 圖40為具有帶通移相器之信號處理電路的Simulink模型。 圖41為圖40之模型之模擬輸出的標繪圖。 圖42為信號處理電路的Simulink模型。 圖43為圖42之模型的奈奎斯特共振器曲線（NRC）的標繪圖。 圖44為信號處理電路的Simulink模型。 圖45為圖44之模型的奈奎斯特共振器曲線（NRC）的標繪圖。 圖46為具有含固定電容值之共振器的信號處理電路的示意圖。 圖47為信號處理電路之正規化頻率回應的標繪圖。 圖48為DPLP處理之前及之後的信號處理電路的正規化頻率回應的標繪圖。 圖49為圍繞共振點之區域的NRC之區段的標繪圖。 圖50為針對整個閉環共振頻率附近之所欲頻寬的相對平坦的通帶最佳化的NRC之實例的標繪圖。 圖51為提供在閉環共振頻率附近的平坦通帶回應的雙極點式共振器及最佳化回饋DSP之模擬NRC圖示。 圖52a為具有類比處理的信號處理電路。 圖52b為具有DSP狀態空間處理的信號處理電路。 圖53為信號處理電路的Simulink模型。 圖54為信號處理電路的Simulink模型。 圖55為圖54之模型之模擬輸出的標繪圖。 圖56為經組態用於降頻轉換及升頻轉換的信號處理電路。 圖57為具有陷波濾波器的信號處理電路。 圖58為具有陷波濾波器及基頻處理的信號處理電路。 圖59為商用可變濾波器的頻率回應的標繪圖。 圖60為圖59之商用可變濾波器的NRC的標繪圖。 圖61為商用可變濾波器的NRC的標繪圖。 圖62為可調諧帶通濾波器的頻率回應的標繪圖。 圖63為STF及QNTF的頻率回應的標繪圖。 圖64為具有SAW濾波器的信號處理電路。 圖65為具有多個SAW的信號處理電路。 圖66為展示可調諧帶通濾波器Δ∑零點及極點的標繪圖。 圖67為展示TSMC SAW濾波器之頻率回應的標繪圖。 圖68為展示TSMC SAW濾波器之NRC的標繪圖。 圖69a為具有G = 0.5的NRC的標繪圖。 圖69b為具有G = 0.7的NRC的標繪圖。 圖69c為具有G = 0.9的NRC的標繪圖。 圖70為在1.75 GHz時G = 9之Q增強型SAW的NRC的標繪圖。 圖71為Q增強型SAW在1.75 GHz時的頻率回應的標繪圖。 圖72為針對Go = 1j的複數負回饋環路增益的NTF及STF的頻率回應的標繪圖。 圖73為針對Go = 2j的複數負回饋環路增益的NTF及STF的頻率回應的標繪圖。 圖74為針對Go = 4j的複數負回饋環路增益的NTF及STF的頻率回應的標繪圖。 圖75為具有內環路信號加強G = 0.93之Q增強型SAW在1.75 GHz時的NRC的標繪圖。 圖76為外環路複數負回饋環路增益Go = 4j及內環路信號強化G = 0.93的NTF及STF的頻率回應。 圖77為一般直接掃描接收器處理的示意圖。 圖78a為接收器的示意圖。 圖78b為具有帶通濾波器之接收器的示意圖。 圖79為具有兩個內環路之電路的示意圖。 圖80為具有兩個內環路及負回饋之電路的示意圖。 圖81為具有兩個內環路及負回饋之電路的示意圖。 圖82為具有N個內環路之電路的示意圖。 圖83為信號處理電路的示意圖。 圖84為展示插入量化雜訊之信號處理電路的示意圖。 圖85為展示插入處理雜訊之信號處理電路的示意圖。 圖86為具有輸出處理及回饋處理之信號處理電路的示意圖。 圖87為經級聯的積分器梳狀低通濾波器及整數倍降低取樣的示意圖。 圖88為雛形收發器抗混疊設計的示意圖。 圖89為接收側電路的示意圖。 圖90a為展示雜訊及所欲信號的標繪圖。 圖90b為展示有或無濾波器之折疊頻帶的標繪圖。 圖91為具有類比降頻轉換之電路的示意圖。 圖92為具有單位元比較器的BPSK接收器的示意圖。 圖93為高速快閃轉換器的示意圖。 圖94為取樣保持電路的示意圖。 圖95為曼徹斯特代碼的標繪圖。 圖96為信號處理電路的示意圖。 圖97為信號處理電路的示意圖。 圖98為展示信號處理電路之極點的標繪圖。 圖99為信號處理電路的Simulink模型。 圖100為圖99之Simulink模型之模擬結果的標繪圖。 圖101為具有不同值的圖99之Simulink模型之模擬結果的標繪圖。 圖102為信號處理電路的Simulink模型。 圖103為圖102之Simulink模型之模擬結果的標繪圖。 圖104為信號處理電路的示意圖。 圖105a為信號處理電路的示意圖。 圖105b為圖105a之信號處理電路的Simulink模型。 圖106為圖105b之Simulink模型之模擬結果的標繪圖。 圖107為信號處理電路的示意圖。 圖108為信號處理電路的示意圖。 圖109為信號處理電路的示意圖。 圖110為信號處理電路的示意圖。 圖111為一階Δ∑環路的示意圖。 圖112為信號處理電路的Simulink模型。 圖113為圖112之Simulink模型之模擬結果的標繪圖。 圖114為信號處理電路的Simulink模型。 圖115為圖114之Simulink模型之模擬結果的標繪圖。 圖116為具有二階負回饋環路之信號處理電路的示意圖。 圖117為圖116之信號處理電路的等效基頻模型示意圖。 圖118為閉環極點之軌跡的標繪圖。 圖119a為信號處理電路的示意圖。 圖119b為圖119a之信號處理電路的Simulink模型。 圖120為圖119b之Simulink模型之模擬結果的標繪圖。 圖121為VBP-DSM的互調變輸出之頻譜的標繪圖，其中信號及干擾被加到量化雜訊基底。 圖122為信號處理電路的Simulink模型。 圖123為圖122之Simulink模型之模擬結果的標繪圖。 圖124為信號處理電路的Simulink模型。 圖125為圖124之Simulink模型之模擬結果的標繪圖。 圖126為具有不同值的圖124之Simulink模型之模擬結果的標繪圖。 圖127為具有分接頭之信號處理電路的示意圖。 圖128為作為SDR之一部分之信號處理電路的示意圖。 圖129為作為SDR之一部分之信號處理電路的示意圖。 圖130為具有兩條處理路徑之信號處理電路的示意圖。 圖131為具有多條處理路徑之信號處理電路的示意圖。

10:接取樣軟體定義無線電、軟體定義無線電、數位信號處理區塊

12:天線

14:類比數位轉換器

16:數位類比轉換器

18:放大器

20:數位信號處理區塊

22:帶通濾波器

Claims (46)

1. 一種信號處理電路，其包含： 一第一信號環路，其包含一第一信號處理區塊及圍繞該第一信號處理區塊延伸之一第一回饋路徑，該第一信號處理區塊具有引起該第一信號環路產生一通帶之一頻率相依性； 一第二信號處理區塊，其在該第一信號環路下游；以及 一第二回饋路徑，其係從該第二信號處理區塊之下游延伸到該第一信號處理區塊之上游； 其中，在操作中，該第一回饋路徑加強在該通帶中之一信號，並且該第二回饋路徑在該第一信號處理區塊下游之一輸出處調節該信號。
2. 如請求項1所述之信號處理電路，其中該第一回饋路徑係一正回饋路徑，該第二回饋路徑係一負回饋路徑，且其中，該負回饋路徑抑制在該第一信號處理區塊之下游產生的一內部雜訊。
3. 如請求項1所述之信號處理電路，其中該第一信號處理區塊包含一共振器。
4. 如請求項3所述之信號處理電路，其中該共振器之一中心頻率、一頻率選擇性、或一中心頻率與一頻率選擇性兩者係可調諧的。
5. 如請求項4所述之信號處理電路，其進一步包含在該第一回饋路徑、該第二回饋路徑、或該第一回饋路徑與該第二回饋路徑兩者中的一可調整縮放區塊。
6. 如請求項3所述之信號處理電路，其中該第二信號處理區塊應用一第一域變換，且該第二回饋路徑包含應用一第二域變換的一第三處理區塊，該第二域變換係該第一域變換之逆變換。
7. 如請求項6所述之信號處理電路，其中該第二信號處理區塊包含一類比數位轉換器（ADC），且該第三處理區塊包含一數位類比轉換器（DAC）。
8. 如請求項7所述之信號處理電路，其中該內部雜訊包含來自該ADC之量化雜訊。
9. 如請求項7所述之信號處理電路，其中進一步包含調節該第二回饋路徑中之一信號的一數位信號處理器。
10. 如請求項7所述之信號處理電路，其中該ADC之一輸出經連接至一數位信號處理器，作為一軟體定義無線電之一接收通道。
11. 如請求項1所述之信號處理電路，其中該第一處理區塊、該第二處理區塊、或該第一處理區塊與該第二處理區塊兩者包含至少一相位控制元件。
12. 如請求項3所述之信號處理電路，其中包含串聯連接之複數個帶通濾波器，每一帶通濾波器包含一對應之第一回饋路徑。
13. 如請求項12所述之信號處理電路，其中包含從該第二信號處理區塊之下游並聯連接至該複數個帶通濾波器之相鄰帶通濾波器之間的一或多個進一步第二回饋路徑。
14. 如請求項13所述之信號處理電路，其中該第一回饋路徑係一正回饋路徑，該第二回饋路徑係一負回饋路徑，且該信號處理電路進一步包含一控制器，該控制器經程式設計有指令，以調整該正回饋路徑之一正增益區塊以引起該帶通濾波器自振盪，且然後調整該負回饋路徑之一負增益區塊以使該帶通濾波器穩定。
15. 如請求項1所述之信號處理電路，其中該第二信號處理區塊係由一控制器予以控制。
16. 如請求項1所述之信號處理電路，其中該第一信號處理區塊包含一聲波共振器及一可調整相位控制元件。
17. 如請求項1所述之信號處理電路，其中該第一信號處理區塊包含複數個聲波濾波器及選擇該複數個聲波濾波器中之一所欲者的一開關。
18. 如請求項1所述之信號處理電路，其中包含在該第一信號環路上游的一信號輸入。
19. 如請求項1所述之信號處理電路，其中包含在該第一信號處理區塊與該第二信號處理區塊之間的一信號輸入，該第二回饋路徑包含一負增益區塊。
20. 一種使用一信號處理電路處理一信號之方法，該信號處理電路包含一第一信號環路，該第一信號環路包含一第一信號處理區塊及圍繞該第一信號處理區塊延伸之一第一回饋路徑，使得該第一信號環路包含一通帶、一在該帶通濾波器之下游的第二信號處理區塊、及從該信號處理區塊之下游延伸到該第一信號處理區塊之上游的一第二回饋路徑，該方法包含以下步驟： 引起該第一信號環路在該通帶中產生一經濾波信號； 使用該帶通濾波器下游之該第二信號處理區塊處理該經濾波信號，使得在該帶通濾波器下游之一輸出處調節一輸出信號。
21. 如請求項20所述之方法，其中該第一回饋路徑係一正回饋路徑，該第二回饋路徑係一負回饋路徑，且其中調節該輸出信號包含抑制在該第一信號處理區塊下游產生之一內部雜訊。
22. 如請求項21所述之方法，其中該第二信號處理區塊應用一域變換，且該負回饋路徑包含應用一第二域變換的一第三處理區塊，該第二域變換係該第一域變換之逆變換。
23. 如請求項22所述之方法，其中該第二信號處理區塊係一類比數位轉換器（ADC），且該第三處理區塊包含一數位類比轉換器（DAC）。
24. 如請求項23所述之方法，其中該內部雜訊包含來自該ADC之量化雜訊。
25. 如請求項20所述之方法，其中進一步包含調整該正回饋路徑之一增益以引起該帶通濾波器自振盪、且然後調整該負回饋路徑之一增益以使該帶通濾波器穩定之步驟。
26. 如請求項20所述之方法，其中產生一經濾波信號及調節該輸出信號包含：控制該第一回饋路徑及該第二回饋路徑中之各者的一增益因子、一相位、或該增益因子與該相位。
27. 如請求項20所述之方法，其中該第一信號處理區塊包含一帶通濾波器，且該方法進一步包含調諧該帶通濾波器之一中心頻率、一頻率選擇性、或一中心頻率與一頻率選擇性兩者之步驟。
28. 如請求項20所述之方法，其中包含串聯連接之複數個帶通濾波器，每一帶通濾波器包含一對應之回饋路徑。
29. 如請求項28所述之方法，其中包含從該信號處理區塊之下游並聯連接至該複數個帶通濾波器之上游及相鄰之帶通濾波器之間的複數個負回饋路徑。
30. 一種用於一數位通訊裝置之接收模組，該接收模組包含： 一帶通濾波器，其具有一通帶； 一類比數位轉換器（ADC），其在該帶通濾波器下游，該ADC具有連接至該數位通訊裝置之一處理器的一輸出； 一正回饋路徑，其從該帶通濾波器與該信號處理區塊之間延伸到該帶通濾波器之上游；以及 一負回饋路徑，其從該信號處理區塊之下游延伸到該帶通濾波器之上游，該負回饋路徑包含一數位類比轉換器（DAC）； 其中，在操作中，該正回饋路徑加強該通帶中之信號，且該負回饋路徑抑制在該帶通濾波器下游產生之一內部雜訊。
31. 如請求項30所述之接收模組，其中該數位通訊裝置包含一軟體定義無線電。
32. 一種用於一數位通訊裝置之信號處理電路，其包含： 一外信號環路，其包含一輸入、一輸出、及一變換區塊，該變換區塊經調適以對正在被處理之一信號執行一信號變換操作；以及 一內信號環路，其包含一可調諧帶通濾波器，該內信號環路經嵌套於該外信號環路內，使得該可調諧帶通濾波器被連接在該內信號環路與該外信號環路中之各者內，且該變換區塊被連接在該內信號環路之外。
33. 如請求項32所述之信號處理電路，其中該帶通濾波器之一中心頻率、一頻率選擇性、一Q因子或其等組合中之一或多者係可調整。
34. 如請求項32所述之信號處理電路，其中該帶通濾波器包含複數個共振器輸出。
35. 如請求項34所述之信號處理電路，其中該變換區塊包含一處理器區塊，該處理器區塊經程式設計有指令，以個別地控制該外信號環路之一轉移函數之極點。
36. 如請求項34所述之信號處理電路，其中該變換區塊經調適以將一域轉移應用到該等共振器輸出中之至少一者。
37. 如請求項34所述之信號處理電路，其中該變換區塊並行接收該複數個共振器輸出。
38. 如請求項32所述之信號處理電路，其中該外信號環路係一負回饋環路，且該內回饋環路係一正回饋環路。
39. 如請求項34所述之信號處理電路，其中該變換區塊在該外信號環路之一信號路徑中，或在該外信號環路之一回饋路徑中。
40. 如請求項32所述之信號處理電路，其中該內信號環路包含一正回饋路徑，且該外信號環路包含一負回饋環路，使得該正回饋路徑加強該通帶中之信號，且該負回饋路徑抑制在該帶通濾波器之下游產生的一內部雜訊。
41. 如請求項40所述之信號處理電路，其中該信號處理區塊應用一第一域變換，且該負回饋路徑包含應用一第二域變換的一第二處理區塊，該第二域變換係該第一域變換之逆變換。
42. 如請求項41所述之信號處理電路，其中該信號處理區塊包含一類比數位轉換器（ADC），且該第二處理區塊包含一數位類比轉換器（DAC）。
43. 如請求項42所述之信號處理電路，其中該內部雜訊包含來自該ADC之量化雜訊。
44. 如請求項42所述之信號處理電路，其中進一步包含調節該負回饋路徑中之一信號的一數位信號處理器。
45. 如請求項32所述之信號處理電路，其中該外信號環路包含被連接至一傳輸裝置的一輸出。
46. 如請求項32所述之信號處理電路，其中該內信號環路包含在該可調諧帶通濾波器外信號環路上游的一輸入，該外信號環路經連接至一接收裝置。

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