JP5114870B2

JP5114870B2 - フィルタ回路、フィルタリング方法およびコンピュータプログラム

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Publication number: JP5114870B2
Application number: JP2006149372A
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Inventors: 幸生飯田
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Filing date: 2006-05-30
Publication date: 2013-01-09
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Description

本発明は、フィルタ回路、フィルタリング方法およびコンピュータプログラムに関する。

ＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ；高周波）回路とデジタル回路とを、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路の一つのチップに収めた、無線通信用ＳｏＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ）において、ＲＦ回路を小型化および低消費電力化するために、高速クロックによる電流モードサンプリングや、スイッチト・キャパシタ回路などのアナログ離散時間信号処理技術を用いて、フィルタリングやデシメーションを行う技術の開発が行われている（非特許文献１参照）。

ここで、積分器と櫛型フィルタを用いてデシメーションを行ったり、消費電力を抑えるために、オペアンプを用いずにキャパシタとスイッチだけで不完全積分器を構成し、フィルタリングや電圧の増幅を行ったりする技術が開示されている（特許文献１、非特許文献２参照）。

図１４は、従来の不完全積分器の構成について説明する説明図である。図１４に示したように、従来の技術に係る不完全積分器１０は、加算器１２と、乗算器１３と、遅延素子
１４とを含んで構成される。

加算器１２は、不完全積分器１０の入力と、遅延素子１４からの出力とを加算して出力するものである。乗算器１３は、加算器１２からの出力を所定の比率であるα_１倍して乗算して出力するものである。遅延素子１４は、乗算器１３からの出力のクロックを所定のクロック数分遅延させて出力するものである。ここでは、遅延素子１４は乗算器１３からの出力を１クロック遅延させて出力している。

ここで、不完全積分器１０の伝達関数Ｈ（ｚ）は、数式１で表すことができる。

・・・（数式１）

図１５は、サンプリング周波数が２．４ＧＨｚ、乗算器１３の係数α_１＝０．９７２の場合の、不完全積分器１０の周波数特性について示す説明図である。図１５に示したように、サンプリング周波数が２．４ＧＨｚ、α_１＝０．９７２の場合の不完全積分器１０は、周波数が高くなるに従って信号が減衰する周波数特性を有している。

特開２００５−１２４１５５号公報 L.Richard Carley and Tamal Mukherjee, "High-Speed Low-PowerIntegrating CMOS Sample-and-Hold Amplifier Architecture," Proceedings ofIEEE 1995 Custom Integrated Circuits Conference, pp 543-546, May 1995. Feng Chen and Bosco Leung, "A 0.25-mW Low-Pass PassiveSigma-Delta Modulator with Built-In Mixer for a 10-MHz IF Input," IEEE J.Solid-State Circuits, vol.32, pp. 774-782, June. 1997,

しかし、図１４に示した不完全積分器の周波数特性には、図１５に示したように、平坦な部分が存在しない。そのため、例えば無線ＬＡＮやＵＷＢ（ＵｌｔｒａＷｉｄｅＢａｎｄ；超広帯域無線）のような広帯域の信号を、この種の積分器からなるＩＩＲ（Ｉｎｆｉｎｉｔｅ−ｄｕｒａｔｉｏｎＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅ）フィルタに入力すると、入力信号の周波数範囲内において、フィルタ特性に傾きが発生する。この結果、フィルタへの入力信号に対する出力信号の振幅の比が周波数によって異なってしまうので、正常な受信動作を実現することが出来ない。つまり、図１４に示した不完全積分器を広帯域の信号の通信に用いると、信号が減衰してしまうために、広帯域の信号の通信に使用できないという問題があった。

そこで、本発明は、このような問題に鑑みてなされたもので、その目的とするところは、不完全積分器の周波数特性の平坦な帯域を広げて広帯域の信号の通信に用いることができる、新規かつ改良された、フィルタ回路、フィルタリング方法およびコンピュータプログラムを提供することにある。

上記課題を解決するために、本発明のある観点によれば、入力された信号をフィルタリングして出力不完全積分器と、不完全積分器の後段に接続され、不完全積分器の出力を間引いて抽出するデシメータと、デシメータの後段に接続され、デシメータの出力をフィルタリングして雑音を抑制する不完全櫛形フィルタと、を含むことを特徴とする、フィルタ回路が提供される。

係る構成によれば、不完全積分器はフィルタ回路に入力された信号をフィルタリングし、デシメータは不完全積分器の出力をダウンサンプリング（間引き抽出）し、不完全櫛形フィルタはデシメータの出力をフィルタリングして雑音を抑制する。その結果、本発明のある観点に係るフィルタ回路によれば、周波数特性の平坦な帯域を広げることができる。

不完全櫛型フィルタの伝達関数は、不完全櫛型フィルタの係数をα_２、不完全櫛型フィルタの遅延素子の遅延クロック数をＭ（Ｍは自然数）とした場合に、以下の数式２で表される関数であってもよい。その結果、不完全櫛型フィルタにおいて不完全積分器の周波数特性を平坦に補償することができる

・・・（数式２）

不完全櫛型フィルタの係数α_２は、デシメータのレート変換比をＲとした場合に、不完全積分器の係数α_１のＲ×Ｍ乗（Ｒは自然数）であってもよい。その結果、不完全櫛型フィルタにおいて不完全積分器のインパルス応答を正確に減算することができる。

不完全積分器の係数α_１がα_１＝２^{−（１／Ｋ）}であり、かつＲＭ／Ｋが自然数であってもよい。その結果、不完全櫛型フィルタにおいて乗算器が不要となり、消費電力の低いフィルタ回路を構成することができる。

不完全積分器と、デシメータとの間に接続される少なくとも１つの積分器と、デシメータと不完全櫛型フィルタとの間に、積分器と同じ数だけ接続される、少なくとも１つの櫛型フィルタと、をさらに含んでもよい。その結果、エイリアシング周波数付近において信号をより減衰することができる。

上記課題を解決するために、本発明の別の観点によれば、不完全積分器に入力された信号をフィルタリングして出力するステップと、不完全積分器の出力をデシメータでダウンサンプリングするステップと、デシメータの出力を不完全櫛形フィルタでフィルタリングするステップと、を含むことを特徴とする、フィルタリング方法が提供される。

係る方法によれば、不完全積分器はフィルタ回路に入力された信号をフィルタリングし、デシメータは不完全積分器の出力をダウンサンプリング（間引き抽出）し、不完全櫛形フィルタはデシメータの出力をフィルタリングする。その結果、本発明のある観点に係るフィルタリング方法によれば、不完全積分器の周波数特性の平坦な帯域を広げることができる。

上記課題を解決するために、本発明の別の観点によれば、コンピュータに、不完全積分器に入力された信号をフィルタリングして出力する処理と、不完全積分器の出力をデシメータでダウンサンプリングする処理と、デシメータの出力を不完全櫛形フィルタでフィルタリングする処理と、を実行させることを特徴とする、コンピュータプログラムが提供される。

係る構成によれば、不完全積分器はフィルタ回路に入力された信号をフィルタリングし、デシメータは不完全積分器の出力をダウンサンプリング（間引き抽出）し、不完全櫛形フィルタはデシメータの出力をフィルタリングする。その結果、本発明のある観点に係るコンピュータプログラムによれば、不完全積分器の周波数特性の平坦な帯域を広げることができる。

以上説明したように本発明によれば、不完全積分器の周波数特性の平坦な帯域を広げて、広帯域の信号の通信に用いることができる、新規かつ改良された、フィルタ回路、フィルタリング方法およびコンピュータプログラムを提供できるものである。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

ハードウェアまたはソフトウェアで実現することができるデジタル信号処理装置のレート変換において、ＣＩＣ（ＣａｓｃａｄｅｄＩｎｔｅｇｒｔｏｒＣｏｍｂ）フィルタが用いられる。ＣＩＣフィルタは、積分器と櫛型フィルタとを縦列に接続した構成を有している。ＣＩＣフィルタは乗算器を含まない構成を有しているため、消費電力を小さく抑えることができる。以下、基本的な積分器と櫛型フィルタの構成について説明する。

図１は、積分器の基本的な構成について説明する説明図である。図１に示したように、積分器１１０は、加算器１１２と、遅延素子１１４とを含んで構成される。

加算器１１２は、積分器１１０の入力と、遅延素子１１４からの出力とを加算して出力するものである。遅延素子１１４は、加算器１１２の出力を所定のクロック数分遅延させて出力するものである。図１に示した積分器１１０においては、遅延素子１１４は１クロック分の信号を遅延（ｚ^−１）させており、加算器１１２では、積分器１１０に入力される入力信号と、遅延素子１１４からの１クロック分の遅延した出力信号を加算している。従って、積分器１１０の伝達関数Ｈ_ｉ（ｚ）は数式３で表すことができる。

・・・（数式３）

図２は、図１に示した積分器１１０のインパルス応答の様子を示す説明図である。図２に示したように、積分器１１０のインパルス応答は、１が無限に連続する特性を有する。

以上、基本的な積分器の構成について説明した。次に、一般的な櫛型フィルタの構成について説明する。

図３は、櫛型フィルタの基本的な構成について説明する説明図である。図３に示したように、櫛型フィルタ１２０は、加算器１２２と、遅延素子１２４とを含んで構成される。

加算器１２２は、櫛型フィルタ１２０に入力される入力信号から、遅延素子１２４の出力を減算して出力している。遅延素子１２４は、櫛型フィルタ１２０に入力される入力信号をＭクロック（Ｍは正の整数）遅延させて出力している。櫛型フィルタ１２０は、入力信号からＭクロック遅延した信号を減算しているため、櫛型フィルタ１２０の伝達関数Ｈ_ｃ（ｚ）は、数式４で表すことができる。

・・・（数式４）

図４は、図３に示した櫛形フィルタ１２０において、遅延素子１２４の係数ＭがＭ＝４、すなわち、遅延素子１２４で４クロック分信号を遅延させた場合におけるインパルス応答の様子を示す説明図である。図４に示したように、櫛型フィルタ１２０のインパルス応答は、遅延素子１２４で４クロック分信号を遅延させているため、４サンプル離れた、共に大きさが１である正と負のインパルスとなる。

以上、基本的な櫛型フィルタの構成について説明した。上記のような積分器と櫛型フィルタを縦列に接続することで、ＣＩＣフィルタを構成することができる。以下、一般的なＣＩＣフィルタの構成について説明する。

図５は、デシメーションに用いる場合のＣＩＣフィルタの基本的な構成について説明する説明図である。図５に示したように、ＣＩＣフィルタ１３０は、積分器１３２と、デシメータ１３４と、櫛型フィルタ１３６とを含んで構成される。

積分器１３２は、図１に示した積分器１１０と同様の構成および特性を有し、積分器１３２に入力される入力信号と、１クロック分の遅延した出力信号とを加算して出力することを特徴とする。

デシメータ１３４は、信号を間引いてサンプリングレートを下げる。それにより、デシメータ１３４は入力された信号の信号レートを下げて出力する。図５に示したデシメータ１３４においては、信号レートを１／Ｒに下げていることを意味している。Ｒをレート変換比という。

櫛型フィルタ１３６は、図３に示した櫛型フィルタ１２０と同様の構成および特性を有しており、入力信号からＭクロック分（Ｍは正の整数）の遅延した出力信号を減算して出力することを特徴とする。

図５に示したようなＣＩＣフィルタ１３０の伝達関数は、数式３に示した基本的な積分器の伝達関数と、数式４に示した基本的な櫛型フィルタの伝達関数とを乗算した形となる。しかし、デシメータ１３４において、積分器１３２からの出力信号のレートを１／Ｒに下げているため、櫛型フィルタ１３６に含まれる遅延素子では、ＣＩＣフィルタ１３０に入力された信号をＲ×Ｍクロック分遅延させていることになる。すなわち、櫛型フィルタ１３６に含まれる遅延素子の指数は−ＲＭとなる。従って、ＣＩＣフィルタ１３０の伝達関数Ｈ_ｃｉｃ（ｚ）は数式５で表すことができる。

・・・（数式５）

図６は、図５に示したＣＩＣフィルタ１３０のインパルス応答の様子を示す説明図である。図６に示したように、ＣＩＣフィルタ１３０のインパルス応答は、図２に示した積分器１１０のインパルス応答と、図４に示した櫛型フィルタ１２０のインパルス応答とを足し合わせた形となる。ここで、数式５においてＲ＝２、Ｍ＝２とすると、図６に示したように、大きさが１である４本のインパルス応答が生じることになる。

図７は、図５に示したＣＩＣフィルタ１３０において、サンプリング周波数が２．４ＧＨｚ、Ｒ＝４、Ｍ＝６の場合の周波数特性を示す説明図である。図１５に示した従来の不完全積分器の周波数特性と比較すると、周波数の低い部分においてはなだらかな特性を有し、１００ＭＨｚ毎のエイリアシング周波数付近には急峻なノッチを生じていることが分かる。

ＣＩＣフィルタ１３０は、積分器１３２と櫛型フィルタ１３６とを縦列に接続した構成であり、その周波数特性は低域成分がなだらかな特性を有する。従って、低域成分の周波数特性に平坦な部分が存在していなかった不完全積分器を、このようなＣＩＣフィルタに含めることで、周波数特性を補償することが可能になる。

図１４に示した従来の不完全積分器のインパルス応答は、図１６のように、１本目は大きさがα_１ ^０＝１で、徐々に大きさがα_１ ^１、α_１ ^２・・・と右肩下がりになる特性を有する。従って、図５に示したＣＩＣフィルタ１３０に不完全積分器を組み込んだ場合のインパルス応答も、大きさが１のインパルスが連続するのではなく、図８に示したように大きさが徐々に減少していく特性を有することになる。

ここで、不完全積分器をＣＩＣフィルタの一部に組み込み、図８に示したようなインパルス応答を得られるように、ＣＩＣフィルタの各部のパラメータを調整することで、低域成分がなだらかな周波数特性を有するフィルタ回路を得ることができる。

しかし、不完全積分器を単純にＣＩＣフィルタに組み込んでしまうと、櫛型フィルタの負のインパルス応答が不完全積分器の正のインパルス応答より大きいために、図８のようなインパルス応答にならず、負のインパルス応答が僅かに残ってしまう。そこで、櫛型フィルタに乗算器を組み込み、櫛型フィルタの負のインパルス応答の大きさと不完全積分器の正のインパルス応答の大きさが一致するように、櫛型フィルタの乗算器および遅延素子のパラメータを調整することによって、図８のようなインパルス応答が得られるようにする。

一般的なＣＩＣフィルタの伝達関数は数式５に示した通りである。従って、図８のようなインパルス応答を得るためには、ＣＩＣフィルタの伝達関数Ｈ_ｃｉｃ（ｚ）を数式６で表される数式にする。

・・・（数式６）
ここで、α_２は櫛型フィルタに組み込んだ乗算器の係数である。

この櫛型フィルタに組み込んだ乗算器の係数α_２を適切な値にすることで、図８のようなインパルス応答を得ることができる。図８のようなインパルス応答を得るためのα_２の値は、数式５からα_２＝α_１ ^ＲＭである。従って、櫛型フィルタの伝達関数Ｈ_ｃ（ｚ）は数式７のように表される。

・・・（数式７）

図９は、乗算器を組み込んだ櫛型フィルタのインパルス応答の様子について説明する説明図である。図９のように、乗算器を組み込んだ櫛型フィルタは１本の大きさが１である正のインパルス応答と、大きさが１より小さな−α_１ ^ＲＭである１本の負のインパルス応答が、正のインパルスからＲＭクロック離れた場所に生じることになる（図９ではＲＭ＝４として表している）。

このように、不完全積分器をＣＩＣフィルタに組み込み、ＣＩＣフィルタを構成する櫛型フィルタに乗算器を組み込んで不完全な櫛型フィルタ（以下「不完全櫛型フィルタ」と称する）とすることで、不完全積分器の周波数特性の補償を行うことができる。

図１０は、本発明の一実施形態に係る不完全積分器を組み込んだＣＩＣフィルタの構成について説明する説明図である。図１０に示したように、ＣＩＣフィルタ１００は本発明のフィルタ回路の一例であり、ＣＩＣフィルタ１００は、不完全積分器１５０と、デシメータ１３４と、不完全櫛型フィルタ１６０とを含んで構成されている。不完全積分器１５０は、加算器１５２と、乗算器１５３と、遅延素子１５４とを含んで構成され、不完全櫛型フィルタ１６０は、加算器１６２と、乗算器１６３と、遅延素子１６４とを含んで構成されている。

加算器１５２は、不完全積分器１５０に入力された入力信号と、遅延素子１５４からの出力信号とを加算して出力する。乗算器１５３は、加算器１５２からの出力信号を入力し、所定の比率で乗算して出力する。遅延素子１５４は、乗算器１５３からの出力信号を入力し、１クロック遅延させて出力する。

加算器１６２は、不完全櫛型フィルタ１６０に入力された入力信号と、遅延素子１６４からの出力信号とを減算して出力する。乗算器１６３は、不完全櫛型フィルタ１６０の入力信号を、所定の比率で乗算して出力する。遅延素子１６４は、乗算器１６３からの出力信号を入力し、Ｍクロック分（Ｍは正の整数）遅延させて出力する。

図１１は、図１０に示したＣＩＣフィルタ１００において、サンプリング周波数が２．４ＧＨｚ、乗算器１６３の指数ＲＭにおいてＲ＝４、Ｍ＝６の場合の周波数特性を示す説明図である。図１５に示した従来の不完全積分器の周波数特性に比べ、図１１に示した周波数特性は低域成分がなだらかになっているのが分かる。従って、不完全積分器を組み込んだＣＩＣフィルタは、無線ＬＡＮやＵＷＢのような広帯域の信号を通した場合、高域成分を減衰させることなく信号を通過させることができる。

一方、図１５に示した、理想積分器を用いた場合のＣＩＣフィルタの周波数特性に比べると、１００ＭＨｚ置きのエイリアシング周波数におけるノッチが浅く、エイリアシングによる減衰が少ない。しかし、ＣＩＣフィルタは積分器と櫛型フィルタの数を増やすことでエイリアシングによる減衰を増やすことが可能であるため、積分器と櫛型フィルタを増やすことでノッチを深くすることができる。

このように、不完全積分器をＣＩＣフィルタの一部とすることによって、不完全積分器の周波数特性を補償することが可能となる。しかし、図１０に示したＣＩＣフィルタ１００では、櫛型フィルタに乗算器を組み込むことで不完全櫛型フィルタとして用いている。前段の不完全積分器１５０に含まれる乗算器はアナログ的なものを用いることができるために、不完全積分器に乗算器を用いたとしても大きな回路は必要としない。しかし、後段の櫛型フィルタではデジタル的な処理を行う必要があり、この後段の櫛型フィルタに乗算器を用いると、Ａ／Ｄ変換器を組み込まなければならない等、却って処理が面倒になり、また回路も大きくなってしまう。すなわち、元々ＣＩＣフィルタは乗算器を必要としないメリットがあったが、不完全積分器の周波数特性を補償するためには、櫛型フィルタにデジタル処理を要する乗算器を用いなければならず、このままでは元々ＣＩＣフィルタが有していたメリットが損なわれてしまう。

そこで、不完全櫛型フィルタ１６０の乗算器１６３の係数を、２^−１、２^−２、２^−３・・・のように２のべき乗にすれば、乗算器１６３で行う処理をビットシフトで代用することができる。乗算器１６３で行う処理をビットシフトで代用すれば、ビットシフトを行う回路だけを用意すればよく、乗算器の大きな回路を用いる必要が無くなる。そのために、不完全積分器１５０の乗算器１５３の係数と、デシメータ１３４のレート変換比Ｒを、不完全櫛型フィルタ１６０の乗算器１６３の係数が２のべき乗になるように定めることで、不完全積分器をＣＩＣフィルタの一部にすることによっても、櫛型フィルタに乗算器を用いずに済むことになる。以下、ＣＩＣフィルタ１００の各部のパラメータの条件について説明する。

（１）不完全積分器の乗算器の係数は、２のべき乗であること。
不完全積分器１５０の乗算器１５３の係数α_１は、数式８のように２のべき乗にする。

・・・（数式８）
ここでＫは設計パラメータであり、自然数であることとする。

（２）櫛型フィルタの乗算器の係数は、不完全積分器の乗算器の係数のＲＭ乗であること。
櫛型フィルタの乗算器１６３の係数α_２は、数式９のように、数式８に示した不完全積分器１５０の乗算器１５３の係数α_１のＲＭ乗とする。

・・・（数式９）
ここでＲはデシメータ１３４のレート変換比であり、Ｍは設計パラメータである。ＲとＭはいずれも自然数であることとする。

（３）ＲＭ／Ｋが自然数であること。
数式９のα_１に数式８を代入すると、α_２は数式１０のようになる。

・・・（数式１０）

従って、α_２の指数ＲＭ／Ｋが自然数であれば、不完全櫛型フィルタ１６０の乗算器１６３の係数が、２^−１、２^−２、２^−３・・・のように２のべき乗になる。乗算器１６３の係数を２のべき乗にすれば、乗算器１６３で行う処理をビットシフトで代用することができ、回路の大規模化を抑え、消費電力の少ないフィルタ回路を構成することができる。

以下、各部のパラメータの例を示す。
（ｉ）Ｒ＝２、Ｍ＝２、Ｋ＝４、α_１＝０．８４１、α_２＝０．５
（ｉｉ）Ｒ＝３、Ｍ＝１１、Ｋ＝３３、α_１＝０．９７９、α_２＝０．５
（ｉｉｉ）Ｒ＝４、Ｍ＝６、Ｋ＝２４、α_１＝０．９７２、α_２＝０．５
（ｉｖ）Ｒ＝８、Ｍ＝６、Ｋ＝２４、α_１＝０．９７２、α_２＝０．２５
なお、これらのパラメータはあくまで一例であり、パラメータの組み合わせはこれに限られない。以下、本発明の一実施形態にかかるフィルタ回路およびフィルタリング方法について説明する。

図１２は、本発明の一実施形態にかかるＣＩＣフィルタの構成について説明する説明図である。図１２に示したように、本発明の一実施形態にかかるＣＩＣフィルタ１００ａは本発明のフィルタ回路の一例であり、ＣＩＣフィルタ１００ａは、不完全積分器１５０と、積分器１３２ａ、１３２ｂ、１３２ｃと、デシメータ１３４と、櫛型フィルタ１３６ａ、１３６ｂ、１３６ｃと、不完全櫛型フィルタ１６０とを含んで構成される。

不完全積分器１５０は、さらに加算器１５２と、乗算器１５３と、遅延素子１５４とを含んで構成され、不完全櫛型フィルタ１６０は、加算器１６２と、乗算器１６３と、遅延素子１６４とを含んで構成される。

加算器１５２は、不完全積分器１５０に入力された入力信号と、遅延素子１５４からの出力信号とを加算して出力する。乗算器１５３は、加算器１５２からの出力信号を入力し、所定の比率で乗算して出力する。遅延素子１５４は、乗算器１５３からの出力信号を入力し、所定のクロック数分遅延させて出力する。ここでは、遅延素子１５４は入力信号を１クロック分遅延させて出力する。

加算器１６２は、不完全櫛型フィルタ１６０の入力信号と、遅延素子１６４からの出力信号とを減算して出力する。乗算器１６３は、不完全櫛型フィルタ１６０に入力された入力信号を、所定の比率で乗算して出力する。遅延素子１６４は、乗算器１６３からの出力を入力し、Ｍクロック分（Ｍは正の整数）遅延させて出力する。

図１３は、図１２に示したＣＩＣフィルタ１００ａの周波数特性について説明する説明図である、ここでは、図１２に示したＣＩＣフィルタ１００ａにおいて、Ｒ＝４、Ｍ＝６、Ｋ＝２４、α_１＝０．９７２、α_２＝０．５の場合の周波数特性について説明する説明図である。符号１８２は不完全櫛型フィルタ１６０を接続していない場合の周波数特性を示し、符号１８４は不完全櫛型フィルタ１６０を接続した場合の周波数特性を示している。

図１３に示したように、補償用の不完全櫛型フィルタ１６０を接続していない場合では低域成分での周波数特性が傾斜しており、信号の低域成分を効果的に通過させることができない。しかし、不完全櫛型フィルタ１６０を接続した場合では高域成分での周波数特性がなだらかになっており、不完全櫛型フィルタ１６０を接続していない場合に比べて、信号の高域成分を効果的に通過させることができるようになる。

このように、不完全櫛型フィルタ１６０の乗算器１６３の係数α_２を、不完全積分器１５０の乗算器１５３の係数α_１のＲＭ乗にすることで、周波数特性を広帯域化することができる。また、不完全櫛型フィルタ１６０の乗算器１６３の係数α_２を２のべき乗となるように、不完全積分器１５０の乗算器１５３の係数α_１の値やデシメータ１３４のレート変換比Ｒを設定することで、不完全櫛型フィルタ１６０において乗算器の代わりにビットシフト回路を用いることで不完全積分器１５０の周波数特性を補償することができる。その結果、本発明の一実施形態にかかるＣＩＣフィルタ１００ａによれば、消費電力が少なく、広帯域の信号を通過させることができるフィルタ回路を実現することができる。

なお，上述したフィルタリング方法は，不完全積分器１５０に入力された信号をフィルタリングして出力する処理と、不完全積分器１５０の出力をデシメータ１３４で間引いて抽出する処理と、デシメータ１３４の出力を補償用櫛形フィルタ１６０でフィルタリングする処理とを含む、コンピュータプログラムによって実行されてもよい。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

積分器の基本的な構成について説明する説明図である。図１に示した積分器のインパルス応答の様子を示す説明図である。櫛型フィルタの基本的な構成について説明する説明図である。図３に示した櫛型フィルタのインパルス応答の様子を示す説明図である。ＣＩＣフィルタの基本的な構成について説明する説明図である。図５に示したＣＩＣフィルタのインパルス応答の様子を示す説明図である。図５に示したＣＩＣフィルタの周波数特性を示す説明図である。図５に示した不完全積分器のインパルス応答の様子を示す説明図である。図５に示した櫛型フィルタのインパルス応答の様子を示す説明図である。本発明の一実施形態におけるＣＩＣフィルタの構成について説明する説明図である。同実施の形態におけるＣＩＣフィルタの周波数特性を示す説明図である。同実施の形態におけるＣＩＣフィルタの構成について説明する説明図である。同実施の形態におけるＣＩＣフィルタの周波数特性を示す説明図である。従来の不完全積分器の構成について説明する説明図である。従来の不完全積分器の周波数特性について説明する説明図である。従来の不完全積分器のインパルス応答の様子を示す説明図である。

符号の説明

１００、１００ａＣＩＣフィルタ
１３２ａ、１３２ｂ、１３２ｃ積分器
１３４デシメータ
１３６ａ、１３６ｂ、１３６ｃ櫛型フィルタ
１５０不完全積分器
１６０不完全櫛型フィルタ

Claims

入力された信号をフィルタリングして出力する、

を伝達関数とする不完全積分器と；
前記不完全積分器の後段に接続され、前記不完全積分器の出力を間引いて抽出するデシメータと；
前記デシメータの後段に接続され、前記デシメータの出力をフィルタリングして雑音を抑制する不完全櫛形フィルタと；
を含むことを特徴とする、フィルタ回路。
（α _１は前記不完全積分器の乗算器の係数）
前記不完全櫛型フィルタの伝達関数は、前記不完全櫛型フィルタの係数をα_２、前記不完全櫛型フィルタの遅延素子の遅延クロック数をＭ（Ｍは自然数）とした場合に、

であることを特徴とする、請求項１に記載のフィルタ回路。
前記不完全櫛型フィルタの係数α_２は、前記デシメータのレート変換比をＲとした場合に、前記不完全積分器の乗算器の係数α_１のＲ×Ｍ乗（Ｒは自然数）であることを特徴とする、請求項２に記載のフィルタ回路。
前記不完全積分器の乗算器の係数α_１がα_１＝２^{−（１／Ｋ）}（Ｋは自然数）であり、かつＲＭ／Ｋが自然数であることを特徴とする、請求項３に記載のフィルタ回路。
前記不完全積分器と、前記デシメータとの間に接続される少なくとも１つの積分器と；
前記デシメータと前記不完全櫛型フィルタとの間に、前記積分器と同じ数だけ接続される、少なくとも１つの櫛型フィルタと；
をさらに含むことを特徴とする、請求項１に記載のフィルタ回路。
不完全積分器に入力された信号をフィルタリングして出力するステップと；
前記不完全積分器の出力をデシメータで間引いて抽出するステップと；
前記デシメータの出力を不完全櫛形フィルタでフィルタリングするステップと；
を含むことを特徴とする、フィルタリング方法。
コンピュータに、
不完全積分器に入力された信号をフィルタリングして出力する処理と；
前記不完全積分器の出力をデシメータで間引いて抽出する処理と；
前記デシメータの出力を不完全櫛形フィルタでフィルタリングして雑音を抑制する処理と；
を実行させるための、コンピュータプログラム。