TW202303793A - 用於實施用以量測環形振盪器之可擴充之數位基礎設施的裝置及方法 - Google Patents

用於實施用以量測環形振盪器之可擴充之數位基礎設施的裝置及方法 Download PDF

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Abstract

本發明揭示一種設備，其具有環形振盪器之一集合。一指令暫存器塊經組態以循序定址及啟動環形振盪器集合中之各環形振盪器。具有輸入線之一多工器連接至該環形振盪器集合中之各環形振盪器及一輸出線。一脈衝計數器連接至該多工器之該輸出線，以計數一選定環形振盪器在一選定時間段內之振盪數量，以形成一多位頻率計數輸出信號。一資料移位暫存器接收該多位頻率計數輸出信號且產生一串列頻率計數輸出信號。

Description

用於實施用以量測環形振盪器之可擴充之數位基礎設施的裝置及方法
本發明大體上係關於半導體晶圓之測試。更具體而言，本發明係關於用於實施用於量測晶圓切割道中之環形振盪器之一可擴充數位基礎設施之技術。
圖1繪示一已知半導體晶圓測試系統，其包含連接至一探針卡102之測試設備100，探針卡102與一晶圓104上之墊連接。圖2繪示具有個別晶片200之一半導體晶圓104。個別晶片200形成由切割道202分離的晶片之列及行。在切割道202內存在測試電路204。在晶圓級測試期間使用測試電路204。當測試完成時，用一鋸切割來切割道之區，以劃分個別晶片用於後續封裝。此切割程序破壞切割道中之測試電路204。圖3繪示具有一閘極墊300、一源極墊302及一汲極墊304之一簡單測試電路。一探針卡測針306連接至汲極墊304。
圖4繪示一先前技術環形振盪器400。環形振盪器400具有一邏輯NAND閘402，其作為一啟用級操作，後續接著奇數個反相器(在此情況下，反相器404_1、404_2及404_3)以產生一輸出Q。一回饋環路406將輸出信號傳回至啟用級402。輸出信號在一數位壹(高)與數位零(低)之間振盪。振盪之頻率取決於所有級之時間延遲。環形振盪器之頻率由數位高與數位之間在一經界定之時間段內之切換數量擷取。
環形振盪器係放置在一晶圓104之切割道202中及/或放置在一晶圓104之個別晶片200中之測試電路，其等用來洞察一製造程序之功率、效能、面積及良率。效能與量測頻率相關。功率與量測電流相關。良率由許多取樣環形振盪器之統計變化來評估。
一單一環形振盪器無法覆蓋程序變化之所有源，亦無法將變化源從一單一環形振盪器甚至環形振盪器之一較小集解耦。替代地，需要在一較大尺寸集上遞增變化之幾十個環形振盪器。此一基礎設施需要快速，對極端程序變化穩固，且需要產生可信之資料。本文之揭示內容解決此等問題。
一種設備具有環形振盪器之一集合。一指令暫存器塊經組態以循序定址及啟動環形振盪器集合中之各環形振盪器。具有輸入線之一多工器連接至該環形振盪器集合中之各環形振盪器及一輸出線。一脈衝計數器連接至該多工器之該輸出線，以計數一選定環形振盪器在一選定時間段內之振盪數量，以形成一多位頻率計數輸出信號。一資料移位暫存器接收該多位頻率計數輸出信號且產生一串列頻率計數輸出信號。
相關申請案之交叉參考
本申請案主張2021年06月25日申請之美國臨時專利申請案第63/215,044號之優先權，該案之內容以引用方式併入本文中。
圖5繪示本文稱為股線之一基礎架構。本發明之非同步及同步實施例兩者具有形成股線500之相同功能塊。
塊502係指令暫存器，其用於藉由經由S A選擇受關注環形振盪器(RO)或輸入組態用於測試之系統，其中A係測試塊之位址且N係總共S N個可能可選擇選項之可選擇選項之總數。
塊504係RO組。RO組可含有經由選擇線S選擇的其他參考輸入，諸如一參考振盪器(REF_OSC)。
塊506係將來自各RO之輸出信號組合成一單一輸出之一多工器(或MUX)。由於一次僅一個RO啟用且振盪，故其係出現在塊506之輸出線(右側)上之唯一振盪，接著將其呈現給塊508。
塊508係一脈衝計數器(或頻率計數器)。此塊計數在一固時序間段(稱為積分窗)內發生之振盪數量。因此，此計數與(啟用之RO之)頻率(或速度)成比例。
塊510係一資料移位暫存器，其管理至定位於晶片外之一電腦(諸如測試設備100)之量測資料之流。
圖6係具有m個輸入及m個輸出之股線500之一簡化特性。圖7繪示股線500_1至500_N之一階層。圖7中之股線鏈係可能的，因為當股線透過實體設計(PD)鑲嵌在一起時，該股線之寬度m之輸入及輸出連接，以及邏輯連接。在存在多個股線串接成一股線鏈之情況下，該鏈具有與一單一股線相似之操作，但容許同時操作及量測。操作類似，除了各股線中之RO可同時量測外。指令暫存器初始化步驟之功能行為改變係在邏輯「1」中移位至各股線中之第一RO位置。剩餘之操作與一單一股線相同，因為各股線中之RO會被選擇、執行及量測，但此在鏈中係並行發生的。接著，對於所有選定測試結構，資料被串列移出。
圖8繪示標準RO資料獲取操作。最初重設系統800。接著將一數位「1」移位至塊502之指令暫存器之第一位元以選擇第一RO 802。一脈衝信號Φ應用至塊502之指令移位暫存器，以在選定RO上開始振盪804。同一信號切換以停止RO振盪806。鎖存資料808。例如，來自塊508之脈衝計數器之資料經鎖存至塊510之移位暫存器。接著將N位元資料移出810以形成塊510之D OUT信號。接著重設塊508之脈衝計數器812。將一零移位至塊502之指令暫存器中814。接著判定是否測試另一RO 816。若是(816：是)，一數位0移位至移位暫存器中820。此導致下一RO被定址，因為初始數位1傳播。重複塊804至816，直至測試完成(816：否)。
圖9繪示與一同步股線之一實施例相關聯之信號。同步股線係用於選擇、執行及量測任意數目個RO之頻率之一自足式塊。圖5中展示，同步股線500包括塊502中之一指令暫存器、塊504中之一組測試結構RO 0至RO N-1、塊508中之計數器及塊510中之一資料暫存器。一次量測一個RO，且透過不重疊時脈達成資料控制完整性。移位暫存器中之不重疊時脈增加對程序變化之穩固性。可擴充性透過容許一個或許多裝置鑲嵌之一串列介面達成。此方法亦包含確保資料完整性及有效性(諸如掃描指令暫存器及資料暫存器之完整性)之方法，以及用於在速度及選擇電路處測試及驗證計數器電路的一參考振盪器。
圖10繪示同步股線之一鏈。一鏈或一單一股線係用於選擇及量測RO之完整運作複合體，且其等兩者適合於一頂層設計，且因此，任意數目個同質或異質股線可連接在一起形成一鏈。若M個股線連接在一起，則所得鏈可量測同時M個RO。從實體介面之角度，股線及鏈具有相同輸入及輸出信號，此容許鑲嵌。
此架構之益處係實體實施方案可作為方塊放置，且架構隨RO之數量線性擴充。
圖11將圖9及圖10之信號映射至一股線之不同股線塊。指令暫存器塊1102係實施一1對N解串列器之一經時控FIFO。指令暫存器塊移位暫存器使用不重疊時脈，iclk 0及iclk 1。INSTR係一1位串列資料輸入，而INSTR out係1位串列資料輸出。SEL匯流排係N位元寬度之一輸出，其表示RO及測試結構之總數，其係FIFO之等效深度。
RO組塊1104含有RO以可能之其他測試及驗證結構。SEL匯流排係表示RO及測試結構之總數的N位元寬度之一輸入，其係FIFO之等效深度。信號Φ係一上升緣觸發事件，其在起始一RO振盪與停止RO振盪之間交替控制，以產生一積分時間窗。ref係來自一選用外部參考振盪器之一輸入信號。OSC信號係選定RO輸出，無論其係來自一顯式RO或參考振盪器信號。Φ out及ref out分別係Φ及ref之緩衝輸出。
平衡AND (BAND)樹塊1106係用於傳播選定OSC i信號至OSC out以用於輸入至COUNTER塊508中的一被動MUX。此結構在邏輯上僅係一AND；然而，最佳架構係一BAND結構或理想地一平衡輸入樹(BIT)結構。
計數器塊1108係由DIV2胞元設計之一非同步計數器。此計數器係一(M-1)位元計數器，其每次遞增OSC脈衝，其中位元M係最後一資料位元，且係溢流偵測之一固著位元M。DONE信號指示計數器已完成計數。從資料暫存器傳回RST信號，表示資料已被擷取，且使計數器重設之一事件。
資料移位暫存器塊1110獲取來自計數器塊508之DATA M信號且產生透過一移位暫存器將資料移出之一構件。資料移位暫存器具有不重疊時脈：dclk 0及dclk 1。此塊係一同步FIFO，其實施一M對1串列化器。DATA係輸入資料及DATA OUT係容許鏈接此塊之輸出資料。
圖12繪示一同步指令暫存器1200。指令暫存器之目的係藉由獲取串列流且使其並列來選擇受關注之RO，實施一串列轉並列之解串列器。此暫存器可用鎖存器塊L之任一選項來實施。總位元數係N+1個位元，用於在N個RO與參考振盪器輸入之間選擇。
圖13繪示根據本發明之一實施例之一同步RO組。圖14係示範圖13之電路之操作之一信號時序圖。信號Φ係一上升緣觸發事件，其在開始一RO振盪與停止RO振盪之間交替控制，以隨時間產生一積分窗，如圖14中之τ 0與τ θ之間的時間展示。信號Φ使一RO基於受關注結構i之選擇控制線S i將一振盪輸出傳遞至OSC線。因此，在S 0啟用時，OSC 0在τ 0與τ θ之間展示為振盪且在S 1啟用時，OSC 1在另一循環期間展示為振盪。信號Φ之上升緣導通振盪，且Φ之隨後上升緣關斷振盪。此雙上升緣行為確保一致振盪時間窗，給定不確定之晶片上延遲，因為此延遲存在於導通及關斷上升緣信號中，且因此將被抵消。
圖15繪示與匹配之上升及下降延遲操作之一平衡AND (BAND)樹。隨著RO之數量增加，振盪器信號需要通過更多BAND胞元。若振盪信號之上升及下降延遲不平衡，則信號可變損壞。BAND胞元中之上升及下降延遲之平衡避免此信號損壞。
此BAND樹MUX與非同步實施方案之不同之處在於，其不含有用於監測通過頻帶樹之傳播延遲之事件信號路徑。圖17中之平衡輸入樹(BIT)可用於平衡AND樹，但亦必須傳遞選擇線。平衡AND樹，當由BAND塊製成時，需要停用之RO具有一邏輯「1」輸出，且BIT結構不需要此行為，因為選擇線亦包含在內。
圖16繪示可根據本發明之一實施例使用之一平衡AND胞元。輸出F係輸入A及B之邏輯AND函數。與一傳統AND胞元不同，此電路具有對稱之上升及下降時間。
圖17之平衡輸入樹(BIT)係圖15之BAND樹之一改良版本。BAND結構平衡AND胞元中之nMOS及pMOS電晶體強度中之任何偏移，但其不平衡導線互連中之任何偏移。圖17中之BIT平衡導線感應及電晶體感應之偏移兩者。
圖18繪示一脈衝計數器。脈衝計數器由具有一固著位元胞元之「除2分頻」(DIV2)胞元之一紋波計數器建立以標記一溢流條件。在此計數器中，狀態機中無時脈，故計數器係自時控的。OSC IN上之每一脈衝使D[0:−1]之值遞增，且D[N]處之位元實施溢流偵測。
圖19及圖20展示除2分頻電路之兩個可能實施方案。此等電路透過一D正反器實施除2分頻。每隔一次IN切換時，OUT切換，且藉此OUT頻率恰好係IN頻率之一半。
圖21繪示圖18之固著位元模組之一可能實施方案。此模組經由RST信號保持狀態直至重設。此電路之特徵係當S變高時，Q在一邏輯「1」保持高，直至被RST信號重設，該信號清除狀態。重設後，Q信號返回至一邏輯「0」處之一低狀態。
圖22繪示一同步資料暫存器，該暫存器實施獲取並列計數器資料且形成一串列位元串流之一串列化器。暫存器由透明鎖存器L建構，其中兩個背靠背鎖存器具有不重疊時脈dclk 0及dclk 1以形成一正反器。正反器鏈係M個位元長，以形成一移位暫存器，M係非同步計數器資料之寬度。移位暫存器之各位元亦含有一MUX，以將移位暫存器從採樣模式切換至移位模式，其中來自計數器之資料載入移位暫存器中。
圖23繪示一非同步股線之一實施例。非同步股線係用於選擇、執行及量測任意數目個RO之頻率之一自足式塊，其包括一指令暫存器塊2302、一組測試結構塊2304、一AND樹塊2306、一計數器塊2308及一資料暫存器塊2310。一非同步實施方案之優點係同時量測一或多個RO。非同步控制電路尤其在極端程序及電壓變化下增加可靠性且減少測試時間。可擴充性透過容許一個或許多裝置鑲嵌之一串列介面達成。此方法亦包含確保資料正確性(諸如掃描指令暫存器及資料暫存器之完整性)之方法，以及用於在速度及選擇電路處測試及驗證計數器電路的一參考振盪器。
指令暫存器塊2302係實施1對N解串列器之一非同步先進先出(FIFO)。對於輸入邊界，R 0、I 0、A 0分別係一輸入請求信號、一輸入資料信號及一輸入認可信號。對於輸出邊界，R N、I N、A N分別係一輸出請求信號、一輸出資料信號及一輸入認可信號。SEL匯流排係N位元寬度之一輸出，其表示RO及測試結構之總數，其係FIFO之等效深度。
RO組塊2304含有RO以可能之其他測試及驗證結構。SEL匯流排係N位元寬度之一輸入，其表示RO及測試結構之總數，其係FIFO之等效深度。信號Φ係一上升緣觸發事件，其在起始一RO振盪與停止RO振盪之間交替控制，以產生一積分時間窗。ref係來自一外部參考振盪器之一輸入信號。OSC信號係選定RO輸出，無論其係來自一顯式RO或參考振盪器信號。Φ out及ref out分別係Φ及ref之緩衝輸出。C係一事件時序信號，其反映振盪時間段且在延遲中移位，使得其最終將用來向計數器發信：無更多脈衝來自選定RO。
AND樹塊2306係用於傳播選定OSC i信號至OSC out以用於輸入至COUNTER塊2308中的一被動多工器(MUX)。此結構係一邏輯AND；然而，最佳架構係一BAND，或理想地一BIT。此塊亦含有一事件信號路徑，以擷取AND樹之最壞情況延遲，該延遲作為R傳遞至計數器塊。
計數器塊2308係一非同步計數器。此計數器係一(M−1)位元計數器，其每次遞增OSC脈衝，其中位元M係最後一資料位元，且係溢流偵測之一固著位元M。R係一輸入事件信號，其延遲長於OSC路徑。DONE信號指示計數器已完成計數。從資料暫存器傳回RST信號，表示資料已被擷取，且使計數器重設之一事件。
資料移位暫存器塊2310獲取來自計數器塊2308之DATA M信號且產生透過一非同步移位暫存器將資料移出之一構件。此塊係一非同步FIFO，其實施一M對1串列化器。對於輸入邊界，S 0、D 0、B 0分別係一輸入請求信號、一輸入資料信號及一輸入確認信號。對於輸出邊界，S M、D M、B M分別係一輸出請求信號、一輸出資料信號及一輸入認可信號。
圖24繪示非同步股線之一鏈。圖25繪示與圖24之電路相關聯之信號時序。一鏈及一單一固線係用於選擇及量測RO之完全運作塊。任一者適用於一頂層設計，且因此，任意數目個同質或異質股可連接在一起形成一鏈。若M個股線連接在一起，則所得鏈可量測同時M個RO。從實體介面之角度，股線及鏈具有相同輸入及輸出信號，此容許鑲嵌。
圖25係四個位元之非同步時序之一實例。線11、12、19、21、23、25、29、36、38、40及42係外部控制信號，且線10、13、14、15、16、18、20、22、24、26、28、30、31、32、33、34、35、37、39、41及43係內部產生之控制信號。電路由邊緣觸發事件驅動。時序圖從邊界引用，故在I 0上之「1」之位址對於初始移位係顯式的，但對於下一移位係內部的，使得對於第一RO之後之每一RO，應在I 0上呈現一邏輯「0」。圖26中呈現測試行為之一流程圖。測試藉由將一單一邏輯「1」移位至指令暫存器中以選擇第一RO來進行。接著切換信號Φ，且接著再次切換。Φ之上升緣之間的時間差係積分窗。DONE係一事件信號，其經保證慢於計數器之安定時間，以指示資料已準備好鎖存至資料暫存器中。在確證DONE之後，確證S M上之一事件以在D M線上呈現一資料位元，且B M展示D M上之資料係有效的。S M及B M之循環繼續，直至經由D M讀取所有資料。接著對指令暫存器時控以選擇下一RO。
圖26繪示與根據本發明之一實施例組態之一非同步鏈相關聯之處理操作。最初，I 0設定為一數位「1」2600。接著在指令暫存器上在R 0上設定一事件2602。等待來自指令暫存器之A0之一認可信號2604。決策塊2606循環回至塊2604，直至接收信號。此後，將Φ脈送至一數位「1」2608。發生積分窗2610，直至再次脈送Φ 2612。接著等待事件DONE信號2614。決策塊2616循環回至塊2614，直至接收信號。此後，在S M上設定一事件2618。塊2620及2622作為一環路操作，直至甚至接收B M。接著在D M上讀取位元2624。當讀取所有位元時，在S M上設定一事件。若需要測試額外之RO (2620：是)，控制返回至塊2602。
圖27繪示一非同步RO組。圖28繪示與圖27之電路相關聯之信號之一時序圖。信號Φ係一上升緣觸發事件，其在起始一RO振盪與停止RO振盪之間交替控制，以便產生一積分時間窗。Φ信號使一RO或參考振盪器基於受關注結構i之選擇控制線S i將一振盪輸出傳遞至OSC線。Φ信號之上升緣啟用RO振盪，且Φ信號之隨後上升緣關斷RO振盪。此雙上升緣行為確保一致振盪時間窗，給定不確定之晶片上延遲，因為此延遲存在於導通及關斷上升緣信號中，且因此將被抵消。延遲胞元需要大於任何RO之最長環路時間來產生信號C。此信號S用於決定計數器何時安定。C可替代地由來自各OSC輸出之一延遲產生。
圖28展示τ 0與τ θ之間的一積分時間窗。Φ信號使一RO將一振盪輸出傳遞至OSC線，在OSC 0及OSC 1上展示。延遲信號C透過一延遲線表示信號Φ之一延遲。在時序圖中，此延遲展示為C t。
圖29繪示一非同步邏輯AND樹。平衡AND樹用於在振盪器之間具有匹配之延遲路徑。此樹亦需要一完成元件。此組件之特徵係在C與R之間的一延遲元件需要比從任何OSC至OSC OUT之最壞情況傳播延遲更長。此整個結構係一N+1輸入AND樹，其實施為雙輸入BAND閘之一分佈式階層。該結構執行對RO輸出進行被動多工之功能。僅選定之RO將一振盪信號傳播至AND樹之一個輸入，且此振盪傳播至OSC OUT。未選定之RO將邏輯位準確證為高，以不阻止選定之RO之振盪。BIT可用於平衡AND樹，但必須傳遞選擇線。平衡AND樹，當由BAND塊製成時，需要停用之RO具有一邏輯「1」輸出，且BIT結構不需要此行為，因為選擇線亦包含在內。
圖30繪示一非同步指令暫存器。非同步指令暫存器由非同步正反器(AFF)建構。指令暫存器之目的係藉由獲取串列流且使其並列來選擇受關注之RO或參考結構，實施一串列轉並列解串列器。AFF係一非同步FIFO之1位元之接觸組件，且資料藉由設計使用請求R及認可A信號作為握手之一方法來非同步綁定。存在N+1個總位元，用於在N個RO與參考振盪器輸入之間選擇。
圖31繪示一非同步脈衝計數器。非同步計數器由DIV2胞元搭配一固著位元胞元予以建立以標記一溢流條件。非同步係指事實上：狀態機中無時脈，且計數器係自時控的。OSC IN上之每一脈衝使D[0:−1]之值遞增，且D[N]處之位元實施溢流偵測。圖32之延遲塊執行非同步感測器陣列之整體綁定資料非同步控制協定之事件信號產生。當多個股線連接在一起以形成一鏈時使用DONE IN。在移出資料之前，所有計數器應安定。
圖33展示一Muller-C模組，該模組由具有一「C」之AND胞元表示。此電路用於對邊緣事件信號執行一專用AND函數，在以下邏輯真值表中展示。
X Y Z
0 0 0
0 1 保持狀態
1 0 保持狀態
1 1 1
與傳統AND胞元不同，在輸入不同時保持狀態。
圖34繪示一非同步資料暫存器。資料暫存器由非同步正反器AFF建構。資料暫存器之目的係從脈衝計數器載入資料，且產生一並列轉串列串列化器。AFF係具有深度M之暫存器之基礎組件，M匹配脈衝計數器之寬度M。使用由載入信號L啟用之MUX從計數器載入資料。來自計數器之位元i對應於將經由線Db i載入之位元。資料藉由設計非同步綁定以用於使用請求S及認可B信號作為握手之一方法進行串列輸出。
出於說明目的，前述描述使用特定命名法來提供本發明之一透徹理解。然而，熟習此項技術者將明白，無需特定細節，以便實踐本發明。因此，已出於繪示及描述之目的呈現本發明之特定實施例之前述描述，其等不旨在為窮盡性的或將本發明限於所揭示之精確形式；明顯地，鑑於上文教示，許多修改及變化係可行的。選擇及描述實施例，以便最佳地說明本發明之原理及其實際應用，其等藉此使熟習此項技術者能夠最佳地利用本發明及具有適用於所設想特定用途之各種修改之各種實施例。以下發明申請專利範圍及其等效物旨在定義本發明之範疇。
10至43:線 100:測試設備 102:探針卡 104:半導體晶圓 200:晶片 202:切割道 204:測試電路 300:測試電路 302:源極墊 304:汲極墊 306:探針卡測針 400:環形振盪器 402:邏輯NAND閘/啟用級 404_1至404_3:反相器 406:回饋環路 500:股線 500_1:股線 500_N:股線 502:塊 504:塊 506:塊 508:塊 510:塊 800:塊 802:塊 804:塊 806:塊 808:塊 810:塊 812:塊 814:塊 816:塊 820:塊 1102:指令暫存器塊 1104:RO組塊 1106:平衡AND (BAND)樹塊 1108:計數器塊 1110:資料移位暫存器塊 1200:同步指令暫存器 2302:指令暫存器塊 2304:測試結構塊 2306:AND樹塊 2308:計數器塊 2310:資料暫存器塊/資料移位暫存器塊 2600:塊 2602:塊 2604:塊 2606:塊 2608:塊 2610:塊 2612:塊 2614:塊 2616:塊 2618:塊 2620:塊 2622:塊 2624:塊 2626:塊
結合搭配附圖獲取之以下詳細描述而更完整地瞭解本發明，附圖中：
圖1繪示先前技術中已知之一半導體晶圓測試系統。
圖2繪示一先前技術半導體晶圓，該半導體晶圓具有裝載測試電路之一切割道。
圖3繪示一先前技術測試電路及相關聯探針卡測針。
圖4繪示一先前技術環形振盪器。
圖5繪示根據本發明之一實施例組態之一環形振盪器股線。
圖6係一股線之一簡化特性。
圖7繪示根據本發明之一實施例組態之股線之一階層。
圖8繪示與根據本發明之一實施例組態之一股線相關聯之處理操作。
圖9繪示與一同步股線之一實施例相關聯之信號。
圖10繪示根據本發明之一實施例組態之一同步股線鏈。
圖11繪示根據本發明之一實施例組態之一同步股線。
圖12繪示根據本發明之一實施例組態之一同步指令暫存器。
圖13繪示根據本發明之一實施例組態之一組同步環形振盪器。
圖14繪示與圖13之電路相關聯之波形。
圖15繪示根據本發明之一實施例組態之一同步平衡AND (BAND)樹多工器。
圖16繪示根據本發明之一實施例組態之一BAND胞元。
圖17繪示根據本發明之一實施例組態之一平衡輸入樹。
圖18繪示根據本發明之一實施例組態之一脈衝計數器。
圖19繪示根據本發明之一實施例利用之除2分頻電路。
圖20繪示根據本發明之一實施例利用之另一個除2分頻電路。
圖21繪示根據本發明之一實施例利用之一固著位元電路。
圖22繪示根據本發明之一實施例利用之一同步資料暫存器。
圖23繪示根據本發明之一實施例組態之一非同步股線。
圖24繪示根據本發明之一實施例利用之一非同步鏈。
圖25係特性化本發明之一實施例之操作之一非同步鏈時序圖。
圖26繪示根據本發明之一實施例利用之非同步處理操作。
圖27繪示根據本發明之一實施例組態之一非同步環形振盪器組。
圖28係一非同步環形振盪器組時序圖。
圖29繪示根據本發明之一實施例組態之一非同步AND樹。
圖30繪示根據本發明之一實施例利用之一非同步指令暫存器。
圖31係根據本發明之一實施例組態之一非同步脈衝計數器。
圖32係根據本發明之一實施例利用之一延遲鏈。
圖33係根據本發明之一實施例利用之一Muller-C模組電路。
圖34係根據本發明之一實施例利用之一非同步資料暫存器。
類似元件符號係指貫穿圖式之若干視圖之對應部分。
500:股線
502:塊
504:塊
506:塊
508:塊
510:塊

Claims (18)

  1. 一種設備，其包括： 環形振盪器之一集合； 一指令暫存器塊，其經組態以循序定址及啟動環形振盪器之該集合中之各環形振盪器； 一多工器，具有連接至該環形振盪器集合中之各環形振盪器之輸入線，及一輸出線； 一脈衝計數器，其連接至該多工器之該輸出線，以計數一選定環形振盪器在一選定時間段內之振盪數量，以形成一多位元頻率計數輸出信號；及 一資料移位暫存器，其接收該多位元頻率計數輸出信號且產生一串列頻率計數輸出信號。
  2. 如請求項1之設備，其具有形成一環形振盪器股線之輸入節點及輸出節點之一統一集。
  3. 如請求項2之設備，其連接至複數個相同組態之環形振盪器股線。
  4. 如請求項2之設備，其中該等輸入節點包含一指令時脈節點、一指令信號節點、一上升緣觸發信號節點、一參考信號節點、一重設信號節點、一資料時脈信號節點、一鎖存信號節點及一資料信號節點。
  5. 如請求項2之設備，其中該等輸出節點包含一指令時脈節點、一指令信號節點、一上升緣觸發信號節點、一參考信號節點、一重設信號節點、一資料時脈信號節點、一鎖存信號節點及一資料信號節點。
  6. 如請求項2之設備，其中該等輸入節點包含一輸入請求信號節點、一輸入資料信號節點、一輸入認可信號節點、一指令信號節點、一上升緣觸發信號節點、一參考信號節點、一完成信號節點及一重設信號節點。
  7. 如請求項2之裝置，其中該等輸出節點包含一輸入請求信號節點、一輸入資料信號節點、一輸入認可信號節點、一指令信號節點、一上升緣觸發信號節點、一參考信號節點、一完成信號節點及一重設信號節點。
  8. 如請求項1之設備，其中該指令暫存器塊回應於一時脈信號實施一串列轉並列解串列器。
  9. 如請求項1之設備，其中該環形振盪器集合回應於建立各選定時間段之一上升緣觸發信號。
  10. 如請求項1之設備，其中該多工器係一同步平衡邏輯AND樹。
  11. 如請求項1之設備，其中該多工器係一平衡輸入樹。
  12. 如請求項1之設備，其中該脈衝計數器包括與一固著位元胞元串聯連接的時控除2分頻胞元以識別一溢流條件。
  13. 如請求項1之設備，其中該資料移位暫存器包括回應於交替及不重疊時脈信號的串聯連接之鎖存器。
  14. 如請求項1之設備，其中該指令暫存器塊回應於一輸入請求信號、一輸入資料信號及一輸入認可信號實施一串列轉並列解串列器。
  15. 如請求項1之設備，其中該資料移位暫存器回應於一輸入請求信號、一輸入資料信號及一輸入認可信號。
  16. 如請求項1之設備，其中該指令暫存器塊利用非同步正反器實施一串列轉並列解串列器。
  17. 如請求項1之設備，其中該脈衝計數器包括與一固著位元胞元串聯連接的自時控除2分頻胞元以識別一溢流條件。
  18. 如請求項1之設備，其中該資料移位暫存器包括串聯連接之非同步正反器。
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