TW202238975A - 像素感測件 - Google Patents

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鄭允瑋
胡維禮
李國政
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Abstract

本揭露內容是有關於一種像素感測件，包含傳輸鰭式場效電晶體，以從光電二極體傳輸光電流至汲極區域。傳輸鰭式場效電晶體包含光電二極體的至少一部份、與汲極區域相關的延伸區域、多個通道鰭及傳輸閘極，其中傳輸閘極至少部分環繞此些通道鰭，以控制傳輸鰭式場效電晶體的運作。在傳輸鰭式場效電晶體中，傳輸閘極包覆每個通道鰭(如：至少三側)，而提供傳輸閘極上方較大的表面積，讓傳輸閘極能控制電子傳輸。較大的表面積使得對傳輸鰭式場效電晶體的控制較佳，從而可降低像素感測件的切換時間(因而使得像素感測件的性能更快)，且可減少與平面傳輸電晶體相關之像素感測件的漏電流。

Description

含有傳輸鰭式場效電晶體之像素感測件
互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測件可包含多個像素感測件。互補式金屬氧化物半導體影像感測件的像素感測件可包含傳輸電晶體，其中傳輸電晶體可包含光電二極體及傳輸閘極。上述光電二極體是配置以轉換入射光的光子為電子的光電流，且傳輸閘極是配置以控制光電二極體及汲極區域間的光電流之流動。此汲極區域可配置以接收光電流，使光電流可被測量及/或被傳輸至互補式金屬氧化物半導體影像感測件的其他區域。
以下揭露內容提供了各種實施例或例示，以實現本揭露內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭露內容。當可想見，此等敘述僅為例示，其本意並非用於限制本揭露內容。舉例而言，在下文的描述中，將第一特徵形成於第二特徵上方或上面，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；亦可能包含某些實施例其中於上述第一與第二特徵之間還形成其他特徵，而使得第一與第二特徵可能沒有直接接觸。此外，本揭露內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡化與清楚之目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
進一步地，本揭露內容使用之空間相關用語，例如「之下(beneath)」、「下方(below)」、「低於(lower)」、「之上(above)」、「上方(upper)」等類似用語，是為了方便說明圖中繪示的一元件或特徵相應於另一或多個元件或特徵之間的關係。此等空間相關用語其本意除了圖中所繪示的方位之外，還涵蓋了裝置在使用或操作中所處的多種不同方位。可將所述設備放置於其他方位(如，旋轉90度或處於其他方位)，並可相應解釋本揭露內容使用的空間相關描述。
像素感測件可包含平面傳輸電晶體，其中在基材中，通道區域分開像素感測件的光電二極體及汲極區域，且平面傳輸閘極是位於通道上方，以控制通道的運作。藉由選擇性形成貫穿平面通道的導體路徑(如：當傳輸電晶體是在「開」的配置)，以允許電子流過通道，或藉由移除導體路徑，以避免電子流過通道(如：當傳輸電晶體是在「關」的配置)，平面傳輸閘極可控制電子從光電二極體從通道傳輸至汲極區域。當像素感測件的大小持續縮小，平面傳輸閘極之控制通道及切換開與關配置之能力下降。特別的是，當平面傳輸閘極的長度下降時，平面傳輸閘極可能失去避免電子流過通道的能力(或避免漏電流流過通道的能力)。
本揭露內容描述之一些實施方式提供一種包含傳輸鰭式場效電晶體(fin field effect transistor，finFET)之像素感測件。傳輸鰭式場效電晶包含像素感測件的光電二極體之至少一部分、與汲極區域有關的延伸區域、多個通道鰭及傳輸閘極，其中傳輸閘極至少部分環繞此些通道鰭，以控制傳輸鰭式場效電晶體之運作。在傳輸鰭式場效電晶體中，傳輸閘極包覆每個此些通道鰭(如：至少三側)，以提供傳輸閘極上方較大的表面積，讓傳輸閘極能控制電子傳輸。較大的表面積使得對傳輸鰭式場效電晶體的控制較佳，從而可降低像素感測件的切換時間(因而使像素感測件的性能更快)，且可降低與平面傳輸電晶體的像素感測件相關之漏電流。
圖1是繪示本揭露內容所示之可能實施的系統及/或方法的例示性環境100之示意圖。如圖1所示，環境100可包含多個半導體製程工具及晶圓/晶粒運輸工具116。多個半導體製程工具可包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子佈植工具114及/或其他類型的半導體製程工具。包含此些半導體製程工具的環境100可包括半導體無塵室(semiconductor clean room)、半導體代工廠(semiconductor foundry)、半導體製程設備及/或製造設備(manufacturing facility)以及其他例子。
沉積工具102是一種包含半導體製程腔室及一或多可在基材上面沉積各種材料的設備之半導體製程工具。在一些實施方式中，沉積工具102包含可在基材(如：晶圓)上面沉積光阻層的旋轉塗佈工具。在一些實施方式中，沉積工具102包含化學氣相沉積(chemical vapor deposition，CVD)工具，如：電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)工具、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)工具、低大氣壓力電漿化學氣相沉積(sub-atmospheric CVD，SACVD)工具、原子層沉積(atomic layer deposition，ALD)工具、電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)工具，或其他類型的化學氣相沉積工具。在一些實施方式中，沉積工具102包含物理氣相沉積(physical vapor deposition，PVD)工具，如：濺射(sputtering)工具或其他類型的物理氣相沉積工具。在一些實施方式中，例示性環境100包含各種沉積工具102。
曝光工具104是一種可暴露光阻於輻射源的半導體製程工具，上述輻射源可如紫外(ultraviolet，UV)光[如：深紫外線源、極紫外線(extreme UV，EUV)源及/或類似物]、X光源、電子束(e-beam)光源及/或類似物。曝光工具104可暴露光阻層於輻射源，以從光罩轉移圖案至光阻層。圖案可包含用以形成一或多個半導體元件的一或多個半導體元件層圖案，可包含用以形成半導體元件之一或多個結構的圖案，可包含用以蝕刻半導體元件之各個部分的圖案，及/或類似物。在一些實施方式中，曝光工具104包含掃描器(scanner)、步進器(stepper)或其他相似類型的曝光工具。
顯影工具106是一種可將暴露於輻射源之光阻層顯影的半導體製程工具，以顯影出從曝光工具104轉移至光阻層的圖案。在一些實施方式中，顯影工具106藉由移除光阻層未曝光的部分，以顯影出圖案。在一些實施方式中，顯影工具106藉由移除光阻層曝光的部分，以顯影出圖案。在一些實施方式中，顯影工具106藉由化學顯影劑的使用，溶解光阻層曝光或未曝光的部分，以顯影出圖案。
蝕刻工具108是可蝕刻基材、晶圓或半導體元件之各種類型的材料之半導體製程工具。舉例而言，蝕刻工具108可包含濕式蝕刻工具、乾式蝕刻工具及/或類似物。在一些實施方式中，蝕刻工具108包含填充蝕刻劑的腔室，且基材是放置於腔室中達特定時間，以移除基材的一或多個部分之特定量。在一些實施方式中，蝕刻工具108可利用電漿蝕刻或電漿輔助蝕刻，以蝕刻基材的一或多個部分，其中電漿蝕刻或電漿輔助蝕刻可涉及使用離子化氣體，以等向性或方向性蝕刻上述一或多部分。
平坦化工具110是可拋光或平坦化晶圓或半導體元件之種層的半導體製程工具。舉例而言，平坦化工具110可包含化學物理平坦化(chemical mechanical planarization，CMP)工具及/或對沉積或電鍍之材料的層或表面進行拋光或平坦化的其他類型之平坦化工具。平坦化工具110可結合使用化學或機械力(如：化學蝕刻及自由研磨拋光)，以拋光或平坦化半導體元件的表面。平坦化工具110可結合拋光墊(polishing pad)及固定環(retaining ring) (如：通常包含直徑大於半導體元件)使用具有研磨性(abrasive)或腐蝕性(corrosive)化學研磨漿(slurry)。拋光墊及半導體元件可藉由動態研磨頭擠壓在一起，且利用固定環固定。動態研磨頭可以不同旋轉軸旋轉，以移除材料並拉平半導體元件的不規則地形，從而使半導體元件扁平(flat)或平坦化(planar)。
電鍍工具112是可利用一或多種金屬電鍍基材(如：晶圓、半導體元件及/或其他類似物)或其部分的半導體製程工具。舉例而言，電鍍工具112可包含銅電鍍元件、鋁電鍍元件、鎳電鍍元件、錫電鍍元件、複合材料或合金(如：錫銀、錫鉛及/或類似物)電鍍元件及/或用於一或多種導體材料、金屬及/或相似類型材料的電鍍元件。
離子佈植工具114是一種可佈植離子於基材的半導體製程工具。在電弧室中，離子佈植工具114可從如氣體或液體之源材料製造離子。源材料可提供於電弧室中，並釋放陰極及電極間的電弧電壓，以製造電漿，且使電漿含有源材料的離子。一或多個萃取電極可用以從電弧室中的電漿萃取出離子，並加速離子，以形成離子束。離子束可被導向基材，使離子係佈植於基材的表面下。
晶圓/晶粒運輸工具116包含移動式機器人、機械手臂、運輸車(tram car)或有軌車(rail car)及/或其他類型的元件，其中此元件可用於在半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112、離子佈植工具114)及/或來往其他位置(如：晶圓貨架、儲存室及/或類似物)間運輸晶源及/或晶粒。在一些實施方式中，晶圓/晶粒運輸工具116可為程式化元件，且晶圓/晶粒運輸工具116係配置以行進特定路線及/或可半自動化或自動化運作。
圖1所示之元件的數量及配置係做為一或多個例子。在實施時，和圖1相比，可具有額外的元件、較少的元件、不同的元件、或不同配置的元件。進一步地，圖1所示之二或多個元件可於單一元件中實施，或圖1所示之單一設備可以多個分散的元件實施。此外，藉由另一種方式，環境100的一組元件(如：一或多個元件)可進行上述一或多種功能，如同環境100的另一組設備所進行的功能。
圖2是本揭露內容中的一種例示性像素陣列200 (或其部分)之示意圖。像素陣列200可包含於影像感測件[如：互補式金屬氧化物半導體(CMOS)影像感測件、背照式(BSI)互補式金屬氧化物半導體影像感測件或其他類型的影像感測件]。
圖2表示像素陣列200之上下相反的示意圖。如圖2所示，像素陣列200可包含多個像素感測件202。如圖2進一步所示，像素感測件可排列成柵狀。在一些實施方式中，像素感測件202呈方形(如圖2的例子所示)。在一些實施方式中，像素感測件202包含其他形狀，如：圓形、八角形、菱形及/或其他形狀。
像素感測件202可配置以感測及/或累積入射光(如：直接射向像素陣列200的光)。舉例而言，像素感測件202可吸收並累積入射光的光子於光電二極體中。在光電二極體中累積的光子可產生電荷，其中電荷可表示入射光的強度或亮度(如：更大的電荷量可對應較大的強度或亮度，且較小的電荷量可對應較小的強度或亮度)。
像素陣列200可電性連接影像感測件之後段製程(back-end-of-line，BEOL)金屬化堆(未繪示)。後段製程金屬化堆可電性連接像素陣列200，以控制電路，其中此電路可用以測量累積於像素感測件202中的入射光，並轉換上述測量為電訊號。
如上述所示，圖2提供一個例示。其他例子可相異於圖2所述。
圖3A至圖3C是本揭露內容描述的例示性像素感測件300的示意圖。像素感測件300可包含傳輸鰭式場效電晶體，其中傳輸鰭式場效電晶體是配置以從像素感測件300的光電二極體傳輸光電流至像素感測件300的汲極區域。在一些實施方式中，像素感測件300可配置以做為像素感測件202及/或可配置以實施像素感測件202，且像素感測件300係包含於像素陣列200中。在一些實施方式中，像素感測件300可包含於影像感測件。此影像感測件可為互補式金屬氧化物半導體影像感測件、背照式互補式金屬氧化物半導體影像感測件或其他類型的影像感測件。
圖3A繪示像素感測件300的剖面圖。如圖3A所示，像素感測件300可包含基材302。基材302可包含半導體晶粒基材、半導體晶圓或可形成半導體像素於其中之其他類型的基材。在一些實施方式中，基材302是由矽(silicon，Si) (如：矽基材)、含矽的材料、如砷化鎵(GaAs)之三五族複合物(III-V compound)、絕緣層上矽(silicon on insulator，SOI)或可從入射光的光子產生電荷的其他類型的半導體材料形成。在一些實施方式中，基材302由如摻雜矽等摻雜材料(如：p型摻雜材料或n型摻雜材料)形成。
像素感測件300可包含光電二極體304，且光電二極體304係包含於基材302中。光電二極體304可包含摻雜各種類型之離子的多個區域，以形成p-n接面或PIN接面[如：p型部分、內在(intrinsic) (或未摻雜)型部分、及n型部分間的接面]。舉例而言，基材302可摻雜n型摻雜物，以形成光電二極體304的一或多個n型摻雜物區域(包含n型區域306a、n型區域306b及n型區域306c)，且基材302可摻雜p型摻雜物，以形成光電二極體304的p型摻雜物區域308。光電二極體304可配置以吸收入射光的光子。由於光電效應，光子的吸收造成光電二極體304聚集電荷(稱為光電流)。光子可撞擊光電二極體304，而造成電子於光電二極體304中發射。
包含在光電二極體304中的區域可堆疊及/或垂直排列。舉例而言，p型區域308可包含於一或多n型區域306上方。此p型區域308可為一或多個n型區域306提供雜訊隔離(noise isolation)，且可促進光電流產生於光電二極體304中。p型區域308(就如光電二極體304)可與基材302的頂表面隔開(如：向下)，以對像素感測件300的一或多上層予以雜訊隔離及/或漏光隔離(light-leakage isolation)。基材302的頂表面及p型區域308間的間隙可降低像素感測件300的充電(charging)、可降低對光電二極體304的電漿損壞(plasma damage)之可能性及/或可降低像素感測件300的暗電流及/或像素感測件300的白色像素性能以及其他例子。
一或多個n型區域可包含n型區域306a、n型區域306b及n型區域306c。n型區域306b可位於n型區域306c上方(over)及/或上面(on)，且n型區域306a可位於n型區域306b上方及/或上面。n型區域306b及n型區域306c可稱為深層n型區域或深層n型井(deep n-wells)且可延伸光電二極體304的n型區域306。此可在光電二極體304中增加光子吸收的面積。此外，至少一或多個n型區域(包含n型區域306a、n型區域306b及n型區域306c)的支組(subset)的摻雜濃度可不相同。舉例而言，相對於n型區域306b及n型區域306c，n型區域306a的n型摻雜物之濃度較高，且相對於n型區域306c，n型區域306b的n型摻雜物之濃度較高。因此，形成n型摻雜物的梯度，而可增加向上移動至光電二極體304的電子。
像素感測件300可包含和汲極延伸區域310及汲極區域312，其中汲極區域312耦合及/或電性連接的汲極延伸區域310。汲極延伸區域310可相鄰汲極區域312。汲極區域312可包含高度摻雜的n型區域(如：n +摻雜區域)。汲極延伸區域310可包含輕度摻雜的n型區域，且此輕度摻雜的n型區域促進光電流從n型區域306a傳輸至汲極區域312。汲極延伸區域310可與基材302的頂表面隔開(如：往下)，以從像素感測件300的一或多上層提供雜訊隔離及/或漏光隔離。基材302的頂表面及汲極延伸區域310間的間隔可為汲極延伸區域310提升雜訊隔離、可減少像素感測件300中的雜訊隔離及/或隨機電報雜訊(random telegraph noise)、可降低對汲極延伸區域310的電漿損壞之可能性及/或可降低像素感測件300的暗電流及/或像素感測件300的白色像素性能以及其他例子。
像素感測件300可包含傳輸閘極(transfer gate) 314，以控制光電二極體304及汲極區域312間的光電流之傳輸。傳輸閘極314可通電(energize) (如：對傳輸閘極314施加電壓或電流)，以導致導體通道形成於光電二極體304及汲極延伸區域310間。藉由對傳輸閘極314斷電(de-energizing)，導體通道可移除或關閉，而阻斷及/或避免光電二極體304及汲極區域312間的光電流之流動。p型區域316可包含於傳輸閘極314下方，以於傳輸閘極314、基材302及/或像素感測件300的其他區域間提供電性絕緣(electrical isolation)。
傳輸閘極314可耦合及/或電性連接至閘極電極堆疊，其中電極堆疊包含n型摻雜上傳輸閘極電極區域318a及傳輸閘極電極318b。傳輸閘極電極318b可包含於基材302的頂表面之部分上方，且n型摻雜上傳輸閘極電極區域318a可位於傳輸閘極電極318b上方(over)及/或上面(on)。n型摻雜上傳輸閘極電極區域318a可包含一層n +摻雜多晶矽。傳輸閘極電極318b烤包含多矽晶層。
像素感測件300可包含多個區域，以於像素感測件300及相鄰像素感測件間，提供電性絕緣及/或光學絕緣。像素感測件300可包含單元p型井(cell p-well，CPW)區域320及深p型井(deep p-well，DPW)區域322，其中深p型井區域322環繞光電二極體304、汲極延伸區域310、汲極區域312、傳輸閘極314及p型區域316。在基材302的由上往下的視圖，單元p型井區域320及深p型井區域322可呈圓形或環形。單元p型井區域320及深p型井區域322可各自包含p +摻雜矽材料或其他p +摻雜材料。單元p型井區域320可包含於深p型井區域322上方及/或上面。
隔離結構324 [如：深溝槽(deep trench isolation，DTI)結構、淺溝槽(shallow trench isolation，STI)結構]可包含於單元p型井區域320中。隔離結構324可包含一或多個溝槽，其中此一或多個溝槽向下延伸至單元p型井區域320，且環繞光電二極體304、汲極延伸區域310、汲極區域312、傳輸閘極314及p型區域316。隔離結構324可於像素感測件300及一或多個相鄰像素感測件300間提供光學隔離，以降低像素感測件300與一或多相鄰像素感測件300間的光學串音量。特別的是，隔離結構324可吸收、折射及反射入光，而可降低穿過像素感測件300至相鄰像素感測件而被相鄰像素感測件吸收之入射光的量。
場佈植層(field implant layer，FIL)可326可包含於隔離結構324的側壁上面及底表面上面。場佈植層326可包含如：矽鍺、摻雜矽或其他類型的材料，其中此類型的材料在隔離結構324的形成及/或填充時，可保護像素感測件300的其他部分不受損及/或修復隔離結構324形成所得的像素感測件300之其他部分。
氧化物層328可包含於隔離結構324上方及/或場佈植層326上面。氧化物層328可運作於反射入射光至光電二極體304，以增加像素感測件300的量子效率，並降低像素感測件300及一或多個相鄰像素感測件300間的光學串音。在一些實施方式中，氧化物層328包含如矽氧化物(SiO x)之氧化材料。在一些實施方式中，氮化矽(SiN x)、碳化矽(SiC x)或其混合，如：氮化碳矽(SiCN)、氮氧化矽(SiON)或其他類型的介電材料，是用以置換氧化物層328。
閘極介電層330可包含於基材302的頂表面之上(above)及/或上方(over)及單元p型井區域320之上及/或上方。傳輸閘極電極318b可包含於閘極介電層330上方及/或閘極介電層330上面。閘極介電層330可包含如：四乙氧基矽烷(tetraethyl orthosilicate，TEOS)之介電材料或另一類型的介電材料。在基材302的上表面上面，側壁氧化物層332可包含閘極介電層330上方及/或上面。氧化物層332亦可包含於n型摻雜上傳輸閘極電極區域318a的側壁上面及/或傳輸閘極電極318b的側壁上面。側壁氧化物層332可包含如矽氧化物(SiO x)之氧化物或另一類型的氧化材料。在基材302的頂表面上方，遠距電漿氧化物(remote plasma oxide，RPO)層334可包含於側壁氧化物層332的上方及/或上面。側壁氧化物層332上方及/或側壁氧化物層332上方也可包含遠距電漿氧化物層334，其中側壁氧化物層332係在n型摻雜上傳輸閘極電極區域318a上面，且側壁氧化物層332是在傳輸閘極電極318b上面。接觸蝕刻停止層(contact etch stop layer，CESL) 336可包含於遠距電漿氧化物層334上方及/或上面。接觸蝕刻停止層336亦可包含在遠距電漿氧化物層334上方及/或在側壁氧化物層332上方，其中遠距電漿氧化物層334是在n型摻雜上傳輸閘極電極區域318a上面，且側壁氧化物層332是在傳輸閘極電極318b上面。
傳輸閘極314及汲極區域312可藉由內連線338 (如：接觸插塞、介層窗、溝道)電性連接基材302之上的金屬化層340。金屬化層340可藉由第一內連線338電性連接傳輸閘極314，並藉由第二內連線338電性連接汲極區域312。第一內連線338可透過n型摻雜上傳輸閘極電極區域318a及傳輸閘極電極318b電性連接傳輸閘極314。在一些實施方式中，內連線338係包含於介電層。此介電層可包含金屬間介電質(inter-metal dielectric，IMD)層，其中金屬間介電質層是由如矽氧化物(SiO x) [如：二氧化矽(SiO 2)]、氮化矽(SiN x)、碳化矽(SiC x)、氮化鈦(TiN x)、氮化鉭(TaN x)、氧化鉿(HfO x)、氧化鉭(TaO x)、氧化鋁(AlO x)或其他類型的介電材料。內連線338可填充以導體材料(如：鎢、鈷、釕及/或其他類型的導電材料)。
圖3A繪示流經像素感測件300之例示性電流路徑(如：光電流路徑)。如圖3A所示，光電流可來源於一或多個n型區域306，其中此光電流是藉由在光電二極體304中被吸收的入射光之光子產生。電流(或電壓)可從金屬化層340穿過內連線338、n型摻雜上傳輸閘極電極區域318a及傳輸閘極電極318b施加給傳輸閘極314。電流(或電壓)可供能(energize)給傳輸閘極314，導致電場於n型區域306a及汲極延伸區域310間形成導體通道(conductive channel)。光電流可沿著導體通道從n型區域306a行進(travel)至汲極延伸區域310。光電流可從汲極延伸區域310行進至汲極區域312。在金屬化層340，光電流可透過另一個內連線338量測。
如上所述，像素感測件300可包含背照式互補式金屬氧化物半導體影像感測件。因此，像素感測件300可包含一或多層於基材302之背側或底側。基材302上面可包含p +離子層342，以提升光子電子轉換。抗反射塗(antireflective coating，ARC)層344可包含於p +離子層342之上及/或上面。抗反射塗層344可包含適合材料，以減少入射光之反射而投射至光電二極體304。舉例而言，抗反射塗層344可包含含氮材料。
彩色濾光層346可包含於抗反射塗層344之上及/或上面。在一些實施方式中，彩色濾光層346包含可見光彩色濾光器(visible light color filter)，其中此可見光彩色濾光器是配置以過濾特定波長或特定波長範圍之可見光(如：紅光、藍光及綠光)。在一些實施方式中，彩色濾光層346包含近紅外光(near infrared，NIR)濾光器(如：近紅外光帶通濾波器)，其中近紅外光濾光器是配置以允許與近紅外光相關的波長通過彩色濾光層346並阻擋其他波長的光。在一些實施方式中，彩色濾光層346包含近紅外光截止濾波器(cut filter)，其中近紅外光截止濾波器是配置以阻擋近紅外光通過彩色濾光層346。在一些實施方式中，像素感測件300可省略彩色濾光層346，以允許所有波長的光通過光電二極體304。在這些例子中，像素感測件300可配置以做為白色像素感測件。
微透鏡層348可包含於彩色濾光層346之上及/或上面。微透鏡層348可為包含像素感測件300之微透鏡，其中微透鏡348是配置以集中入射光至光電二極體304及/或減少像素感測件300及一或多個相鄰像素感測件間的光學串音。
圖3B繪示像素感測件300之部分的由上往下的視圖(top-down view)，其中像素感測件300包含n型區域306a、汲極延伸區域310及傳輸閘極314。像素感測件300的此部分包含像素感測件300的傳輸電晶體。特別的是，傳輸電晶體包含傳輸鰭式場效電晶體350，其中此傳輸鰭式場效電晶體350具有鰭結構。在n型區域306a及汲極延伸區域310間，鰭結構包含多個通道鰭352，其中通道鰭352耦合n型區域306a及汲極延伸區域310。每個通道鰭352提供三維路徑，使光電流可從n型區域306a通過此三維路徑流向汲極延伸區域310。傳輸閘極314可控制多個通道鰭352，以選擇性允許或阻擋光電流通過通道鰭352。舉例而言，傳輸閘極314可藉由電流或電壓供能，而可能導致多個通道鰭352將光電流從n型區域306a透過多個通道鰭352傳導至汲極延伸區域310。當電流或電壓從傳輸閘極314移除，多個通道鰭352可不再傳導光電流。
進一步地，如圖3B所示，傳輸鰭式場效電晶體350之一或多個結構或元件可包含一或多種屬性。舉例而言，傳輸閘極314的長度354可對應傳輸鰭式場效電晶體350的通道長度。長度354影響表面積的大小，其係指傳輸閘極314可控制通道鰭352中導體通道的活化及去活化的表面積之長度354。傳輸閘極314之長度354越長，傳輸閘極314越能控制導體通道。然而，當傳輸閘極314之長度354增加，傳輸鰭式場效電晶體350的切換速度(switching speed)可能降低(如：因為導體通道將形成更大的表面積)。相反地，傳輸閘極314之長度351越短，傳輸閘極314越不能控制導體通道(可能是因為較大的漏電流所致)，從而增加傳輸鰭式場效電晶體350的切換速度。然而，通道鰭352之鰭結構可增加與平面電晶體相關的表面積，以於傳輸閘極314增加時，使傳輸鰭式場效電晶體350可維持良好的控制及低漏電流。可形成傳輸閘極314，使得傳輸閘極314之長度354滿足一或多個參數，如：切換速度參數、漏電流參數及/或其他參數。舉例而言，傳輸閘極314之長度354可實質低於約16奈米。
如另一例子，通道鰭352的寬度356可對應通道鰭352的寬度。寬度356可影響通道鰭352的電流載流能力(current carrying capacity)。寬度356越大，通道鰭352可載流的光電流之量或強度越大。相反地，寬度356越小，可被通道鰭352載流的光電流之量或強度越小。相同地，通道鰭352的其他屬性可包含數個通道鰭352，其中通道鰭352可包含於傳輸鰭式場效電晶體350中。通道鰭352的數量越多，可被通道鰭352載流的光電流之量或強度越大。通道鰭352的數量越少，可被通道鰭352載流的光電流之量或強度越小。通道鰭352的寬度356及/或數量可配置以使通道鰭352滿足傳輸鰭式場效電晶體350的尺寸參數、使通道鰭352滿足光電流參數(如：電流載流能力)及/或使通道鰭352滿足其他參數。
圖3C繪示像素感測件300的部分之三維透視圖。圖3C部分的繪示基材302、一或多個n型區域306、p型區間308、汲極延伸區域310、汲極區域312、傳輸閘極314、p型區域316及多個通道鰭352之三維結構及配置。如圖3C進一步的繪示，像素感測件300可包含多個緩衝氧化區域，如緩衝氧化區域358a及緩衝氧化區域358b。緩衝氧化區域可包含氧化材料，如：氧化矽(SiO x)或其他類型之介電材料。
緩衝氧化區域358a可包含於多個隔離區域360之上及/或隔離區域360上面，且在傳輸閘極314及n型區域306a間。進一步地，緩衝氧化區域358a可至少部分環繞多個通道鰭352。緩衝氧化區域358a可在傳輸閘極314及n型區域306a間提供電性及/或光學隔離。
緩衝氧化區域358b可包含於多個隔離區域360之上及/或上方，且緩衝氧化區域358b是在傳輸閘極314及汲極延伸區域310間。進一步地，緩衝氧化區域358b可至少部分環繞多個通道鰭352。緩衝氧化區域358b可提供電性及/或光學隔離於傳輸閘極314及汲極延伸區域310間。
多個隔離區域360可包含氧化材料，如：氧化矽(SiO x)或其他類型的介電材料。多個隔離區域360可包含於p型區域316之上及/或上面及於多個通道鰭352間。多個隔離區域360可於多個通道鰭352間提供電性隔離。
如上所述，圖3A至圖3C可做為一或多例子。其他例子可不同於圖3A至圖3C所示。
圖4A至圖4O繪示本揭露內容中例示性實施方式400之示意圖。例示性實施方式400可為形成像素感測件300的例示性製程。在一些實施方式中，本揭露內容所述有關其他像素感測件可使用圖4A至圖4O所述相關之例示性技術及步驟。如圖4A所示，可形成與基材302相關的像素感測件300之例示性製程。
如圖4B所示，單元p型井區域320及深p型井區域322可形成於基材302中。舉例而言，深p型井區域322可形成(如：在由上往下的視圖中，呈圓形或環形)於基材302中，且單元p型井區域320可形成(如：在由上往下的視圖中，呈圓形或環形)於基材302之上及/或深p型井區域322上方，以為像素感測件300提供電性隔離及/或光學隔離。在一些實施方式中，離子佈植工具114利用離子佈植摻雜基材302，以形成單元p型井區域320及深p型井區域322。舉例而言，離子佈植工具114可佈植p +離子於基材302的第一區域，以形成深p型井區域322，且可佈植p +離子於基材302的第二區域，以形成單元p型井區域320於深p型井區域322之上及/或深p型井區域322上方。在一些實施方式中，基材302可用其他摻雜技術(如：擴散)摻雜，以形成單元p型井區域320及/或深p型井區域322。在一些實施方式中，基材302可摻雜不同p +摻雜物濃度，以形成單元p型井區域320及/或深p型井區域322。
如圖4C所示，基材302可被摻雜以形成p型區域316。離子佈植工具114可佈植基材302，以形成p型區域316。離子佈植工具114可佈植p +離子於基材302中，以形成p型區域316。在一些實施方式中，基材302的p型區域316可用其他摻雜技術(如：擴散)進行摻雜。離子佈植工具114可於單元p型井區域320的邊緣內及/或深p型井區域322的邊緣內形成p型區域316。
如圖4D所示，基材302的多個區域可被摻雜，以形成一或多個n型區域306b及n型區域306c，以及形成汲極區域312。在一些實施方式中，離子佈植工具114以一或多個離子摻雜操作摻雜基材302的多個區域。舉例而言，離子佈植工具114可佈植n +離子於基材302中，以形成n型區域306c，可佈植n +離子於基材302中，以形成n型區域306b於n型區域306c之上及/或上方，且可佈植n +離子於基材302中，以形成汲極區域312於深p型井區域322之上及/或上方。離子佈植工具114可相鄰單元p型井區域320及深p型井區域322形成n型區域306b及n型區域306c，使得n型區域306b及n型區域306c位於單元p型井區域320及深p型井區域322的邊緣內。離子佈植工具114可鄰近單元p型井區域320形成汲極區域312，使得汲極區域312位於單元p型井區域320的邊緣內。在一些實施方式中，可使用其他摻雜技術(如：擴散)摻雜基材302的多個區域。在一些實施方式中，n型區域306b及n型區域306c可摻雜以不同n型摻雜物濃度。
如圖4E所示，可摻雜基材302的多個區域，以形成n型區域306a及汲極延伸區域310。在一些實施方式中，離子佈植工具114藉由一或多個離子佈植操作摻雜基材302的多個區域。舉例而言，離子佈植工具114可佈植n +離子於基材302中，以形成n型區域306a，且可佈植n +離子於基材302中，以形成汲極延伸區域310。離子佈植工具114可於單元p型井區域320的邊緣內，形成n型區域306a於n型區域306b之上及/或上方。離子佈植工具114可於單元p型井區域320的邊緣中，鄰近n型區域306a及汲極區域312形成汲極延伸區域310。在一些實施方式中，可利用其他摻雜技術(如：擴散)摻雜基材302的多個區域。在一些實施方式中n型區域306a、n型區域306b及/或n型區域306c可以不同的n型摻雜物濃度進行摻雜。在一些實施方式中，汲極延伸區域310及汲極區域312可以不同的n型摻雜物濃度進行摻雜。
進一步地，如圖4E所示，可摻雜基材302，以形成p型區域308。離子佈植工具114可摻雜基材302，以形成p型區域308於n型區域306a的至少一部分之上及/或上方。離子佈植工具114可佈植p +離子於基材302中，以形成p型區域308。在一些實施方式中，可利用其他摻雜技術(如：擴散)摻雜基材302的多個區域。離子佈植工具114可形成p型區域308於單元p型井區域320的邊緣內。
如圖4F繪示，傳輸閘極314可形成於p型區域316之上及/或上方，以及於n型區域306a及汲極延伸區域310間。其次，由此形成之傳輸閘極314可至少部分環繞通道鰭352位於n型區域306a及汲極延伸區域310間的多個邊。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積傳輸閘極314；電鍍工具112可利用電鍍操作或上述組合，以沉積傳輸閘極314。傳輸閘極314可形成，使得傳輸閘極314延伸至基材302之頂表面，如圖4F所示。
如圖4G所示，可蝕刻單元p型井區域320，以形成隔離結構324，使得隔離結構324環繞一或多個n型區域306、p型區域308、汲極延伸區域310、汲極區域312、傳輸閘極314及p型區域316。沉積工具102可在基材302上面及單元p型井區域320上面形成光阻層，且曝光工具104使光阻層暴露於輻射源，以圖案化光阻層，顯影工具106可顯影及移除光阻層的部分，以暴露圖案，且蝕刻工具108可蝕刻單元p型井區域320的部分，以形成隔離結構324。蝕刻工具108可從單元p型井區域320的頂表面往單元p型井區域320內，向下蝕刻出隔離結構324。在一些實施方式中，在蝕刻工具108蝕刻單元p型井區域320後，光阻移除工具移除光阻層之剩餘的部分(如：使用化學剝離、電漿灰化及/或其他技術)。
如圖4H所示，隔離結構324可襯以場佈植層(FIL)326。在一些實施方式中，可藉由佈植p +離子於單元p型井區域320中形成場佈植層326，以沿著隔離結構324的側壁及底表面提升p型摻雜物的濃度。舉例而言，離子佈植工具114可以p型摻雜物摻雜隔離結構324的側壁及底表面，以形成場佈植層326。在一些實施方式中，藉由隔離結構324的側壁及底表面上面的磊晶成長形成場佈植層326。在一些例子中，在磊晶成長時，場佈植層326可伴隨或不伴隨原位佈植形成。
如圖4I所示，於場佈植層326之上及/或上方，氧化物層328可填充於隔離結構324。沉積工具102可藉由化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術沉積氧化物層328。平坦化工具110可於氧化物層328沉積於隔離結構324後，平坦化氧化物層328。
如圖4J所示，閘極介電層330可形成於基材302的頂表面之上及/或上方及單元p型井區域320之上及/或上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術沉積閘極介電層330。平坦化工具110可於閘極介電層330沉積後平坦化閘極介電層330。
如圖4K所示，傳輸閘極電極318b可形成於閘極介電層330之上及/或上面，並耦接傳輸閘極314。n型摻雜上傳輸閘極電極區域318a可形成於傳輸閘極電極318b之上及/或上面。在一些實施方式中，沉積工具102利用物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，沉積n型摻雜上傳輸閘極電極區域318a及/或傳輸閘極電極318b；電鍍工具112利用電鍍操作或上述組合，沉積n型摻雜上傳輸閘極電極區域318a及/或傳輸閘極電極318b。在一些實施方式中，離子佈植工具114利用一或多離子佈植步驟形成n型摻雜上傳輸閘極電極區域318a及/或傳輸閘極電極318b。在一些實施方式中，在n型摻雜上傳輸閘極電極區域318a及/或傳輸閘極電極318b形成後，平坦化工具110平坦化n型摻雜上傳輸閘極電極區域318a及/或傳輸閘極電極318b。
如圖4L所示，側壁氧化物層332可形成於閘極介電層330上方及/或上面、n型摻雜上傳輸閘極電極區域318a的側壁上面及傳輸閘極電極318b的側壁上面。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術沉積側壁氧化物層332。平坦化工具110可在側壁氧化物層332沉積後，平坦化側壁氧化物層332。
進一步地，如圖4L所示，遠距電漿氧化物(RPO)層334可形成於側壁氧化物層332之上及/或上面、n型摻雜上傳輸閘極電極區域318a的側壁上方及傳輸閘極電極318b的側壁上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，沉積遠距電漿氧化物層334。在遠距電漿氧化物層334形成後，平坦化工具110可平坦化遠距電漿氧化物層334。
進一步地，如圖4L所示，接觸蝕刻停止層(contact etch stop layer，CESL) 336可形成於遠距電漿氧化物層334上方及/或上面、n型摻雜上傳輸閘極電極區域318a的側壁上方及傳輸閘極電極318b的側壁上方。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積接觸蝕刻停止層336。在接觸蝕刻停止層336沉積後，平坦化工具110可平坦化接觸蝕刻停止層336。
如圖4M所示，背側處理可進行於像素感測件300，以形成p +離子層342、抗反射塗層344、彩色濾光層346及微透鏡層348於基材302的背側或底側。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積p +離子層342、抗反射塗層344、彩色濾光層346及微透鏡層348。p +離子層342可形成於基材302上方及/或上面。抗反射塗層344可形成於p +離子層342上方及/或上面。彩色濾光層346可形成於抗反射塗層344上方及/或抗反射塗層344上面。微透鏡層348可形成於彩色濾光層346上方及/或彩色濾光層346上面。平坦化工具110可平坦化p +離子層342、抗反射塗層344及彩色濾光層346。
如圖4N所示，可形成內連線338(如：在基材302之上的介電層中)。第一內連線338可形成，以使第一內連線388接觸n型摻雜上傳輸閘極電極區域318a。第二內連線338可形成，以使第二內連線388接觸汲極區域312。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積內連線338的材料，電鍍工具112可利用電鍍步驟或上述組合，以沉積內連線338的材料。在內連線338沉積後，平坦化工具110可平坦化內連線338。
如圖4O所示，金屬化層340可形成(如：在介電層或在金屬間介電質層上方及/或上面)，以使金屬化層340連接內連線338。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積金屬化層340的材料，電鍍工具112可利用電鍍操作或其組合，以沉積金屬化層340的材料。在金屬化層340沉積後，平坦化工具110可平坦化金屬化層340。
如上所述，圖4A至圖4O提供例子。其他例子可與圖4A至圖4O所述不同。
圖5A至圖5H繪示本揭露內容中例示性實施方式500的示意圖。例示性實施方式500是形成像素感測件的300之部分的例示性製程。圖5A及圖5H所述相關的技術及/或操作可使用圖4A及圖4O所述相關之例示性製程。如圖5A所述，用以形成像素感測件300的例示性製程可與基材302相關。
如圖5B所示，p型區域316可形成於基材302中。離子佈植工具114可摻雜基材302的多個部分，以形成p型區域316的多個部分。離子佈植工具114可佈植p +離子於基材302中，以形成p型區域316。離子佈植工具114可形成一厚度或一高度之p型區域316，前述厚度或高度可在傳輸閘極314及基材302之間提供足夠的電性隔離。
如圖5C所示，多個通道鰭352可形成於基材302之上及/或p型區域316上方。一或多半導體製程工具可形成多個通道鰭352於基材302。舉例而言，沉積工具102可於基材302上面形成光阻層，曝光工具104可使光阻層暴露於輻射源，以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分，以暴露圖案，且蝕刻工具108可蝕刻基材302的部分，以形成多個通道鰭352。在一些實施方式中，在蝕刻工具108蝕刻基材302後，光阻移除工具移除光阻層的剩餘部分(如：使用化學剝離、電漿灰化及/或其他技術)。
如圖5D所示，於多個通道鰭352間，多個隔離區域360可形成於基材302之對應部分上方(及p型區域316之對應部分上方)。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積多個隔離區域360。
如圖5E所示，汲極延伸區域310可鄰近多個通道鰭352形成於多個通道鰭352的第一端(或第一側)，使得汲極延伸區域310耦合及/或電性連接多個通道鰭352。汲極區域312可鄰近汲極延伸區域310形成，使得汲極區域312與汲極延伸區域310耦合及/或電性連接。在一些實施方式中，藉由一或多離子佈植操作，離子佈植工具114摻雜基材302，以形成汲極區域312及汲極延伸區域310。舉例而言，離子佈植工具114可佈植n +離子於基材302中，以形成汲極區域312及鄰近汲極區域312的汲極延伸區域310。在一些實施方式中，離子佈植工具114可佈植n +離子於基材302中，以形成汲極區域312及鄰近汲極區域312的汲極延伸區域310。在一些實施例中，基材302可利用其他摻雜技術(如：擴散)摻雜，以形成汲極區域312及/或汲極延伸區域310。在一些實施方式中，汲極區域312可藉由磊晶生長形成。在一些實施方式中，汲極區域312及汲極延伸區域310可摻雜以不同n型摻雜物濃度。
更進一步地，如圖5E所示，可摻雜基材302的一或多個區域，以形成一或多個n型區域306。在一些實施方式中，藉由一或多個離子佈植操作，離子佈植工具114摻雜基材302的一或多個區域。舉例而言，離子佈植工具114可佈植n +離子於基材302中，以形成n型區域306c，可佈植n +離子於基材302中，以形成n型區域306b於n型區域306c之上及/或上方，且可佈植n +離子於基材302中，以於形成n型區域306a於n型區域306b之上及/或上方。在相對於第一端的第二端(第二側)，離子佈植工具114可鄰近多個通道鰭352形成n型區域306a。在多個通道鰭352第二端(或第二側)，離子佈植工具114可形成n型區域306a，使得n型區域306a耦合及/或電性連接至多個通道鰭352。在一些實施方式中，基材302的一或多個區域可用其他摻雜技術(如：擴散)摻雜。在一些實施方式中，一或多個n型區域306a、n型區域306b、n型區域306c可摻雜以不同濃度的n型摻雜物。
更進一步地，如圖5E所示，可摻雜基材302以形成p型區域308。在一些實施方式中，藉由離子佈植，離子佈植工具114可摻雜基材302。舉例而言，離子佈植工具114可佈植p +離子於基材302中，以形成p型區域308於n型區域306a之上及/或上方。在一些實施方式中，可用其他摻雜技術(如：擴散)摻雜基材302d。
如圖5F所示，氧化物層502可形成於多個隔離區域360上方及/或上面及多個通道鰭352上方及/或上面。此外，氧化物層502可形成於汲極延伸區域310及一或多個n型區域306間。沉積工具102可利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，以沉積氧化物層502。
如圖5G所示，可蝕刻氧化物層502，以形成緩衝氧化區域358a及緩衝氧化區域358b。舉例而言，沉積工具102可形成光阻層於氧化物層502上面，曝光工具104可使光阻層暴露於輻射源，以圖案化光阻層，顯影工具106可顯影並移除光阻層的部分，以暴露出圖案，且蝕刻工具108可蝕刻氧化物層502的部分，以形成緩衝氧化區域358a及緩衝氧化區域358b。蝕刻工具108可穿透氧化物層502蝕刻，以暴露多個通道鰭352的部分，使得傳輸閘極314可形成以環繞多個通道鰭352的暴露部分。在一些實施方式中，在蝕刻工具108蝕刻氧化物層502後，光阻移除工具移除光阻層的剩餘部分(如：使用化學剝離、電漿灰化及/或其他技術)。
如圖5H所示，傳輸閘極314可形成於基材302之上及/或上方、p型區域316之上及/或上方及多個隔離區域360之上及/或上面。此外，可形成傳輸閘極314，使得傳輸閘極314至少部分環繞多個通道鰭352的多個側。舉例而言，由此形成的傳輸閘極314至少部分環繞多個通道鰭352的三(3)側。利用化學氣相沉積技術、物理氣相沉積技術、原子層沉積技術或其他類型的沉積技術，沉積工具102可沉積傳輸閘極314。電鍍工具112可利用電鍍操作或其組合，以沉積傳輸閘極314。沉積工具102及/或電鍍工具112可形成傳輸閘極314於緩衝氧化區域358a及緩衝氧化區域358b間，使得緩衝氧化區域358a是在n型區域306a及傳輸閘極314間，且使得緩衝氧化區域358b是在汲極延伸區域310及傳輸閘極314間。
如上所述，圖5A至圖5H係做為例示。其他例子可不同於圖5A至圖5H。
圖6是本揭露內容描述的像素感測件300之其他例子的示意圖。圖6包含像素感測件300的剖面圖。如圖6所示，像素感測件300可包含相似於圖3A至3C之元件排列及/或構造。此外，像素感測件300可更包含深n型區域602，其中n型區域602可被稱為軸向深n型井(axial deep n-well)或陣列深n型井(array deep n-well，ADNW)。在基材302中，深n型區域602可於包含p +離子層342及光電二極體304間。深n型井區域可進一步促進光子吸收及電子穿過光電二極體304。在一些實施方式中，深n型區域602可跨過多個像素感測件(如:像素感測件陣列)，其中多個像素感側件包含像素感測件300。
如上所述，提供圖6做為例示。其他例子可不同於圖6所述。
圖7是本揭露內容所述的傳輸閘極結構及通道鰭結構的例示性實施方式700的示意圖。傳輸閘極結構可包含本揭露內文所述的傳輸鰭式場效電晶體350的傳輸閘極314之結構。通道鰭結構可包含本揭露內文所述的多個通道鰭352之結構。如圖7所述，通道鰭352可形成於基材302中。p型區域316可包含於部分的基材302上方及/或上面。傳輸閘極314可包含於p型區域316上方及/或上面及通道鰭352上方及/或上面。
如圖7所示，通道鰭352可包含延伸佈植702於側壁上方而做為通道鰭352的頂表面。可包含延伸佈植702，以暴露通道鰭352的部分。延伸佈植702可包含大角度低能量佈植(large-angled low-energy implant)，且根據傳輸鰭式場效電晶體350包含p型摻雜金屬氧化半導體(p-doped metal oxide semiconductor，PMOS)電晶體或n型摻雜金屬氧化半導體(n-doped metal oxide semiconductor，NMOS)電晶體，延伸佈植702可包含p型摻雜或n型摻雜。在通道鰭352上面，多氧化物層704可包含於延伸佈植702上方及/或上面。在一些實施方式中，多氧化物層704是做為用於一或多個半導體製造操作的硬光罩，其中一或多個半導體製造操作係與傳輸閘極314的形成相關。
在一些實施方式中，通道鰭352可包含一或多額外層，且額外層可包含於通道鰭352上方及/或上面。舉例而言，閘極氧化物層可包含於通道鰭352上方及/或上面，內閘極層[如：氮化矽silicon nitride (Si xN y)]可包含於閘極氧化物層上方及/或上面，及/或鐵電(ferroelectric) [或高介電(high-k dielectric)]層[如：氧化鋁(aluminum oxide，Al xO y)]可包含於閘極氧化物層上方及/或上面以及其他例子。一或多個額外層是配置以做為穿隧氧化物(tunnel oxide)、電荷儲存層(charge trapping layer)及/或其他類型的層。
更進一步地，如圖7所示，傳輸閘極314可包含氮化鈦(titanium nitride，TiN)層706於p型區域316上方及/或上面及通道鰭352上方及/或上面。在一些實施方式中，在p型區域316與傳輸閘極314間及通道鰭352及傳輸閘極314間，傳輸閘極314更包含底界面氧化物(bottom interface oxide)層。在一些實施方式中，在底界面氧化物層及氮化鈦層706間，傳輸閘極314更包含高介電層。
傳輸閘極314可更包含氮化鉭(tantalum nitride，TaN)層708於氮化鈦層706上方及/或上面。另一個氮化鈦層710可包含於氮化鉭層708上方及/或上面。鋁鈦(titanium aluminum，TiAl)層712可包含於氮化鈦層710上方及/或上面。鎢層714可包含於鋁鈦層712上方及/或鋁鈦層712上面。氮化鈦層706、氮化鉭層708、氮化鈦層710、鋁鈦層712及鎢層714之結合可稱為功函數(work function)層。功函數層可包含於高介電層上方及底界面氧化物層上方，以達到對於傳輸鰭式場效電晶體350之低功函數。因此，功函數層(或包含於此的層)可用以達到對於傳輸鰭式場效電晶體350的閾值電壓(threshold voltage)。
如上所述，圖7是做為例示。其他例子可不同本揭露內容對於圖7所述。
圖8是裝置800的例示性元件之示意圖。在一些實施方式中，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)及/或晶圓/晶粒運輸工具116可包含一或多個裝置800及/或一或多個裝置800的元件。如圖8所示，裝置800可包含匯流排(bus)810、處理器820、記憶體830、儲存元件840、輸入元件850、輸出元件860及通訊元件870。
匯流排810包含使裝置800的元件之間可進行有線及/或無線通訊的元件。處理器820包含中央處理元件、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、場式可編程閘極陣列(field programmable gate array)、特殊應用集成電路(application-specific integrated circuit)及/或其他類型的處理元件。處理器820是配置於硬體、韌體或硬體及韌體組合。在一些實施方式中，處理器820包含一或多個可編程的處理器，以執行功能。記憶體830包含隨機存取記憶體、唯讀記憶體及/或其他記憶體的類型(如：快閃記憶體、磁記憶體及/或光學記憶體)。
儲存元件840儲存與裝置800運作相關之資訊及/或軟體。舉例而言，儲存元件840可包含硬碟驅動機、磁碟驅動機、光碟(optical disk)驅動機、固態硬碟驅動機、光碟(compact disc)、多樣化數位光碟及/或其他類型的非暫態電腦可讀取記錄媒體。輸入元件850允許裝置800接收輸入(如：用戶輸入及/或感測輸入)。舉例而言，輸入元件850可包含觸碰螢幕、鍵盤(keyboard)、小鍵盤(keypad)、滑鼠、按鈕(button)、麥可風、開關(switch)、感測件、全球定位系統元件、加速規(accelerometer)、陀螺儀(gyroscope)及/或驅動器(actuator)。輸出元件860允許裝置800提供輸出，如透過顯示器、揚聲器及/或一或多個發光二極體。通訊元件870使裝置800可與其他裝置的進行通訊，如透過有線連接及/或無線連接。舉例而言，通訊元件870可包含接收器、傳輸器、收發器、數據機、網路介面卡及/或天線。
裝置800可執行本揭露所述之一或多處理。舉例而言，非暫態電腦可讀取記錄媒體(如：記憶體830及/或儲存元件840)可儲存一組指令(如：一或多指令、代碼、軟體代碼及/或程式代碼)，以利用處理器820執行。處理器820可執行一組指令，以執行本揭露所述之一或多個處理。在一些實施例中，藉由一或多個處理器820執行一組指令，造成一或多個處理器820及/或設備800執行一或多個本揭露所述的程序。在一些實施例中，硬佈線電路可代替或結合上述設備使用，以執行本揭露內容所述的一或多個]程序。因此，於本揭露描述之執行方式不限於硬體電路及軟體的任何特別結合。
圖8所示的元件之數量及配置是做為例示。相較於圖8所示的設備800，設備800可包含額外的元件、較少的元件、不同的元件或不同配置的元件。另外，設備800的一組元件(如：一或多元件)可執行設備800之另一組元件執行的一或多功能。
圖9是繪示與形成像素感測件相關的例示性製程之流程圖。在一些實施方式中，圖9的一或多流程方塊可利用一或多半導體製程工具進行(如：一或多半導體製程工具，包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)。另外，圖9的一或多流程方塊可利用設備800的一或多元件(如：處理器820、記憶體830、儲存元件840、輸入元件850、輸出元件860及/或通訊元件870)進行。
如圖9所示，製程900可包含於像素感測件的基材中，形成包含於像素感測件之傳輸鰭式場效電晶體的多個通道鰭(方塊910)。舉例而言，如上所述，在像素感測件300的基材302中，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可形成包含於像素感測件之傳輸鰭式場效電晶體的多個通道鰭352。
更進一步地，如圖9所示，製程900可包含於基材中形成光電二極體的n型區域，其中光電二極體是包含於像素感測件(方塊920)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可於基材中形成光電二極體304的n型區域306。
進一步地，如圖9所述，製程900可包含在基材中形成傳輸鰭式場效電晶體的汲極延伸區域，其中多個通道鰭耦合n型區域及汲極延伸區域(方塊930)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可於基材302中形成傳輸鰭式場效電晶體350之汲極延伸區域310。在一些實施方式中，多個通道鰭352耦合n型區域306及汲極延伸區域310。
進一步地，如圖9所述，製程900可包含在基材中形成汲極區域，其中汲極區域耦合汲極延伸區域(方塊940)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可於基材302中形成汲極區域312，其中汲極區域312耦合汲極延伸區域310。
進一步地，如圖9所述，製程900可包含形成至少部分環繞多個通道鰭的傳輸閘極(方塊950)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可形成至少部分環繞多個通道鰭352的傳輸閘極314。
進一步地，如圖9所述，製程900可包含連接汲極區域至第一內連線(方塊960)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可連結汲極區域312至內連線338。
進一步地，如圖9所述，製程900可包含連結傳輸閘極至第二內連線(方塊970)。舉例而言，如上所述，一或多個半導體製程工具(包含沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、平坦化工具110、電鍍工具112及離子佈植工具114)可連結傳輸閘極314至內連線338。
製程900可包含額外的實施方式，如任何單一實施方式或任何下述及/或連接本揭露內文他處所述的一或多其他製程。
在第一實施方式中，形成多個通道鰭352，其中通道鰭352包含形成一數量的多個通道鰭352，以滿足像素感測件300的光電流參數。在第二實施方式中，單獨或結合第一實施方式，形成多個通道鰭352之操作包含形成每個多個通道鰭352至一特定寬度356，以滿足像素感測件300之光電流參數。在第三實施方式中，單獨或結合一或多個第一實施方式及第二實施方式，形成傳輸閘極314之操作包含形成傳輸閘極314至特定長度354，以滿足像素感測件300的切換速度參數。
在第四實施方式中，單獨或結合一或多第一實施方式至第三實施方式，製程900包含形成複數個絕緣區域，且至少部分之絕緣區域360是在多個通道鰭352間，且形成傳輸閘極314之操作包含形成傳輸閘極314於多個絕緣區域360之上。在第五實施方式中，單獨或結合一或多個第一實施方式至第四實施方式，製程900包含形成氧化物層502於多個通道鰭352上方及多個絕緣區域360之上，蝕刻氧化層502，以形成第一緩衝氧化區域358a及第二緩衝氧化區域358b，以及形成傳輸閘極314於第一緩衝氧化區域358a及第二緩衝氧化區域358b間。在第六實施方式，單獨或結合一或多個第一實施方式至第五實施方式，製程900包含形成光電二極體304的第一深n型區域306c，於一深n型區域306c上方形成光電二極體304的第二深n型區域306b，於一深n型區域306a上方形成光電二極體304的p型區域308，其中形成n型區域306a之操作包含形成n型區域306a於第二深n型區域306b上方。
儘管圖9顯示製程900之例示示性方塊，在一些實施方式中，相較於圖9所示之製程900，製程900可包含額外的方塊、較少的方塊、不同的方塊或不同配置的方塊。另外，製程900之二或多方塊可平行進行。
以此方式，像素感測件包含傳輸鰭式場效電晶體，以從光電二極體傳輸光電流至汲極區域。傳輸鰭式場效電晶體包含至少光電二極體之一部分、汲極區域相關之延伸區域、多個通道鰭，以及至少部分環繞通道鰭之傳輸閘極，以控制傳輸鰭式場效電晶體之運作。在傳輸鰭式場效電晶體中，傳輸閘極包覆每個通道鰭(如：至少三側)，而增加傳輸閘極可控制電子傳輸的表面積。表面積越大，對傳輸鰭式場效電晶體運作的控制越佳，而可減少像素感測件的切換時間(使得像素感測件的性能更快)，且可減少像素感測件與平面傳輸電晶體相關的漏電流。
如上所述，於本揭露內容所述之一些實施方式提供像素感測件。像素感測件包含光電二極體，其中光電二極體包含n型區域。像素感測件包含傳輸鰭式場效電晶體，其中傳輸鰭式場效電晶體是配置以自光電二極體傳輸光電流至像素感測件之汲極區域，且像素感測件包含n型區域之至少一部分、耦合汲極區域之汲極延伸區域、耦合n型區域及汲極延伸區域之多個通道鰭，以及至少部分環繞多個通道鰭之傳輸閘極。
如上所述，於本揭露內容所述之一些實施方式。此方法包含於像素感測件之基材中，形成包含於像素感測件中的傳輸鰭式場效電晶體之多個通道鰭。此方法包含於基材中，形成包含於像素感測件中的光電二極體之n型區域。此方法包含於基材中，形成傳輸鰭式場效電晶體之汲極延伸區域，其中多個通道鰭耦合n型區域及汲極延伸區域。此方法包含於基材中，形成汲極區域，其中汲極區域耦合汲極延伸區域。此方法包含形成傳輸閘極，其中傳輸閘極至少部分環繞多個通道鰭。此方法包含連結汲極區域至第一內連結。此方法包含連結傳輸閘極至第二內連結。
如上所述，於本揭露內容的一些實施方法提供像素感測件。此像素感測件包含基材。此像素感測件包含多個通道鰭於基材中。此像素感測件包含n型區域，其中在多個通道鰭的第一側，n型區域耦合多個通道鰭。像素感測件包含汲極延伸區域，其中在多個通道鰭相對於第一側的第二側，汲極延伸區域耦合多個通道鰭。此像素感測件包含汲極區域，其中汲極區域耦合汲極延伸區域。於多個通道鰭之下，像素感測件包含p型區域。於p型區域上方，像素感測件包含傳輸閘極，且傳輸閘極環繞多個通道鰭之至少三側。
前文概括了幾個實施例之特徵以使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，其可容易使用本揭露內容作為設計或修改其他過程及結構，以用於實行本揭露內容介紹之實施例之相同目的及/或實現相同優點的基礎。熟習此項技術者亦應認識到，此些等效構造不偏離本揭露內容之精神及範疇，且其在不偏離本揭露內容之精神及範疇之情況下可在此做出各種改變、替換及更改。
100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:平坦化工具 112:電鍍工具 114:離子佈植工具 116:晶圓/晶粒運輸工具 200:像素陣列 202,300:像素感測件 302:基材 304:光電二極體 306a,306b,306c:n型區域 308,316:p型區域 310:汲極延伸區域 312:汲極區域 314:傳輸閘極 318a:n型摻雜上傳輸閘極電極區域 318b:傳輸閘極電極 320:單元p型井區域 322:深p型井區域 324:隔離結構 326:場佈植層 328,332:氧化物層 330:閘極介電層 334:遠距電漿氧化物層 336:接觸蝕刻停止層 338:第一內連線 340:金屬化層 342:p +離子層 344:抗反射塗層 346:彩色濾光層 348:微透鏡層 350:傳輸鰭式場效電晶體 352:通道鰭 354:長度 356:寬度 358a,358b:緩衝氧化區域 360:隔離區域 400,500,700:實施方式 602:深n型區域 702:延伸佈植 704:多氧化物層 706:氮化鈦層 708,710:氮化鉭層 712:鋁鈦層 714:鎢層 800:裝置 810:匯流排 820:處理器 830:記憶體 840:儲存元件 850:輸入元件 860:輸出元件 870:通訊元件 900:製程 910,920,930,940,950,960,970:方塊
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵僅作示意之用並非按照比例繪示。事實上，為了清楚討論，許多特徵的尺寸可以經過任意縮放。 圖1是繪示本揭露內容所示之可能實施之系統及/或方法的例示性環境之示意圖。 圖2是繪示本揭露內容描述之例示性像素陣列的示意圖。 圖3A至圖3C是繪示本揭露內容描述之例示性像素感測件的示意圖。 圖4A至圖4O是繪示本揭露內容描述之例示性實施方式的示意圖。 圖5A至圖5H是繪示本揭露內容描述之例示性實施方式的示意圖。 圖6是繪示本揭露內容描述之例示性像素感測件的示意圖。 圖7是繪示本揭露內容描述之傳輸閘極結構及通道鰭結構之例示性實施方式的示意圖。 圖8是繪示圖1之一或多裝置之例示性元件的示意圖。 圖9是繪示與形成像素感測件相關的例示性製程之流程圖。
300:像素感測件
302:基材
304:光電二極體
306a,306b,306c:n型區域
308,316:p型區域
310:汲極延伸區域
312:汲極區域
314:傳輸閘極
318a:n型摻雜上傳輸閘極電極區域
318b:傳輸閘極電極
320:單元p型井區域
322:深p型井區域
324:隔離結構
326:場佈植層
328,332:氧化物層
330:閘極介電層
334:遠距電漿氧化物層
336:接觸蝕刻停止層
338:第一內連線
340:金屬化層
342:p+離子層
344:抗反射塗層
346:彩色濾光層
348:微透鏡層

Claims (20)

  1. 一種像素感測件，包含： 一光電二極體，包含n型區域；及 一傳輸鰭式場效電晶體(transfer fin field effect transistor，finFET)，其中該傳輸鰭式場效電晶體是配置以從該光電二極體傳輸一光電流至該像素感測件的一汲極區域，且該傳輸鰭式場效電晶體包含： 該n型區域的至少一部份； 一汲極延伸區域，其中該汲極延伸區域耦合該汲極區域； 複數個通道鰭，其中該些通道鰭耦合該n型區域及該汲極延伸區域；以及 一傳輸閘極，其中該傳輸閘極的至少部分環繞該些通道鰭。
  2. 如請求項1所述之像素感測件，更包含： 一第一p型區域，其中在該n型區域之上，該第一p型區域包含於該光電二極體中；以及 該傳輸閘極下方的一第二p型區域，其中該第二p型區域是配置以為該傳輸閘極提供一電性絕緣。
  3. 如請求項1所述之像素感測件，更包含： 於該傳輸閘極與該n型區域間的一第一緩衝氧化區域；以及 於該傳輸閘極與該汲極延伸區域間的一第二緩衝氧化區域。
  4. 如請求項1所述之像素感測件，其中該光電二極體與一矽基材之一頂表面隔開。
  5. 如請求項1所述之像素感測件，其中該汲極延伸區域與一矽基材之一頂表面隔開。
  6. 如請求項1所述之像素感測件，其中該光電二極體更包含： 該n型區域下方的複數個深n型區域。
  7. 如請求項1所述之像素感測件，更包含： 於該些通道鰭上方的一延伸佈植；以及 於該延伸佈植上方的一氧化層。
  8. 一種方法，包含： 於一像素感測件的一基質中，形成一傳輸鰭式場效電晶體(transfer finFET)的複數個通道鰭，其中該傳輸鰭式場效電晶體係包含於該像素感測件中； 於該基材中，形成一光電二極體的一n型區域，其中該光電二極體係包含於該像素感測件中； 於該基材中，形成該傳輸鰭式場效電晶體的一汲極延伸區域， 其中該些通道鰭耦合該n型區域及該汲極延伸區域； 於該基材中，形成一汲極區域，其中該汲極區域耦合該汲極延伸區域； 形成一傳輸閘極，其中該傳輸閘極至少部分環繞該些通道鰭； 連結該汲極區域至該第一內連線；以及 連結該傳輸閘極至該第二內連線。
  9. 如請求項8所述之方法，其中形成該些通道鰭之操作包含： 形成一數量的該些通道鰭，以滿足該像素感測件之一光電流參數。
  10. 如請求項8所述之方法，其中形成該些通道鰭之操作包含： 形成每個該些通道鰭至一特定寬度，以滿足該像素感測件的一光電流參數。
  11. 如請求項8所述之方法，其中形成該傳輸閘極之操作包含： 形成該傳輸閘極至一特定長度，以滿足該像素感測件的一切換速度參數。
  12. 如請求項8所述之方法，更包含： 形成複數個絕緣區域，且至少部分之該些絕緣區域是在該些通道鰭間，其中形成該傳輸閘極之操作包含： 在該些絕緣區域之上形成該傳輸閘極。
  13. 如請求項12所述之方法，更包含： 於該些通道鰭之上及該些絕緣區域之上形成一氧化層； 蝕刻該氧化層，以形成一第一緩衝氧化區域及一第二緩衝氧化區域；以及 於該第一緩衝氧化區域與該第二緩衝氧化區域間形成該傳輸閘極。
  14. 如請求項8所述之方法，更包含： 形成該光電二極體之一第一深n型區域； 於該第一深型區域上方形成該光電二極體之一第二深n型區域；以及 於該n型區域上方形成該光電二極體之一p型區域；且 其中形成該n型區域之操作包含： 於該第二深n型區域之上形成該n型區域。
  15. 一種像素感測件，包含： 一基質； 於該基質中的複數個通道鰭； 一n型區域，其中於該些通道鰭之一第一側，該n型區域耦合該些通道鰭； 一汲極延伸區域，其中於該些通道鰭相對於該第一側之一第二側，該汲極延伸區域耦合該些通道鰭； 耦合該汲極延伸區域之一源極區域； 於該些通道鰭下方的一p型區域；以及 一傳輸閘極，其中該傳輸閘極是位於該p型區域，且該傳輸閘極環繞該些通道鰭之至少三側。
  16. 如請求項15所述之像素感測件，其中該傳輸閘極包含： 一第一氮化鈦層； 於該第一氮化鈦層上方之一氮化鉭層； 於該氮化鉭層上方的一第二氮化鈦層； 於該第二氮化鈦層上方的一鋁鈦層；以及 於該鋁鈦層上方之一鎢層。
  17. 如請求項15所述之像素感測件，更包含： 於該p型區域之上及該傳輸閘極及該n型區域間的一第一緩衝氧化層；以及 於該p型區域之上及該傳輸閘極及該汲極延伸區域間的一第二緩衝氧化層。
  18. 如請求項15所述之像素感測件，更包含： 耦合該傳輸閘極的一傳輸閘極電極；以及 於該傳輸閘極電極上方之一n型摻雜上傳輸閘極電極區域。
  19. 如請求項15所述之像素感測件，更包含： 一光電二極體，包含： 一第一深n型區域； 於該第一深n型區域上方的一第二深n型區域； 於該第二深n型區域上方的該n型區域；以及 於該n型區域上方的另一p型區域， 其中該其他p型區域與該基質的一上表面隔開。
  20. 如請求項19所述之像素感測件，其中該源極延伸區域與該基質的該上表面隔開。
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