TW202232678A - 用於半導體元件的鈍化層及其製造方法 - Google Patents

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Abstract

本發明的實施例提供一種半導體元件，包括超厚金屬（UTM）結構。半導體元件包括鈍化層，鈍化層包括第一鈍化氧化物。第一鈍化氧化物包括非偏壓膜和第一偏壓膜，其中非偏壓膜在超厚金屬結構的部分的上方且在超厚金屬結構形成於其上的層的部分的上方，且第一偏壓膜在非偏壓膜上。鈍化層包括由第二偏壓膜組成的第二鈍化氧化物，第二偏壓膜在第一偏壓膜上。鈍化層包括由第三偏壓膜組成的第三鈍化氧化物，第三偏壓膜在第二偏壓膜上。

Description

用於半導體元件的鈍化層及其製造方法
半導體元件可包括鈍化層。鈍化層可用於保護半導體元件的其它（下部）層或元件免於損害。鈍化層可例如在半導體元件的金屬化製造流程完成之後形成。
本發明提供用於實施本發明的不同特徵的許多不同實施例或實施例。以下闡述組件、數值、運算、材料、佈置或類似物及排列的具體實施例以簡化本發明。當然，該些僅為實施例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可能在各種實施例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或運算中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
半導體元件可包括超厚金屬（UTM）結構以例如減小半導體元件的金屬線的電阻。通過減小電阻，積體電路元件（如電感器）的性能可被改良以滿足特定應用中的要求。UTM結構的部分通常覆蓋有鈍化層以保護半導體元件的UTM結構和其它（下部）層。鈍化層通常包括第一雙膜鈍化氧化物、第二雙膜鈍化氧化物以及第三雙膜鈍化氧化物，其中每一雙膜鈍化氧化物包括非偏壓膜和偏壓膜。也就是說，第一雙膜鈍化氧化物通常包括第一非偏壓膜（在UTM結構上且在UTM結構形成於其上的層的部分的上方，所述層如介電層）和第一偏壓膜（在第一非偏壓膜上），第二雙膜鈍化氧化物通常包括第二非偏壓膜（在第一偏壓膜上）和第二偏壓膜（在第二非偏壓膜上），且第三雙膜鈍化氧化物通常地包括第三非偏壓膜（在第二偏壓膜上）和第三偏壓膜（在第三非偏壓膜上）。
值得注意的是，上述的鈍化層設計意謂在鈍化層中存在許多界面，即第一非偏壓膜與第一偏壓膜之間的界面、第一偏壓膜與第二非偏壓膜之間的界面、第二非偏壓膜與第二偏壓膜之間的界面、第二偏壓膜與第三非偏壓膜之間的界面以及第三非偏壓膜與第三偏壓膜之間的界面。一般來說，非偏壓膜是比偏壓膜相對更具有多孔性的膜，且因此，具有更弱的抗張力（拉伸力）。另外，由於不同膜的膜應力和黏著特性中的差異，（例如，相較於兩個偏壓膜之間的界面而言）非偏壓膜與偏壓膜之間的界面更可能引起破裂。
此外，上述的鈍化層結構中的膜之間的界面與特定部分的UTM結構的應力集中點很接近。這種接近UTM結構的一部分的應力集中點的界面会增加半導體元件內的破裂的可能性。舉例來說，在鈍化層形成之後和在相對高溫度下進行的半導體製程可使得UTM結構的部分和鈍化層在相對方向上收縮。UTM和鈍化層在相對方向上的收縮引發沿著UTM結構的部分的高度的張應力。此處，UTM結構的部分的應力集中點（例如，在该處張應力最高的點）接近沿著UTM結構的部分的高度的UTM結構的部分的中心。因此，鈍化層的膜之間的接近應力集中點的界面（尤其包括非偏壓膜的界面）會增加鈍化層中的破裂可能性，意謂與製造半導體元件相關聯的良率降低。值得注意的是，在一些實際應用中，鈍化層中的破裂的圖案遵循UTM結構的佈局。
本發明中所描述的一些實施例提供用於半導體元件的改良鈍化層。在一些實施例中，改良鈍化層包括第一鈍化氧化物、第二鈍化氧化物以及第三鈍化氧化物。在一些實施例中，第一鈍化氧化物包括非偏壓膜（在UTM結構上且在UTM結構形成於其上的層的部分上，所述層如介電層）和第一偏壓膜（在第一非偏壓膜上）。在一些實施例中，第二鈍化氧化物由第二非偏壓膜（在第一偏壓膜上）組成，且第三鈍化氧化物由第三非偏壓膜（在第二非偏壓膜上）組成。值得注意的是，改良鈍化層並不包括第二偏壓膜或第三偏壓膜（如上文所描述的相關鈍化層中）。也就是說，在一些實施例中，第二鈍化氧化物和第三鈍化氧化物是單一膜（而非如上文所描述的相關鈍化層結構中的雙重膜）。
在一些實施例中，改良鈍化層結構使得非偏壓膜的數目減小且使得膜之間的界面數目最小化。另外，在一些實施例中，改良鈍化層結構使得膜之間的界面相對更遠離應力集中點（例如，相較於上文所描述的相關鈍化層）。因此，破裂的可能性降低，由此增加與製造半導體元件相關的良率。此外，在一些實施例中，改良鈍化層結構使得UTM結構的部分在後續半導體製程步驟期間受到損害的可能性降低。
圖1是可在其中實施本發明中所描述的系統和/或方法的實施例環境100的圖式。如圖1中所繪示，環境100可包括多個半導體製造工具102到半導體製造工具114以及晶圓/晶片處理元件116。多個半導體製造工具102到半導體製造工具114可包括沉積工具102、曝光工具104、顯影工具106、蝕刻工具108、光阻去除工具110、平坦化工具112、佈植工具114和/或另一類型的半導體製造工具。包括於實施例環境100中的工具可包括於半導體無塵室、半導體製造廠、半導體製程和/或製造設備和/或類似物中。
沉積工具102是包括半導體製程腔體和能夠將各種類型的材料沉積到基底上的一或多個元件的半導體製造工具。在一些實施例中，沉積工具102包括能夠在基底（如晶圓）上沉積光阻層的旋轉塗佈工具。在一些實施例中，沉積工具102可沉積金屬材料以形成一或多個導體或導電層，可沉積絕緣材料以形成介電或絕緣層和/或如本發明中所描述的類似物。在一些實施例中，沉積工具102包括化學氣相沉積（chemical vapor deposition；CVD）工具，如電漿增強CVD（plasma-enhanced CVD；PECVD）工具、高密度電漿CVD（high-density plasma CVD；HDP-CVD）工具、亞大氣壓的CVD（sub-atmospheric CVD；SACVD）工具、電漿增強原子層沉積（plasma-enhanced atomic layer deposition；PEALD）工具或另一類型的CVD工具。在一些實施例中，沉積工具102包括物理氣相沉積（physical vapor deposition；PVD）工具，如濺鍍工具或另一類型的PVD工具。在一些實施例中，實施例環境100包括多種類型的沉積工具102。
曝光工具104是能夠將光阻層暴露於輻射源的半導體製造工具，所述輻射源如紫外光（ultraviolet light；UV）源（例如，深紫外光光源、極紫外光光源和/或類似物）、X射線光源和/或類似物。曝光工具104可將光阻層暴露於輻射源以將圖案從光罩轉印到光阻層。圖案可包括用於形成一或多個半導體元件的一或多個半導體元件層圖案，可包括用於形成半導體元件的一或多個結構的圖案，可包括用於蝕刻半導體元件的各種部分的圖案，和/或類似物。在一些實施例中，曝光工具104包括掃描器、步進器或類似類型的曝光工具。
顯影工具106是能夠使已暴露於輻射源的光阻層顯影以使從曝光工具104轉印到光阻層的圖案顯影的半導體製造工具。在一些實施例中，顯影工具106通過去除光阻層的未曝光部分來使圖案顯影。在一些實施例中，顯影工具106通過去除光阻層的曝光部分來顯影圖案。在一些實施例中，顯影工具106通過使用化學顯影劑溶解光阻層的曝光或未曝光部分來使圖案顯影。
蝕刻工具108是能夠蝕刻各種類型的材料的基底、晶圓或半導體元件的半導體製造工具。舉例來說，蝕刻工具108可包括濕式蝕刻工具、乾式蝕刻工具和/或類似物。在一些實施例中，蝕刻工具108包括填充有蝕刻劑的腔體，且基底放置在腔體中持續特定時間段以去除基底的特定量的一或多個部分。在一些實施例中，蝕刻工具108可使用電漿蝕刻或電漿輔助蝕刻（其可涉及使用離子化氣體來同位素地或定向地蝕刻一或多個部分）來蝕刻基底的一或多個部分。
光阻去除工具110是能夠去除沉積在基底上的光阻層的一部分的半導體製造工具。舉例來說，在蝕刻工具108使用光阻層來蝕刻基底之後，光阻去除工具110可去除光阻層的一或多個部分（例如，使用化學剝離劑和/或另一技術）。
平坦化工具112是能夠拋光或平坦化晶圓或半導體元件的各種層的半導體製造工具。舉例來說，拋光元件可包括化學機械拋光（chemical mechanical polishing；CMP）元件和/或另一類型的拋光元件。在一些實施例中，拋光元件可拋光或平坦化一層沉積或鍍覆材料。CMP製程可包括將漿料（或拋光化合物）沉積到拋光墊上。晶圓可安裝到載體，所述載體可在晶圓壓抵拋光墊時旋轉晶圓。漿料和拋光墊充當在晶圓旋轉時拋光或平面化晶圓的一或多個層的磨料。拋光墊還可旋轉以確保漿料的連續供應塗覆到拋光墊。
佈植工具114是用於將離子植入到半導體晶圓的基底或層中的半導體製造工具。在一些實施例中，佈植工具114在電弧腔體中從源材料（如氣體或固體）產生離子。將源材料提供到電弧腔體中，且在陰極與電極之間釋放電弧電壓以產生含有源材料的離子的電漿。一或多個提取電極用於從電弧腔體中的電漿提取離子且使離子加速以形成離子束。在一些實施例中，佈植工具114可與形成偏壓膜的製造過程結合使用，如本發明中所描述。
晶圓/晶片處理元件116包括移動機器人、機器人臂、電車或軌道車，和/或用於在半導體製造工具102到半導體製造工具114之間處理晶圓和/或晶片和/或將晶圓和/或晶片輸送到其它位置（如晶圓架、儲存室和/或類似物）且從所述其它位置輸送晶圓和/或晶片的另一類型的元件。在一些實施例中，晶圓/晶片處理元件116可以是可程式設計元件以進行特定路徑，和/或可半自主地或自主地進行操作。
提供圖1中所繪示的元件的數目和配置作為一或多個實施例。實際上，與圖1中所繪示的元件相比，可存在額外的元件、更少的元件、不同的元件或以不同方式配置的元件。此外，圖1中所繪示的兩個或大於兩個元件可在單個元件內實施，或圖1中所繪示的單個元件可實施為多個分散式元件。另外（或可替代地），環境100的一組元件（例如，一或多個元件）可執行描述為由環境100的另一組元件所執行的一或多個功能。
圖2是本發明中所描述的實施例半導體元件200的圖式。如所繪示，半導體元件200包括介電層202、UTM結構204以及鈍化層206。如所繪示，鈍化層206包括具有非偏壓膜210和第一偏壓膜212的第一鈍化氧化物208、由第二偏壓膜216組成的第二鈍化氧化物214以及由第三偏壓膜220組成的第三鈍化氧化物218。此處，第一鈍化氧化物208是雙重膜（例如，包括非偏壓膜210和第一偏壓膜212），而第二鈍化氧化物214和第三鈍化氧化物218是單一膜（分別僅包括第二偏壓膜216和第三偏壓膜220）。
介電層202是半導體元件200的UTM結構204形成於其上方的層。在一些實施例中，介電層202可包括氧化物，如未摻雜矽酸鹽玻璃（undoped silicate glass；USG）、氟矽酸鹽玻璃（fluorosilicate glass；FSG）或具有低介電常數的氧化物材料（即，低K氧化物），以及其它實施例。在一些實施例中，介電層202可接近半導體元件200的頂部的堆疊層。舉例來說，介電層202可以是半導體元件200的多個其它層（包括一或多個其它金屬層）形成於其下的層。在一些實施例中，一或多種金屬通孔可穿過介電層202（圖中未示出）以使UTM結構204的部分能夠連接到半導體元件200的一或多個其它（下部）金屬層。在一些實施例中，介電層202（和半導體元件200的其它下部層）在基底上，所述基底如可形成於半導體晶片基底、半導體晶圓或半導體元件200中的另一類型的基底。在一些實施例中，基底可以是矽、包括矽的材料、如砷化鎵（GaAs）的III-V化合物半導體材料、絕緣體上矽（silicon on insulator；SOI）或另一類型的半導體材料。
UTM結構204是介電層202上的金屬層。在一些實施例中，UTM結構204設計成例如減少半導體元件200的金屬線（例如，形成於一或多個其它金屬層中）的電阻。在一些實施例中，UTM結構204由鋁銅（AlCu）或另一類型的金屬材料形成，所述另一類型的金屬材料如鋁、銅、鎢、鎳、鈀或其某一組合，以及其它實施例。在一些實施例中，UTM結構204的一或多個部分通過介電層202中的通孔（圖中未示出）連接到半導體元件200的一或多個其它（下部）金屬層。在一些實施例中，形成UTM結構204以使得UTM結構204的多個部分在介電層202上（例如，圖2中示出的兩個部分）。在一些實施例中，UTM結構204的給定部分的高度 h可大於或等於30千埃（kÅ）。也就是說，在一些實施例中，UTM結構204具有大於或等於30千埃的厚度。在一些實施例中，UTM結構204的鄰近部分之間的間距 s可大於或約等於1.8微米（μm）。
鈍化層206用以保護半導體元件200。舉例來說，鈍化層206可設計成保護UTM結構204和/或半導體元件200的一或多個其它（下部）層，如介電層202。在一些實施例中，鈍化層206包括具有非偏壓膜210和第一偏壓膜212的第一鈍化氧化物208。在一些實施例中，如圖2中所繪示，非偏壓膜210在UTM結構204的部分的上方且在UTM結構204（例如，介電層202）形成於其上方的層的部分的上方，且第一偏壓膜212在非偏壓膜210上。在一些實施例中，如圖2中所繪示，鈍化層206包括由第二偏壓膜216組成的第二鈍化氧化物214，其中第二偏壓膜216在第一偏壓膜212上。在一些實施例中，如圖2中所繪示，鈍化層206包括由第三偏壓膜220組成的第三鈍化氧化物218，其中第三偏壓膜220在第二偏壓膜216上。
值得注意的是，半導體元件200的鈍化層206包括三個鈍化氧化物。包括更多數目的鈍化氧化物（例如，四個鈍化氧化物）的鈍化層在鈍化層中形成額外界面，導致增加破裂的可能性。另外，包括較少數目的鈍化氧化物（例如，兩個鈍化氧化物）的鈍化層206需要更多製程的處理時間，因此，可能導致高於UTM結構204的熔點的處理溫度，意謂UTM結構204可能受到損害。
在一些實施例中，第一鈍化氧化物208是包括非偏壓膜210和第一偏壓膜212的雙重膜鈍化氧化物。在一些實施例中，非偏壓膜210保護半導體元件200的一或多個下部層在鈍化層206的一或多個其它膜的形成期間免於損害。舉例來說，非偏壓膜210可用於在與形成第一偏壓膜212結合使用的轟擊蝕刻、與形成第二偏壓膜216結合使用的轟擊蝕刻和/或與形成第三偏壓膜220結合使用的轟擊蝕刻期間防止對UTM結構204的損害。在一些實施例中，非偏壓膜210包括氧化物膜。在一些實施例中，UTM結構204的鄰近部分之間的區域中的非偏壓膜210的厚度約在700埃到1300埃的範圍內。第一鈍化氧化物208的第一偏壓膜212形成於非偏壓膜210上。在一些實施例中，第一偏壓膜212包括具有約小於1.05%的氫濃度的氧化物膜。在一些實施例中，UTM結構204的鄰近部分之間的區域中的第一偏壓膜212的厚度（在圖2中識別為 a）約在5000埃到20000埃的範圍內。
在一些實施例中，第二鈍化氧化物214是包括第二偏壓膜216的單一膜鈍化氧化物。在一些實施例中，第二偏壓膜216形成於第一偏壓膜212上。在一些實施例中，第二偏壓膜216包括具有約小於1.05%的氫濃度的氧化物膜。值得注意的是，非偏壓膜不存在於半導體元件200中的第一偏壓膜212與第二偏壓膜216之間。在一些實施例中，UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的厚度（在圖2中以 b示出）可在約10000埃到約25000埃的範圍內。
在一些實施例中，第三鈍化氧化物218是包括第三偏壓膜220的單一膜鈍化氧化物。在一些實施例中，第三偏壓膜220形成於第二偏壓膜216上。在一些實施例中，第三偏壓膜220包括具有小於約1.05%的氫濃度的氧化物膜。值得注意的是，不存在在半導體元件200中的第二偏壓膜216與第三偏壓膜220之間存在的非偏壓膜。在一些實施例中，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的厚度（在圖2中識別為 c）可在約5000埃到約15000埃的範圍內。
在一些實施例中，如圖2中所說明，UTM結構204的鄰近部分之間的區域中的第一鈍化氧化物208和第二鈍化氧化物214的總厚度大於UTM結構204層的給定部分的高度的50%（例如， a+ b≥ 0.50 h）。換句話說，在一些實施例中，鄰近於UTM結構204的一部分的區域中的介電層202的一部分上方的區域中的第二鈍化氧化物214與第三鈍化氧化物218之間的界面的高度大於UTM結構204的部分的高度的50%。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的表面的高度大於UTM結構204的給定部分的中心的高度。第一鈍化氧化物208和第二鈍化氧化物214的總厚度大於UTM結構204的部分的高度的50%防止UTM結構204的部分的應力集中點接近鈍化層206的第二鈍化氧化物214與第三鈍化氧化物218之間的界面，由此降低鈍化層206破裂的可能性。
另外，在一些實施例中，鄰近於UTM結構204的部分的區域中的介電層202的部分上方的第一鈍化氧化物208與第二鈍化氧化物214之間的界面的高度小於UTM結構204的部分的高度的50%。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的第一偏壓膜212的表面的高度小於UTM結構204的給定部分的中心的高度。第一鈍化氧化物208與第二鈍化氧化物214之間的界面的高度小於UTM結構204的部分的高度的50%防止UTM結構204的部分的應力集中點接近鈍化層206的第一鈍化氧化物208與第二鈍化氧化物214之間的界面，由此降低鈍化層206破裂的可能性。
在一些實施例中，UTM結構204的部分的高度中的中點和介電層202的部分上方的區域中的第二鈍化氧化物214的厚度的中點互相匹配或接近。UTM結構204的部分的高度的中點和介電層202的部分上方的區域中的第二鈍化氧化物214的厚度的中點互相匹配或接近，意謂沒有膜的界面接近UTM結構204的部分的應力集中點，由此降低鈍化層206破裂的可能性。
在一些實施例中，UTM結構204的鄰近部分之間的第一鈍化氧化物208、第二鈍化氧化物214以及第三鈍化氧化物218的總厚度大於UTM結構204的給定部分的高度（例如， a + b + c＞ h，如圖2中所繪示）。換句話說，在一些實施例中，鄰近於UTM結構204的部分的區域中的介電層202的一部分上方的第一鈍化氧化物208、第二鈍化氧化物214以及第三鈍化氧化物218的總厚度大於UTM結構204的部分的高度。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的表面的高度大於UTM結構204的給定部分的高度。UTM結構204的鄰近部分之間的第一鈍化氧化物208、第二鈍化氧化物214以及第三鈍化氧化物218的總厚度大於UTM結構204的部分的高度降低了使UTM結構204的部分受到損傷（例如，在後續半導體製程步驟期間）的可能性。也就是說，UTM結構204的鄰近部分之間的鈍化層206的厚度大於UTM結構204的給定部分的高度可用於保護UTM結構204免於受到損傷。
在一些實施例中，鈍化層206（例如，第三鈍化氧化物218/第三偏壓膜220的表面）在UTM結構204的鄰近部分之間的區域中具有至少約110°的輪廓角 θ。輪廓角 θ可定義為UTM結構204的部分之間的間隙的約位於中間上方的鈍化層206的表面的一部分與UTM結構204的一部分的邊緣上方的鈍化層206的表面的一部分之間的角度。具有UTM結構204的鄰近部分之間的區域中的至少約110°的輪廓角 θ的鈍化層206減少鈍化層206中的應力，由此降低鈍化層206破裂的可能性。
在一些實施例中，第一鈍化氧化物208的厚度約小於或等於UTM結構204的鄰近部分之間的區域中的第二鈍化氧化物214的厚度的80%。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的非偏壓膜210和第一偏壓膜212的總厚度與UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的厚度的比率小於或約等於0.8。另外，在一些實施例中，第三鈍化氧化物218的厚度約小於或等於UTM結構204的鄰近部分之間的區域中的第二鈍化氧化物214的厚度的80%。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的厚度與UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的厚度的比率小於或大約等於0.8。因此，在一些實施例中，介電層202的部分上方的區域中的第二鈍化氧化物214的厚度大於介電層202的部分上方的區域中的第一鈍化氧化物208的厚度且大於介電層202的部分上方的區域中的第三鈍化氧化物218的厚度。在一些實施例中，第三鈍化氧化物218的厚度小於或等於UTM結構204的鄰近部分之間的區域中的第一鈍化氧化物208的厚度。也就是說，在一些實施例中，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的厚度與UTM結構204的鄰近部分之間的區域中的非偏壓膜210和第一偏壓膜212的總厚度的比率小於或約等於1.0。在一些實施例中，鈍化層206的膜的厚度的此類關係防止給定的一對膜之間的界面接近高度 h的中點（即，應力集中點），由此降低鈍化層206破裂的可能性。
提供圖2中所繪示的結構、層或類似物的數目和配置作為實施例。實際上，與圖2中所繪示的結構和/或層相比，半導體元件可包括額外的結構和/或層；更少的結構和/或層；不同的結構和/或層；和/或不同地配置的結構和/或層。舉例來說，鈍化層206可在一些實施例中包括不同數目的鈍化氧化物（例如，兩個鈍化氧化物、四個鈍化氧化物或類似物）。也就是說，如上文所指出，提供圖2作為實施例，且其它實施例可不同於關於圖2描述的內容。
圖3A到圖3E是形成本發明中所描述的半導體元件200的實施例的圖式。在一些實施例中，一或多個半導體製程工具102到半導體製程工具114可執行結合圖3A到圖3E所描述的技術和/或製程中的一或多種。在一些實施例中，可由其它半導體製造工具執行結合圖3A到圖3E所描述的技術和/或製程中的一或多種。
如圖3A中所繪示，形成包括介電層202和UTM結構204的半導體元件200的一部分。舉例來說，結構、元件和/或層的群組可形成於基底上，其仲介電層202是這個群組中的最頂部層。在一些實施例中，半導體製造工具102到半導體製造工具114中的一或多個可形成高度達到介電層202的半導體元件200的部分。UTM結構204可隨後形成於介電層202上。在一些實施例中，為形成UTM結構204，沉積工具102可將光阻層沉積在UTM材料上（例如，通過旋轉塗佈操作）。曝光工具104可通過將光阻層暴露於如UV光源（例如，深UV光源、極UV（EUV）光源和/或類似物）、X射線源或電子束（e束）源的輻射源在光阻層中形成圖案，以將圖案從光罩轉印到光阻層。顯影工具106可執行顯影操作，所述顯影操作包括用於使光阻層中的圖案顯影的一或多種技術。蝕刻工具108可基於光阻層中形成的圖案而蝕刻UTM材料以形成UTM結構204。舉例來說，蝕刻工具108可執行濕式蝕刻技術（例如，其中UTM結構204暴露或浸沒在以特定蝕刻速率蝕刻或去除材料的化學品中）、乾式蝕刻元件（例如，其中電漿用於濺鍍材料）或另一類型的蝕刻技術。可在蝕刻UTM材料之後去除光阻層的其餘部分以形成UTM結構204。
如由圖3B所繪示，非偏壓膜210形成於UTM結構204上和介電層202的部分上（即，半導體元件200的層位於形成UTM結構204的上方）。舉例來說，沉積工具102可使用CVD製程、PVD製程、ALD製程或另一類型的沉積製程將非偏壓膜210沉積在UTM結構204和介電層202的部分的上方。
如由圖3C所繪示，第一偏壓膜212形成於非偏壓膜210上。舉例來說，沉積工具102可使用CVD製程、PVD製程、ALD製程或另一類型的沉積製程將氧化物膜材料沉積在非偏壓膜210上方。接著，蝕刻工具108可轟擊沉積的氧化物膜材料以便用電漿執行氧化物膜材料的濺鍍蝕刻以形成第一偏壓膜212。此處，蝕刻工具108使用電場偏壓來加速離子，所述離子轟擊沉積的氧化物膜材料以執行濺鍍蝕刻。在一些實施例中，在沉積工具102沉積氧化物膜材料之後，蝕刻工具108可轟擊氧化物膜材料。替代地，在一些實施例中，蝕刻工具108可轟擊氧化物膜材料，同時（例如，並行地）沉積工具102沉積氧化物膜材料。在一些實施例中，使用轟擊形成第一偏壓膜212來改良UTM結構204的鄰近部分之間的區域中的第一偏壓膜212的填充性能（例如，通過在UTM結構204層的上部轉角處蝕刻氧化物膜材料以防止形成空隙）。值得注意的是，非偏壓膜210保護UTM結構204使其在與形成第一偏壓膜212相關的轟擊期間免於損害。
如由圖3D所繪示，第二偏壓膜216形成於第一偏壓膜212上。舉例來說，沉積工具102可使用CVD製程、PVD製程、ALD製程或另一類型的沉積製程將氧化物膜材料沉積在第一偏壓膜212上方。接著，蝕刻工具108可轟擊沉積的氧化物膜材料以便用電漿執行氧化物膜材料的濺鍍蝕刻以形成第二偏壓膜216。此處，蝕刻工具108使用電場偏壓來加速離子，所述離子轟擊沉積的氧化物膜材料以執行濺鍍蝕刻。在一些實施例中，在沉積工具102沉積氧化物膜材料之後，蝕刻工具108可轟擊氧化物膜材料。替代地，在一些實施例中，蝕刻工具108可轟擊氧化物膜材料，同時（例如，同時進行地）沉積工具102沉積氧化物膜材料。在一些實施例中，使用轟擊形成第二偏壓膜216來改良UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的填充性能（例如，通過在UTM結構204的上部轉角處蝕刻氧化物膜材料以防止形成空隙）。值得注意的是，第一偏壓膜212下的非偏壓膜210可保護UTM結構204使其在與形成第二偏壓膜216相關的轟擊期間免於受到損害。因此，半導體元件200的結構並不會因為在形成第二偏壓膜216之前缺乏存在於第一偏壓膜212上的非偏壓膜而造成負面地影響。
如由圖3E所繪示，第三偏壓膜220形成於第二偏壓膜216上。舉例來說，沉積工具102可使用CVD製程、PVD製程、ALD製程或另一類型的沉積製程將氧化物膜材料沉積在第二偏壓膜216上方。接著，蝕刻工具108可轟擊沉積的氧化物膜材料以便用電漿執行氧化物膜材料的濺鍍蝕刻以形成第三偏壓膜220。此處，蝕刻工具108使用電場偏壓來加速離子，所述離子轟擊沉積的氧化物膜材料以執行濺鍍蝕刻。在一些實施例中，在沉積工具102沉積氧化物膜材料之後，蝕刻工具108可轟擊氧化物膜材料。替代地，在一些實施例中，蝕刻工具108可轟擊氧化物膜材料，同時（例如，並行地）沉積工具102沉積氧化物膜材料。在一些實施例中，使用轟擊形成第三偏壓膜220來改良UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的填充性能（例如，通過在UTM結構204層的上部轉角處蝕刻氧化物膜材料以防止形成空隙）。值得注意的是，第一偏壓膜212和第二偏壓膜216下的非偏壓膜210保護UTM結構204使其在與形成第三偏壓膜220相關的轟擊期間免於受到損害。因此，半導體元件200的結構並不會因為在第三偏壓膜220的形成之前缺乏存在於第二偏壓膜216上的非偏壓膜而造成負面地影響。
提供圖3A到圖3E中所繪示的結構、層或類似物的數目和配置作為實施例。實際上，與圖3A到圖3E中所繪示的那些結構和/或層相比，半導體元件可包括額外的結構和/或層；更少的結構和/或層；不同的結構和/或層；和/或不同地配置的結構和/或層。也就是說，如上文所指出，提供圖3A到圖3E作為實施例，且其它實施例可不同於關於圖3A到圖3E描述的內容。
圖4是包括鈍化層206的實際半導體元件200的橫截面的圖示的一部分。如圖4中可看出，在一些實施例中，半導體元件200的一或多個層的表面可在一些區域中具有微小曲率（即，並非完美平面）。提供圖4作為實施例，且其它實施例可不同於關於圖4描述的內容。
圖5是元件500的實施例元件的圖式，所述元件可對應於一或多個半導體製造工具102到半導體製造工具114和/或晶圓/晶片處理元件116。在一些實施例中，半導體製造工具102到半導體製造工具114和/或晶圓/晶片處理元件116可包括一或多個元件500和/或元件500的一或多個元件。如圖5中所繪示，元件500可包括匯流排510、處理器520、記憶體530、儲存元件540、輸入元件550、輸出元件560以及通信元件570。
匯流排510包括實現元件500的元件當中的有線和/或無線通訊的組件。處理器520包括中央處理器、圖形處理器、微處理器、控制器、微控制器、數位訊號處理器、現場可程式設計閘極陣列、專用積體電路和/或另一類型的處理組件。處理器520實施於硬體、韌體或硬體與軟體的組合中。在一些實施例中，處理器520包括能夠使用程式設計成執行功能的一或多個處理器。記憶體530包括隨機存取記憶體、唯讀記憶體和/或另一類型的記憶體（例如，快閃記憶體、磁記憶體和/或光學記憶體）。
儲存元件540儲存與元件500的操作相關的資訊和/或軟體。舉例來說，儲存元件540可包括硬碟驅動器、磁碟機、光碟驅動器、固態磁碟機、壓縮光碟、數位多功能光碟和/或另一類型的非暫時性電腦可讀取媒體。輸入元件550使得元件500能夠接收輸入，如用戶輸入和/或感測到的輸入。舉例來說，輸入元件550可包括觸控式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統元件、加速器、陀螺儀和/或致動器。輸出元件560使得元件500能夠如經由顯示器、揚聲器和/或一或多個發光二極體提供輸出。通信元件570使得元件500能夠如經由有線連接和/或無線連接與其它元件通信。舉例來說，通信組件570可包括接收器、傳輸器、收發器、數據機、網路界面卡和/或天線。
元件500可執行本發明中所描述的一或多種製程。舉例來說，非暫時性電腦可讀取媒體（例如，記憶體530和/或儲存元件540）可儲存用於由處理器520執行的指令集（例如，一或多個指令、代碼、軟體程式碼和/或程式碼）。處理器520可執行指令集以執行本發明中所描述的一或多種製程。在一些實施例中，由一或多個處理器520執行指令集使得一或多個處理器520和/或元件500執行本發明中所描述的一或多種製程。在一些實施例中，硬連（佈）線電路可代替或結合指令使用以執行本發明中所描述的一或多種製程。因此，本發明中所描述的實施例不限於硬體電路與軟體的任何特定組合。
提供圖5中所繪示的元件的數目和配置作為實施例。與圖5中所繪示的那些元件相比，元件500可包括額外元件、更少元件、不同元件或不同地配置的元件。另外或替代地，元件500的一組元件（例如，一或多個元件）可執行描述為由元件500的另一組元件執行的一或多個功能。
圖6是與形成半導體元件200相關的實施例製程600的流程圖。在一些實施例中，圖6的一或多個製程框可由一或多個半導體製造工具（例如，上文所描述的半導體製造工具102到半導體製造工具114中的一或多個）執行。另外或可替代地，圖6的一或多個製程框可由元件500的一或多個元件執行，所述元件如處理器520、記憶體530、儲存元件540、輸入元件550、輸出元件560和/或通信元件570。
如圖6中所繪示，製程600可包括在半導體元件的UTM結構上且在UTM結構形成於其上的半導體元件的層的部分上形成非偏壓膜（框610）。舉例來說，一或多個半導體製造工具可在半導體元件200的UTM結構204上且在UTM結構204形成於其上的半導體元件200的介電層202的部分上形成非偏壓膜210，如上文所描述。
如圖6中所進一步繪示，製程600可包括在非偏壓膜上形成第一偏壓膜（框620）。舉例來說，一或多個半導體製造工具可在非偏壓膜上形成第一偏壓膜212，如上文所描述。
如圖6中所進一步繪示，製程600可包括在第一偏壓膜上形成第二偏壓膜（框630）。舉例來說，一或多個半導體製造工具可在第一偏壓膜212上形成第二偏壓膜216，如上文所描述。
如圖6中所進一步繪示，製程600可包括在第二偏壓膜上形成第三偏壓膜（框640）。舉例來說，一或多個半導體製造工具可在第二偏壓膜216上形成第三偏壓膜220，如上文所描述。
製程600可包括額外實施例，如下文所描述的和/或結合本發明中其它地方所描述的一或多種其它製程的任何單個實施例或實施例的任何組合。
在第一實施例中，UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的表面的高度高於UTM結構204的給定部分的高度 h的中點。
在第二實施例中，單獨或與第一實施例組合，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的表面的高度大於UTM結構204的給定部分的高度 h 。
在第三實施例中，單獨或與第一實施例和第二實施例中的一或多個組合，第三偏壓膜220的表面在UTM結構204的鄰近部分之間的區域中具有至少約110°的輪廓角 θ 。
在第四實施例中，單獨或與第一實施例到第三實施例中的一或多個組合，UTM結構204的鄰近部分之間的區域中的非偏壓膜210和第一偏壓膜212的總厚度與UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的厚度的比率小於或約等於0.8。
在第五實施例中，單獨或與第一實施例到第四實施例中的一或多個組合，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的厚度與UTM結構204的鄰近部分之間的區域中的第二偏壓膜216的厚度的比率小於或約等於0.8。
在第六實施例中，單獨或與第一實施例到第五實施例中的一或多個組合，UTM結構204的鄰近部分之間的區域中的第三偏壓膜220的厚度與UTM結構204的鄰近部分之間的區域中的非偏壓膜210和第一偏壓膜212的總厚度的比率小於或約等於1.0。
雖然圖6繪示製程600的實施例框，但在一些實施例中，與圖6中所描繪的那些框相比，製程600可包括額外框、更少框、不同框或不同地配置的框。另外或替代地，製程600中的兩個框或大於兩個的框可並存執行。
以這種方式，鈍化層具有可減少膜之間的界面的數目的結構和/或可包括相對遠離應力集中點的膜之間的界面的結構。因此，鈍化層中的破裂的可能性降低，由此增加與製造半導體元件相關聯的良率。另外，在一些實施例中，鈍化層具有降低UTM結構的部分在後續半導體製造步驟期間可能受到損傷的結構。
如前文更詳細地描述，本發明中所描述的一些實施例提供一種半導體元件。半導體元件包括UTM結構。半導體元件包括鈍化層，所述鈍化層包括第一鈍化氧化物，所述第一鈍化氧化物包括非偏壓膜和第一偏壓膜，其中非偏壓膜在UTM結構的部分上且在UTM結構形成於其上的層的部分上，且第一偏壓膜在非偏壓膜上。鈍化層包括由第二偏壓膜組成的第二鈍化氧化物，第二偏壓膜在第一偏壓膜上。鈍化層包括由第三偏壓膜組成的第三鈍化氧化物，第三偏壓膜在第二偏壓膜上。
如上文更詳細地描述，本發明中所描述的一些實施例提供一種用於半導體元件的鈍化層及其製造的方法。所述方法包括在半導體元件的UTM結構上且在UTM結構形成於其上的半導體元件的層的部分上形成非偏壓膜。所述方法包括在非偏壓膜上形成第一偏壓膜。所述方法包括在第一偏壓膜上形成第二偏壓膜。所述方法包括在第二偏壓膜上形成第三偏壓膜。
如上文更詳細地描述，本發明中所描述的一些實施例提供一種半導體元件。半導體元件包括鈍化層，所述鈍化層包括由非偏壓膜和第一偏壓膜組成的第一鈍化氧化物，其中非偏壓膜在UTM結構的一部分上方且在鄰近於UTM結構的部分的區域中的另一層的一部分上方。鈍化層包括由第二偏壓膜組成的第二鈍化氧化物，第二偏壓膜在第一偏壓膜上。鈍化層包括由第三偏壓膜組成的第三鈍化氧化物，第三偏壓膜在第二偏壓膜上，其中另一個層的部分上方的區域中的第二鈍化氧化物與第三鈍化氧化物之間的界面的高度是UTM結構的部分的高度的至少50%。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本發明的各個態樣。熟習此項技術者應理解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效結構並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對本文作出各種改變、代替及更改。
100:環境 102:沉積工具 104:曝光工具 106:顯影工具 108:蝕刻工具 110:光阻去除工具 112:平坦化工具 114:佈植工具 116:晶圓/晶片處理元件 200、500:元件 202:介電層 204:UTM結構 206:鈍化層 208:第一鈍化氧化物 210:非偏壓膜 212:第一偏壓膜 214:第二鈍化氧化物 216:第二偏壓膜 218:第三鈍化氧化物 220:第三偏壓膜 510:匯流排 520:處理器 530:記憶體 540:儲存元件 550:輸入元件 560:輸出元件 570:通信元件 600:流程 610、620、630、640:框
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增加或減小各種特徵的尺寸。 圖1是可在其中實施本發明中所描述的系統和/或方法的實施例環境的圖式。 圖2是本發明中所描述的實施例半導體元件的圖式。 圖3 A到圖3E是形成本發明中所描述的半導體元件的實施例的圖式。 圖4包括本發明中所描述的鈍化層的實際半導體元件的橫截面的圖示的一部分。 圖5是圖1的一或多個元件的實施例元件的圖式。 圖6是與形成本發明中所描述的半導體元件相關的製程實施例的流程圖。
600:製程
610、620、630、640:框

Claims (20)

  1. 一種半導體元件，包括： 超厚金屬（UTM）結構；以及 鈍化層，所述鈍化層包括： 第一鈍化氧化物，包括非偏壓膜和第一偏壓膜， 其中所述非偏壓膜在所述超厚金屬結構的部分上且在所述超厚金屬結構形成於其上的層的部分的上方，且所述第一偏壓膜在所述非偏壓膜上方； 第二鈍化氧化物，由第二偏壓膜組成，所述第二偏壓膜在所述第一偏壓膜上；以及 第三鈍化氧化物，由第三偏壓膜組成，所述第三偏壓膜在所述第二偏壓膜上。
  2. 根據請求項1所述的半導體元件，其中所述超厚金屬結構的鄰近部分之間的區域中的所述第一鈍化氧化物和所述第二鈍化氧化物的總厚度大於所述超厚金屬結構的給定部分的高度的50%。
  3. 根據請求項1所述的半導體元件，其中所述超厚金屬結構的鄰近部分之間的所述第一鈍化氧化物、所述第二鈍化氧化物以及所述第三鈍化氧化物的總厚度大於所述超厚金屬結構的給定部分的高度。
  4. 根據請求項1所述的半導體元件，其中所述鈍化層在所述超厚金屬結構的鄰近部分之間的區域中具有至少約110°的輪廓角，其中所述輪廓角是所述超厚金屬結構的所述鄰近部分之間的間隙的約位於中間上方的所述鈍化層的表面的一部分與所述超厚金屬結構的所述鄰近部分中的一個的邊緣上方的所述鈍化層的表面的一部分之間的角度。
  5. 根據請求項1所述的半導體元件，其中所述第一鈍化氧化物的厚度小於或約等於所述超厚金屬結構的鄰近部分之間的區域中的所述第二鈍化氧化物的厚度的80%。
  6. 根據請求項1所述的半導體元件，其中所述第三鈍化氧化物的厚度小於或約等於所述超厚金屬結構的鄰近部分之間的區域中的所述第二鈍化氧化物的厚度的80%。
  7. 根據請求項1所述的半導體元件，其中所述第三鈍化氧化物的厚度小於或等於所述超厚金屬結構的鄰近部分之間的區域中的所述第一鈍化氧化物的厚度。
  8. 一種用於半導體元件的鈍化層及其製造的方法，包括： 在半導體元件的超厚金屬（UTM）結構上且在所述超厚金屬結構形成於其上的所述半導體元件的層的部分上形成非偏壓膜； 在所述非偏壓膜上形成第一偏壓膜； 在所述第一偏壓膜上形成第二偏壓膜；以及 在所述第二偏壓膜上形成第三偏壓膜。
  9. 根據請求項8所述的方法，其中所述超厚金屬結構的鄰近部分之間的區域中的所述第二偏壓膜的表面的高度高於所述超厚金屬結構的給定部分的高度的中點。
  10. 根據請求項8所述的方法，其中所述超厚金屬結構的鄰近部分之間的區域中的所述第三偏壓膜的表面的高度大於所述超厚金屬結構的給定部分的高度。
  11. 根據請求項8所述的方法，其中所述第三偏壓膜的表面在所述超厚金屬結構的鄰近部分之間的區域中具有至少約110°的輪廓角。
  12. 根據請求項8所述的方法，其中所述超厚金屬結構的鄰近部分之間的區域中的所述非偏壓膜和所述第一偏壓膜的總厚度與所述超厚金屬結構的所述鄰近部分之間的所述區域中的所述第二偏壓膜的厚度的比率小於或約等於0.8。
  13. 根據請求項8所述的方法，其中所述超厚金屬結構的鄰近部分之間的區域中的所述第三偏壓膜的厚度與所述超厚金屬結構的所述鄰近部分之間的所述區域中的所述第二偏壓膜的厚度的比率小於或約等於0.8。
  14. 根據請求項8所述的方法，其中所述超厚金屬結構的鄰近部分之間的區域中的所述第三偏壓膜的厚度與所述超厚金屬結構的所述鄰近部分之間的所述區域中的所述非偏壓膜和所述第一偏壓膜的總厚度的比率小於或約等於1.0。
  15. 一種半導體元件，包括： 鈍化層，包括： 第一鈍化氧化物，由非偏壓膜和第一偏壓膜組成， 其中所述非偏壓膜在超厚金屬（UTM）結構的一部分上且在鄰近於所述超厚金屬結構的所述部分的區域中的另一層的一部分上； 第二鈍化氧化物，由第二偏壓膜組成，所述第二偏壓膜在所述第一偏壓膜上；以及 第三鈍化氧化物，由第三偏壓膜組成，所述第三偏壓膜在所述第二偏壓膜上， 其中另一個層的所述部分上方的區域中的所述第二鈍化氧化物與所述第三鈍化氧化物之間的界面的高度大於所述超厚金屬結構的所述部分的高度的50%。
  16. 根據請求項15所述的半導體元件，其中所述另一個層的所述部分上方的所述第一鈍化氧化物、所述第二鈍化氧化物以及所述第三鈍化氧化物的總厚度大於所述超厚金屬結構的所述部分的高度。
  17. 根據請求項15所述的半導體元件，其中所述鈍化層在所述另一個層的所述部分上方具有至少約110°的輪廓角。
  18. 根據請求項15所述的半導體元件，其中所述另一個層的所述部分上方的所述第一鈍化氧化物與所述第二鈍化氧化物之間的界面的高度小於所述超厚金屬結構的所述部分的所述高度的50%。
  19. 根據請求項15所述的半導體元件，其中所述超厚金屬結構的所述部分的高度中的中點與所述另一個層的所述部分上方的所述區域中的所述第二鈍化氧化物的厚度的中點互相匹配。
  20. 根據請求項15所述的半導體元件，其中所述另一個層的所述部分上方的所述區域中的所述第二鈍化氧化物的厚度大於所述另一個層的所述部分上方的所述區域中的所述第一鈍化氧化物的厚度且大於所述另一個層的所述部分上方的所述區域中的所述第三鈍化氧化物的厚度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594459B2 (en) * 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756671B2 (en) * 2002-07-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Microelectronic device with a redistribution layer having a step shaped portion and method of making the same
US20090079080A1 (en) * 2007-09-24 2009-03-26 Infineon Technologies Ag Semiconductor Device with Multi-Layer Metallization
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
KR101652879B1 (ko) * 2010-05-25 2016-09-02 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조방법
US8552486B2 (en) * 2011-01-17 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal-insulator-metal capacitors over a top metal layer
US20120190152A1 (en) * 2011-01-25 2012-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Fabricating Integrated Passive Devices on Glass Substrates
US8860224B2 (en) * 2011-02-25 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Preventing the cracking of passivation layers on ultra-thick metals
GB2494008A (en) * 2011-08-23 2013-02-27 Oclaro Technology Ltd semiconductor laser device and a method for manufacturing a semiconductor laser device
US9006810B2 (en) * 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
TWI493675B (zh) * 2013-05-01 2015-07-21 矽品精密工業股份有限公司 封裝結構及其製法
US9406629B2 (en) * 2014-10-15 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US9595492B2 (en) * 2015-03-16 2017-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Device manufacture and packaging method thereof
US9884228B2 (en) 2015-09-23 2018-02-06 Chethan Yadav Racket-stringing machine
US10256362B2 (en) * 2016-07-29 2019-04-09 Arizona Board Of Regents On Behalf Of Arizona State University Flexible silicon infrared emitter
US20200051812A1 (en) 2018-08-07 2020-02-13 International Business Machines Corporation Preventing delamination at silicon/dielectic interface
JP2022047357A (ja) * 2020-09-11 2022-03-24 キオクシア株式会社 半導体装置およびその製造方法
US11469169B2 (en) * 2020-11-23 2022-10-11 Globalfoundries Singapore Pte. Ltd. High voltage decoupling capacitor and integration methods
US11749604B2 (en) * 2021-01-29 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Ruthenium oxide film and ruthenium liner for low-resistance copper interconnects in a device
US20220246534A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Low-resistance copper interconnects
US11594459B2 (en) * 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same
US11569127B2 (en) * 2021-03-04 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Double patterning approach by direct metal etch
US11594497B2 (en) * 2021-03-31 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Electromagnetic shielding structure for a semiconductor device and a method for manufacturing the same
US20220320300A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device interconnects and methods of formation

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