TW202226543A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，提供一種高品質的半導體記憶裝置。 實施形態之半導體記憶裝置，具備：基板；朝和基板的表面交叉之第1方向被交互層積而成之複數個第1導電層及複數個第1絕緣層；朝第1方向延伸，和複數個第1導電層及複數個第1絕緣層相向之第1半導體層；連接至第1半導體層的第1方向中的一端部，而朝和第1方向交叉之第2方向延伸之第2半導體層；覆蓋第1半導體層的另一端部的外周面之第2絕緣層；及在第2方向之位置和複數個第1導電層、複數個第1絕緣層及第2絕緣層相異，朝第1方向延伸，在第1方向中的一端和第2半導體層接觸，第1方向中的另一端比第2絕緣層還遠離第2半導體層之第3絕緣層。在第2絕緣層的第2方向中的第3絕緣層側的面設有金屬氧化膜，在複數個第1絕緣層的第2方向中的第3絕緣層側的面未設有金屬氧化膜。

Description

半導體記憶裝置
本實施形態有關半導體記憶裝置。 [關連申請案] 本申請案以日本發明專利申請案2020-156255號(申請日：2020年9月17日)為基礎申請案，並享受優先權。本申請案藉由參照此基礎申請案而包含基礎申請案的全部內容。
已知有一種半導體記憶裝置，具備半導體基板、與朝和半導體基板的表面交叉之方向被層積的複數個導電層、與朝和半導體基板的表面交叉之方向延伸而和該些複數個導電層相向的半導體柱、與設於導電層及半導體柱之間的閘極絕緣膜。
實施形態，提供一種高品質的半導體記憶裝置。 一個實施形態之半導體記憶裝置，具備：基板；朝和基板的表面交叉之第1方向被交互層積而成之複數個第1導電層及複數個第1絕緣層；朝第1方向延伸，和複數個第1導電層及複數個第1絕緣層相向之第1半導體層；連接至第1半導體層的第1方向中的一端部，而朝和第1方向交叉之第2方向延伸之第2半導體層；覆蓋第1半導體層的另一端部的外周面之第2絕緣層；及在第2方向之位置和複數個第1導電層、複數個第1絕緣層及第2絕緣層相異，朝第1方向延伸，在第1方向中的一端和第2半導體層接觸，第1方向中的另一端比第2絕緣層還遠離第2半導體層之第3絕緣層。在第2絕緣層的第2方向中的第3絕緣層側的面設有金屬氧化膜，在複數個第1絕緣層的第2方向中的第3絕緣層側的面未設有金屬氧化膜。
接著，參照圖面詳細說明實施形態之半導體記憶裝置。另，以下實施形態只是一例，並非基於限縮本發明之意圖而示意。 此外，本說明書中，將相對於半導體基板的表面平行之規定的方向稱為X方向，將相對於半導體基板的表面平行而和X方向垂直之方向稱為Y方向，將相對於半導體基板的表面垂直之方向稱為Z方向。 此外，本說明書中，有時將沿著規定的平面之方向稱為第1方向，將沿著此規定的平面而和第1方向交叉之方向稱第2方向，將和此規定的平面交叉之方向稱為第3方向。該些第1方向、第2方向及第3方向，可和X方向、Y方向及Z方向的任一者相對應，亦可不相對應。 此外，本說明書，「上」或「下」等的表現，是以半導體基板作為基準。例如，將沿著Z方向而從半導體基板遠離之朝向稱為上，將沿著Z方向而趨近半導體基板之朝向稱為下。此外，針對某一構成當言及下面或下端部的情形下，意指此構成的半導體基板側的面或端部，當言及上面或上端部的情形下，意指此構成的和半導體基板相反側的面或端部。此外，將和X方向或Y方向交叉之面稱為側面等。 此外，本說明書中，當言及第1構成「電性連接至」第2構成的情形下，可為第1構成直接連接至第2構成，亦可為第1構成透過配線、半導體構件或電晶體等連接至第2構成。例如，當將3個電晶體串聯連接的情形下，即使第2個電晶體為OFF狀態，第1個電晶體仍「電性連接」至第3個電晶體。 此外，本說明書中，當言及第1構成「連接至」第2構成及第3構成「之間」的情形下，有時意指第1構成、第2構成及第3構成被串聯連接，且第1構成設於第2構成及第3構成的電流路徑。 此外，本說明書中，當言及電路等使2個配線等「導通」的情形下，有時意指例如此電路等包含電晶體等，而此電晶體等設於2個配線之間的電流路徑，而此電晶體等成為ON狀態。 [第1實施形態] 以下參照圖面，說明第1實施形態之半導體記憶裝置的構成。另，以下的圖面為模型化之物，為便於說明可能會省略一部分構成。 [構造] 圖1為第1實施形態之半導體記憶裝置的模型化截面圖。圖2為第1實施形態之半導體記憶裝置的模型化截面圖。圖3為圖2的A所示部分的模型化放大截面圖。圖4為圖2的B所示部分的模型化放大截面圖。另，圖3及圖4中，還示意圖2中省略圖示的構件。 [半導體記憶裝置的構造] 如圖1所示，本實施形態之半導體記憶裝置，具備半導體基板100、與於半導體基板100的上方朝Y方向交互設置的複數個記憶體區塊BLK及區塊間構造150。 記憶體區塊BLK，例如如圖2所示，具備朝Z方向被交互層積的複數個導電層110及複數個絕緣層101、與朝Z方向延伸而和複數個導電層110及複數個絕緣層101相向的半導體柱120、與覆蓋半導體柱120的上端部的外周面的絕緣層102、與蝕刻止擋133A。 [半導體基板100的構造] 圖1及圖2所示半導體基板100，例如為由含有硼(B)等P型雜質的P型的矽(Si)所成之半導體基板。在半導體基板100的表面，例如設有含有磷(P)等N型雜質之N型井區域(圖示省略)、與含有硼(B)等P型雜質之P型井區域100P、與未設有N型井區域及P型井區域100P之半導體基板區域(圖示省略)、與絕緣區域(圖示省略)。 [導電層110與絕緣層101的構造] 導電層110，為朝X方向延伸的略板狀的導電層。導電層110，本實施形態中為鉬(Mo)的金屬膜，但亦可為鎢(W)或釕(Ru)等的金屬膜。在朝Z方向並排的複數個導電層110之間，設有氧化矽(SiO 2)等的絕緣層101。此外，例如如圖3所示，在導電層110與絕緣層101之間，設有含有氧化鋁(Al 2O 3)或其他的金屬氧化膜之絕緣膜133B。 複數個導電層110，在每一記憶體區塊BLK電性獨立，各自作用成為字元線或選擇閘極線等。 在導電層110的下方，設有導電層111。導電層111，例如亦可含有氮化鈦(TiN)等的屏障導電膜及鎢(W)等的金屬膜之層積膜等。此外，在導電層111及導電層110之間，設有氧化矽(SiO 2)等的絕緣層101。 導電層111，作用成為選擇閘極線等。導電層111，在每一記憶體區塊BLK電性獨立。 [半導體柱120的構造] 如圖2所示，半導體柱120，朝Z方向延伸，朝X方向及Y方向以規定的圖樣並排。半導體柱120，作用成為複數個記憶體單元及選擇電晶體的通道區域。 半導體柱120，例如為多晶矽(Si)等的半導體層。半導體柱120，具有略有底圓筒狀的形狀，在中心部分設有氧化矽等的絕緣層125。此外，半導體柱120的外周面，各自藉由複數個導電層110及複數個絕緣層101而被包圍，和複數個導電層110及複數個絕緣層101相向。 在半導體柱120的上端部，設有含有磷(P)等N型雜質之雜質區域121。雜質區域121，透過接點120C等連接至位元線。 半導體柱120的下端部，透過由單晶矽(Si)等所成之半導體層122，連接至半導體基板100的P型井區域100P。半導體層122，作用成為選擇電晶體的通道區域。半導體層122的外周面，藉由導電層111而被包圍，和導電層111相向。在半導體層122與導電層111之間，設有氧化矽等的絕緣層123。 閘極絕緣膜130，具有覆蓋半導體柱120的外周面之略圓筒狀的形狀。 閘極絕緣膜130，例如如圖3及圖4所示，具備被層積於半導體柱120及導電層110之間的穿隧絕緣膜131、電荷蓄積膜132及區塊絕緣膜133。穿隧絕緣膜131，例如為氧化矽(SiO 2)等的絕緣膜，電荷蓄積膜132，例如為氮化矽(Si 3N 4)等的可蓄積電荷的膜，區塊絕緣膜133，例如為含有氧化鋁(Al 2O 3)或其他的金屬氧化膜之絕緣膜。穿隧絕緣膜131及電荷蓄積膜132具有略圓筒狀的形狀，沿著半導體柱120的外周面朝Z方向延伸。區塊絕緣膜133，設於導電層110的和半導體柱120之相向面，與形成於導電層110的上面及下面之絕緣膜133B連續性地形成。區塊絕緣膜133，具有略圓筒狀的形狀，透過穿隧絕緣膜131及電荷蓄積膜132，和半導體柱120的外周面相向。 另，圖3及圖4中，示意閘極絕緣膜130具備氮化矽等的電荷蓄積膜132的例子。然而，閘極絕緣膜130，例如亦可為具備含有N型或P型雜質的多晶矽等之浮閘。 [絕緣層102的構造] 如圖2及圖4所示，將複數個導電層110與複數個絕緣層101朝Z方向交互層積而成之層積體的上面，藉由絕緣層102而被覆蓋。絕緣層102藉由氧化矽(SiO 2)等而形成。此絕緣層102，透過閘極絕緣膜130(穿隧絕緣膜131及電荷蓄積膜132)，覆蓋半導體柱120的上端部的外周面。 另，絕緣層102及半導體柱120的上面，藉由氧化矽(SiO 2)等的絕緣層103而被覆蓋。 [區塊間構造150的構造] 如已參照圖1說明般，區塊間構造150，於Y方向配置於相鄰2個記憶體區塊BLK之間，朝Z方向及X方向延伸。區塊間構造150，例如如圖2及圖4所示，具備朝Z方向及X方向延伸之導電層151、與設於導電層151的側面之絕緣層152。導電層151，例如由鎢(W)等的導電層所成。絕緣層152，例如由氧化矽(SiO 2)等的絕緣層所成。藉由此絕緣層152，確保導電層151與被層積的複數個導電層110之絕緣。 區塊間構造150的導電層151，其下端連接至半導體基板100的P型井區域100P，作用成為源極接點。另，在導電層151與P型井區域100P之間，亦可設有矽化物、N型雜質層等。 區塊間構造150的絕緣層152，其下端接觸半導體基板100的P型井區域100P。此外，區塊間構造150的絕緣層152的Z方向的高度，比絕緣層102的上面還高。本實施形態中，絕緣層152的Z方向的高度，和絕緣層103的上面的高度略相等。 另，絕緣層103及區塊間構造150的上面，藉由氧化矽(SiO 2)等的絕緣層104而被覆蓋。 [蝕刻止擋133A的構造] 如圖2及圖4所示，蝕刻止擋133A，設於絕緣層102及絕緣層103的Y方向的側面當中的區塊間構造150側的側面。此蝕刻止擋133A，例如為含有氧化鋁(Al 2O 3)或其他的金屬氧化膜之絕緣膜。此蝕刻止擋133A，比起藉由氧化矽(SiO 2)等而形成之絕緣層102、103，在規定條件下的蝕刻速率更低(在規定條件下的蝕刻耐性高)。 [第1實施形態之半導體記憶裝置的第1製造方法] 接著參照圖5～圖16，說明第1實施形態之半導體記憶裝置的第1製造方法的一部分。 首先，如圖5所示，在半導體基板100(圖示省略)上，交互層積複數個絕緣層101及犠牲層110A。犠牲層110A，例如由氮化矽(Si 3N 4)等所成。絕緣層101及犠牲層110A，例如藉由CVD(Chemical Vapor Deposition；化學氣相沉積)等而形成。 接著，如圖6所示，在和半導體柱120相對應的位置形成開口OP1。開口OP1，為朝Z方向延伸，貫通絕緣層101及犠牲層110A，使半導體基板100(圖示省略)的上面露出之貫通孔。開口OP1，例如能夠藉由在層積的複數個絕緣層101及犠牲層110A的上面，在和開口OP1相對應的部分形成具有開口的絕緣層102，以絕緣層102作為遮罩而進行RIE(Reactive Ion Etching；反應性離子蝕刻)而形成。 接著，如圖7所示，在開口OP1內形成電荷蓄積膜132、穿隧絕緣膜131及半導體柱120，再形成絕緣層125等。 接著，如圖8所示，在和區塊間構造150的對應的位置形成開口OP2。開口OP2，為朝Z方向及X方向延伸，貫通而於Y方向截斷絕緣層101及犠牲層110A，使半導體基板100(圖示省略)的上面露出之溝。開口OP2，例如能夠藉由在絕緣層102的上面，在和開口OP2相對應的部分形成具有溝的絕緣層103，以絕緣層103作為遮罩而進行RIE而形成。 接著，如圖9所示，透過開口OP2を除去犠牲層110A。犠牲層110A，例如藉由使用磷酸之濕蝕刻等而被除去。 接著，如圖10所示，在絕緣層101的上面、下面及側面、與絕緣層103的上面、與絕緣層102，103的側面、與絕緣層102的下面、與電荷蓄積膜132的外周面，透過開口OP2將金屬氧化膜133D成膜。金屬氧化膜133D的覆蓋電荷蓄積膜132的外周面之部分，成為區塊絕緣膜133(圖3、圖4)。此外，金屬氧化膜133D的覆蓋絕緣層101的上面及下面之部分，成為絕緣膜133B(圖3、圖4)。此外，此金屬氧化膜133D的覆蓋絕緣層102，103的側面之部分，成為蝕刻止擋133A(圖2、圖4)。金屬氧化膜133D，例如藉由以CVD等將氧化鋁(Al 2O 3)成膜而形成。 接著，在成膜有金屬氧化膜133D之絕緣層101的上面、下面及側面、與絕緣層103的上面、與絕緣層102，103的側面、與絕緣層102的下面、與電荷蓄積膜132的外周面，透過開口OP2將導電層110成膜。導電層110，例如藉由以CVD等將鉬(Mo)等成膜而形成。 另，若在金屬氧化膜133D上將鉬(Mo)等的導電層110成膜，則在構成金屬氧化膜133D的氧化鋁(Al 2O 3)晶粒之間的晶界也會有鉬(Mo)等成膜。 接著，如圖11所示，除去導電層110當中的不要部分。具體而言，將成膜於絕緣層103的上面、絕緣層102，103的側面、及絕緣層101的側面等之導電層110，藉由運用氟(F)系的氣體例如三氟化氮(NF 3)之乾蝕刻等而除去。 像這樣，若藉由運用氟(F)系的氣體之乾蝕刻等將導電層110除去，則會生成氟化鋁(AlF 3)。如此一來，在成膜於絕緣層103的上面、絕緣層102，103的側面、及絕緣層101的側面之金屬氧化膜133D上，會成膜由氟化鋁(AlF 3)所成之氟化鋁層140。 此時，在氧化鋁(Al 2O 3)等的金屬氧化膜133D的藉由氟化鋁層140而被覆蓋的部分，例如圖11的C所示部分，成膜於氧化鋁(Al 2O 3)的晶界之鉬(Mo)，會藉由金屬氧化膜133D中的晶粒與氟化鋁層140而被包夾而殘留。 接著，如圖12所示，形成保護層145。保護層145，覆蓋成膜於絕緣層103的上面及絕緣層102，103的側面之金屬氧化膜133D及氟化鋁層140。另一方面，保護層145，不覆蓋成膜於絕緣層101等的上面、下面及側面之金屬氧化膜133D及氟化鋁層140。此保護層145，例如藉由以矽烷(SiH 4)作為原料之電漿CVD，將氧化矽(SiO 2)成膜，藉此形成。這樣的成膜方法其覆蓋性(coverage)不佳，故可形成不覆蓋開口OP2內的構成而選擇性地覆蓋成膜於絕緣層103的上面及絕緣層102，103的側面之金屬氧化膜133D及氟化鋁層140的保護層145。 接著，如圖13所示，將形成於絕緣層101的側面之金屬氧化膜133D及氟化鋁層140，藉由運用氯(Cl 2)系氣體之乾蝕刻等而除去。藉此，在圖11的C所示部分等，藉由金屬氧化膜133D中的晶粒與氟化鋁層140而被包夾而殘留的鉬(Mo)也會被除去。 接著，如圖14所示，藉由將氟化氫HF以水溶液稀釋至1000倍程度而成之氟化氫酸，將氧化矽(SiO 2)的保護層145、與藉由此保護層145而被覆蓋的氟化鋁層140除去。 另，保護層145、與藉由此保護層145而被覆蓋的氟化鋁層140之除去，亦可藉由回蝕刻(etch back)進行。 接著，如圖15所示，將成膜於絕緣層103的上面之金屬氧化膜133D，藉由RIE等的異方性蝕刻等而除去。另，成膜於絕緣層102，103的側面之蝕刻止擋133A，在此工程中不會被除去。蝕刻止擋133A，配置於絕緣層102，103的側面，亦即開口OP2的內面的上側部分。 接著，如圖16所示，將絕緣層152成膜。此絕緣層152，是在開口OP2的內面(導電層110、絕緣層101及蝕刻止擋133A的側面)及開口OP2的底面(半導體基板100的上面)，藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成。 接著，將絕緣層152當中的覆蓋開口OP2的底面的部分除去。此工程，例如藉由RIE等的異方性蝕刻而進行。 像這樣，藉由RIE等的異方性蝕刻，將絕緣層152當中的覆蓋開口OP2的底面的部分除去時，蝕刻速率低(蝕刻耐性高)的蝕刻止擋133A會成為遮罩。其結果，在開口OP2的上側部分，往橫方向(Y方向)之蝕刻不會進展。是故，按照這樣的方法，不會將藉由氧化矽(SiO 2)等而形成之絕緣層102，103藉由RIE等所做的蝕刻而除去，而可將絕緣層152的一部分選擇性地除去。 接著，在絕緣層152之間形成導電層151。導電層151，例如藉由以CVD等的手段將鎢(W)等成膜而形成。 其後，形成如圖2所示般的絕緣層104或接點120C，藉此製造如圖1～圖4所示般的半導體記憶裝置。 [第1實施形態之半導體記憶裝置的第2製造方法] 接著參照圖17～圖28，說明第1實施形態之半導體記憶裝置的第2製造方法的一部分。另，此處說明第2製造方法中特徵性的部分。此外，圖17～圖28中，針對半導體柱120及其周圍的構成構件、或比開口OP2還右側的構成構件，省略圖示。 首先，如同第1製造方法，進行參照圖5～圖10而說明之工程。如此一來，如圖17所示，在絕緣層101的上面、下面及側面、與絕緣層103的上面、與絕緣層102，103的側面、與絕緣層102的下面、與電荷蓄積膜132(圖17中圖示省略)的外周面，會成膜由氧化鋁(Al 2O 3)所成之金屬氧化膜133D，又，在此金屬氧化膜133D上會成膜由鉬(Mo)等所成之導電層110。 此時，如前述般，在構成金屬氧化膜133D的氧化鋁(Al 2O 3)的晶粒之間的晶界，也會有鉬(Mo)成膜。 接著，如圖18所示，形成保護層146。保護層146，覆蓋成膜於絕緣層103的上面及絕緣層102，103的側面之金屬氧化膜133D及導電層110。另一方面，保護層146，不覆蓋成膜於絕緣層101等的側面之金屬氧化膜133D及導電層110。此保護層146，例如藉由以矽烷(SiH 4)作為原料之電漿CVD，將氧化矽(SiO 2)成膜，藉此形成。 接著，如圖19所示，除去導電層110當中的不要部分。具體而言，將成膜於絕緣層102的側面的下側部分及絕緣層101的側面等之導電層110，藉由運用氟(F)系的氣體例如三氟化氮(NF 3)之乾蝕刻等而除去。 像這樣，若藉由運用氟(F)系的氣體之乾蝕刻等將導電層110除去，則會生成氟化鋁(AlF 3)。如此一來，在成膜於絕緣層102的側面的下側部分及絕緣層101的側面之金屬氧化膜133D上，會成膜由氟化鋁(AlF 3)所成之氟化鋁層140。 此時，在氧化鋁(Al 2O 3)等的金屬氧化膜133D的藉由氟化鋁層140而被覆蓋的部分，例如圖19的D所示部分，成膜於氧化鋁(Al 2O 3)的晶界之鉬(Mo)，會藉由金屬氧化膜133D中的晶粒與氟化鋁層140而被包夾而殘留。 接著，如圖20所示，將形成於絕緣層102的側面的下側部分及絕緣層101的側面之金屬氧化膜133D及氟化鋁層140，藉由運用氯(Cl 2)系氣體之乾蝕刻等而除去。藉此，在圖19的D所示部分等，藉由金屬氧化膜133D中的晶粒與氟化鋁層140而被包夾而殘留的鉬(Mo)也會被除去。 接著，如圖21所示，藉由將氟化氫HF以水溶液稀釋至1000倍程度而成之氟化氫酸，將氧化矽(SiO 2)的保護層146除去。 接著，如圖22所示，將導電層110當中的成膜於絕緣層103的上面及側面的上側部分之部分，藉由異方性蝕刻等而除去。另，成膜於絕緣層103的上面及側面、與絕緣層102的側面的上側部分之蝕刻止擋133A，在此工程中不會被除去。蝕刻止擋133A，配置於開口OP2的內面的上側部分。 接著，如圖23所示，將絕緣層152a成膜。此絕緣層152a，是在蝕刻止擋133A的上面、與開口OP2的內面(導電層110、絕緣層101及蝕刻止擋133A的側面)、與開口OP2的底面(半導體基板100的上面)，藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成。 接著，如圖24所示，藉由RIE等的方法，將氧化矽(SiO 2)的絕緣層152a當中的上側部分除去。此工程中，進行絕緣層152a之除去，直到和蝕刻止擋133A接觸的導電層110出現的程度。 接著，如圖25所示，將和蝕刻止擋133A接觸的導電層110，藉由過氧化氫水(H 2O 2)蝕刻。 接著，如圖26所示，將絕緣層152b成膜。此絕緣層152b，是在絕緣層152a的內面及底面、以及蝕刻止擋133A的側面及上面，藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成。 藉由絕緣層152a與絕緣層152b，形成絕緣層152。 接著，將絕緣層152(152a，152b)當中的覆蓋開口OP2的底面的部分除去。此工程，例如藉由RIE等的異方性蝕刻而進行。 像這樣，藉由RIE等的異方性蝕刻，將絕緣層152(152a，152b)當中的覆蓋開口OP2的底面的部分除去時，蝕刻速率低(蝕刻耐性高)的蝕刻止擋133A會成為遮罩。其結果，在開口OP2的上部，往橫方向(Y方向)之蝕刻不會進展。是故，按照這樣的方法，不會將藉由氧化矽(SiO 2)等而形成之絕緣層102，103藉由RIE等所做的蝕刻而除去，而可將絕緣層152的一部分選擇性地除去。 接著，如圖27所示，在絕緣層152(152a，152b)的側面、與絕緣層152(152a，152b)的上面、與蝕刻止擋133A的上面，形成導電層151。導電層151，例如藉由以CVD等的手段將鎢(W)等成膜而形成。 接著，如圖28所示，將導電層151的上側部分、與絕緣層152(152a，152b)的上側部分、與蝕刻止擋133A的上側部分、與絕緣層103的上側部分，藉由化學機械研磨(CMP：Chemical Mechanical Polishing)而除去而平坦化。 其後，形成如圖2及圖4所示般的絕緣層104或接點120C，藉此製造如圖1～圖4所示般的半導體記憶裝置。 [比較例的製造方法] 接著參照圖29～圖32，說明比較例之半導體記憶裝置的製造方法的要點。 [第1比較例的製造方法] 第1比較例的製造方法中，首先，如同第1實施形態之半導體記憶裝置的第1製造方法般，進行參照圖5～圖10而說明之工程。一旦圖10所示工程完成，則如前述般，在絕緣層101的上面、下面及側面、與絕緣層103的上面、與絕緣層102，103的側面、與絕緣層102的下面、與電荷蓄積膜132的外周面，會成膜由氧化鋁(Al 2O 3)所成之金屬氧化膜133D，又，在此金屬氧化膜133D上會成膜由鉬(Mo)等所成之導電層110。 此時，如前述般，在構成金屬氧化膜133D的氧化鋁(Al 2O 3)的晶粒之間的晶界，也會有鉬(Mo)成膜。 接著，如圖29所示，藉由運用氟(F)系氣體例如三氟化氮(NF 3)之乾蝕刻等，將導電層110當中的成膜於絕緣層103的上面、絕緣層102，103的側面、及絕緣層101的側面等之導電層110除去。 像這樣，一旦藉由運用氟(F)系氣體之乾蝕刻等將導電層110除去，則在成膜於絕緣層103的上面、絕緣層102，103的側面、及絕緣層101的側面之金屬氧化膜133D上，會成膜由氟化鋁(AlF 3)所成之氟化鋁層140。 此時，在由氧化鋁(Al 2O 3)所成之金屬氧化膜133D的藉由氟化鋁層140而被覆蓋的部分，例如圖29的E所示部分，成膜於氧化鋁(Al 2O 3)的晶界之鉬(Mo)，會藉由金屬氧化膜133D中的晶粒與氟化鋁層140而被包夾而殘留。 接著，如圖30所示，藉由氟化氫(HF)等將氟化鋁層140除去。 在此情形下，在成膜於絕緣層101的側面之由氧化鋁(Al 2O 3)所成之金屬氧化膜133D中，成膜於氧化鋁(Al 2O 3)的晶界之鉬(Mo)會殘留。 是故，在Z方向相鄰的2個導電層110彼此，恐會透過殘留於金屬氧化膜133D中的晶界之鉬(Mo)而被電性連接而短路。 [第2比較例的製造方法] 第2比較例的製造方法中，首先，如同第1實施形態之半導體記憶裝置的第1製造方法般，進行參照圖5～圖10而說明之工程。 一旦圖10所示工程完成，則如前述般，在構成金屬氧化膜133D的氧化鋁(Al 2O 3)的晶粒之間的晶界，也會有鉬(Mo)成膜。 接著，如圖31所示，藉由運用氯(Cl 2)系氣體之乾蝕刻等，將導電層110當中的成膜於絕緣層103的上面、絕緣層102，103的側面、及絕緣層101的側面等之導電層110除去。此外，將形成於絕緣層103的上面、絕緣層102，103的側面及絕緣層101的側面之金屬氧化膜133D除去。 依此方式，將形成於絕緣層101的側面之金屬氧化膜133D除去，因此成膜於絕緣層101的側面之由氧化鋁(Al 2O 3)所成之金屬氧化膜133D的表面(開口OP2側的面)上成膜的鉬(Mo)也會被除去。 因此，第1比較例的製造方法中的問題，亦即在Z方向相鄰的2個導電層110彼此透過殘留於金屬氧化膜133D中的晶界之鉬(Mo)而被電性連接的疑慮便消除。 接著，如圖32所示，在開口OP2的內面及底面形成絕緣層152。其後，將開口OP2的底面部分的絕緣層152藉由RIE等的異方性蝕刻而除去。一旦進行此異方性蝕刻，則在開口OP2的上側部分，橫方向(Y方向)的蝕刻亦會進展，藉由氧化矽(SiO 2)等而形成的絕緣層102，103也會被除去，在開口OP2的上側部分可能導致開口幅度朝Y方向擴張。 像這樣，在開口OP2的上側部分開口幅度朝Y方向擴張的狀態下，若藉由鎢(W)等之成膜而形成導電層151，則導電層151在該上側部分可能會成為朝Y方向擴張的形狀。 其後，若形成接點120C，則接點120C恐會與朝Y方向擴張的導電層151短路。 [第1實施形態的效果] 第1實施形態中，例如參照圖13說明之工程中，成膜於絕緣層101的側面之由氧化鋁(Al 2O 3)所成之金屬氧化膜133D，會和成膜於其晶界之鉬(Mo)一起被除去。因此，會抑制在Z方向相鄰的2個導電層110彼此透過殘留的鉬(Mo)而被電性連接而短路之問題，能夠確保該些2個導電層110彼此的絕緣。 此外，本實施形態中，藉由RIE等的異方性蝕刻，將絕緣層152當中的覆蓋開口OP2的底面的部分除去時，蝕刻止擋133A會成為遮罩。是故，在開口OP2的上側部分，會抑制蝕刻往橫方向(Y方向)進展，在開口OP2的上側部分能夠抑制開口幅度擴張。 是故，會抑制導電層151朝Y方向擴張，而可抑制接點120C與導電層151之短路。 [第2實施形態] 接著，參照圖面說明第2實施形態之半導體記憶裝置的構成。另，以下說明中，針對和第1實施形態同樣的構成部分標註同一符號，簡化或省略說明。 [構造] 圖33為示意第2實施形態之半導體記憶裝置的主要部位的模型化截面圖。第2實施形態中，區塊間構造150A的構造及蝕刻止擋133A的配置狀態，和圖2及圖4等中圖示的第1實施形態中的區塊間構造150的構造及蝕刻止擋133A的配置狀態相異。 第2實施形態中，區塊間構造150A，例如具備朝Z方向及Y方向延伸之絕緣層153、與各自設於絕緣層153的側面之一對的絕緣層154。絕緣層153，154，例如由氧化矽(SiO 2)等的絕緣材所成。 區塊間構造150A，例如其上側部分的Y方向幅度，相對於比其還下方部分的Y方向幅度而言窄。 將絕緣層153夾在中間而於Y方向相隔距離的一對的絕緣層154，在其上側部分，沿著Z方向從下方朝向上方而逐漸地Y方向幅度減少。 蝕刻止擋133A，設於絕緣層102及絕緣層103的側面當中的區塊間構造150A側的側面。第2實施形態中，例如絕緣層102，103的側面當中的區塊間構造150A側的側面係傾斜。也就是說，將區塊間構造150A夾在中間而於Y方向相隔距離的絕緣層102，103的側面彼此成為沿著Z方向從下方朝向上方而逐漸地接近之傾斜面。因此，設於絕緣層102，103的側面的一對的蝕刻止擋133A，以沿著Z方向從下方朝向上方而逐漸地接近之方式傾斜配置。 本實施形態中，區塊間構造150A的上面，亦即絕緣層153的上面呈平坦，絕緣層153的上面與絕緣層103的上面形成連續的平面。 [第2實施形態之半導體記憶裝置的製造方法] 接著，針對第2實施形態之半導體記憶裝置的製造方法的一例，說明其要點。 首先，如同第1實施形態之半導體記憶裝置的第1製造方法般，進行參照圖5～圖7而說明之工程。 接著，例如如圖34所示，如同參照圖8說明之工程般，形成開口OP2。但，第2實施形態中，開口OP2是以上側部分的Y方向幅度相較於比其還下方部分的Y方向幅度更窄之方式形成。因此，絕緣層102，103的側面當中的開口OP2側的側面成為傾斜面。 接著，例如如圖35所示，進行參照圖9～圖15說明之工程，藉此在絕緣層102，103的側面當中的開口OP2側的傾斜的側面形成蝕刻止擋133A。 接著，例如如圖36所示，在開口OP2的內面(導電層110、絕緣層101及蝕刻止擋133A的側面)及開口OP2的底面(半導體基板100的上面)，藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成絕緣層154。此時，開口OP2的上側部分的Y方向幅度窄，故一方的絕緣層154的上側部分與另一方的絕緣層154的上側部分會重疊，開口OP2的上側部分會藉由重疊的雙方的絕緣層154而被閉塞。另，在比開口OP2的上側部分還下方部分，一方的絕緣層154與另一方的絕緣層154之間有間隙(空隙)。 接著，例如如圖37所示，將閉塞開口OP2的上側部分之絕緣層154的上側部分的一部分，藉由RIE等的異方性蝕刻而除去。藉此，形成於一方的絕緣層154與另一方的絕緣層154之間的間隙(空隙)，在上側部分成為開口狀態。 此處，藉由RIE等的異方性蝕刻，將閉塞開口OP2的上側部分之絕緣層154的上側部分除去時，蝕刻速率低(蝕刻耐性高)的蝕刻止擋133A會成為遮罩。其結果，在開口OP2的上側部分，往橫方向(Y方向)之蝕刻不會進展。是故，按照這樣的方法，不會將藉由氧化矽(SiO 2)等而形成之絕緣層102，103藉由RIE等所做的蝕刻而除去，而可將閉塞開口OP2的上側部分之絕緣層154的上側部分選擇性地除去。 接著，例如如圖38所示，從成為開口狀態的開口OP2的上側部分，對形成於一方的絕緣層154與另一方的絕緣層154之間的間隙(空隙)，藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成絕緣層153。此時，在絕緣層103的上面也成絕緣層153。 其後，將形成於絕緣層103的上面之絕緣層153除去，並且形成絕緣層104或接點120C，藉此製造第2實施形態之半導體記憶裝置。 [第3比較例] 接著參照圖39，說明第3比較例之半導體記憶裝置的構成。另，針對和第2實施形態同樣的構成部分標註同一符號，簡化或省略說明。 如圖39所示，第3比較例之半導體記憶裝置，未具備第2實施形態之半導體記憶裝置中具備的蝕刻止擋133A。 此外，區塊間構造150A(絕緣層153)的上面凹陷，絕緣層104侵入此凹陷部，絕緣層104的上面也成為凹陷的狀態。 在區塊間構造150A及絕緣層104的上面形成凹陷部的理由如下。 亦即，如參照圖36說明般，若對於上側部分的Y方向幅度相較於比其還下方部分的Y方向幅度更窄的開口OP2，在其內面及底面形成絕緣層154，則雙方的絕緣層154的上側部分會重疊，而將開口OP2的上側部分閉塞。 鑑此，第2實施形態之製造方法中，如參照圖37說明般，是將閉塞開口OP2的上側部分之絕緣層154的上側部分，藉由RIE等的異方性蝕刻而除去。此外，此時，藉由蝕刻止擋133A，會抑制開口OP2朝橫方向(Y方向)擴張。 此處，當在開口OP2內未設有蝕刻止擋133A的情形下，例如如圖40所示，在開口OP2的上側部分，橫方向(Y方向)的蝕刻也會進展，藉由氧化矽(SiO 2)等而形成的絕緣層154及絕緣層102，103也會被除去，在開口OP2的上側部分會導致開口幅度朝Y方向擴張。 像這樣，在開口OP2的上側部分開口幅度朝Y方向擴張的狀態下，當從開口OP2的上側部分對形成於一方的絕緣層154與另一方的絕緣層154之間的間隙(空隙)藉由CVD等的手段將氧化矽(SiO 2)等成膜，藉此形成絕緣層153的情形下，例如如圖41所示，絕緣層153的上面會凹陷。這是因為，作為絕緣層153的氧化矽(SiO 2)等的充填量，是以開口OP2的開口幅度未朝Y方向擴張為條件而設定，因此若開口OP2的開口幅度朝Y方向擴張，則會額外使用氧化矽(SiO 2)等來填埋此擴張部分，其結果，絕緣層153的上面會凹陷。 像這樣若絕緣層153的上面凹陷，則形成於此絕緣層153之上的絕緣層104的上面亦會產生凹陷。因此，例如形成於絕緣層104的上方之配線層等會產生凹陷，恐無法適當地形成配線層等。 [第2實施形態的效果] 第2實施形態中，區塊間構造150A的上面，亦即絕緣層153，154的上面呈平坦，因此絕緣層104的上面亦變得平坦。因此，例如能夠將形成於絕緣層104的上方之配線層等適當地形成。 [其他] 雖已說明了本發明的幾個實施形態，但該些實施形態是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均包含於發明之範圍或要旨中，且包含於申請專利範圍所記載之發明及其均等範圍內。
100:半導體基板 110:導電層 120:半導體柱 130:閘極絕緣膜 150:區塊間構造
[圖1、圖2]第1實施形態之半導體記憶裝置的模型化截面圖。 [圖3]圖2的A所示部分的模型化放大截面圖。 [圖4]圖2的B所示部分的模型化放大截面圖。 [圖5～圖16]示意第1實施形態之半導體記憶裝置的第1製造方法的模型化Y-Z截面圖。 [圖17～圖28]示意第1實施形態之半導體記憶裝置的第2製造方法的模型化Y-Z截面圖。 [圖29、圖30]示意第1比較例之半導體記憶裝置的製造方法的模型化Y-Z截面圖。 [圖31、圖32]示意第2比較例之半導體記憶裝置的製造方法的模型化Y-Z截面圖。 [圖33]示意第2實施形態之半導體記憶裝置的構成的模型化截面圖。 [圖34～圖38]示意第2實施形態之半導體記憶裝置的製造方法的模型化Y-Z截面圖。 [圖39】示意第3比較例之半導體記憶裝置的構成的模型化截面圖。 [圖40、圖41]示意第3比較例之半導體記憶裝置的製造方法的模型化Y-Z截面圖。
100:半導體基板
100P:P型井區域
150:區塊間構造
BLK:記憶體區塊

Claims (5)

  1. 一種半導體記憶裝置，具備： 基板； 朝和前述基板的表面交叉之第1方向被交互層積而成之複數個第1導電層及複數個第1絕緣層； 朝前述第1方向延伸，和前述複數個第1導電層及前述複數個第1絕緣層相向之第1半導體層； 連接至前述第1半導體層的前述第1方向中的一端部，而朝和前述第1方向交叉之第2方向延伸之第2半導體層； 覆蓋前述第1半導體層的另一端部的外周面之第2絕緣層；及 在前述第2方向之位置和前述複數個第1導電層、前述複數個第1絕緣層及前述第2絕緣層相異，朝前述第1方向延伸，在前述第1方向中的一端和前述第2半導體層接觸，前述第1方向中的另一端比前述第2絕緣層還遠離前述第2半導體層之第3絕緣層； 在前述第2絕緣層的前述第2方向中的前述第3絕緣層側的面設有金屬氧化膜， 在前述複數個第1絕緣層的前述第2方向中的前述第3絕緣層側的面未設有金屬氧化膜。
  2. 如請求項1所述之半導體記憶裝置，其中，具備： 設於前述複數個第1導電層與前述第1半導體層之間之電荷蓄積膜；及 設於前述複數個第1導電層與前述電荷蓄積膜之間之複數個第1金屬氧化膜。
  3. 如請求項2所述之半導體記憶裝置，其中， 具備：設於前述複數個第1導電層與前述複數個第1絕緣層之間，和前述第1金屬氧化膜連續地形成之複數個第2金屬氧化膜。
  4. 如請求項3所述之半導體記憶裝置，其中， 設於前述第2絕緣層的前述第2方向中的前述第3絕緣層側的面之前述金屬氧化膜，在前述第1方向，和前述複數個第2金屬氧化膜的任一者相隔距離。
  5. 如請求項1至4中任一項所述之半導體記憶裝置，其中， 前述基板為半導體基板， 前述第2半導體層為前述半導體基板的一部分。
TW110119660A 2020-09-17 2021-05-31 半導體記憶裝置 TWI809405B (zh)

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