TW202222020A

TW202222020A - 負壓產生電路以及晶片

Info

Publication number: TW202222020A
Application number: TW110117597A
Authority: TW
Inventors: 蔣新喜; 程珍娟; 孫天奇; 張靖愷
Original assignee: 大陸商敦泰電子(深圳)有限公司
Priority date: 2020-11-27
Filing date: 2021-05-14
Publication date: 2022-06-01
Also published as: CN112416043A; TWI777561B

Abstract

本發明公開了一種負壓產生電路以及晶片，所述負壓產生電路包括：第一電容，一個極板連接第一節點，所述第一節點用於輸出第一電壓訊號；另一個極板連接第二節點，所述第二節點用於輸出第二電壓訊號；第一開關，連接輸入外部電源電壓的端口與所述第一節點；第二開關，所述第一節點通過所述第二開關接地；第三開關，所述第二節點通過所述第三開關接地；其中，所述第一開關、所述第二開關以及所述第三開關基於開關控制訊號，使得所述第二電壓訊號在0V和預設負壓訊號之間周期性切換，所述預設負壓訊號等於所述外部電源電壓的負值。所述負壓產生電路的電路結構簡單，響應速度快。而且第一電壓訊號還可以作爲電路模組的電源電壓。

Description

負壓產生電路以及晶片

本發明涉及集成電路技術領域，更具體的說，涉及一種負壓產生電路以及晶片。

隨著科學技術的不斷發展，越來越多的電子設備被廣泛的應用於人們的日常生活以及工作當中，為人們的日常生活以及工作帶來了巨大的便利，成為當今人們不可或缺的重要工具。

電子設備實現各種功能的核心是各種電路系統，基於所需實現的功能，一些電路系統需要連接浮地電壓訊號，浮地電壓訊號在0V和預設負電壓之間切換。

現有技術中，一般採用負壓電荷泵，產生在0V和預設負電壓之間切換的浮地電壓訊號，負壓電荷泵的結構複雜，響應速度慢。

有鑒於此，本申請提供了一種負壓產生電路以及晶片，方案如下：

一種負壓產生電路，所述負壓產生電路包括：

第一電容，一個極板連接第一節點，所述第一節點用於輸出第一電壓訊號；另一個極板連接第二節點，所述第二節點用於輸出第二電壓訊號；

第一開關，連接輸入外部電源電壓的端口與所述第一節點；

第二開關，所述第一節點通過所述第二開關接地；

第三開關，所述第二節點通過所述第三開關接地；

其中，所述第一開關、所述第二開關以及所述第三開關基於開關控制訊號，使得所述第二電壓訊號在0V和預設負壓訊號之間周期性切換，所述預設負壓訊號等於所述外部電源電壓的負值。

優選的，在上述負壓產生電路中，所述第一開關為第一晶體管，所述第二開關為第二晶體管，所述第三開關為第三晶體管；

所述第一晶體管的栅極接入第一開關控制訊號，源極接入所述第三電壓訊號，漏極與所述第一節點連接；

所述第二晶體管的栅極接入第二開關控制訊號，漏極與所述第一節點連接，源極接地；

所述第三晶體管的栅極接入第三開關控制訊號，源極與所述第二節點連接，漏極接地。

優選的，在上述負壓產生電路中，所述第一晶體管為PMOS，所述第二晶體管和所述第三晶體管均為NMOS。

優選的，在上述負壓產生電路中，所述第一晶體管、所述第二晶體管以及所述第三晶體管分別與邏輯控制器連接，所述邏輯控制器用於生成所述開關控制訊號；

所述邏輯控制器用於為所述第一晶體管的栅極輸入第一開關控制訊號，用於為所述第二晶體管的栅極輸入第二開關控制訊號，用於為所述第三晶體管的栅極輸入第三開關控制訊號；

其中，所述第一晶體管與所述第二晶體管不同時導通，所述第二晶體管和所述第三晶體管不同時導通。

優選的，在上述負壓產生電路中，所述邏輯控制器包括：

第一輸出模塊，所述第一輸出模塊用於基於輸入的第一訊號，輸出第二訊號和所述第三開關控制訊號；

第二輸出模塊，所述第二輸出模塊用於基於所述第二訊號，輸出所述第一開關控制訊號和所述第二開關控制訊號；

所述邏輯控制器具有用於輸入所述第一訊號的輸入端、用於輸出所述第一開關控制訊號的第一輸出端、用於輸出所述第二開關控制訊號的第二輸出端、以及用於輸出所述第三開關控制訊號的第三輸出端。

優選的，在上述負壓產生電路中，所述第一輸出模組包括：第一緩衝器、第一與門、電平轉移器、第一反相器、第二反相器、第一或門；所述第一與門為三輸入端的與門；

所述第一緩衝器的輸入端連接所述邏輯控制器的輸入端；

所述第一與門的一個輸入端連接所述第一緩衝器的輸出端，其另外兩個輸入端分別連接第三節點和所述第一反相器的輸出端，其輸出端連接所述電平轉移器的輸入端；

所述第一反相器的輸入端連接所述邏輯控制器的第三輸出端；

所述第一或門的一個輸入端連接所述第三節點，另一個輸入端連接所述第一緩衝器的輸出端，其輸出端連接第二反相器的輸入端；

所述第二反相器的輸出端連接所述邏輯控制器的第三輸出端；

所述電平轉移器的輸出端連接第四節點，用於輸出所述第二訊號。

優選的，在上述負壓產生電路中，所述第二輸出模組包括：第二或門、第二與門、第二緩衝器和第三緩衝器；所述第二與門為兩輸入端的與門；

所述第二或門的一個輸入端連接所述第四節點，另一個輸入端連接所述邏輯控制器的第二輸出端，其輸出端連接所述第二緩衝器的輸入端；

所述第二緩衝器的輸出端連接所述邏輯控制器的第一輸出端；

所述第二與門的一個輸入端連接所述第四節點，另一個輸入端連接所述邏輯控制器的第一輸出端，其輸出端連接所述第三緩衝器的輸入端；

所述第三緩衝器的輸出端連接所述邏輯控制器的第二輸出端。

優選的，在上述負壓產生電路中，所述第一輸出模組與所述第二輸出模組之間連接有電壓檢測模組，所述電壓檢測模組用於基於輸入的第三訊號和所述第二訊號，輸出第四訊號；

所述第二輸出模組基於輸入的所述第四訊號輸出所述第一開關控制訊號和所述第二開關控制訊號。

優選的，在上述負壓產生電路中，所述電壓檢測模組包括：第三反相器、第四反相器、或非門、第四晶體管、第五晶體管、第六晶體管、第七晶體管和第三與門；

所述第三反相器的輸入端用於輸入所述第三訊號，其輸出端連接所述或非門的一個輸入端；

所述或非門的另一個輸入端連接第五節點，其輸出端連接第六節點；

所述第三與門的一個輸入端輸入所述第二訊號，另一個輸入端連接所述第六節點，其輸出端用於輸出所述第四訊號；

所述第四反相器的輸入端用於輸入所述第二訊號，其輸出端連接所述第四晶體管的栅極；

所述第四晶體管的源極連接所述第五節點，其漏極連接所述第五晶體管的漏極，其襯底連接源極；

所述第五晶體管的栅極輸入所述第一電壓訊號，其源極輸入所述第二電壓訊號，其襯底連接源極；

所述第六晶體管的栅極連接所述第六節點，其源極輸入所述外部電源電壓，其漏極連接所述第五節點，其襯底連接源極；

所述第七晶體管的栅極連接所述第六節點，其漏極連接所述第五節點，其源極接地，其襯底連接源極。

優選的，在上述負壓產生電路中，所述第四晶體管和所述第六晶體管均為PMOS，所述第五晶體管和所述第七晶體管均為NMOS。

優選的，在上述負壓產生電路中，所述負壓產生電路用於為電路模組供電；

所述第一電壓訊號用於作為所述電路模組的電源電壓，所述第二電壓訊號用於作為所述電路模組的浮地電壓訊號。

優選的，在上述負壓產生電路中，所述負壓產生電路與所述電路模組集成在同一晶片，或分別集成在不同的晶片。

本發明還提供了一種晶片，包括上述任一項所述的負壓產生電路。

通過上述描述可知，本發明技術方案提供的負壓產生電路以及晶片中，所述負壓產生電路包括：第一電容，一個極板連接第一節點，所述第一節點用於輸出第一電壓訊號；另一個極板連接第二節點，所述第二節點用於輸出第二電壓訊號；第一開關，連接輸入外部電源電壓的端口與所述第一節點；第二開關，所述第一節點通過所述第二開關接地；第三開關，所述第二節點通過所述第三開關接地；其中，所述第一開關、所述第二開關以及所述第三開關基於開關控制訊號，使得所述第二電壓訊號在0V和預設負壓訊號之間周期性切換，所述預設負壓訊號等於所述外部電源電壓的負值。本發明技術方案提供三個開關以及一個電容即可實現電壓在0V和預設負壓訊號之間周期性切換的第二電壓訊號，電路結構簡單，響應速度快。而且第一電壓訊號還可以作為電路模組的電源電壓。

為了更清楚地說明本申請實施例或相關技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，描述中的附圖僅僅是本申請的實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。

本說明書附圖所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士瞭解與閱讀，並非用以限定本發明可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關係的改變或大小的調整，在不影響本發明所能產生的功效及所能達成的目的下，均應仍落在本發明所揭示的技術內容得能涵蓋的範圍內。

下面將結合本申請實施例中的附圖，對本申請中的實施例進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例。基於本申請中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬本申請保護的範圍。

如圖1所示，圖1為一種常規負壓產生電路的結構示意，圖1所示電路包括：開關K11、開關K12、開關K13、電容C11和負壓電荷泵。電容C11的兩個極板分別連接節點N11和節點N12，開關K11的連接輸入外部電源電壓VDD_SUPPLY的端口和節點N11，開關K13連接接地端GND（0電位）和節點N12，開關K12連接負壓電荷泵和節點N12。其中，節點N11能夠為電路模組提供外部電源電壓VDD_SUPPLY，節點N12能夠為電路模組提供浮地電壓訊號VSS。浮地電壓訊號VSS能夠基於三個開關的導通狀態在負壓電荷泵提供的負壓OUT和0V之間切換。

當開關K11和開關K13閉合，開關K12斷開時，節點N11電壓為外部電源電壓VDD_SUPPLY，此時VDD=VDD_SUPPLY，電路模組由外部電源電壓VDD_SUPPLY供電。同時，外部電源電壓VDD_SUPPLY給電容C11充電。當開關K11和開關K13斷開，開關K12閉合時，節點N12和負壓電荷泵導通，VSS=OUT，電路模組由電容C11放電提供電流。

為了實現浮地電壓訊號VSS所需的負壓OUT，常規技術一般需要採用負壓電荷泵，但是負壓電荷泵需要四個較大尺寸的MOS開關，還需要兩個電容分別作為泵電容和輸出穩壓電容，故片外器件多、片內電容面積大，控制邏輯複雜，功耗大，而且負壓電荷泵電路需要啓動時間，系統響應速度慢。負壓電荷泵的結構如圖2所示。

如圖2所示，圖2為一種常規負壓電荷泵的電路圖，所述負壓電荷泵包括：開關K14至開關K17、電容C12和電容C13，電容C13的兩個極板分別連接節點N13和節點N14，開關K14連接接地端GND和節點N13，開關K15連接輸入外部電源電壓VDD_SUPPLY的端口和節點N13，開關K16連接輸出端VOUT和節點N14，開關K17連接節點N14和接地端GND，電容C12的兩個極板分別連接輸出端VOUT和接地端GND，輸出端VOUT輸出負壓OUT。

圖2所示負壓電荷泵需要四個開關以及兩個電容，故需要較大的面積以及較大負載的邏輯控制電流。同時，負壓電壓泵啓動時需要給電容C12和電容C13充電，啓動時間與該兩個電容的大小以及啓動電流的大小相關，故兩電容的充電會影響響應速度。

通過上述描述可知，現有的負壓產生電路需要採用負壓電荷泵，電路器件多，面積大，電路結構以及控制方式複雜，各種器件的類型以及開關的襯底電位選擇需要嚴格的設計。

為了解决上述問題，本發明實施例提供了一種負壓產生電路，電路結構簡單，控制簡單，功耗低，響應速度快，片外器件少，電路版圖面積小，可靠性好。

為使本申請的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖和具體實施方式對本申請作進一步詳細的說明。

如圖3所示，圖3為本發明實施例提供的一種負壓產生電路的電路圖，所述負壓產生電路包括：

第一電容C1，所述第一電容C1的一個極板連接第一節點N1，所述第一節點N1用於輸出第一電壓訊號VDD；另一個極板連接第二節點N2，所述第二節點N2用於輸出第二電壓訊號VSS；

第一開關K1，所述第一開關K1連接輸入外部電源電壓VDD_SUPPLY的端口與所述第一節點N1；

第二開關K2，所述第一節點N1通過所述第二開關K2接地；

第三開關K3，所述第二節點N2通過所述第三開關K3接地，即所述第二節點N2通過所述第三開關K3連接接地端GND；

其中，所述第一開關K1、所述第二開關K2以及所述第三開關K3基於開關控制訊號，使得所述第二電壓訊號VSS在0V和預設負壓訊號之間周期性切換，所述預設負壓訊號等於所述外部電源電壓VDD_SUPPLY的負值。具體的，通過開關控制訊號控制三個開關的導通狀態，能夠使得所述第二節點N2的電壓在GND（0V）和-VDD_SUPPLY之間切換，所述第二節點N2可以通過第三開關K3連接到接地端GND。本發明實施例中接地端GND為系統的接地。

在第一開關K1和第三開關K3導通，且第二開關K2斷開時，第一節點N1和輸入所述外部電源電壓VDD_SUPPLY的端口連接，第二節點N2與接地端GND連接，即VSS=0V。各個開關狀態如圖4所示。

如圖4所示，圖4為圖3所示電路中一種開關導通狀態以及電流流經路徑的原理示意圖，此時，所述外部電源電壓VDD_SUPPLY通過導通的第一開關K1，給電路模組提供電流，同時能夠給第一電容C1充電。虛線箭頭表示電流流經路徑以及方向。

在第二開關K2閉合，且第一開關K1和第三開關K3斷開時，第一節點N1通過導通的第二開關K2與接地端GND連接，第二節點N2與接地端GND斷開，各個開關狀態如圖5所示。

如圖5所示，圖5為圖3所示電路中另一種開關導通狀態以及電流流經路徑的原理示意圖，虛線箭頭表示電流流經路徑以及方向。基於第一電容C1兩端的電壓不能突變的原理，有如下關係：

故第二電壓訊號VSS變為外部電源電壓VDD_SUPPLY的負值，通過簡單的電路以及開關控制方式，即可實現負壓功能。

第一電容C1兩端的電壓變化為：

其中，I為第一電容C1的放電電流，t為VSS的負壓工作時間。基於I和t以及第一電容C1的大小，可以計算出第一電容C1兩極的電壓變化

。

通過周期性的控制開關導通狀態，能夠使得第二電壓訊號VSS在-VDD_SUPPLY和0V之間周期變化，控制好電流I以及周期時間t，選擇預設的第一電容C1，能夠滿足由第一電容C1提供電流，電容兩極的電壓變化

不影響晶片內部電路模組的工作。

本發明實施例所述負壓產生電路所使用的電路模組可以為指紋識別晶片中的電路模組。第一電壓訊號VDD可以作為晶片內部電路模組的供電電源，第二電壓訊號VSS作為晶片的內部浮地電壓訊號，接地端GND為0V的系統地，第一電容C1為片外電容。顯然，本發明實施例所述負壓產生電路不局限於用於指紋識別晶片中的電路模組，也可以為其他任何需要浮地電壓訊號的電路模組，本發明實施例對其使用場景不作具體限定。

本發明實施例所述負壓產生電路，通過三個開關一個電容，即可實現在0V和預設負壓訊號之間周期性切換的第二電壓訊號VSS，電路結構簡單，控制簡單。而且所述負壓產生電路無需負壓電荷泵，避免了由於採用負壓電荷泵需要的啓動時間，系統響應速度快，功耗低，不需要額外的電容，故不占用版圖面積，不增加片外器件，成本低。

如圖6所示，圖6為本發明實施例提供的負壓產生電路的具體實現圖示，基於圖3所示方式，所述第一開關K1為第一晶體管MP，所述第二開關K2為第二晶體管MN1，所述第三開關K3為第三晶體管MN2。易知的，晶體管具有栅極、源極和漏極，晶體管作為開關元件，栅極作為控制端，栅極和源極能夠等效替換。本申請中，晶體管的襯底電位選擇保證PN結不能正偏。

所述第一晶體管MP的栅極接入第一開關控制訊號TX1_P ，源極接入所述外部電源電壓VDD_SUPPLY，漏極與所述第一節點連接，襯底連接源極。所述第二晶體管MN1的栅極接入第二開關控制訊號TX1_N ，漏極與所述第一節點N1連接，源極接地，即源極連接接地端GND，襯底連接源極。所述第三晶體管MN2的栅極接入第三開關控制訊號TX2，源極與所述第二節點N2連接，漏極接地，即漏極連接接地端GND，襯底連接源極。

在圖6所示方式中，所述負壓產生電路中三個開關均容易通過MOS實現。第一電壓訊號VDD通過所述第一晶體管MP和所述第二晶體管MN1，在VDD_SUPPLY和0V之間切換，第二電壓訊號VSS通過所述第三晶體管MN2，與接地端GND連接或是斷開。根據第一電壓訊號VDD和第二電壓訊號VSS的電壓範圍，選擇所述第一晶體管MP為PMOS，所述第二晶體管MN1和所述第三晶體管MN2均為NMOS。PMOS和NMOS的襯底均連接各自源極。三個開關的實現方式可以基於需求設計為NMOS或是PMOS，不局限於圖6所示方式。

通過電流走向，所述第一晶體管MP和所述第三晶體管MN2會走電路模組的電流，為了減小壓降（IR drop），所述第一晶體管MP和所述第三晶體管MN2的尺寸需要根據系統需求設計適當大，滿足系統的壓降需求。所述第二晶體管MN1無需流過電路模組工作電流，故無需設計太大尺寸，避免占用較大的版圖面積。所述第二晶體管MN1的尺寸小於所述第一晶體管MP和所述第三晶體管MN2的尺寸。

如圖7所示，圖7為具有本發明實施例所述負壓產生電路的系統電路框圖，結合圖3、圖6和圖7，所述第一晶體管MP、所述第二晶體管MN1以及所述第三晶體管MN2分別與邏輯控制器連接，所述邏輯控制器用於生成所述開關控制訊號。所述邏輯控制器用於為所述第一晶體管MP的栅極輸入第一開關控制訊號TX1_P，用於為所述第二晶體管MN1的栅極輸入第二開關控制訊號TX1_N，用於為所述第三晶體管MN2的栅極輸入第三開關控制訊號TX2。

其中，為了避免開關切換過程中，外部電源電壓VDD_SUPPLY到接地端GND的通路，以及第一電容C1兩極板直接短路的通路，設置所述第一晶體管MP與所述第二晶體管MN1不同時導通，所述第二晶體管MN1和所述第三晶體管MN2不同時導通。

如圖8所示，圖8為本發明實施例提供的一種開關控制訊號的時序圖，第一開關控制訊號TX1_P作為所述第一晶體管MP的栅極控制電壓，第二開關控制訊號TX1_N作為所述第二晶體管MN1的栅極控制電壓，第三開關控制訊號TX2作為所述第三晶體管MN2的栅極控制電壓。

如圖9所示，圖9為本發明實施例提供的一種邏輯控制器的電路圖，所述邏輯控制器包括：第一輸出模組21，所述第一輸出模組21用於基於輸入的第一訊號TX，輸出第二訊號TX1_IN_LS和所述第三開關控制訊號TX2；第二輸出模組22，所述第二輸出模組用於基於所述第二訊號TX1_IN_LS，輸出所述第一開關控制訊號TX1_P和所述第二開關控制訊號TX1_N。

其中，所述邏輯控制器具有用於輸入所述第一訊號TX的輸入端、用於輸出所述第一開關控制訊號TX1_P的第一輸出端、用於輸出所述第二開關控制訊號TX1_N的第二輸出端、以及用於輸出所述第三開關控制訊號TX2的第三輸出端。

如圖9所示，所述第一輸出模組21包括：第一緩衝器BUF1、第一與門AND1、電平轉移器LS、第一反相器ISLN1、第二反相器ISLN2、第一或門OR1；所述第一與門AND1為三輸入端的與門。

其中，所述第一緩衝器BUF1的輸入端連接所述邏輯控制器的輸入端，以輸入第一訊號TX，其輸出端輸出一個訊號TX_D。所述第一與門AND1的一個輸入端連接所述第一緩衝器BUF1的輸出端，其另外兩個輸入端分別連接第三節點N3和所述第一反相器ISLN1的輸出端，其輸出端連接所述電平轉移器LS的輸入端。所述第一反相器ISLN1的輸入端連接所述邏輯控制器的第三輸出端。所述第一或門OR1的一個輸入端連接所述第三節點N3，另一個輸入端連接所述第一緩衝器BUF1的輸出端，其輸出端連接第二反相器ISLN2的輸入端。所述第二反相器ISLN2的輸出端連接所述邏輯控制器的第三輸出端。所述電平轉移器LS的輸出端連接第四節點N4，用於輸出所述第二訊號TX1_IN_LS。

如圖9所示，所述第二輸出模組22包括：第二或門OR2、第二與門AND2、第二緩衝器BUF2和第三緩衝器BUF3；所述第二與門AND2為兩輸入端的與門。

其中，所述第二或門OR2的一個輸入端連接所述第四節點N4，另一個輸入端連接所述邏輯控制器的第二輸出端，其輸出端連接所述第二緩衝器BUF2的輸入端。所述第二緩衝器BUF2的輸出端連接所述邏輯控制器的第一輸出端。所述第二與門AND2的一個輸入端連接所述第四節點N4，另一個輸入端連接所述邏輯控制器的第一輸出端，其輸出端連接所述第三緩衝器BUF3的輸入端。所述第三緩衝器BUF3的輸出端連接所述邏輯控制器的第二輸出端。

基於圖9所示邏輯控制器，能夠產生如圖8所示時序圖，控制圖6所示電路輸出VSS在0V和-VDD_SUPPLY之間周期切換的浮地電壓訊號。所述邏輯控制器由第一訊號TX控制，第一訊號TX可以由通過數字邏輯電路提供，是周期為T，占空比為50%的方波訊號。需要說明的是，本申請中方波訊號的占空比可以基於需求限定，不限於50%。

如圖10所示，圖10為圖9所示電路中各節點的電壓時序圖，能夠產生系統所需邏輯控制訊號，避免了所述第一晶體管MP與所述第二晶體管MN1的同時導通，避免了所述第二晶體管MN1和所述第三晶體管MN2的同時導通。實現了第二電壓訊號VSS在0V和-VDD_SUPPLY之間周期切換。

通過上述邏輯控制器和電壓時序，通過簡單的電路結構以及控制邏輯實現了第二電壓訊號VSS需要的負壓，相比於傳統負壓電荷泵電路，

電路結構簡單，節省了版圖面積，降低了電路功耗，減少了系統響應時間。

如圖11所示，圖11為本發明實施例提供的另一種邏輯控制器的電路圖，基於圖9所示方式，圖11所示方式中，所述第一輸出模組21與所述第二輸出模組22之間連接有電壓檢測模組，所述電壓檢測模組用於基於輸入的第三訊號POR_IN和所述第二訊號TX1_IN_LS，輸出第四訊號TX1。所述第二輸出模組22基於輸入的所述第四訊號TX1輸出所述第一開關控制訊號TX1_P和所述第二開關控制訊號TX1_N。

如圖12所示，圖12為本發明實施例提供的一種電壓檢測模組的電路圖，所述電壓檢測模組包括：第三反相器ISLN3、第四反相器ISLN4、或非門NOR、第四晶體管MP41、第五晶體管MN51、第六晶體管MP62、第七晶體管MN72和第三與門AND3。其中，所述第四晶體管MP41和所述第六晶體管MP62均為PMOS，所述第五晶體管MN51和所述第七晶體管MN72均為NMOS。

所述第三反相器ISLN3的輸入端用於輸入所述第三訊號POR_IN，其輸出端連接所述或非門NOR的一個輸入端。所述或非門NOR的另一個輸入端連接第五節點N5，其輸出端連接第六節點N6。所述第三與門AND3的一個輸入端輸入所述第二訊號TX1_IN_LS，另一個輸入端連接所述第六節點N6，其輸出端用於輸出所述第四訊號TX1。所述第四反相器ISLN4的輸入端用於輸入所述第二訊號TX1_IN_LS，其輸出端連接所述第四晶體管MP41的栅極。

所述第四晶體管MP41的源極連接所述第五節點N5，其漏極連接所述第五晶體管MN51的漏極，其襯底連接源極。所述第五晶體管MN51的栅極輸入所述第一電壓訊號VDD，其源極輸入所述第二電壓訊號VSS，其襯底連接源極。所述第六晶體管MP62的栅極連接所述第六節點N6，其源極輸入所述外部電源電壓VDD_SUPPLY，其漏極連接所述第五節點N5，其襯底連接源極。所述第七晶體管MN72的栅極連接所述第六節點N6，其漏極連接所述第五節點N5，其源極接地GND，其襯底連接源極。

通過圖12所示電壓檢測模組，能夠保證外部電源電壓VDD_SUPPLY上電時，電路模組內部能夠通過第一電壓訊號VDD正常上電，所述電壓檢測模組電路結構簡單。

結合圖6、圖11和圖12所示，所述第三訊號POR_IN為用於檢測外部電源電壓VDD_SUPPLY的複位釋放訊號，所述第三訊號POR_IN上電時，所述第三訊號POR_IN為低電平，第六晶體管MP62導通，第四晶體管MP41的漏極電壓為VDD_SUPPLY，TX1_IN和TX為低電平，TX1為低電平，TX2為高電平，第一晶體管MP與第三晶體管MN2導通，第一節點N1與外部電源電壓VDD_SUPPLY相連，第二節點N2連接接地端GND，第一電壓訊號VDD開始上升，當第一電壓訊號VDD上升到足夠高電平時，第五晶體管MN51導通，第四晶體管MP41受TX1_IN_LS控制，此時也導通，第四晶體管MP41的漏極（第五節點N5）電壓逐漸降低接近VSS，所述第三訊號POR_IN複位釋放之後，為高電平，所述或非門NOR的輸出端（第六節點N6）為高電平，第四訊號TX1完全由所述第二訊號TX1_IN_LS控制。

通過調整第二晶體管MN1、第三晶體管MN2、第四晶體管MP41和第六晶體管MP62的尺寸，能調整第一電壓訊號VDD的檢測電壓，保證外部電源電壓VDD_SUPPLY上電時，整個系統供電正常。

如上述，本發明實施例所述負壓產生電路用於為電路模組供電。所述第一電壓訊號VDD用於作為所述電路模組的電源電壓，所述第二電壓訊號VSS用於作為所述電路模組的浮地電壓訊號。其中，所述負壓產生電路與所述電路模組集成在同一晶片，或分別集成在不同的晶片。

基於上述實施例，本發明另一實施例還提供了一種晶片，所述晶片包括如上述實施例所述的負壓產生電路，晶片採用上述負壓產生電路，電路結構簡單，功耗低，成本低，響應速度快。

本說明書中各個實施例採用遞進、或併列、或遞進和併列結合的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。對於實施例公開的晶片而言，由於其與實施例公開的負壓產生電路相對應，所以描述的比較簡單，相關之處參見負壓產生電路對應部分說明即可。

需要說明的是，在本發明的描述中，需要理解的是，術語“上”、“下”、“頂”、“底”、“內”、“外”等指示的方位或位置關係為基於附圖所示的方位或位置關係，僅是為了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。當一個組件被認為是“連接”另一個組件，它可以是直接連接到另一個組件或者可能同時存在居中設置的組件。

還需要說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括上述要素的物品或者設備中還存在另外的相同要素。

對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本申請。對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本申請的精神或範圍的情況下，在其它實施例中實現。因此，本申請將不會被限制於本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的範圍。

K1, K2, K3, K11, K12, K13, K14, K15, K16, K17:開關 C1, C11, C12, C13:電容 N11, N12, N13, N14, N1, N2, N3, N4, N5, N6:節點 GND:接地端 VDD_SUPPLY:外部電源電壓 VSS, VDD:電壓訊號 OUT:負壓 VOUT:輸出端 MP, MN1, MN2, MP41, MN51, MP62, MN72:晶體管 TX1_P, TX1_N, TX2:開關控制訊號 TX:第一訊號 TX1_IN_LS:第二訊號 POR_IN:第三訊號 TX1:第四訊號 TX_D:訊號 21, 22:輸出模組 BUF1:緩衝器 AND1, AND2, AND3:與門 OR1, OR2:或門 NOR:或非門 LS:轉移器 ISLN1, ISLN2, ISLN3, ISLN4:反相器 BUF1, BUF2, BUF3:緩衝器

圖1為一種常規負壓產生電路的結構示意；圖2為一種常規負壓電荷泵的電路圖；圖3為本發明實施例提供的一種負壓產生電路的電路圖；圖4為圖3所示電路中一種開關導通狀態以及電流流經路徑的原理示意圖；圖5為圖3所示電路中另一種開關導通狀態以及電流流經路徑的原理示意圖；圖6為本發明實施例提供的負壓產生電路的具體實現圖示；圖7為具有本發明實施例所述負壓產生電路的系統電路框圖；圖8為本發明實施例提供的一種開關控制訊號的時序圖；圖9為本發明實施例提供的一種邏輯控制器的電路圖；圖10為圖9所示電路中各節點的電壓時序圖；圖11為本發明實施例提供的另一種邏輯控制器的電路圖；以及圖12為本發明實施例提供的一種電壓檢測模組的電路圖。

K1,K2,K3:開關

N1,N2:節點

VDD_SUPPLY:外部電源電壓

GND:接地端

C1:電容

VSS,VDD:電壓訊號

Claims

一種負壓產生電路，包括：一第一電容，一個極板連接一第一節點，該第一節點用於輸出一第一電壓訊號；另一個極板連接一第二節點，該第二節點用於輸出一第二電壓訊號；一第一開關，連接輸入一外部電源電壓的端口與該第一節點；一第二開關，該一第一節點通過該第二開關接地；以及一第三開關，該一第二節點通過該第三開關接地；其中，該第一開關、該第二開關以及該第三開關基於開關一控制訊號，使得該第二電壓訊號在0V和一預設負壓訊號之間周期性切換，該預設負壓訊號等於該外部電源電壓的負值。
如請求項1所述的負壓產生電路，其中，該第一開關為一第一晶體管，該第二開關為一第二晶體管，該第三開關為一第三晶體管；該第一晶體管的栅極接入一第一開關控制訊號，漏極與該第一節點連接；該第二晶體管的栅極接入一第二開關控制訊號，漏極與該第一節點連接，源極接地；該第三晶體管的栅極接入一第三開關控制訊號，源極與該第二節點連接，漏極接地。
如請求項2所述的負壓產生電路，其中，該第一晶體管為PMOS，該第二晶體管和該第三晶體管均為NMOS。
如請求項2所述的負壓產生電路，其中，該第一晶體管、該第二晶體管以及該第三晶體管分別與一邏輯控制器連接，該邏輯控制器用於生成該開關控制訊號；該邏輯控制器用於為該第一晶體管的栅極輸入該第一開關控制訊號，用於為該第二晶體管的栅極輸入該第二開關控制訊號，用於為該第三晶體管的栅極輸入該第三開關控制訊號；其中，該第一晶體管與該第二晶體管不同時導通，該第二晶體管和該第三晶體管不同時導通。
如請求項4所述的負壓產生電路，其中，該邏輯控制器包括：一第一輸出模組，該第一輸出模組用於基於輸入的一第一訊號，輸出一第二訊號和該第三開關控制訊號；一第二輸出模組，該第二輸出模組用於基於該第二訊號，輸出該第一開關控制訊號和該第二開關控制訊號；該邏輯控制器具有用於輸入該第一訊號的輸入端、用於出該第一開關控制訊號的一第一輸出端、用於輸出該第二開關控制訊號的一第二輸出端、以及用於輸出該第三開關控制訊號的一第三輸出端。
如請求項5所述的負壓產生電路，其中，該第一輸出模組包括：一第一緩衝器、一第一與門、一電平轉移器、一第一反相器、一第二反相器、一第一或門；該第一與門為一三輸入端的與門；該第一緩衝器的輸入端連接該邏輯控制器的輸入端；該第一與門的一個輸入端連接該第一緩衝器的輸出端，其另外兩個輸入端分別連接一第三節點和該第一反相器的輸出端，其輸出端連接該電平轉移器的輸入端；該第一反相器的輸入端連接該邏輯控制器的該第三輸出端；該第一或門的一個輸入端連接該第三節點，另一個輸入端連接該第一緩衝器的輸出端，其輸出端連接該第二反相器的輸入端；該第二反相器的輸出端連接該邏輯控制器的該第三輸出端；該電平轉移器的輸出端連接一第四節點，用於輸出該第二訊號。
如請求項5所述的負壓產生電路，其中，該第二輸出模組包括：一第二或門、一第二與門、一第二緩衝器和一第三緩衝器；該第二與門為兩輸入端的與門；該第二與門的一個輸入端連接一第四節點，另一個輸入端連接該邏輯控制器的一第二輸出端，其輸出端連接該第二緩衝器的輸入端；該第二緩衝器的輸出端連接該邏輯控制器的一第一輸出端；該第二與門的一個輸入端連接該第四節點，另一個輸入端連接該邏輯控制器的該第一輸出端，其輸出端連接該第三緩衝器的輸入端；該第三緩衝器的輸出端連接該邏輯控制器的該第二輸出端。
如請求項5所述的負壓產生電路，其中，該第一輸出模組與該第二輸出模組之間連接有一電壓檢測模組，該電壓檢測模組用於基於輸入的一第三訊號和該第二訊號，輸出一第四訊號；該第二輸出模組基於輸入的該第四訊號輸出該第一開關控制訊號和該第二開關控制訊號。
如請求項8所述的負壓產生電路，其中，該電壓檢測模組包括：一第三反相器、一第四反相器、一或非門、一第四晶體管、一第五晶體管、一第六晶體管、一第七晶體管和一第三與門；該第三反相器的輸入端用於輸入該第三訊號，其輸出端連接該或非門的一個輸入端；該或非門的另一個輸入端連接一第五節點，其輸出端連接一第六節點；該第三與門的一個輸入端輸入該第二訊號，另一個輸入端連接該第六節點，其輸出端用於輸出該第四訊號；該第四反相器的輸入端用於輸入該第二訊號，其輸出端連接該第四晶體管的栅極；該第四晶體管的源極連接該第五節點，其漏極連接該第五晶體管的漏極，其襯底連接源極；該第五晶體管的栅極輸入該第一電壓訊號，其源極輸入該第二電壓訊號，其襯底連接源極；該第六晶體管的栅極連接該第六節點，其源極輸入該外部電源電壓，其漏極連接該五節點，其襯底連接源極；該第七晶體管的栅極連接該第六節點，其漏極連接該第五節點，其源極接地，其襯底連接源極。
如請求項9所述的負壓產生電路，其中，該第四晶體管和該第六晶體管均為PMOS，該第五晶體管和該第七晶體管均為NMOS。
如請求項1至10任一項所述的負壓產生電路，其中，該負壓產生電路用於為一電路模組供電；該第一電壓訊號用於作為該電路模組的電源電壓，該第二電壓訊號用於作為該電路模組的一浮地電壓訊號。
如請求項11所述的負壓產生電路，其中，該負壓產生電路與該電路模組集成在同一晶片，或分別集成在不同的晶片。
一種晶片，包括一負壓產生電路，該負壓產生電路包括：一第一電容，一個極板連接一第一節點，該第一節點用於輸出一第一電壓訊號；另一個極板連接一第二節點，該第二節點用於輸出一第二電壓訊號；一第一開關，連接輸入一外部電源電壓的端口與該第一節點；一第二開關，該第一節點通過該第二開關接地；以及一第三開關，該第二節點通過該第三開關接地；其中，該第一開關、該第二開關以及該第三開關基於開關控制訊號，使得該第二電壓訊號在0V和一預設負壓訊號之間周期性切換，該預設負壓訊號等於該外部電源電壓的負值。