TW202218372A - 混合式平行運算加解密系統、其發射端裝置、以及其接收端裝置 - Google Patents

Abstract

本發明提供一種混合式平行運算加解密系統，包含一發射端裝置、以及一接收端裝置，該發射端裝置包含一資料生成模組、以及一資料加密模組，該資料加密模組自該資料生成模組取得至少一數據封包，經由一四階加密器對該數據封包進行加密後輸出一加密序列。該接收端裝置包含一資料目的模組、以及一資料解密模組。該資料解密模組自該發射端裝置取得該加密序列，經由一四階解密器對該加密序列進行解密後輸出還原後的該數據封包至該資料目的模組。

Description

混合式平行運算加解密系統、其發射端裝置、以及其接收端裝置

本發明提供一種加解密系統、其發射端裝置、以及其接收端裝置，尤其指一種能切換內部/外部加密金鑰以及加密層級的混合式平行運算加解密系統、其發射端裝置、以及其接收端裝置。

進階加密標準（Advanced Encryption Standard, AES），在密碼學中又稱Rijndael加密法，是美國聯邦政府採用的一種區段加密標準。這個標準用來替代原先的DES，已經被多方分析且廣為全世界所使用。截至2006年，針對AES唯一的成功攻擊是旁道攻擊或社會工程學攻擊。美國國家安全局稽核了所有的參與競選AES的最終入圍者，認為他們均能夠滿足美國政府傳遞非機密檔案的安全需要。

進階加密標準屆今已有過多次破解經歷，AES中128位元密鑰版本有10個加密迴圈，192位元密鑰版本有12個加密迴圈，256位元密鑰版本則有14個加密迴圈。至2006年為止，最著名的攻擊是針對AES的7次加密迴圈的128位元密鑰版本，8次加密迴圈的192位元密鑰版本、和9次加密迴圈的256位元密鑰版本所作的攻擊。隨著硬體設備的效率增加，估計以暴力攻擊法完全破解AES的日子已相去不遠。

此外，隨著硬體設備的持續升級，人工智慧現已足以達到商用化層級的階段。透過硬體設備的處理效能以及人工智慧的強大計算能力，現今廣泛使用的加密標準很有可能經由人工智慧透過大量運算的方式破解。基於上述的原因，有必要針對現有的加密技術進行改良。

為解決上述問題，本發明提供一種混合式平行運算加解密系統，包含一發射端裝置、以及一接收端裝置。該資料生成模組包含一加密層級設定器、以及一四階加密器，其中，該四階加密器包含依序連接的一平行串流加密器、一六十四位元串流加密器、一一二八位元串流加密器、以及一二五六位元串流加密器，該加密層級設定器用以選定一加密層級，該資料加密模組自該資料生成模組取得至少一數據封包，該四階加密器依據該加密層級對該數據封包進行加密後輸出一加密序列。該接收端裝置，包含一資料目的模組、以及一資料解密模組，該資料解密模組包含一解密層級設定器、以及一四階解密器，其中，該四階解密器包含依序連接的一平行串流解密器、一六十四位元串流解密器、一一二八位元串流解密器、以及一二五六位元串流解密器，該解密層級對應該加密層級選定一解密層級，該資料解密模組自該發射端裝置取得該加密序列，該四階解密器依據該解密層級對該加密序列進行解密後輸出還原後的該數據封包。

本發明另提供一種發射端裝置包含一資料生成模組、以及一資料加密模組。該資料加密模組包含一加密層級設定器、以及一四階加密器，其中，該四階加密器包含依序連接的一平行串流加密器、一六十四位元串流加密器、一一二八位元串流加密器、以及一二五六位元串流加密器，該加密層級設定器用以選定一加密層級，該資料加密模組自該資料生成模組取得至少一數據封包，該四階加密器依據該加密層級對該數據封包進行加密後輸出一加密序列。

本發明另提供一種接收端裝置包含一資料目的模組、以及一資料解密模組。該資料解密模組包含一解密層級設定器、以及一四階解密器，其中，該四階解密器包含依序連接的一平行串流解密器、一六十四位元串流解密器、一一二八位元串流解密器、以及一二五六位元串流解密器，該解密層級對應一加密層級選定一解密層級，該資料解密模組自一發射端裝置取得一加密序列，該四階解密器依據該解密層級對該加密序列進行解密後輸出還原後的一數據封包。

是以，比起習知技術，本發明可依據需要的加密模式調整金鑰為內部金鑰或外部金鑰、以及依據需求調整加密階層，並且能經由一套硬體實現不同的加密方式。

有關本發明之詳細說明及技術內容，現就配合圖式說明如下。以下針對本發明的其中一較佳實施例進行說明，請參閱「圖1」，為本發明平行運算加解密系統的方塊示意圖(一)，如圖所示：

本實施態樣主要揭示一種混合式平行運算加解密系統100，用於複數個裝置間相互傳輸資料時，對該等裝置所傳輸的資料分別進行加密及解密。該等產生資料或接收資料的裝置係可以為電腦（Computer）、伺服器（Server）、行動裝置（Mobile Device）、物聯網裝置（例如：監視器、電視、雲端硬碟、燈具等）、大量製造設備或機台等，於本發明中不予以限制。於本發明中依據訊號的收發關係將該等裝置定義為作為資料發送源的發射端裝置10、以及對應於該發射端裝置10用以接收該發射端裝置10資料的接收端裝置20。須特別注意的是，本發明並不以發射端裝置10僅執行資料加密功能、接收端裝置20僅執行資料解密功能為限，具體而言，在此所述的發射端裝置10及接收端裝置20一般均同時具有加密及解密的功能，以確保資料於雙向傳輸的過程中以彼此的金鑰進行加密或解密，在此必須先行敘明。

該發射端裝置10及該接收端裝置20之間係可以透過有線或無線網路傳輸資料。於其中一較佳實施態樣中，該發射端裝置10及該接收端裝置20之間係可以透過網際網路（Internet）、區域網路、或於任意有線或無線通訊埠之間傳輸資料，於本發明中不予以限制。為了完成資料加密、解密及傳輸的功能，該發射端裝置10及該接收端裝置20至少應包括處理器（Processor）、儲存單元、通訊單元彼此協同完成相應功能的工作，例如實體線路網卡、無線網卡、藍芽模組（Bluetooth）、紫蜂模組（Zigbee）等，該等訊號的傳輸方式及傳輸介面非屬本發明所欲限制的範圍。

於一實施例中，本發明混合式平行運算加解密系統100中所述的「模組」、「器」、「單元」或其組合及其對應執行的功能，可以由單一晶片或複數個晶片的組合協同執行，該等晶片配置的數量非屬本發明所欲限定的範圍。此外，所述的晶片可以為但不限定於處理器、中央處理器（Central Processing Unit, CPU）、微處理器（Microprocessor）、數位訊號處理器（Digital Signal Processor, DSP）、特殊應用積體電路（Application Specific Integrated Circuits, ASIC）、可程式化邏輯裝置（Programmable Logic Device, PLD）等可將資訊或訊號做處理、轉換用途或特殊用途的其他類似裝置或這些裝置的組合，於本發明中不予以限制。

於一實施例中，所述的發射端裝置10主要包括資料生成模組12以及資料加密模組14。該資料生成模組12例如可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理預備傳送及加密的資料。該資料加密模組14自該資料生成模組12取得至少一數據封包，資料加密模組14可以為執行加密計算處理用的處理器或微處理器，於本發明中不予以限制。最後，資料加密模組14將加密後的數據封包輸出至接收端裝置20，於此定義由資料加密模組14所輸出的加密後的數據封包為加密序列。

於一實施例中，請一併參酌「圖2」，所述的資料加密模組14包含加密層級設定器142、以及四階加密器144。其中，加密層級設定器142的輸出端連接至四階加密器144的輸入端。加密層級設定器142用以選定四階加密器144的加密層級，四階加密器144依據該加密層級對數據封包進行加密後輸出加密序列。於一實施例中，資料加密模組14進一步包含加密金鑰設定器146，該加密金鑰設定器146的輸出端連接至四階加密器144的另一輸入端，加密金鑰設定器146選定外部加密金鑰模式或內部加密金鑰模式。

於一實施例中，所述的四階加密器144包含依序連接的平行串流加密器1442、六十四位元串流加密器1444、一二八位元串流加密器1446、以及二五六串流加密器1448。請參酌「圖3」，所述的平行串流加密器1442包含八位元加密運算元生成器14422、十六位元加密運算元生成器14424、三十二位元加密運算元生成器14426、外部加密金鑰輸入器1422O、內部加密金鑰儲存器1442I、以及加密邏輯運算器G1。（於此定義八位元加密運算元生成器14422、十六位元加密運算元生成器14424、以及三十二位元加密運算元生成器14426上位統稱為「加密運算元生成器」）加密金鑰設定器146的輸出端分別連接至外部加密金鑰輸入器1442O的輸入端與內部加密金鑰儲存器1442I的輸出端，加密金鑰設定器146用以選定外部加密金鑰模式或內部加密金鑰模式。於外部加密金鑰模式時啟動外部加密金鑰輸入器1442O並輸出外部加密金鑰，於內部加密金鑰模式時啟動內部加密金鑰儲存器1442I並輸出內部加密金鑰。外部加密金鑰輸入器1442O的輸出端連接至加密運算元生成器的輸入端，內部加密金鑰儲存器1442I的輸出端連接至加密運算元生成器的另一輸入端，加密運算元生成器依據該外部加密金鑰輸入器所產生的外部加密金鑰、或該內部加密金鑰儲存器所儲存的內部加密金鑰分別生成加密運算元，該等加密運算元與該數據封包經由該加密邏輯運算器G1進行運算後獲得一第一加密序列ES1。

於一實施例中，請參酌「圖4」，八位元加密運算元生成器14422、十六位元加密運算元生成器14424、三十二位元加密運算元生成器14426分別包含有加密線性反饋移位暫存器（Linear Feedback Shift Register, LFSR）以及一或複數個生成加密邏輯閘（Logic Gate），該加密線性反饋移位暫存器具有該內部加密金鑰或該外部加密金鑰，該加密線性反饋移位暫存器將該內部加密金鑰或該外部加密金鑰的複數個加密位元抽頭經由該生成加密邏輯閘進行邏輯運算後獲得該加密運算元，該加密運算元將反饋至加密線性反饋移位暫存器的第一位元作為加密金鑰的更新，所述的更新指該加密運算元會輸入至該加密線性反饋移位暫存器的加密金鑰的第一位元，使原先該加密金鑰的第一位元移動至第二位元、原先該加密金鑰的第二位元移動至第三位元，依此類推，原先該加密金鑰的最末位元會被前一位元覆蓋，藉此達到該加密金鑰的更新。所述的八位元加密運算元生成器14422包含有加密線性反饋移位暫存器14422L（存有八位元加密金鑰a[1]至a[8] ，a[n]為該八位元加密金鑰的第n位元）以及生成加密邏輯閘14422G、十六位元加密運算元生成器14424包含有加密線性反饋移位暫存器14424L（存有十六位元加密金鑰b[1]至b[16] ，b[n]為該三十二位元加密金鑰的第n位元）以及生成加密邏輯閘14424G、三十二位元加密運算元生成器14426包含有加密線性反饋移位暫存器14426L（存有三十二位元加密金鑰c[1]至c[32] ，c[n]為該三十二位元加密金鑰的第n位元）以及生成加密邏輯閘14426G，其中，八位元加密金鑰、十六位元加密金鑰、以及三十二位元加密金鑰可以是內部加密金鑰或外部加密金鑰。該加密線性反饋移位暫存器14422L將八位元加密金鑰的複數個加密位元抽頭經由生成加密邏輯閘14422G進行邏輯運算後獲得加密運算元A1；該加密線性反饋移位暫存器14424L將十六位元加密金鑰的複數個加密位元抽頭經由生成加密邏輯閘14424G進行邏輯運算後獲得加密運算元B1；該加密線性反饋移位暫存器14426L將三十二位元加密金鑰的複數個加密位元抽頭經由生成加密邏輯閘14426G進行邏輯運算後獲得加密運算元C1。於一實施例中，所述的生成加密邏輯閘14422G、14424G、14426G以及邏輯運算皆使用互斥或閘（Exclusive Or, XOR）作為運算。於其他實施例中，所述的生成加密邏輯閘14422G、14424G、14426G以及邏輯運算可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，於本發明中不予以限制。於一實施例中，加密位元抽頭的位元數量為兩個。於其他實施例中，加密位元抽頭的數量可以為偶數個。

於一實施例中，請參酌「圖5」，所述的外部加密金鑰輸入器1442O包含有加密金鑰生成器14422O、以及加密控制器14424O。所述的加密金鑰生成器14422O可以是（但不限定於）密鑰生成器（Key Generator）、隨機數生成器（Random Number Generator, RNG）或偽隨機數生成器（Pseudorandom Number Generator, PRNG）等可以生成各種序列的裝置，於本發明中不予以限制。加密金鑰生成器14422O依據外部金鑰加密模式生成外部加密金鑰。所述的加密控制器14424O可以是（但不限定於）控制器（Controller）或其他能控制訊號輸出的裝置，於本發明中不予以限制。加密控制器14424O依據外部金鑰加密模式輸出外部加密金鑰至加密運算元生成器。於另一實施例中，請參酌「圖6」，外部加密金鑰輸入器1442O為加密輸入控制器30，所述的加密輸入控制器30包含加密輸入器32、以及加密控制器34。加密輸入器32可以為（但不限定是）輸入裝置（Input Device）、鍵盤（Keyboard）、電腦（Computer）或其他能用於提供資料和控制訊號的裝置，於本發明中不予以限制。加密輸入器32用於輸入外部加密金鑰。加密控制器34可以為（但不限定於）控制器（Controller）或其他能控制訊號輸出的裝置。所述的加密控制器34依據輸入的外部加密金鑰以及外部金鑰加密模式將外部加密金鑰輸出至加密運算元生成器。

於一實施例中，內部加密金鑰儲存器1424I可以是（但不限定）於持續性記憶體（Persistent Memory）等能用以儲存及管理資料的裝置，於本發明中不予以限制。所述的內部加密金鑰儲存器1424I依據內部加密金鑰模式輸出加密運算元生成器的內部加密金鑰。

於一實施例中，請參酌「圖3」，所述的加密邏輯運算器G1包含加密邏輯運算模組G12、以及數據加密邏輯閘G14。加密邏輯運算模組G12的輸入端分別連接至八位元加密運算元生成器14422的輸出端、十六位元加密運算元生成器14424的輸出端、以及三十二位元加密運算元生成器14426的輸出端，加密邏輯運算模組G12接收加密運算元A1 、B1、C1並運算獲得一平行加密運算元。數據加密邏輯閘G14的輸入端分別接收該平行加密運算元與該數據封包，數據加密邏輯閘G14用以將數據封包經由平行加密運算元進行加密並輸出第一加密序列ES1。所述的加密邏輯運算模組G12以及數據加密邏輯閘G14為一或複數個邏輯閘（Logic Gate）。所述的邏輯閘皆使用互斥或閘（Exclusive Or, XOR）作為運算。於其他實施例中，所述的邏輯閘可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，於本發明中不予以限制。

於一實施例中，請參酌「圖7」，六十四位元串流加密器1444、一二八位元串流加密器1446、以及二五六位元串流加密器1448分別包含有一加密線性反饋移位暫存器（Linear Feedback Shift Register, LFSR）以及一或複數個加密邏輯閘（Logic Gate），該加密線性反饋移位暫存器具有一加密金鑰，該加密線性反饋移位暫存器將該加密金鑰的複數個加密位元抽頭經由該加密邏輯閘進行邏輯運算後獲得一加密運算元，該加密運算元將反饋至加密線性反饋移位暫存器的第一位元作為加密金鑰的更新，所述的更新指該加密運算元會輸入至該加密線性反饋移位暫存器的加密金鑰的第一位元，使原先該加密金鑰的第一位元移動至第二位元、原先該加密金鑰的第二位元移動至第三位元，依此類推，原先該加密金鑰的最末位元會被前一位元覆蓋，藉此達到該加密金鑰的更新。所述的六十四位元串流加密器1444包含有加密線性反饋移位暫存器1444L（存有六十四位元加密金鑰d[1]至d[64] ，d[n]為該六十四位元加密金鑰的第n位元）以及加密邏輯閘1444G、一二八位元串流加密器1446包含有加密線性反饋移位暫存器1446L（存有一二八位元加密金鑰e[1]至e[128] ，d[n]為該一二八位元加密金鑰的第n位元）以及加密邏輯閘1446G、二五六位元串流加密器1448包含有加密線性反饋移位暫存器1448L（存有二五六位元加密金鑰f[1]至f[256] ，d[n]為該二五六位元加密金鑰的第n位元）以及加密邏輯閘1448G。該加密線性反饋移位暫存器1444L將六十四位元加密金鑰的複數個加密位元抽頭經由加密邏輯閘1444G進行邏輯運算後獲得加密運算元D1；該加密線性反饋移位暫存器1446L將一二八位元加密金鑰的複數個加密位元抽頭經由加密邏輯閘1446G進行邏輯運算後獲得加密運算元E1；該加密線性反饋移位暫存器1448L將二五六位元加密金鑰的複數個加密位元抽頭經由加密邏輯閘1448G進行邏輯運算後獲得加密運算元F1。於一實施例中，所述的加密邏輯閘1444G、1446G、1448G以及邏輯運算皆使用互斥或閘（Exclusive Or, XOR）作為運算。於其他實施例中，所述的加密邏輯閘1444G、1446G、1448G以及邏輯運算可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，於本發明中不予以限制。於一實施例中，加密位元抽頭的位元數量為兩個。於其他實施例中，加密位元抽頭的數量可以為偶數個。

於一實施例中，請復參閱「圖1」，所述的接收端裝置20包括資料目的模組22以及資料解密模組24。該資料目的模組22相同可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理所接收到的資料。該資料解密模組24係可以為執行解密計算處理用的處理器或微處理器，於本發明中不予以限制。最後，該資料解密模組24用以將所接收到的加密序列經由對應內部金鑰加密模式與外部金鑰加密模式的內部金鑰解密模式與外部解鑰加密模式進行解密處理後將還原的原始數據封包輸出至該資料目的模組22以儲存。

於一實施例中，請一併參酌「圖2」，所述的資料解密模組24包含解密層級設定器242、以及四階解密器244。其中，解密層級設定器242的輸出端連接至四階解密器244的輸入端。解密層級設定器242用以選定四階解密器244的解密層級，四階解密器244依據該解密層級對加密序列進行解密後輸出數據封包。於一實施例中，資料解密模組24進一步包含解密金鑰設定器246，該解密金鑰設定器246的輸出端連接至四階解密器244的另一輸入端，解密金鑰設定器246選定外部解密金鑰模式或內部解密金鑰模式。

於一實施例中，所述的四階解密器244包含依序連接的平行串流解密器2442、六十四位元串流解密器2444、一二八位元串流解密器2446、以及二五六串流解密器2448。請參酌「圖8」，所述的平行串流解密器2442包含八位元解密運算元生成器24422、十六位元解密運算元生成器24424、三十二位元解密運算元生成器24426、外部解密金鑰輸入器2442O、內部解密金鑰儲存器2442I、以及解密邏輯運算器G2。（於此定義八位元解密運算元生成器24422、十六位元解密運算元生成器24424、以及三十二位元解密運算元生成器24426上位統稱為「解密運算元生成器」）解密金鑰設定器246的輸出端分別連接至外部解密金鑰輸入器2442O的輸入端與內部解密金鑰儲存器2442I的輸出端，解密金鑰設定器246用以選定外部解密金鑰模式或內部解密金鑰模式。於外部解密金鑰模式時啟動外部解密金鑰輸入器2442O並輸出外部解密金鑰，於內部解密金鑰模式時啟動內部解密金鑰儲存器2442I並輸出內部解密金鑰。外部解密金鑰輸入器2442O的輸出端連接至解密運算元生成器的輸入端，內部解密金鑰儲存器2442I的輸出端連接至解密運算元生成器的另一輸入端，解密運算元生成器依據該外部解密金鑰輸入器所產生的外部解密金鑰、或該內部解密金鑰儲存器所儲存的內部解密金鑰分別生成一解密運算元，該等解密運算元與該第一加密序列ES1經由該解密邏輯運算器G2進行運算後獲得還原的數據封包。

於一實施例中，請參酌「圖9」，八位元解密運算元生成器24422、十六位元解密運算元生成器24424、三十二位元解密運算元生成器24426分別包含有解密線性反饋移位暫存器（Linear Feedback Shift Register, LFSR）以及一或複數個生成解密邏輯閘（Logic Gate），該解密線性反饋移位暫存器具有該內部解密金鑰或該外部解密金鑰，該解密線性反饋移位暫存器將該內部解密金鑰或該外部解密金鑰的複數個解密位元抽頭經由該生成解密邏輯閘進行邏輯運算後獲得該解密運算元，該解密運算元將反饋至解密線性反饋移位暫存器的第一位元作為解密金鑰的更新，所述的更新指該解密運算元會輸入至該解密線性反饋移位暫存器的解密金鑰的第一位元，使原先該解密金鑰的第一位元移動至第二位元、原先該解密金鑰的第二位元移動至第三位元，依此類推，原先該解密金鑰的最末位元會被前一位元覆蓋，藉此達到該解密金鑰的更新。八位元解密運算元生成器24422包含有解密線性反饋移位暫存器24422L（存有與八位元加密金鑰a[1]至a[8]相同的八位元解密金鑰，於此標號相同於八位元加密金鑰）以及生成解密邏輯閘24422G、十六位元解密運算元生成器24424包含有解密線性反饋移位暫存器24424L（存有與十六位元加密金鑰b[1]至b[16]相同的十六位元解密金鑰，於此標號相同於十六位元加密金鑰）以及生成解密邏輯閘24424G、三十二位元解密運算元生成器24426包含有解密線性反饋移位暫存器24426L（存有與三十二位元加密金鑰c[1]至c[32]相同的三十二位元解密金鑰，於此標號相同於三十二位元加密金鑰）以及生成解密邏輯閘24426G，其中，八位元解密金鑰、十六位元解密金鑰、以及三十二位元解密金鑰可以是內部解密金鑰或外部解密金鑰。該解密線性反饋移位暫存器24422L將八位元解密金鑰的複數個解密位元抽頭經由生成解密邏輯閘24422G進行邏輯運算後獲得解密運算元A2；該解密線性反饋移位暫存器24424L將十六位元解密金鑰的複數個解密位元抽頭經由生成解密邏輯閘24424G進行邏輯運算後獲得解密運算元B2；該解密線性反饋移位暫存器24426L將三十二位元解密金鑰的複數個解密位元抽頭經由生成解密邏輯閘24426G進行邏輯運算後獲得解密運算元C2。原則上，所述的平行串流解密器2442中的生成解密邏輯閘24422G、24424G、24426G必須與平行串流加密器1442執行反向邏輯運算（例如平行串流加密器1442為AND，則平行串流解密器2442為NAND）。於一實施例中，解密位元抽頭的位元數量為兩個。於其他實施例中，解密位元抽頭的數量可以為偶數個。

於一實施例中，請參酌「圖10」，所述的外部解密金鑰輸入器2442O包含有解密金鑰生成器24422O、以及解密控制器24424O。所述的解密金鑰生成器24422O可以是（但不限定於）密鑰生成器（Key Generator）、隨機數生成器（Random Number Generator, RNG）或偽隨機數生成器（Pseudorandom Number Generator, PRNG）等可以生成各種序列的裝置，於本發明中不予以限制。解密金鑰生成器24422O依據外部金鑰解密模式生成外部解密金鑰。所述的解密控制器24424O可以是（但不限定於）控制器（Controller）或其他能控制訊號輸出的裝置，於本發明中不予以限制。解密控制器24424O依據外部金鑰解密模式輸出外部解密金鑰至解密運算元生成器。於另一實施例中，請參酌「圖11」，外部解密金鑰輸入器2442O為解密輸入控制器40，所述的解密輸入控制器40包含解密輸入器42、以及解密控制器44。解密輸入器42可以為（但不限定是）輸入裝置（Input Device）、鍵盤（Keyboard）、電腦（Computer）或其他能用於提供資料和控制訊號的裝置，於本發明中不予以限制。解密輸入器42用於輸入外部解密金鑰。解密控制器44可以為（但不限定於）控制器（Controller）或其他能控制訊號輸出的裝置。所述的解密控制器44依據輸入的外部解密金鑰以及外部金鑰解密模式將外部解密金鑰輸出至解密運算元生成器。

於一實施例中，內部解密金鑰儲存器24242I可以是（但不限定）於持續性記憶體（Persistent Memory）等能用以儲存及管理資料的裝置，於本發明中不予以限制。所述的內部解密金鑰儲存器24242I依據內部解密金鑰模式輸出解密運算元生成器的內部解密金鑰。

於一實施例中，請參酌「圖8」，所述的解密邏輯運算器G2包含解密邏輯運算模組G22、以及數據解密邏輯閘G24。解密邏輯運算模組G22的輸入端分別連接至八位元解密運算元生成器24422的輸出端、十六位元解密運算元生成器24424的輸出端、三十二位元解密運算元生成器24426的輸出端，解密邏輯運算模組G22接收解密運算元A2 、B2、C2並運算獲得一平行解密運算元。數據解密邏輯閘G24的輸入端分別接收該平行解密運算元與該第一加密序列ES1，數據解密邏輯閘G24用以將第一加密序列ES1經由平行解密運算元進行解密並輸出還原的數據封包。所述的解密邏輯運算模組G22以及數據解密邏輯閘G24為一或複數個邏輯閘（Logic Gate）。原則上，所述的解密邏輯運算模組G22、以及數據解密邏輯閘G24必須與平行串流加密器1442執行反向邏輯運算（例如平行串流加密器1442為AND，則平行串流解密器2442為NAND）

於一實施例中，請參酌「圖12」，六十四位元串流解密器2444、一二八位元串流解密器2446、以及二五六位元串流解密器2448分別包含有一解密線性反饋移位暫存器（Linear Feedback Shift Register, LFSR）以及一或複數個解密邏輯閘（Logic Gate），該解密線性反饋移位暫存器具有一解密金鑰，該解密線性反饋移位暫存器將該解密金鑰的複數個解密位元抽頭經由該解密邏輯閘進行邏輯運算後獲得一解密運算元，該解密運算元將反饋至解密線性反饋移位暫存器的第一位元作為解密金鑰的更新，所述的更新指該解密運算元會輸入至該解密線性反饋移位暫存器的解密金鑰的第一位元，使原先該解密金鑰的第一位元移動至第二位元、原先該解密金鑰的第二位元移動至第三位元，依此類推，原先該解密金鑰的最末位元會被前一位元覆蓋，藉此達到該解密金鑰的更新。所述的六十四位元串流解密器2444包含有解密線性反饋移位暫存器2444L（存有六十四位元解密金鑰d[1]至d[64] ，d[n]為該六十四位元解密金鑰的第n位元）以及解密邏輯閘2444G、一二八位元串流解密器2446包含有解密線性反饋移位暫存器2446L（存有一二八位元解密金鑰e[1]至e[128] ，d[n]為該一二八位元解密金鑰的第n位元）以及解密邏輯閘2446G、二五六位元串流解密器2448包含有解密線性反饋移位暫存器2448L（存有二五六位元解密金鑰f[1]至f[256] ，d[n]為該二五六位元解密金鑰的第n位元）以及解密邏輯閘2448G。該解密線性反饋移位暫存器2444L將六十四位元解密金鑰的複數個解密位元抽頭並邏輯運算後獲得解密運算元D2，解密運算元D2與第二加密序列ES2與經由解密邏輯閘2444G進行邏輯運算後獲得第一加密序列ES1；該解密線性反饋移位暫存器2446L將一二八位元解密金鑰的複數個解密位元抽頭邏輯運算後獲得解密運算元E2，解密運算元E2與第三加密序列ES3經由解密邏輯閘2446G進行邏輯運算後獲得第二加密序列ES2；該解密線性反饋移位暫存器2448L將二五六位元解密金鑰的複數個解密位元抽頭邏輯運算後獲得解密運算元F2，解密運算元F2與第四加密序列ES4經由解密邏輯閘2448G進行邏輯運算後獲得第三加密序列ES3。於一實施例中，所述的解密邏輯閘2444G、2446G、2448G以及邏輯運算皆使用互斥或閘（Exclusive Or, XOR）作為運算。於其他實施例中，所述的解密邏輯閘2444G、2446G、2448G以及邏輯運算可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，於本發明中不予以限制。於一實施例中，解密位元抽頭的位元數量為兩個。於其他實施例中，解密位元抽頭的數量可以為偶數個。

以上針對本發明硬體架構的一具體實施例進行說明，有關於本發明的工作程式將於下面進行更進一步的說明，請參閱「圖13」，為本發明混合式平行運算加解密系統的流程示意圖：

於進行數據傳輸前，加密層級設定器142與解密層級設定器242將依據用戶設定/自動配置去設定相同的加密/解密層級（例如：當加密層級設定器142選定四階加密器144加密層級為三階時，解密層級設定器242將選定四階解密器244解密層級為三階），先行敘明於此。

同樣的，加密金鑰設定器146與解密金鑰設定器246將依據用戶設定/自動配置去設定相同的外部金鑰加/解密模式、內部金鑰加/解密模式。例如：當加密金鑰設定器146選定四階加密器144中八位元加密運算元生成器14422為外部金鑰加密模式、十六位元加密運算元生成器14424為外部金鑰加密模式、三十二位元加密運算元生成器14426為內部金鑰加密模式時（設定兩個外部金鑰加密模式與一個內部金鑰加密模式），解密金鑰設定器246選定四階解密器244中八位元解密運算元生成器24422為外部金鑰解密模式、十六位元解密運算元生成器24424為外部金鑰解密模式、三十二位元解密運算元生成器24426為內部金鑰解密模式（設定兩個外部金鑰解密模式與一個內部金鑰解密模式）。

具體而言，該等加密運算元生成器可以是外部金鑰加密模式與內部金鑰加密模式的各種排列組合；解密運算元生成器可以是搭配加密運算元生成器的外部金鑰解密模式與內部金鑰解密模式的各種排列組合，具體而言，加密運算元生成器任一個或複數個皆可依據前述的排列組成設定成外部加密金鑰模式或內部加密金鑰模式；解密運算元生成器任一個或複數個皆可依據加密運算元生成器的搭配設定成外部解密金鑰模式或內部解密金鑰模式，前述的各種排列組合與變化非屬本發明所欲限制的範圍（例如：設定一個外部金鑰加密模式與兩個內部金鑰加密模式時會對應設定一個外部金鑰解密模式與兩個內部金鑰解密模式、三個外部金鑰解密模式時會對應設定三個外部金鑰解密模式、三個內部金鑰加密模式時會對應設定三個內部金鑰解密模式）。

首先，於發射端裝置10中，數據封包由資料生成模組12輸出至資料加密模組14（步驟S201）。

數據封包由資料加密模組14的四階加密器144接收並依照加密層級設定器142、以及加密金鑰設定器146所設定的加密層級以及外部加密金鑰模式或內部加密金鑰模式對該數據封包進行加密（步驟S202）。

加密後的數據封包由該四階加密器144輸出加密序列至接收端裝置20（步驟S203）。

加密序列經由資料解密模組24中的四階解密器244依照解密層級設定器242、以及解密金鑰設定器246所設定的解密封包以及外部解密金鑰模式或內部解密金鑰模式對該加密序列進行解密（步驟S204）。

解密後的加密序列由該四階解密器244輸出還原數據封包至資料目的模組22儲存（步驟S205）。

以下具體列舉一實施例，所述的四階加密器144包含依序連接的平行串流加密器1442、六十四位元串流加密器1444、二八位元串流加密器1446、以及二五六位元串流加密器1448，其中，平行串流加密器1442包含八位元加密運算元生成器14422、十六位元加密運算元生成器14424、三十二位元加密運算元生成器14426、外部加密金鑰輸入器1442O、內部加密金鑰儲存器1442I、以及加密邏輯運算器G1；四階解密器244包含依序連接的平行串流解密器2442、六十四位元串流解密器2444、二八位元串流解密器2446、以及二五六位元串流解密器2448，其中，平行串流解密器2442包含一八位元解密運算元生成器24422、十六位元解密運算元生成器24424、三十二位元解密運算元生成器24426、外部解密金鑰輸入器2442O、內部解密金鑰儲存器2442I、以及解密邏輯運算器G2的情況下，請參酌「圖14」、「圖15」，為本發明四階加密器144的加密流程示意圖與四階解密器244的解密流程示意圖。

前述步驟S202依據加密層級可以由步驟S2021-S2024之中的一或複數個步驟替換，且該複數個步驟必須依序存在（例如：第三階加密層級的情況下，步驟S202需替換成對應的步驟S2023，此時步驟S2021、S2022也必須一併納入，因此，步驟S202在第三階加密層級的情況下能替換成步驟S2021-S2023）；步驟S204依據解密層級可以由步驟S2041-S2044之中的一或複數個步驟替換，且該複數個步驟必須反向依序存在（例如：在第三階層解密層級的情況下，步驟S204需替換成對應的步驟S2042，此時步驟S2043、S2044也必須一併納入，因此，步驟S204能替換成步驟S2042-S2044），先前已描述過的步驟內容將不再贅述，先行敘明於此。

於此實施例中，四階加密器144所述的邏輯運算皆為XOR；四階解密器244所述的邏輯運算都為XOR。於其他實施例中，前述的邏輯運算可以由AND、NAND等其他邏輯運算，於本發明中不予以限制；於此實施例中，解密線性反饋移位暫存器所選用的複數個解密抽頭位元、與解密反饋移位暫存器所選用的複數個解密抽頭位元及數量僅為一實施例，該解密/解密抽頭位元能根據實際需求進行不同的選擇、數量變化（例如：選擇第一位元、第七位元做為解密/解密抽頭位元；選擇第四位元、第五位元、第六位元、第八位元做為解密/解密抽頭位元；於位元數更多的情況下可以選擇第二位元、第三十七位元等），該解密/解密抽頭位元的選擇非屬本發明所欲限制的範圍。前述的解密抽頭位元將對應加密抽頭位元進行選擇，以搭配進行解密。於本實施例中，八位元加密運算元生成器14422、十六位元加密運算元生成器14424、三十二位元加密運算元生成器14426、六十四位元串流加密器1444、一二八位元串流加密器1446、以及二五六位元串流加解密器1448的該加密位元抽頭數量為兩個；八位元解密運算元生成器24422、十六位元解密運算元生成器24424、三十二位元解密運算元生成器24426、六十四位元串流解密器2444、二八位元串流解密器2446、以及二五六位元串流解密器2448的該解密位元抽頭數量為兩個，先行敘明於此。於一實施例中，前述的解密位元抽頭與解密位元抽頭的位元數量為偶數個。

以下說明步驟S2021-S2024，請一併參酌「圖4」、「圖7」以及「圖14」。數據封包由平行串流加密器1442接收，該數據封包經由平行串流加密器1442加密並輸出（步驟S2021）。於一實施例中，平行串流加密器1442中的八位元加密運算元生成器14422擷取第二位元a[2]與第十五位元a[7]進行邏輯運算後取得加密運算元A1；十六位元加密運算元生成器14424取第二位元b[2]與第十五位元b[15]進行邏輯運算後取得加密運算元B1；三十二位元加密運算元生成器14426取第一位元c[1]與第三十二位元b[32]進行邏輯運算後取得加密運算元C1，加密運算元A1、加密運算元B1以及加密運算元C1經由加密邏輯運算模組G12進行運算取得平行加密運算元，該數據封包與平行加密運算元經由數據加密邏輯閘G14運算加密並輸出。當加密層級設定器142設定為二階以上的加密時，此時平行串流加密器1442輸出的第一加密序列ES1會輸出至六十四位元串流加密器1444；當加密層級設定器142設定為一階的加密時，此時平行串流加密器1442輸出的第一加密序列ES1會輸出至接收端裝置20。

第一加密序列ES1由六十四位元串流加密器1444接收，該第一加密序列ES1經由六十四位元串流加密器1444加密並輸出（步驟S2022）。於一實施例中，六十四位元串流加密器1444的加密線性反饋移位暫存器1444L擷取第二位元d[2]與六十四位元d[64]進行邏輯運算後取得加密運算元D1，加密運算元D1與第一加密序列ES1經由加密邏輯閘1444G加密並輸出。當加密層級設定器142設定為三階以上的加密時，此時六十四位元串流加密器1444輸出的第二加密序列ES2會輸出至一二八位元串流加密器1446；當加密層級設定器142設定為二階的加密時，此時六十四位元串流加密器1444輸出的第二加密序列ES2會輸出至接收端裝置20。

第二加密序列ES2由一二八位元串流加密器1446接收，該第二加密序列ES2經由一二八位元串流加密器1446加密並輸出（步驟S2023）。於一實施例中，一二八位元串流加密器1446的加密線性反饋移位暫存器1446L擷取第一位元e[1]與一二八位元d[128]進行邏輯運算後取得加密運算元E1，加密運算元E1與第二加密序列ES2經由加密邏輯閘1446G加密並輸出。當加密層級設定器142設定為四階以上的加密時，此時一二八位元串流加密器1446輸出的第三加密序列ES3會輸出至二五六位元串流加密器1448；當加密層級設定器142設定為三階的加密時，此時一二八位元串流加密器1446輸出的第三加密序列ES3會輸出至接收端裝置20。

第三加密序列ES3由二五六位元串流加密器1448接收，該第三加密序列ES3經由二五六位元串流加密器1448加密並輸出（步驟S2024）。於一實施例中，二五六位元串流加密器1448的加密線性反饋移位暫存器1448L擷取第一位元f[1]與二五四位元f[254]進行邏輯運算後取得加密運算元F1，加密運算元F1與第三加密序列ES3經由加密邏輯閘1448G加密並輸出。當加密層級設定器142設定為四階的加密時，此時二五六位元串流加密器1448輸出的第四加密序列ES4會輸出接收端裝置20。

以下說明步驟S2041-S2044，請一併參酌「圖9」、「圖12」、以及「圖15」。

第四加密序列ES4由二五六位元串流解密器2448接收，該第四加密序列ES43經由二五六位元串流解密器2448解密並輸出（步驟S2041）。於一實施例中，二五六位元串流解密器2448的加密線性反饋移位暫存器2448L擷取第一位元f[1]與二五四位元f[254]進行邏輯運算後取得加密運算元F2，加密運算元F2與第四加密序列ES4經由解密邏輯閘2448G解密並輸出第三加密序列ES3至一二八位元串流解密器2446。

第三加密序列ES3由一二八位元串流解密器2446接收，該第三加密序列ES3經由一二八位元串流解密器2446解密並輸出（步驟S2042）。於一實施例中，一二八位元串流解密器2446的加密線性反饋移位暫存器2446L擷取第一位元e[1]與一二八位元d[128]進行邏輯運算後取得加密運算元E2，加密運算元E2與第三加密序列ES3經由解密邏輯閘2446G解密並輸出第二加密序列ES2至六十四位元串流解密器2444。

第二加密序列ES1由六十四位元串流解密器2444接收，該第二加密序列ES2經由六十四位元串流解密器2444解密並輸出（步驟S2043）。於一實施例中，六十四位元串流解密器2444的加密線性反饋移位暫存器2444L擷取第二位元d[2]與六十四位元d[64]進行邏輯運算後取得解密運算元D2，解密運算元D2與第二加密序列ES1經由解密邏輯閘2444G解密並輸出第一加密序列ES1至平行串流解密器2442。

第一加密序列ES1由平行串流解密器2442接收，該第一加密序列ES1經由平行串流解密器2442解密並輸出（步驟S2044）。於一實施例中，平行串流解密器2442中的八位元解密運算元生成器24422擷取第二位元a[2]與第十五位元a[7]進行邏輯運算後取得解密運算元A2；十六位元解密運算元生成器24424取第二位元b[2]與第十五位元b[15]進行邏輯運算後取得解密運算元B2；三十二位元解密運算元生成器24426取第一位元c[1]與第三十二位元b[32]進行邏輯運算後取得解密運算元C2，解密運算元A2、解密運算元B2以及解密運算元C2經由解密邏輯運算模組G22進行運算取得平行解密運算元，該平行解密運算元與第一加密序列ES1經由數據解密邏輯閘G24運算解密並輸出還原後的數據封包。

比起習知技術，本發明可依據需要的解密模式調整金鑰為內部金鑰或外部金鑰、以及依據需求調整解密階層，並且能經由一套硬體實現不同的解密方式。

以上已將本發明做一詳細說明，惟，以上所述者，僅為本發明之一較佳實施例而已，當不能以此限定本發明實施之範圍，即凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬本發明之專利涵蓋範圍內。

100:混合式平行運算加解密系統 10:發射端裝置 12:資料生成模組 14:資料加密模組 142:加密層級設定器 144:四階加密器 1442:平行串流加密器 14422:八位元加密運算元生成器 14422L:加密線性反饋移位暫存器 14422G:生成加密邏輯閘 14424:十六位元加密運算元生成器 14424L:加密線性反饋移位暫存器 14424G:生成加密邏輯閘 14426:三十二位元加密運算元生成器 14426L:加密線性反饋移位暫存器 14426G:生成加密邏輯閘 1442O:外部加密金鑰輸入器 14422O:加密金鑰生成器 14424O:加密控制器 1442I:內部解密金鑰儲存器 G1:加密邏輯運算器 G12:加密邏輯運算模組 G14:數據加密邏輯閘 1444:六十四位元串流加密器 1444L:加密線性反饋移位暫存器 1444G:加密邏輯閘 1446:一二八位元串流加密器 1446L:加密線性反饋移位暫存器 1446G:加密邏輯閘 1448:二五六位元串流加密器 1448L:加密線性反饋移位暫存器 1448G:加密邏輯閘 146:加密金鑰設定器 20:接收端裝置 22:資料目的模組 24:資料解密模組 242:解密層級設定器 244:四階解密器 2442:平行串流解密器 24422:八位元解密運算元生成器 24422L:解密線性反饋移位暫存器 24422G:生成解密邏輯閘 24424:十六位元解密運算元生成器 24424L:解密線性反饋移位暫存器 24424G:生成解密邏輯閘 24426:三十二位元解密運算元生成器 24426L:解密線性反饋移位暫存器 24426G:生成解密邏輯閘 2442O:外部解密金鑰輸入器 24422O:解密金鑰生成器 24424O:解密控制器 2442I:內部解密金鑰儲存器 G2:解密邏輯運算器 G22:解密邏輯運算模組 G24:數據解密邏輯閘 2444:六十四位元串流解密器 2444L:解密線性反饋移位暫存器 2444G:解密邏輯閘 2446:一二八位元串流解密器 2446L:解密線性反饋移位暫存器 2446G:解密邏輯閘 2448:二五六位元串流解密器 2448L:解密線性反饋移位暫存器 2448G:解密邏輯閘 246:解密金鑰設定器 30:加密輸入控制器 32:加密輸入器 34:加密控制器 40:解密輸入控制器 42:解密輸入器 44:解密控制器 A1:加密運算元 B1:加密運算元 C1:加密運算元 D1:加密運算元 E1:加密運算元 F1:加密運算元 A2:解密運算元 B2:解密運算元 C2:解密運算元 D2:解密運算元 E2:解密運算元 F2:解密運算元 ES1:第一加密序列 ES2:第二加密序列 ES3:第三加密序列 ES4:第四加密序列 S201-S205:步驟 S2021-S2024:步驟 S2041-S2044:步驟

圖1，本發明混合式平行運算加解密系統的方塊示意圖(一)。

圖2，本發明混合式平行運算加解密系統的方塊示意圖(二)。

圖3，本發明平行串流加密器的方塊示意圖。

圖4，本發明加密金鑰設定器的方塊示意圖。

圖5，本發明加密輸入控制器的方塊示意圖。

圖6，本發明平行串流加密器的邏輯運算示意圖。

圖7，本發明四階加密器的邏輯運算示意圖。

圖8，本發明平行串流解密器的方塊示意圖。

圖9，本發明解密金鑰設定器的方塊示意圖。

圖10，本發明解密輸入控制器的方塊示意圖。

圖11，本發明平行串流解密器的邏輯運算示意圖。

圖12，本發明四階解密器的邏輯運算示意圖。

圖13，本發明混合式平行運算加解密系統的流程示意圖。

圖14，本發明四階加密器的流程示意圖。

圖15，本發明四階解密器的流程示意圖。

100:混合式平行運算加解密系統

10:發射端裝置

12:資料生成模組

14:資料加密模組

20:接收端裝置

22:資料目的模組

24:資料解密模組

Claims (18)

1. 一種混合式平行運算加解密系統，包含： 一發射端裝置，包含一資料生成模組、以及一資料加密模組，該資料加密模組包含一加密層級設定器、以及一四階加密器，其中，該四階加密器包含依序連接的一平行串流加密器、一六十四位元串流加密器、一一二八位元串流加密器、以及一二五六位元串流加密器，該加密層級設定器用以選定一加密層級，該資料加密模組自該資料生成模組取得至少一數據封包，該四階加密器依據該加密層級對該數據封包進行加密後輸出一加密序列；以及 一接收端裝置，包含一資料目的模組、以及一資料解密模組，該資料解密模組包含一解密層級設定器、以及一四階解密器，其中，該四階解密器包含依序連接的一平行串流解密器、一六十四位元串流解密器、一一二八位元串流解密器、以及一二五六位元串流解密器，該解密層級對應該加密層級選定一解密層級，該資料解密模組自該發射端裝置取得該加密序列，該四階解密器依據該解密層級對該加密序列進行解密後輸出還原後的該數據封包。
2. 如請求項1所述的混合式平行運算加解密系統，其中，該六十四位元串流加密器、該一二八位元串流加密器、以及該二五六位元串流加密器分別包含有一加密線性反饋移位暫存器以及一或複數個加密邏輯閘，該加密線性反饋移位暫存器具有一加密金鑰，該加密線性反饋移位暫存器將該加密金鑰的複數個加密位元抽頭經由該加密邏輯閘進行邏輯運算後獲得一加密運算元，該加密運算元與該數據封包經由該加密邏輯閘加密獲得該加密序列；該六十四位元串流解密器、該一二八位元串流解密器、以及該二五六位元串流解密器分別包含有一解密線性反饋移位暫存器以及一或複數個解密邏輯閘，該解密線性反饋移位暫存器具有一解密金鑰，該解密線性反饋移位暫存器將該解密金鑰的複數個解密位元抽頭經由該解密邏輯閘進行邏輯運算後獲得一解密運算元，該解密運算元與該加密序列經由該解密邏輯閘解密獲得還原後的該數據封包。
3. 如請求項1所述的混合式平行運算加解密系統，其中，該資料加密模組進一步包含一加密金鑰設定器，該平行串流加密器包含一八位元加密運算元生成器、一十六位元加密運算元生成器、一三十二位元加密運算元生成器、一外部加密金鑰輸入器、一內部加密金鑰儲存器、以及一加密邏輯運算器，該加密金鑰設定器選定一外部加密金鑰模式或一內部加密金鑰模式，該八位元加密運算元生成器、該十六位元加密運算元生成器、以及該三十二位元加密運算元生成器依據該外部加密金鑰輸入器所產生的外部加密金鑰、或該內部加密金鑰儲存器所儲存的內部加密金鑰分別生成一加密運算元，該等加密運算元與該數據封包經由該加密邏輯運算器進行運算後獲得一第一加密序列；該資料解密模組進一步包含一解密金鑰設定器，該平行串流解密器包含一八位元解密運算元生成器、一十六位元解密運算元生成器、一三十二位元解密運算元生成器、一外部解密金鑰輸入器、一內部解密金鑰儲存器、以及一解密邏輯運算器，該解密金鑰設定器對應該加密金鑰設定器選定一外部解密金鑰模式或一內部解密金鑰模式，該八位元解密運算元生成器、該十六位元解密運算元生成器、以及該三十二位元解密運算元生成器依據該外部解密金鑰輸入器所產生的外部解密金鑰、或該內部解密金鑰儲存器所儲存的內部解密金鑰分別生成一解密運算元，該等解密運算元與該第一加密序列經由該解密邏輯運算器進行運算後獲得還原後的該數據封包。
4. 如請求項3所述的混合式平行運算加解密系統，其中，該外部加密金鑰輸入器包含有一加密金鑰生成器、以及一加密控制器，該加密金鑰生成器依據該外部金鑰加密模式生成該外部加密金鑰，該加密控制器依據該外部金鑰加密模式輸出該外部加密金鑰；該解密金鑰輸入器包含有一解密金鑰生成器、以及一解密控制器，該解密金鑰生成器依據該外部金鑰解密模式生成該外部解密金鑰，該解密控制器依據該外部金鑰解密模式輸出該外部解密金鑰。
5. 如請求項3所述的混合式平行運算加解密系統，其中，該外部加密金鑰輸入器為一加密輸入控制器，該加密輸入控制器包含一加密輸入器、以及一加密控制器，該加密輸入器用於輸入該外部加密金鑰，該加密控制器依據該外部金鑰加密模式輸出該外部加密金鑰；該解密金鑰輸入器為一解密輸入控制器，該解密輸入控制器包含一解密輸入器、以及一解密控制器，該解密輸入器用於輸入該外部解密金鑰，該解密控制器依據該外部金鑰解密模式輸出該外部解密金鑰。
6. 如請求項4或請求項5的混合式平行運算加解密系統，其中，該八位元加密運算元生成器、該十六位元加密運算元生成器、該三十二位元加密運算元生成器分別包含有一加密線性反饋移位暫存器以及一或複數個生成加密邏輯閘，該加密線性反饋移位暫存器具有該內部加密金鑰或該外部加密金鑰，該加密線性反饋移位暫存器將該內部加密金鑰或該外部加密金鑰的複數個加密位元抽頭經由該生成加密邏輯閘進行邏輯運算後獲得該加密運算元；該八位元解密運算元生成器、該十六位元解密運算元生成器、該三十二位元解密運算元生成器分別包含有一解密線性反饋移位暫存器以及一或複數個生成解密邏輯閘，該解密線性反饋移位暫存器具有該內部解密金鑰或該外部解密金鑰，該解密線性反饋移位暫存器將該內部解密金鑰或該外部解密金鑰的複數個解密位元抽頭經由該生成解密邏輯閘進行邏輯運算後獲得該解密運算元。
7. 一發射端裝置，包含： 一資料生成模組；以及 一資料加密模組，該資料加密模組包含一加密層級設定器、以及一四階加密器，其中，該四階加密器包含依序連接的一平行串流加密器、一六十四位元串流加密器、一一二八位元串流加密器、以及一二五六位元串流加密器，該加密層級設定器用以選定一加密層級，該資料加密模組自該資料生成模組取得至少一數據封包，該四階加密器依據該加密層級對該數據封包進行加密後輸出一加密序列。
8. 如請求項7所述的發射端裝置，其中，該六十四位元串流加密器、該一二八位元串流加密器、以及該二五六位元串流加密器分別包含有一加密線性反饋移位暫存器以及一或複數個加密邏輯閘，該加密線性反饋移位暫存器具有一加密金鑰，該加密線性反饋移位暫存器將該加密金鑰的複數個加密位元抽頭經由該加密邏輯閘進行邏輯運算後獲得一加密運算元，該加密運算元與該數據封包經由該加密邏輯閘加密獲得該加密序列。
9. 如請求項7所述的發射端裝置，其中，該資料加密模組進一步包含一加密金鑰設定器，該平行串流加密器包含一八位元加密運算元生成器、一十六位元加密運算元生成器、一三十二位元加密運算元生成器、一外部加密金鑰輸入器、一內部加密金鑰儲存器、以及一加密邏輯運算器，該加密金鑰設定器選定一外部加密金鑰模式或一內部加密金鑰模式，該八位元加密運算元生成器、該十六位元加密運算元生成器、以及該三十二位元加密運算元生成器依據該外部加密金鑰輸入器所產生的外部加密金鑰、或該內部加密金鑰儲存器所儲存的內部加密金鑰分別生成一加密運算元，該等加密運算元與該數據封包經由該加密邏輯運算器進行運算後獲得一第一加密序列。
10. 如請求項9所述的發射端裝置，其中，該外部加密金鑰輸入器包含有一加密金鑰生成器、以及一加密控制器，該加密金鑰生成器依據該外部金鑰加密模式生成該外部加密金鑰，該加密控制器依據該外部金鑰加密模式輸出該外部加密金鑰。
11. 如請求項9所述的發射端裝置，其中，該外部加密金鑰輸入器為一加密輸入控制器，該加密輸入控制器包含一加密輸入器、以及一加密控制器，該加密輸入器用於輸入該外部加密金鑰，該加密控制器依據該外部金鑰加密模式輸出該外部加密金鑰。
12. 如請求項10或請求項11的發射端裝置，其中，該八位元加密運算元生成器、該十六位元加密運算元生成器、該三十二位元加密運算元生成器分別包含有一加密線性反饋移位暫存器以及一或複數個生成加密邏輯閘，該加密線性反饋移位暫存器具有該內部加密金鑰或該外部加密金鑰，該加密線性反饋移位暫存器將該內部加密金鑰或該外部加密金鑰的複數個加密位元抽頭經由該生成加密邏輯閘進行邏輯運算後獲得該加密運算元。
13. 一接收端裝置，包含： 一資料目的模組；以及 一資料解密模組，該資料解密模組包含一解密層級設定器、以及一四階解密器，其中，該四階解密器包含依序連接的一平行串流解密器、一六十四位元串流解密器、一一二八位元串流解密器、以及一二五六位元串流解密器，該解密層級對應一加密層級選定一解密層級，該資料解密模組自一發射端裝置取得一加密序列，該四階解密器依據該解密層級對該加密序列進行解密後輸出還原後的一數據封包。
14. 如請求項13所述的接收端裝置，其中，該六十四位元串流解密器、該一二八位元串流解密器、以及該二五六位元串流解密器分別包含有一解密線性反饋移位暫存器以及一或複數個解密邏輯閘，該解密線性反饋移位暫存器具有一解密金鑰，該解密線性反饋移位暫存器將該解密金鑰的複數個解密位元抽頭經由該解密邏輯閘進行邏輯運算後獲得一解密運算元，該解密運算元與該加密序列經由該解密邏輯閘解密獲得還原後的該數據封包。
15. 如請求項13所述的接收端裝置，其中，該資料解密模組進一步包含一解密金鑰設定器，該平行串流解密器包含一八位元解密運算元生成器、一十六位元解密運算元生成器、一三十二位元解密運算元生成器、一外部解密金鑰輸入器、一內部解密金鑰儲存器、以及一解密邏輯運算器，該解密金鑰設定器對應該加密金鑰設定器選定一外部解密金鑰模式或一內部解密金鑰模式，該八位元解密運算元生成器、該十六位元解密運算元生成器、以及該三十二位元解密運算元生成器依據該外部解密金鑰輸入器所產生的外部解密金鑰、或該內部解密金鑰儲存器所儲存的內部解密金鑰分別生成解密運算元，該等解密運算元與該第一加密序列經由該解密邏輯運算器進行運算後獲得還原後的該數據封包。
16. 如請求項15所述的接收端裝置，其中，該解密金鑰輸入器包含有一解密金鑰生成器、以及一解密控制器，該解密金鑰生成器依據該外部金鑰解密模式生成該外部解密金鑰，該解密控制器依據該外部金鑰解密模式輸出該外部解密金鑰。
17. 如請求項15所述的接收端裝置，其中，該解密金鑰輸入器為一解密輸入控制器，該解密輸入控制器包含一解密輸入器、以及一解密控制器，該解密輸入器用於輸入該外部解密金鑰，該解密控制器依據該外部金鑰解密模式輸出該外部解密金鑰。
18. 如請求項16或請求項17的接收端裝置，其中，該八位元解密運算元生成器、該十六位元解密運算元生成器、該三十二位元解密運算元生成器分別包含有一解密線性反饋移位暫存器以及一或複數個生成解密邏輯閘，該解密線性反饋移位暫存器具有該內部解密金鑰或該外部解密金鑰，該解密線性反饋移位暫存器將該內部解密金鑰或該外部解密金鑰的複數個解密位元抽頭經由該生成解密邏輯閘進行邏輯運算後獲得該解密運算元。

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