TWI809545B - 混合式樹狀加解密系統 - Google Patents

Abstract

本發明提供一種混合式樹狀加解密系統，包括訊號發送端裝置、以及對應該訊號發送端裝置的訊號接收端裝置。該訊號發送端裝置包含資料生成模組以及階層式加密模組。該階層式加密模組包括有複數個加密階層，後一該加密階層的線性反饋移位暫存器數量為前一該加密階層的線性反饋移位暫存器數量的雙倍以構成樹狀分布。該訊號接收端裝置包含資料目的模組以及階層式解密模組。該階層式解密模組包括有與該加密階層數量相同的解密階層，前一該解密階層的線性反饋移位暫存器數量為後一該加密階層的線性反饋移位暫存器數量的雙倍以構成倒立樹狀分布。

Description

混合式樹狀加解密系統

本發明係有關於一種加解密系統，尤指一種混合式樹狀加解密系統。

進階加密標準（Advanced Encryption Standard, AES），在密碼學中又稱Rijndael加密法，是美國聯邦政府採用的一種區段加密標準。這個標準用來替代原先的DES，已經被多方分析且廣為全世界所使用。截至2006年，針對AES唯一的成功攻擊是旁道攻擊或社會工程學攻擊。美國國家安全局稽核了所有的參與競選AES的最終入圍者，認為他們均能夠滿足美國政府傳遞非機密檔案的安全需要。

進階加密標準屆今已有過多次破解經歷，AES中128位元密鑰版本有10個加密迴圈，192位元密鑰版本有12個加密迴圈，256位元密鑰版本則有14個加密迴圈。至2006年為止，最著名的攻擊是針對AES的7次加密迴圈的128位元密鑰版本，8次加密迴圈的192位元密鑰版本、和9次加密迴圈的256位元密鑰版本所作的攻擊。隨著硬體設備的效率增加，估計以暴力攻擊法完全破解AES的日子已相去不遠。

此外，隨著硬體設備的持續升級，人工智慧現已足以達到商用化層級的階段。透過硬體設備的處理效能以及人工智慧的強大計算能力，現今廣泛使用的加密標準很有可能經由人工智慧透過大量運算的方式破解。基於上述的原因，有必要針對現有的加密技術進行改良。

為解決上述的問題，本發明提供一種混合式樹狀加解密系統，包括一訊號發送端裝置、以及一對應於該訊號發送端裝置的訊號接收端裝置。該訊號發送端裝置包含一資料生成模組、以及一階層式加密模組。該階層式加密模組包括有複數個加密階層，後一該加密階層的線性反饋移位暫存器數量為前一該加密階層的線性反饋移位暫存器數量的雙倍以構成樹狀分布，最前面的該加密階層用以將該資料生成模組輸出的數據封包進行加密。後一該加密階層的輸入連接至前一該加密階層的輸出以構成多階層加密並於最後面的該加密階層輸出一最終加密序列。該訊號接收端裝置包含一資料目的模組、以及一階層式解密模組。該階層式解密模組包括有與該加密階層數量相同的解密階層，前一該解密階層的線性反饋移位暫存器數量為後一該加密階層的線性反饋移位暫存器數量的雙倍以構成倒立樹狀分布。最前面的該解密階層用以將接收到的該最終加密序列進行解密，後一該解密階層的輸入連接至前一該解密階層的輸出以構成多階層解密並為最後面的該解密階層輸出該數據封包。

是以，比起習知技術，本發明可以有效的提升加密複雜度。另一方面，基於樹狀式的架構，在每一層級上可以循序的提升隨機性，藉此在二維的方向上提升亂數程度並降低破解的可能性。

有關本發明之詳細說明及技術內容，現就配合圖式說明如下。以下針對本發明的其中一較佳實施例進行說明，請參閱「圖1」，為本發明混合式樹狀加解密系統的方塊示意圖，如圖所示：

本實施態樣揭示一種混合式樹狀加解密系統，用於複數個裝置間相互傳輸資料時，對該等裝置所傳輸的資料分別進行加密及解密。所述產生資料或接收資料的裝置可以是電腦（Computer）、伺服器（Server）、行動裝置（Mobile Device）、物聯網裝置（例如：監視器、電視、雲端硬碟、燈具等）、大量製造設備或機台等，於本發明中不予以限制。於本發明中依據訊號的收發關係將該等裝置定義為作為資料發送源的訊號發送端裝置10、以及對應於訊號發送端裝置10用以接收訊號發送端裝置10資料的訊號接收端裝置20。須特別注意的是，本發明並不以訊號發送端裝置10僅執行資料加密功能、訊號接收端裝置20僅執行資料解密功能為限，在此所述的訊號發送端裝置10及訊號接收端裝置20通常同時具有加密及解密的功能，以確保資料於雙向傳輸的過程中以彼此的金鑰進行加密或解密，在此必須先行敘明。

訊號發送端裝置10及訊號接收端裝置20之間可以透過有線或無線網路傳輸資料。於其中一實施例中，訊號發送端裝置10及訊號接收端裝置20之間可以透過網際網路（Internet）、區域網路、或於任意有線或無線通訊埠之間傳輸資料，於本發明中不予以限制。為了完成資料加密、解密及傳輸的功能，訊號發送端裝置10及訊號接收端裝置20至少應包括處理器（Processor）、儲存單元、通訊單元彼此協同完成相應功能的工作，例如實體線路網卡、無線網卡、藍芽模組（Bluetooth）、紫蜂模組（Zigbee）等，該等訊號的傳輸方式及傳輸介面非屬本發明所欲限制的範圍。

於一實施例中，本發明混合式樹狀加解密系統中所述的「模組」、「器」、「單元」或其組合及其對應執行的功能，可以由單一晶片或複數個晶片的組合協同執行，該等晶片配置的數量非屬本發明所欲限定的範圍。此外，所述的晶片可以為但不限定於處理器、中央處理器（Central Processing Unit, CPU）、微處理器（Microprocessor）、數位訊號處理器（Digital Signal Processor, DSP）、特殊應用積體電路（Application Specific Integrated Circuits, ASIC）、可程式化邏輯裝置（Programmable Logic Device, PLD）等可將資訊或訊號做處理、轉換用途或特殊用途的其他類似裝置或這些裝置的組合，於本發明中不予以限制。

所述的訊號發送端裝置10主要包括資料生成模組12以及階層式加密模組14。資料生成模組12例如可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理預備傳送及加密的資料。階層式加密模組14自資料生成模組12取得至少一數據封包，階層式加密模組14可以為執行加密計算處理用的處理器或微處理器，於本發明中不予以限制。最後，階層式加密模組14將加密後的數據封包由發送器單元16（例如實體線路轉換晶片、無線轉換晶片、雷射二極體、或LED二極體）輸出至訊號接收端裝置20，於本發明中定義由階層式加密模組14所輸出的加密後的數據封包為加密序列。於一實施例中，加密階層的數量為四層，於本發明中不予以限制。

所述的階層式加密模組14包括複數個加密階層（例如「圖2」中的第一加密階層142、第二加密階層144、第三加密階層146、第四加密階層148），後一該加密階層的線性反饋移位暫存器（Linear feedback shift register, LFSR）數量為前一該加密階層的線性反饋移位暫存器數量的雙倍以構成樹狀分布，最前面的該加密階層用以將該資料生成模組12輸出的數據封包進行加密，後一該加密階層的輸入連接至前一該加密階層的輸出以構成多階層加密並於最後面的該加密階層輸出一最終加密序列。

於一具體實施例中，請一併參閱「圖2」，為本發明中階層式加密模組的方塊示意圖，如圖所示：所述的階層式加密模組14包括第一加密階層142、第二加密階層144、第三加密階層146、第四加密階層148。

於一實施例中，所述的第一加密階層142包括一個第一線性反饋移位暫存器L11、以及第一邏輯加密單元E1，第一邏輯加密單元E1係依據第一線性反饋移位暫存器L11產生的第一加密序列對輸入的數據封包進行第一階層加密以輸出一階加密序列；所述的第二加密階層144包括二個第二線性反饋移位暫存器L21、L22、第一並接邏輯加密單元L23、以及第二邏輯加密單元E2，第一並接邏輯加密單元L23依據二第二線性反饋移位暫存器L21、L22的輸出產生第二加密序列，第二邏輯加密單元E2依據第二加密序列對輸入的該一階加密序列進行第二階層加密以輸出二階加密序列；所述的第三加密階層146包括四個第三線性反饋移位暫存器L31、L32、L33、L34、第二並接邏輯加密單元L35、以及第三邏輯加密單元E3，該第二並接邏輯加密單元L35依據四第三線性反饋移位暫存器L31、L32、L33、L34的輸出產生第三加密序列，該第三邏輯加密單元E3係依據該第三加密序列對輸入的該二階加密序列進行第三階層加密以輸出三階加密序列；所述的第四加密階層148包括八個第四線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48、第三並接邏輯加密單元L49、以及第四邏輯加密單元E4，該第三並接邏輯加密單元L49依據八第三線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48的輸出產生第四加密序列，該第四邏輯加密單元E4係依據該第四加密序列對輸入的三階加密序列進行第四階層加密以輸出該最終加密序列。於一實施例中，第一邏輯加密單元E1、第二邏輯加密單元E2、第三邏輯加密單元E3、第四邏輯加密單元E4均為互斥或閘（Exclusive Or, XOR）；於其他實施例中，所述的第一邏輯加密單元E1、第二邏輯加密單元E2、第三邏輯加密單元E3、第四邏輯加密單元E4可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，第一並接邏輯加密單元L23、第二並接邏輯加密單元L35、第三並接邏輯加密單元L49均為互斥或閘；於其他實施例中，所述的第一並接邏輯加密單元L23、第二並接邏輯加密單元L35、第三並接邏輯加密單元L49可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

以下針對本發明中線性反饋移位暫存器（例如第一線性反饋移位暫存器L11、第二線性反饋移位暫存器L21、L22、第三線性反饋移位暫存器L31、L32、L33、L34、以及第四線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48）的其中一實施例進行說明。請參閱「圖3」，為本發明中加密端線性反饋移位暫存器的方塊示意圖，如圖所示：所述的線性反饋移位暫存器包括三十二位元的加密運算元暫存器A1、抽頭單元A2、以及加密邏輯閘A3。三十二位元的加密運算元暫存器A1具有至少三十二位元的儲存空間（儲存位元a[1]至a[32]），並包括有一32bits的初始金鑰，加密邏輯閘A3的兩個輸入經由抽頭單元A2連接至三十二位元的加密運算元暫存器A1的其中兩個位元，加密邏輯閘A3的輸出回授至三十二位元的加密運算元暫存器A1以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元a[1] ），原先第一位元（儲存位元a[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元a[1]的金鑰移動至儲存位元a[2]、儲存位元a[2]的金鑰移動至儲存位元a[3]等…），最末位元（儲存位元a[32] ）會被前一位元（儲存位元a[31] ）覆蓋，以佇列（Queue）的方式動態更新三十二位元的加密運算元暫存器A1的金鑰。

於一實施例中，所述的加密邏輯閘A3皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘A3可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。第一線性反饋移位暫存器L11、第二線性反饋移位暫存器L21、L22、第三線性反饋移位暫存器L31、L32、L33、L34、以及第四線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48個別進行互斥或閘的抽頭位元均為第5位元及第32位元。

請復參閱「圖1」，所述的訊號接收端裝置20主要包括資料目的模組22以及階層式解密模組24。資料目的模組22例如可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理所接收到的資料。階層式解密模組24用以將所接收到的最終加密序列經由進行解密處理後將還原後的原始數據封包輸出至該資料目的模組22用以儲存。階層式解密模組24可以為執行加密計算處理用的處理器或微處理器，於本發明中不予以限制。階層式解密模組24經由接收器單元26（例如實體線路轉換晶片、無線轉換晶片、光感測器、或光電二極體等）接收該訊號發送端裝置10輸出的最終加密序列。於一實施例中，解密階層的數量對應於加密階層的數量為四層，於本發明中不予以限制。

所述的階層式解密模組24包括複數個解密階層（例如「圖4」中的第一解密階層242、第二解密階層244、第三解密階層246、第四解密階層248），前一該解密階層的線性反饋移位暫存器（靠近輸入埠的解密階層）數量為後一該解密階層（靠近資料目的模組22的解密階層）的線性反饋移位暫存器數量的雙倍以構成倒立樹狀分布，最前面的該解密階層用以將輸入埠獲得的最終加密序列進行解密，後一該解密階層的輸入連接至前一解密階層的輸出以對應階層式加密模組14構成多階層解密並於最後面的解密階層輸出原始數據封包。

於一具體實施例中，請一併參閱「圖4」，為本發明中階層式解密模組的方塊示意圖，如圖所示：所述的階層式解密模組24包括第一解密階層242、第二解密階層244、第三解密階層246、第四解密階層248。

於一實施例中，所述的第一解密階層242包括八個第五線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58、第一並接邏輯解密單元L59、以及第一邏輯解密單元D1，該第一並接邏輯加密單元L59依據八第三線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58的輸出產生第一解密序列，該第一邏輯解密單元D1係依據該第一解密序列對所接收到的最終加密序列進行第一階層解密以還原為三階加密序列；所述的第二解密階層244包括四個第六線性反饋移位暫存器L61、L62、L63、L64、第二並接邏輯解密單元L65、以及第二邏輯解密單元D2，該第二並接邏輯解密單元L65依據四該第六線性反饋移位暫存器L61、L62、L63、L64的輸出產生第二解密序列，該第二邏輯解密單元D2係依據該第二解密序列對輸入的該三階加密序列進行第二階層解密以還原為該二階加密序列；所述的第三解密階層246包括二個第七線性反饋移位暫存器L71、L72、第三並接邏輯解密單元L73、以及第三邏輯解密單元D3，該第三並接邏輯加密單元L73依據二該第七線性反饋移位暫存器L71、L72的輸出產生第三解密序列，該第三邏輯解密單元D3係依據該第三解密序列對輸入的該二階加密序列進行第三階層解密以還原為該一階加密序列；所述的第四解密階層248包括一個第八線性反饋移位暫存器L81、以及第四邏輯解密單元D4，該第四邏輯解密單元D4係依據該第八線性反饋移位暫存器L81產生的第四解密序列對輸入的該一階加密序列進行第四階層解密以還原為原始數據封包。於一實施例中，第一邏輯解密單元D1、第二邏輯解密單元D2、第三邏輯解密單元D3、第四邏輯解密單元D4均為互斥或閘（Exclusive Or, XOR）；於其他實施例中，所述的第一邏輯解密單元D1、第二邏輯解密單元D2、第三邏輯解密單元D3、第四邏輯解密單元D4可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，第一並接邏輯解密單元L59、第二並接邏輯解密單元L65、第三並接邏輯解密單元L73均為互斥或閘；於其他實施例中，所述的第一並接邏輯解密單元L59、第二並接邏輯解密單元L65、第三並接邏輯解密單元L73可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

以下針對本發明中線性反饋移位暫存器（例如第五線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58、第六線性反饋移位暫存器L61、L62、L63、L64、第七線性反饋移位暫存器L71、L72、以及第八線性反饋移位暫存器L81）的其中一實施例進行說明。請參閱「圖5」，為本發明中解密端線性反饋移位暫存器的方塊示意圖，如圖所示：所述的線性反饋移位暫存器包括三十二位元的解密運算元暫存器B1、抽頭單元B2、以及解密邏輯閘B3。三十二位元的加密運算元暫存器B1具有至少三十二位元的儲存空間（儲存位元b[1]至b[32]），並包括有一32bits的初始金鑰，解密邏輯閘B3的兩個輸入經由抽頭單元B2連接至三十二位元的解密運算元暫存器B1的其中兩個位元，解密邏輯閘B3的輸出回授至三十二位元的解密運算元暫存器B1以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元b[1] ），原先第一位元（儲存位元b[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元b[1]的金鑰移動至儲存位元b[2]、儲存位元b[2]的金鑰移動至儲存位元b[3]…等），最末位元（儲存位元b[32] ）會被前一位元（儲存位元b[31] ）覆蓋，以佇列（Queue）的方式動態更新三十二位元的解密運算元暫存器B1的金鑰。

於一實施例中，所述的解密邏輯閘B3皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘B3可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。第五線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58、第六線性反饋移位暫存器L61、L62、L63、L64、第七線性反饋移位暫存器L71、L72、以及第八線性反饋移位暫存器L81個別進行互斥或閘的抽頭位元均為第5位元及第32位元。

為了使訊號接收端裝置20可以正確的解譯訊號發送端裝置10所送出加密後的封包，本發明係採用對稱式加密的方式，亦即訊號發送端裝置10及訊號接收端裝置20共同持有相同的初始金鑰。具體而言，在訊號接收端裝置20對稱於訊號發送端裝置10的線性反饋移位暫存器可共同持有相同初始金鑰；例如第五線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58與對應的第四線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48的金鑰相同，第六線性反饋移位暫存器L61、L62、L63、L64與對應的第三線性反饋移位暫存器L31、L32、L33、L34的金鑰相同，第七線性反饋移位暫存器L71、L72與對應的第二線性反饋移位暫存器L21、L22的金鑰相同，第八線性反饋移位暫存器L81與對應的第一線性反饋移位暫存器L11的金鑰相同；須注意的是，上述的同一階層上的線性反饋移位暫存器並非以單組金鑰為限，只要對應金鑰均有同時出現於對應階層的線性反饋移位暫存器便可（例如第七線性反饋移位暫存器L71、L72所使用的金鑰並不一定要相同，但第二線性反饋移位暫存器L21、L22的金鑰必須與第七線性反饋移位暫存器L71、L72相同）。

初始金鑰可以於裝置交互、或經由非直接性的資訊交換（例如通過資訊載體、或人工交換）後，交換所述的金鑰，並將其儲存於持續性記憶體中（Persistent Memory）。

以上針對本發明硬體架構的一具體實施例進行說明，有關於本發明的工作程序將於下面進行更進一步的說明。須注意的是，雖然於本發明中以「序列」或「封包」進行表述，然而實際上於本發明中資料是以位元為基本單位一對一輸入至加密系統及解密系統中進行加密及解密，為避免誤解在此必須先予敘明。

關於加密程序，請參閱「圖6」、「圖7」、「圖8」、及「圖9」，為第一加密階層、第二加密階層、第三加密階層、第四加密階層的方塊示意圖，如圖所示。

請先參閱「圖6」，首先，於訊號發送端裝置10中，數據封包由資料生成模組12輸出至階層式加密模組14。第一加密階層142的第一邏輯加密單元E1（例如互斥或閘）依據第一線性反饋移位暫存器L11的輸出將數據封包進行加密後輸出一第一加密序列至第二邏輯加密單元E2的輸入。

接續，請參閱「圖7」，第二加密階層144的輸入連接至第一加密階層142的輸出，第一並接邏輯加密單元L23將二組第二線性反饋移位暫存器L21、L22的輸出進行邏輯運算（例如互斥或閘），第二邏輯加密單元E2（例如互斥或閘）則再依據第二並接邏輯加密單元L23的輸出將第一加密序列進行加密後輸出一第二加密序列至第三邏輯加密單元E3的輸入。

接續，請參閱「圖8」，第三加密階層146的輸入連接至第二加密階層144的輸出，第二並接邏輯加密單元L35將四組第三線性反饋移位暫存器L31、L32、L33、L34的輸出進行邏輯運算（例如互斥或閘），第三邏輯加密單元E3（例如互斥或閘）則再依據第二並接邏輯加密單元L35的輸出將第二加密序列進行加密後輸出一第三加密序列至第四邏輯加密單元E4的輸入。

接續，請參閱「圖9」，第四加密階層148的輸入連接至第三加密階層146的輸出，第三並接邏輯加密單元L49將八組第四線性反饋移位暫存器L41、L42、L43、L44、L45、L46、L47、L48的輸出進行邏輯運算（例如互斥或閘），第四邏輯加密單元E4（例如互斥或閘）則再依據第三並接邏輯加密單元L49的輸出將第三加密序列進行加密後輸出一最終加密序列，所述的最終加密序列將傳送至一發送器單元16（例如實體線路轉換晶片、無線轉換晶片、雷射二極體、或LED二極體）。

關於解密程序，請參閱「圖10」、「圖11」、「圖12」、及「圖13」，為第一解密階層、第二解密階層、第三解密階層、第四解密階層的方塊示意圖，如圖所示。

請先參閱「圖10」，首先，於訊號接收端裝置10由接收器單元26（例如實體線路轉換晶片、無線轉換晶片、光感測器、或光電二極體等）接收由發送器單元16所送出的最終加密序列，並將最終加密序列輸出至階層式解密模組24。第一解密階層242的輸入連接至接收器單元26的輸出，第一並接邏輯解密單元L59將八組第五線性反饋移位暫存器L51、L52、L53、L54、L55、L56、L57、L58的輸出進行邏輯運算（例如互斥或閘），第一邏輯解密單元D1（例如互斥或閘）則再依據第一並接邏輯解密單元L59的輸出將最終加密序列進行反向解密後還原獲得第三加密序列，並將第三加密序列傳送至第二邏輯解密單元D2。

接續，請參閱「圖11」，第二解密階層244的輸入連接至第一解密階層242的輸出，第二並接邏輯解密單元L65將四組第六線性反饋移位暫存器L61、L62、L63、L64的輸出進行邏輯運算（例如互斥或閘），第二邏輯解密單元D2（例如互斥或閘）則再依據第二並接邏輯解密單元L65的輸出將第三加密序列進行反向解密後還原獲得第二加密序列，並將第二加密序列傳送至第三邏輯解密單元D3。

接續，請參閱「圖12」，第三解密階層246的輸入連接至第二解密階層244的輸出，第三並接邏輯解密單元L73將二組第七線性反饋移位暫存器L71、L72的輸出進行邏輯運算（例如互斥或閘），第三邏輯解密單元D3（例如互斥或閘）則再依據第三並接邏輯解密單元L73的輸出將第二加密序列進行反向解密後還原獲得第一加密序列，並將第一加密序列傳送至第四邏輯解密單元D4。

接續，請參閱「圖13」，第四解密階層248的輸入連接至第三解密階層246的輸出，第四解密階層248的第四邏輯解密單元D4（例如互斥或閘）依據第八線性反饋移位暫存器L81的輸出將第一加密序列進行反向解密後還原獲得原始數據封包，並將原始數據封包傳送至資料目的模組22。

綜上所述，比起習知技術，本發明可以有效的提升加密複雜度。另一方面，基於樹狀式的架構，在每一層級上可以循序的提升隨機性，藉此在二維的方向上提升亂數程度並降低破解的可能性。

以上已將本發明做一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能以此限定本創作實施之範圍，即凡依本發明請求項所作之均等變化與修飾，皆應仍屬本發明之專利涵蓋範圍內。

100              混合式樹狀加解密系統 10                訊號發送端裝置 12                資料生成模組 14                階層式加密模組 142              第一加密階層 144              第二加密階層 146              第三加密階層 148              第四加密階層 16                發送器單元 L11              第一線性反饋移位暫存器 E1                第一邏輯加密單元 L21~L22       第二線性反饋移位暫存器 L23              第一並接邏輯加密單元 E2                第二邏輯加密單元 L31~L34       第三線性反饋移位暫存器 L35              第二並接邏輯加密單元 E3                第三邏輯加密單元 L41~L48       第四線性反饋移位暫存器 L49              第三並接邏輯加密單元 E4                第四邏輯加密單元 A1                加密運算元暫存器 A2                抽頭單元 A3                加密邏輯閘 a[1]~a[32]     儲存位元 20                訊號接收端裝置 22                資料目的模組 24                階層式解密模組 242              第一解密階層 244              第二解密階層 246              第三解密階層 248              第四解密階層 26                接收器單元 L51~L58       第五線性反饋移位暫存器 L59              第一並接邏輯解密單元 D1                第一邏輯解密單元 L61~L64       第六線性反饋移位暫存器 L65              第二並接邏輯解密單元 D2                第二邏輯解密單元 L71~L72       第七線性反饋移位暫存器 L73              第三並接邏輯解密單元 D3                第三邏輯解密單元 L81              第八線性反饋移位暫存器 D4                第四邏輯解密單元 B1                解密運算元暫存器 B2                抽頭單元 B3                解密邏輯閘 b[1]~b[32]    儲存位元

圖1，為本發明混合式樹狀加解密系統的方塊示意圖。

圖2，為本發明中階層式加密模組的方塊示意圖。

圖3，為本發明中加密端線性反饋移位暫存器的方塊示意圖。

圖4，為本發明中階層式解密模組的方塊示意圖。

圖5，為本發明中解密端線性反饋移位暫存器的方塊示意圖。

圖6，為本發明中第一加密階層的方塊示意圖。

圖7，為本發明中第二加密階層的方塊示意圖。

圖8，為本發明中第三加密階層的方塊示意圖。

圖9，為本發明中第四加密階層的方塊示意圖。

圖10，為本發明中第一解密階層的方塊示意圖。

圖11，為本發明中第二解密階層的方塊示意圖。

圖12，為本發明中第三解密階層的方塊示意圖。

圖13，為本發明中第四解密階層的方塊示意圖。

12                資料生成模組 142              第一加密階層 144              第二加密階層 146              第三加密階層 148              第四加密階層 16                發送器單元 L11              第一線性反饋移位暫存器 E1                第一邏輯加密單元 L21~L22       第二線性反饋移位暫存器 L23              第一並接邏輯加密單元 E2                第二邏輯加密單元 L31~L34       第三線性反饋移位暫存器 L35              第二並接邏輯加密單元 E3                第三邏輯加密單元 L41~L48       第四線性反饋移位暫存器 L49              第三並接邏輯加密單元 E4                第四邏輯加密單元

Claims (7)

1. 一種混合式樹狀加解密系統，包括：一訊號發送端裝置，包含一資料生成模組、一階層式加密模組、以及一發送器單元，該階層式加密模組包括有複數個加密階層，後一該加密階層的線性反饋移位暫存器數量為前一該加密階層的線性反饋移位暫存器數量的雙倍以構成樹狀分布，最前面的該加密階層用以將該資料生成模組輸出的數據封包進行加密，後一該加密階層的輸入連接至前一該加密階層的輸出以構成多階層加密並於最後面的該加密階層輸出一最終加密序列，該階層式加密模組將加密後的數據封包由該發送器單元輸出，其中該階層式加密模組包括：一第一加密階層，包括一個第一線性反饋移位暫存器、以及第一邏輯加密單元，該第一邏輯加密單元係依據該第一線性反饋移位暫存器產生的第一加密序列對輸入的該數據封包進行第一階層加密以輸出一階加密序列；一第二加密階層，包括二個第二線性反饋移位暫存器、第一並接邏輯加密單元、以及第二邏輯加密單元，該第一並接邏輯加密單元依據二該第二線性反饋移位暫存器的輸出產生第二加密序列，該第二邏輯加密單元係依據該第二加密序列對輸入的該一階加密序列進行第二階層加密以輸出二階加密序列；一第三加密階層，包括四個第三線性反饋移位暫存器、第 二並接邏輯加密單元、以及第三邏輯加密單元，該第二並接邏輯加密單元依據四該第三線性反饋移位暫存器的輸出產生第三加密序列，該第三邏輯加密單元係依據該第三加密序列對輸入的該二階加密序列進行第三階層加密以輸出三階加密序列；以及一第四加密階層，包括八個第四線性反饋移位暫存器、第三並接邏輯加密單元、以及第四邏輯加密單元，該第三並接邏輯加密單元依據八該第三線性反饋移位暫存器的輸出產生第四加密序列，該第四邏輯加密單元係依據該第四加密序列對輸入的該數據封包進行第四階層加密以輸出該最終加密序列；以及一訊號接收端裝置，包含一資料目的模組、一階層式解密模組、一接收器單元，該接收器單元接收由該發送器單元所送出的該最終加密序列，該階層式解密模組包括有與該加密階層數量相同的解密階層，前一該解密階層的線性反饋移位暫存器數量為後一該加密階層的線性反饋移位暫存器數量的雙倍以構成倒立樹狀分布，最前面的該解密階層用以將接收到的該最終加密序列進行解密，後一該解密階層的輸入連接至前一該解密階層的輸出以構成多階層解密並為最後面的該解密階層輸出該數據封包，其中該階層式解密模組包括：一第一解密階層，包括八個第五線性反饋移位暫存器、第一並接邏輯解密單元、以及第一邏輯解密單元，該第一並接邏輯加密單元依據八該第三線性反饋移位暫存器 的輸出產生第一解密序列，該第一邏輯解密單元係依據該第一解密序列對所接收到的該最終加密序列進行第一階層解密以還原為該三階加密序列；一第二解密階層，包括四個第六線性反饋移位暫存器、第二並接邏輯解密單元、以及第二邏輯解密單元，該第二並接邏輯解密單元依據四該第六線性反饋移位暫存器的輸出產生第二解密序列，該第二邏輯解密單元係依據該第二解密序列對輸入的該三階加密序列進行第二階層解密以還原為該二階加密序列；一第三解密階層，包括二個第七線性反饋移位暫存器、第三並接邏輯解密單元、以及第三邏輯解密單元，該第三並接邏輯加密單元依據二該第七線性反饋移位暫存器的輸出產生第三解密序列，該第三邏輯解密單元係依據該第三解密序列對輸入的該二階加密序列進行第三階層解密以還原為該一階加密序列；以及一第四解密階層，包括一個第八線性反饋移位暫存器、以及第四邏輯解密單元，該第四邏輯解密單元係依據該第八線性反饋移位暫存器產生的第四解密序列對輸入的該一階加密序列進行第四階層解密以還原為該數據封包。
2. 如請求項1所述的混合式樹狀加解密系統，其中，該第五線性反饋移位暫存器與對應的該第四線性反饋移位暫存器的金鑰相同，該第六線性反饋移位暫存器與對應的該第 三線性反饋移位暫存器的金鑰相同，該第七線性反饋移位暫存器與對應的該第二線性反饋移位暫存器的金鑰相同，該第八線性反饋移位暫存器與對應的該第一線性反饋移位暫存器的金鑰相同。
3. 如請求項2所述的混合式樹狀加解密系統，其中，該第一線性反饋移位暫存器、該第二線性反饋移位暫存器、該第三線性反饋移位暫存器、該第四線性反饋移位暫存器均包括32位元的金鑰。
4. 如請求項3所述的混合式樹狀加解密系統，其中，該第五線性反饋移位暫存器、該第六線性反饋移位暫存器、該第七線性反饋移位暫存器、以及該第八線性反饋移位暫存器均包括32位元的金鑰。
5. 如請求項4所述的混合式樹狀加解密系統，其中，該第一線性反饋移位暫存器、該第二線性反饋移位暫存器、該第三線性反饋移位暫存器、該第四線性反饋移位暫存器、該第五線性反饋移位暫存器、該第六線性反饋移位暫存器、該第七線性反饋移位暫存器、以及該第八線性反饋移位暫存器個別進行互斥或閘的抽頭位元均為第5位元及第32位元。
6. 如請求項5所述的混合式樹狀加解密系統，其中，該第一邏輯加密單元、該第二邏輯加密單元、該第三邏輯加密單元、該第四邏輯加密單元均為互斥或閘，該第一邏輯解密單元、該第二邏輯解密單元、該第三邏輯解密單元、該第四邏輯解密單元均為互斥或閘。
7. 如請求項6所述的混合式樹狀加解密系統，其中，該第一並接邏輯加密單元、該第二並接邏輯加密單元、該第三並接邏輯加密單元均為互斥或閘，該第一並接邏輯解密單元、該第二並接邏輯解密單元、該第三並接邏輯解密單元均為互斥或閘。