TWI803050B

TWI803050B - 多階段平行與串接運算加解密系統

Info

Publication number: TWI803050B
Application number: TW110142164A
Authority: TW
Inventors: 陳浩銘; 劉如傑
Original assignee: 律芯科技股份有限公司
Priority date: 2021-11-12
Filing date: 2021-11-12
Publication date: 2023-05-21
Also published as: TW202319945A

Abstract

本發明提供一種多階段平行與串接運算加解密系統，包括一訊號發送端裝置、以及一訊號接收端裝置。該訊號發送端裝置包括一資料生成模組、一二維加密模組、以及一發送器單元。該二維加密模組包括一加密選擇器、以及其中至少一加密器為多階段平行式加密器的多階段串接式加密器。該訊號接收端裝置包括一資料目的模組、一二維解密模組、以及一接收器單元。該二維解密模組包括一解密選擇器、以及其中至少一解密器為多階段平行式解密器的多階段串接式解密器。其中該加密選擇器以及該解密選擇器依據該加密層級設定啟動對應的該加密器及該解密器。

Description

多階段平行與串接運算加解密系統

本發明係有關於一種加解密系統，尤指一種多階段平行與串接運算加解密系統。

進階加密標準（Advanced Encryption Standard, AES），在密碼學中又稱Rijndael加密法，是美國聯邦政府採用的一種區段加密標準。這個標準用來替代原先的DES，已經被多方分析且廣為全世界所使用。截至2006年，針對AES唯一的成功攻擊是旁道攻擊或社會工程學攻擊。美國國家安全局稽核了所有的參與競選AES的最終入圍者，認為他們均能夠滿足美國政府傳遞非機密檔案的安全需要。

進階加密標準屆今已有過多次破解經歷，AES中128位元密鑰版本有10個加密迴圈，192位元密鑰版本有12個加密迴圈，256位元密鑰版本則有14個加密迴圈。至2006年為止，最著名的攻擊是針對AES的7次加密迴圈的128位元密鑰版本，8次加密迴圈的192位元密鑰版本、和9次加密迴圈的256位元密鑰版本所作的攻擊。隨著硬體設備的效率增加，估計以暴力攻擊法完全破解AES的日子已相去不遠。

此外，隨著硬體設備的持續升級，人工智慧現已足以達到商用化層級的階段。透過硬體設備的處理效能以及人工智慧的強大計算能力，現今廣泛使用的加密標準很有可能經由人工智慧透過大量運算的方式破解。基於上述的原因，有必要針對現有的加密技術進行改良。

為解決上述的問題，本發明提供一種多階段平行與串接運算加解密系統，包括一訊號發送端裝置、以及一訊號接收端裝置。該訊號發送端裝置包括一資料生成模組、一二維加密模組、以及一發送器單元。該二維加密模組包括一加密選擇器、以及多階段串接式加密器。其中該多階段串接式加密器包括複數個加密器且其中至少一該加密器為多階段平行式加密器，該加密選擇器依據加密層級設定啟動對應的該加密器。該訊號接收端裝置包括一資料目的模組、一二維解密模組、以及一接收器單元。該二維解密模組包括一解密選擇器、以及多階段串接式解密器。其中該多階段串接式解密器包括複數個解密器且其中至少一該解密器為多階段平行式解密器，該解密選擇器依據該加密層級設定啟動對應的該解密器。

是以，本發明採用了三階平行及串接方式進行加密及解密，並利用可控制加密層級的加密選擇器可以選擇性的控制加密邏輯，提升破解的困難度。

有關本發明之詳細說明及技術內容，現就配合圖式說明如下。以下針對本發明的其中一較佳實施例進行說明，請參閱「圖1」，為本發明多階段平行與串接運算加解密系統的方塊示意圖(一)，如圖所示：

本實施態樣揭示一種多階段平行與串接運算加解密系統100，用於複數個裝置間相互傳輸資料時，對該等裝置所傳輸的資料分別進行加密及解密。所述產生資料或接收資料的裝置可以是電腦（Computer）、伺服器（Server）、行動裝置（Mobile Device）、物聯網裝置（例如：監視器、電視、雲端硬碟、燈具等）、大量製造設備或機台等，於本發明中不予以限制。於本發明中依據訊號的收發關係將該等裝置定義為作為資料發送源的訊號發送端裝置10、以及對應於訊號發送端裝置10用以接收訊號發送端裝置10資料的訊號接收端裝置20。須特別注意的是，本發明並不以訊號發送端裝置10僅執行資料加密功能、訊號接收端裝置20僅執行資料解密功能為限，在此所述的訊號發送端裝置10及訊號接收端裝置20通常同時具有加密及解密的功能，以確保資料於雙向傳輸的過程中以彼此的金鑰進行加密或解密，在此必須先行敘明。

訊號發送端裝置10及訊號接收端裝置20之間可以透過有線或無線網路傳輸資料。於其中一實施例中，訊號發送端裝置10及訊號接收端裝置20之間可以透過網際網路（Internet）、區域網路、或於任意有線或無線通訊埠之間傳輸資料，於本發明中不予以限制。為了完成資料加密、解密及傳輸的功能，訊號發送端裝置10及訊號接收端裝置20至少應包括處理器（Processor）、儲存單元、通訊單元彼此協同完成相應功能的工作，例如實體線路網卡、無線網卡、藍芽模組（Bluetooth）、紫蜂模組（Zigbee）等，該等訊號的傳輸方式及傳輸介面非屬本發明所欲限制的範圍。

於一實施例中，本發明多階段平行與串接運算加解密系統中所述的「模組」、「器」、「單元」或其組合及其對應執行的功能，可以由單一晶片或複數個晶片的組合協同執行，該等晶片配置的數量非屬本發明所欲限定的範圍。此外，所述的晶片可以為但不限定於處理器、中央處理器（Central Processing Unit, CPU）、微處理器（Microprocessor）、數位訊號處理器（Digital Signal Processor, DSP）、特殊應用積體電路（Application Specific Integrated Circuits, ASIC）、可程式化邏輯裝置（Programmable Logic Device, PLD）等可將資訊或訊號做處理、轉換用途或特殊用途的其他類似裝置或這些裝置的組合，於本發明中不予以限制。

所述的訊號發送端裝置10主要包括資料生成模組12、二維加密模組14、以及發送器單元16。資料生成模組12例如可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理預備傳送及加密的資料。二維加密模組14自資料生成模組12取得至少一數據封包，二維加密模組14可以為執行加密計算處理用的處理器或微處理器，於本發明中不予以限制。最後，二維加密模組14將加密後的數據封包傳送至發送器單元16，由發送器單元16輸出至訊號接收端裝置20，於本發明中定義由二維加密模組14所輸出的加密後的數據封包為加密序列。於一實施例中，加密層級的數量為四層，於本發明中不予以限制。於一實施例中，發送器單元16例如可以是但不限定於實體線路轉換晶片、無線轉換晶片、光通訊傳輸介面等。於一實施例中，發送器單元16可以進一步包括數位-類比轉換器，用以將數位訊號轉換為類比訊號輸出。

所述的二維加密模組14包括一加密選擇器142、以及多階段串接式加密器144，其中該多階段串接式加密器144包括複數個加密器（例如「圖2」中的八位元/十六位元平行式加密器E1、三十二位元/六十四位元平行式加密器E2、一百二十八位元加密器E3）且其中至少一加密器為多階段平行式加密器（例如「圖2」中的八位元/十六位元平行式加密器E1、三十二位元/六十四位元平行式加密器E2），該加密選擇器142依據加密層級設定啟動對應的該加密器。所述的加密層級可以是預先由廠商依據需求進行調整，或是由使用者依據所需要的加密層級自行設定，此部份端看實務上的需求而定，非屬本發明所欲限定的範圍。

所述的訊號接收端裝置20主要包括資料目的模組22、二維解密模組24、以及接收器單元26。資料目的模組22例如可以為快取記憶體（Cache memory）、動態隨機存取記憶體（DRAM）、持續性記憶體（Persistent Memory）用以儲存及管理所接收到的資料。二維解密模組24用以將所接收到的加密序列經由解密處理後還原為原始數據封包，並將原始數據封包輸出至該資料目的模組22用以儲存。二維解密模組24可以為執行加密計算處理用的處理器或微處理器，於本發明中不予以限制。二維解密模組24經由接收器單元26接收該訊號發送端裝置10輸出的加密序列。於一實施例中，解密層級的數量對應於加密層級的數量為四層，於本發明中不予以限制。於一實施例中，接收器單元26例如可以是但不限定於例如實體線路轉換晶片、無線轉換晶片、光通訊接收介面等。於一實施例中，接收器單元26可以進一步包括類比-數位轉換器，用以將類比訊號轉換為數位訊號輸出。

所述的二維解密模組24包括解密選擇器242、以及多階段串接式解密器244，其中該多階段串接式解密器244包括複數個解密器（例如「圖2」中的一百二十八位元解密器D1、三十二位元/六十四位元平行式解密器D2、八位元/十六位元平行式解密器D3）且其中至少一解密器為多階段平行式解密器（例如「圖2」中的三十二位元/六十四位元平行式解密器D2、八位元/十六位元平行式解密器D3），該解密選擇器依據該加密層級設定啟動對應的該解密器。由於本發明採用的是對稱式加密的方式，所述的加密層級可以係配合該訊號發送端裝置10的加密層級設置。

於一具體實施例中，請一併參閱「圖2」、「圖3」及「圖4」，為本發明中多階段平行與串接運算加解密系統的方塊示意圖(二)、二維加密模組的方塊示意圖、以及二維解密模組的方塊示意圖，如圖所示：所述的多階段串接式加密器144包括依序串接的八位元/十六位元平行式加密器E1、三十二位元/六十四位元平行式加密器E2、以及一百二十八位元加密器E3。

於一實施例中，八位元/十六位元平行式加密器E1係經由第一加密邏輯閘VG1串接於資料生成模組12的輸出；具體而言，第一加密邏輯閘VG1兩輸入端分別連接至該八位元/十六位元平行式加密器E1的輸出以及該資料生成模組12的輸出，藉以與資料生成模組12構成串接架構。三十二位元/六十四位元平行式加密器E2係經由第二加密邏輯閘VG2串接於第一加密邏輯閘VG1的輸出；具體而言，第二加密邏輯閘VG2兩輸入端分別連接至三十二位元/六十四位元平行式加密器E2的輸出以及該第一加密邏輯閘VG1的輸出，藉以與八位元/十六位元平行式加密器E1構成串接架構。一百二十八位元加密器E3係經由第三加密邏輯閘VG3串接於第二加密邏輯閘VG2的輸出；具體而言，第三加密邏輯閘VG3兩輸入端分別連接至一百二十八位元加密器E3的輸出以及該第二加密邏輯閘VG2的輸出，藉以與三十二位元/六十四位元平行式加密器E2構成串接架構。第三加密邏輯閘VG3的輸出連接至該發送器單元16，藉此構成串接式加密器的基本架構。

於一實施例中，第一加密邏輯閘VG1、第二加密邏輯閘VG2、第三加密邏輯閘VG3均為互斥或閘（Exclusive Or, XOR）；於其他實施例中，所述的第一加密邏輯閘VG1、第二加密邏輯閘VG2、第三加密邏輯閘VG3可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

對應於本發明對稱式加密的架構，所述的多階段串接式解密器244包括依序串接的一百二十八位元解密器D1、三十二位元/六十四位元平行式解密器D2、以及八位元/十六位元平行式解密器D3。

於一實施例中，一百二十八位元解密器D1係經由第一解密邏輯閘VF1串接於接收器單元26的輸出；具體而言，第一解密邏輯閘VF1兩輸入端分別連接至一百二十八位元解密器D1的輸出以及接收器單元26的輸出，藉以與接收器單元26構成串接架構。三十二位元/六十四位元平行式解密器D2係經由第二解密邏輯閘VF2串接於第一解密邏輯閘VF1的輸出；具體而言，第二解密邏輯閘VF2兩輸入端分別連接至三十二位元/六十四位元平行式解密器D2的輸出以及該第一解密邏輯閘VF1的輸出，藉以與一百二十八位元解密器D1構成串接架構。八位元/十六位元平行式解密器D3係經由第三解密邏輯閘VF3串接於第二解密邏輯閘VF2的輸出；具體而言，第三解密邏輯閘VF3兩輸入端分別連接至八位元/十六位元平行式解密器D3的輸出以及該第二解密邏輯閘VF2的輸出，藉以與三十二位元/六十四位元平行式解密器D2構成串接架構。第三解密邏輯閘VF3的輸出連接至資料目的模組26，藉此構成串接式解密器的基本架構。

於一實施例中，第一解密邏輯閘VF1、第二解密邏輯閘VF2、第三解密邏輯閘VF3均為互斥或閘（Exclusive Or, XOR）；於其他實施例中，所述的第一解密邏輯閘VF1、第二解密邏輯閘VF2、第三解密邏輯閘VF3可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

請續參閱「圖3」，八位元/十六位元平行式加密器E1主要包括八位元加密器E11、以及十六位元加密器E12、以及二輸入連接至該八位元加密器E11、以及該十六位元加密器E12的第一平行邏輯加密器PG1，該第一平行邏輯加密器PG1的輸出係連接至第一加密邏輯閘VG1的其中一輸入端。

三十二位元/六十四位元平行式加密器E2主要包括三十二位元加密器E21、以及六十四位元加密器E22、以及二輸入連接至該三十二位元加密器E21、以及六十四位元加密器E22的第二平行邏輯加密器PG2，該第二平行邏輯加密器PG2的輸出係連接至第二加密邏輯閘VG2的其中一輸入端。

於一實施例中，第一平行邏輯加密器PG1、第二平行邏輯加密器PG2均為互斥或閘；於其他實施例中，所述的第一平行邏輯加密器PG1、第二平行邏輯加密器PG2可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

為了控制加密層級，加密選擇器142包括第一虛擬位元生成器A1、複數個第一開關切換器A21~A27、以及加密控制器A3。第一開關切換器A21係設置於第一平行邏輯加密器PG1的輸入及八位元加密器E11的輸出之間；第一開關切換器A22係設置於第一平行邏輯加密器PG1的另一輸入及十六位元加密器E12的輸出之間；第一開關切換器A23係設置於第一平行邏輯加密器PG1的輸出以及第一加密邏輯閘VG1的輸入之間；第一開關切換器A24係設置於第二平行邏輯加密器PG2的輸入及三十二位元加密器E21的輸出之間；第一開關切換器A25係設置於第二平行邏輯加密器PG2的另一輸入及六十四位元加密器E22的輸出之間；第一開關切換器A26係設置於第二平行邏輯加密器PG2的輸出以及第二加密邏輯閘VG2的輸入之間；第一開關切換器A27係設置於一百二十八位元加密器E3的輸出以及第三加密邏輯閘VG3的輸入之間。

於實務操作上，加密控制器A3依據加密層級的設定，決定是否啟動該第一開關切換器A21~A27的切換開關，於對應的加密器（一百二十八位元加密器E3、六十四位元加密器E22、三十二位元加密器E21、十六位元加密器E12、八位元加密器E11）被選定時，係開啟加密器的輸出，以進行加密程序；未選定的加密器，則關閉對應加密器的輸出，並將第一虛擬位元生成器A1的輸出連接至對應邏輯閘（第一加密邏輯閘VG1、第二加密邏輯閘VG2、第三加密邏輯閘VG3、第一平行邏輯加密器PG1、第二平行邏輯加密器PG2）的輸入以取代原輸出，經由第一虛擬位元生成器A1輸出連續性恆定位元至第一加密邏輯閘VG1、第二加密邏輯閘VG2、第三加密邏輯閘VG3、第一平行邏輯加密器PG1、第二平行邏輯加密器PG2的輸入端。

請續參閱「圖4」，三十二位元/六十四位元平行式解密器D2包括三十二位元解密器D21、以及六十四位元解密器D22、以及二輸入連接至三十二位元解密器D21、以及六十四位元解密器D22的第一平行邏輯解密器PF1，該第一平行邏輯解密器PF1的輸出係連接至第二解密邏輯閘VF2的其中一輸入端。

八位元/十六位元平行式解密器D3包括八位元解密器D31、以及十六位元解密器D32、以及二輸入連接至該八位元解密器D31、以及該十六位元解密器D32的第二平行邏輯解密器PF2，該第二平行邏輯解密器PF2的輸出係連接至第三解密邏輯閘VF3的其中一輸入端。

於一實施例中，第一平行邏輯解密器PF1、第二平行邏輯解密器PF2均為互斥或閘；於其他實施例中，所述的第一平行邏輯解密器PF1、第二平行邏輯解密器PF2可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。

在對稱式加密系統架構下，為了配合加密層級調整解密設定，解密選擇器242包括第二虛擬位元生成器B1、複數個第二開關切換器B21~B27、以及解密控制器B3。第二開關切換器B21係設置於一百二十八位元解密器D1的輸出以及第一解密邏輯閘VF1的輸入之間；第二開關切換器B22係設置於第一平行邏輯解密器PF1的輸入及三十二位元解密器D21的輸出之間；第二開關切換器B23係設置於第一平行邏輯解密器PF1的另一輸入及六十四位元解密器D22的輸出之間；第二開關切換器B24係設置於第一平行邏輯解密器PF1的輸出及第二解密邏輯閘VF2的輸入之間；第二開關切換器B25係設置於第二平行邏輯解密器PF2的輸入及八位元解密器D31的輸出之間；第二開關切換器B26係設置於第二平行邏輯解密器PF2的另一輸入及十六位元解密器D32的輸出之間；第二開關切換器B27係設置於第二平行邏輯解密器PF2的輸出及第三解密邏輯閘VF3的輸入之間。

於實務操作上，解密控制器B3依據加密層級的設定，決定是否啟動該第二開關切換器B21~B27的切換開關，於對應的解密器（一百二十八位元解密器D1、六十四位元解密器D22、三十二位元解密器D21、十六位元解密器D32、八位元解密器D31）被選定時，係開啟解密器的輸出，以進行加密程序；未選定的解密器，則關閉對應加密器的輸出，並將第二虛擬位元生成器B1的輸出連接至對應邏輯閘（第一解密邏輯閘VF1、第二解密邏輯閘VF2、第三解密邏輯閘VF3、第一平行邏輯解密器PF1、第二平行邏輯解密器PF2）的輸入以取代原輸出，經由第二虛擬位元生成器B1輸出連續性恆定位元（例如0或1）至第一加密邏輯閘VG1、第二加密邏輯閘VG2、第三加密邏輯閘VG3、第一平行邏輯加密器PG1、第二平行邏輯加密器PG2的輸入端。須注意第二虛擬位元生成器B1所輸出的連續性恆定位元必須與第一虛擬位元生成器A1成對稱性設置，此部份端看邏輯閘的選擇而決定。

於一實施例中，本發明中所述的八位元加密器E11、十六位元加密器E12、三十二位元加密器E21、六十四位元加密器E22、一百二十八位元加密器E3、八位元解密器D31、十六位元解密器D32、三十二位元解密器D21、六十四位元解密器D22、以及一百二十八位元解密器D1係為線性反饋移位暫存器（Linear feedback shift register, LFSR）。關於上面所述加密器及解密器的架構，以下請參閱「圖5」~「圖14」，係為本發明中加密器的方塊示意圖及解密器的方塊示意圖。

關於八位元加密器E11其中一實施例的詳細架構，請參閱「圖5」，所述的八位元加密器E11包括八位元的加密運算元暫存器M11、抽頭單元M12、以及加密邏輯閘M13。八位元的加密運算元暫存器M11具有至少八位元的儲存空間（儲存位元ma[1]至ma[8]），並包括有一8bits的初始金鑰，加密邏輯閘M13的四個輸入經由抽頭單元M12連接至八位元的加密運算元暫存器M11的其中四個位元，加密邏輯閘M13的輸出回授至八位元的加密運算元暫存器M11以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元ma[1] ），原先第一位元（儲存位元ma[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元ma[1]的金鑰移動至儲存位元ma[2]、儲存位元ma[2]的金鑰移動至儲存位元ma[3]等…），最末位元（儲存位元ma[8] ）會被前一位元（儲存位元ma[7] ）覆蓋，以佇列（Queue）的方式動態更新八位元的加密運算元暫存器M11的金鑰。

於一實施例中，所述的加密邏輯閘M13皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘M13可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中八位元加密器E11進行互斥或閘的抽頭位元為第1位元、第2位元、第5位元、以及第8位元。

關於十六位元加密器E12其中一實施例的詳細架構，請參閱「圖6」，所述的十六位元加密器E12包括十六位元的加密運算元暫存器M21、抽頭單元M22、以及加密邏輯閘M23。十六位元的加密運算元暫存器M21具有至少十六位元的儲存空間（儲存位元mb[1]至mb[16]），並包括有一16bits的初始金鑰，加密邏輯閘M23的兩個輸入經由抽頭單元M22連接至十六位元的加密運算元暫存器M21的其中二個位元，加密邏輯閘M23的輸出回授至十六位元的加密運算元暫存器M21以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元mb[1] ），原先第一位元（儲存位元mb[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元mb[1]的金鑰移動至儲存位元mb[2]、儲存位元mb[2]的金鑰移動至儲存位元mb[3]等…），最末位元（儲存位元mb[16] ）會被前一位元（儲存位元mb[15] ）覆蓋，以佇列（Queue）的方式動態更新十六位元的加密運算元暫存器M21的金鑰。

於一實施例中，所述的加密邏輯閘M23皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘M23可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中十六位元加密器E12進行互斥或閘的抽頭位元為第5位元、以及第16位元。

關於三十二位元加密器E21其中一實施例的詳細架構，請參閱「圖7」，所述的三十二位元加密器E21包括三十二位元的加密運算元暫存器M31、抽頭單元M32、以及加密邏輯閘M33。三十二位元的加密運算元暫存器M31具有至少三十二位元的儲存空間（儲存位元mc[1]至mc[32]），並包括有一32bits的初始金鑰，加密邏輯閘M33的四個輸入經由抽頭單元M32連接至三十二位元的加密運算元暫存器M31的其中四個位元，加密邏輯閘M33的輸出回授至三十二位元的加密運算元暫存器M31以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元mc[1] ），原先第一位元（儲存位元mc[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元mc[1]的金鑰移動至儲存位元mc[2]、儲存位元mc[2]的金鑰移動至儲存位元mc[3]等…），最末位元（儲存位元mc[32] ）會被前一位元（儲存位元mc[31] ）覆蓋，以佇列（Queue）的方式動態更新三十二位元的加密運算元暫存器M31的金鑰。

於一實施例中，所述的加密邏輯閘M33皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘M33可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中三十二位元加密器E21進行互斥或閘的抽頭位元為第27位元、第29位元、第30位元以及第32位元。

關於六十四位元加密器E22其中一實施例的詳細架構，請參閱「圖8」，所述的六十四位元加密器E22包括六十四位元的加密運算元暫存器M41、抽頭單元M42、以及加密邏輯閘M43。六十四位元的加密運算元暫存器M41具有至少六十四位元的儲存空間（儲存位元md[1]至md[64]），並包括有一64bits的初始金鑰，加密邏輯閘M43的三個輸入經由抽頭單元M42連接至六十四位元的加密運算元暫存器M41的其中三個位元，加密邏輯閘M43的輸出回授至六十四位元的加密運算元暫存器M41以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元md[1] ），原先第一位元（儲存位元md[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元md[1]的金鑰移動至儲存位元md[2]、儲存位元md[2]的金鑰移動至儲存位元md[3]等…），最末位元（儲存位元md[64] ）會被前一位元（儲存位元md[63] ）覆蓋，以佇列（Queue）的方式動態更新六十四位元的加密運算元暫存器M41的金鑰。

於一實施例中，所述的加密邏輯閘M43皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘M43可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中六十四位元加密器E22進行互斥或閘的抽頭位元為第42位元、第57位元、以及第64位元。

關於一百二十八位元加密器E3其中一實施例的詳細架構，請參閱「圖9」，所述的一百二十八位元加密器E3包括一百二十八位元的加密運算元暫存器M51、抽頭單元M52、以及加密邏輯閘M53。一百二十八位元的加密運算元暫存器M51具有至少一百二十八位元的儲存空間（儲存位元me[1]至me[128]），並包括有一128bits的初始金鑰，加密邏輯閘M53的四個輸入經由抽頭單元M52連接至一百二十八位元的加密運算元暫存器M51的其中四個位元，加密邏輯閘M53的輸出回授至一百二十八位元的加密運算元暫存器M51以更新加密線性反饋移位暫存器的加密金鑰的第一位元（儲存位元me[1] ），原先第一位元（儲存位元me[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元me[1]的金鑰移動至儲存位元me[2]、儲存位元me[2]的金鑰移動至儲存位元me[3]等…），最末位元（儲存位元me[128] ）會被前一位元（儲存位元me[127] ）覆蓋，以佇列（Queue）的方式動態更新一百二十八位元的加密運算元暫存器M51的金鑰。

於一實施例中，所述的加密邏輯閘M53皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的加密邏輯閘M53可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中一百二十八位元加密器E3進行互斥或閘的抽頭位元為第6位元、第32位元、第115位元、以及第128位元。

關於一百二十八位元解密器D1其中一實施例的詳細架構，請參閱「圖10」，所述的一百二十八位元解密器D1包括一百二十八位元的解密運算元暫存器N11、抽頭單元N12、以及解密邏輯閘N13。一百二十八位元的解密運算元暫存器N11具有至少一百二十八位元的儲存空間（儲存位元na[1]至na[128]），並包括有一128bits的初始金鑰，解密邏輯閘N13的四個輸入經由抽頭單元N12連接至一百二十八位元的解密運算元暫存器N11的其中四個位元，解密邏輯閘N13的輸出回授至一百二十八位元的解密運算元暫存器N11以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元na[1] ），原先第一位元（儲存位元na[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元na[1]的金鑰移動至儲存位元na[2]、儲存位元na[2]的金鑰移動至儲存位元na[3]等…），最末位元（儲存位元na[128] ）會被前一位元（儲存位元na[127] ）覆蓋，以佇列（Queue）的方式動態更新一百二十八位元的解密運算元暫存器N11的金鑰。

於一實施例中，所述的解密邏輯閘N13皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘N13可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中一百二十八位元解密器D1進行互斥或閘的抽頭位元為第6位元、第32位元、第115位元、以及第128位元。

關於三十二位元解密器D21其中一實施例的詳細架構，請參閱「圖11」，所述的三十二位元解密器D21包括三十二位元的解密運算元暫存器N21、抽頭單元N22、以及解密邏輯閘N23。三十二位元的解密運算元暫存器N21具有至少三十二位元的儲存空間（儲存位元nb[1]至nb[32]），並包括有一32bits的初始金鑰，解密邏輯閘N23的四個輸入經由抽頭單元N22連接至三十二位元的解密運算元暫存器N21的其中四個位元，解密邏輯閘N23的輸出回授至三十二位元的解密運算元暫存器N21以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元nb[1] ），原先第一位元（儲存位元nb[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元nb[1]的金鑰移動至儲存位元nb[2]、儲存位元nb[2]的金鑰移動至儲存位元nb[3]等…），最末位元（儲存位元nb[32] ）會被前一位元（儲存位元nb[31] ）覆蓋，以佇列（Queue）的方式動態更新三十二位元的解密運算元暫存器N21的金鑰。

於一實施例中，所述的解密邏輯閘N23皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘N23可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中三十二位元解密器D21進行互斥或閘的抽頭位元為第27位元、第29位元、第30位元以及第32位元。

關於六十四位元解密器D22其中一實施例的詳細架構，請參閱「圖12」，所述的六十四位元解密器D22包括六十四位元的解密運算元暫存器N31、抽頭單元N32、以及解密邏輯閘N33。六十四位元的解密運算元暫存器N31具有至少六十四位元的儲存空間（儲存位元nc[1]至nc[64]），並包括有一64bits的初始金鑰，解密邏輯閘N33的三個輸入經由抽頭單元N32連接至六十四位元的解密運算元暫存器N31的其中三個位元，解密邏輯閘N33的輸出回授至六十四位元的解密運算元暫存器N31以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元nc[1] ），原先第一位元（儲存位元nc[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元nc[1]的金鑰移動至儲存位元nc[2]、儲存位元nc[2]的金鑰移動至儲存位元nc[3]等…），最末位元（儲存位元nc[64] ）會被前一位元（儲存位元nc[63] ）覆蓋，以佇列（Queue）的方式動態更新六十四位元的解密運算元暫存器N31的金鑰。

於一實施例中，所述的解密邏輯閘N33皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘N33可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中六十四位元解密器D22進行互斥或閘的抽頭位元為第42位元、第57位元、以及第64位元。

關於八位元解密器D31其中一實施例的詳細架構，請參閱「圖13」，所述的八位元解密器D31包括八位元的解密運算元暫存器N41、抽頭單元N42、以及解密邏輯閘N43。八位元的解密運算元暫存器N41具有至少八位元的儲存空間（儲存位元nd[1]至nd[8]），並包括有一8bits的初始金鑰，解密邏輯閘N43的四個輸入經由抽頭單元N42連接至八位元的解密運算元暫存器N41的其中四個位元，解密邏輯閘N43的輸出回授至八位元的解密運算元暫存器N41以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元nd[1] ），原先第一位元（儲存位元nd[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元nd[1]的金鑰移動至儲存位元nd[2]、儲存位元nd[2]的金鑰移動至儲存位元nd[3]等…），最末位元（儲存位元nd[8] ）會被前一位元（儲存位元nd[7] ）覆蓋，以佇列（Queue）的方式動態更新八位元的解密運算元暫存器N41的金鑰。

於一實施例中，所述的解密邏輯閘N43皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘N43可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中八位元解密器N41進行互斥或閘的抽頭位元為第1位元、第2位元、第5位元、以及第8位元。

關於十六位元解密器D32其中一實施例的詳細架構，請參閱「圖14」，所述的十六位元解密器D32包括十六位元的解密運算元暫存器N51、抽頭單元N52、以及解密邏輯閘N53。十六位元的解密運算元暫存器N51具有至少十六位元的儲存空間（儲存位元ne[1]至ne[16]），並包括有一16bits的初始金鑰，解密邏輯閘N53的兩個輸入經由抽頭單元N52連接至十六位元的解密運算元暫存器N51的其中二個位元，解密邏輯閘N53的輸出回授至十六位元的解密運算元暫存器N51以更新解密線性反饋移位暫存器的解密金鑰的第一位元（儲存位元ne[1] ），原先第一位元（儲存位元ne[1] ）以降的其餘運算元的數值則向後移動一個位元（例如儲存位元ne[1]的金鑰移動至儲存位元ne[2]、儲存位元ne[2]的金鑰移動至儲存位元ne[3]等…），最末位元（儲存位元ne[16] ）會被前一位元（儲存位元ne[15] ）覆蓋，以佇列（Queue）的方式動態更新十六位元的解密運算元暫存器N51的金鑰。

於一實施例中，所述的解密邏輯閘N53皆使用互斥或閘（Exclusive Or, XOR）。於其他實施例中，所述的解密邏輯閘N53可以用AND閘、OR閘、其他邏輯閘或複數個邏輯閘的組合實現運算，該等變化非屬本發明所欲限制的範圍。於一實施例中，本發明中十六位元解密器D32進行互斥或閘的抽頭位元為第5位元、以及第16位元。

本發明係採用對稱式加密的方式，亦即訊號發送端裝置10及訊號接收端裝置20共同持有相同的初始金鑰。具體而言，在訊號接收端裝置20對稱於訊號發送端裝置10的線性反饋移位暫存器可共同持有相同初始金鑰；例如八位元加密器E11與對應的八位元解密器D31的金鑰相同；十六位元加密器E12與對應的十六位元解密器D32的金鑰相同；三十二位元加密器E21與對應的三十二位元解密器D21的金鑰相同；一百二十八位元加密器E3與對應的一百二十八位元解密器D1的金鑰相同。

初始金鑰可以於裝置交互、或經由非直接性的資訊交換（例如通過資訊載體、或人工交換）後，交換所述的金鑰，並將其儲存於持續性記憶體中（Persistent Memory）。

以上針對本發明硬體架構的一具體實施例進行說明，有關於本發明的工作程序將於下面進行更進一步的說明。須注意的是，雖然於本發明中以「序列」或「封包」進行表述，然而實際上於本發明中資料是以位元為基本單位一對一輸入至加密系統及解密系統中進行加密及解密，為避免誤解在此必須先予敘明。

為方便理解本發明的技術特徵，關於加密程序及解密程序，以下舉一具體實施例進行說明，請復參閱「圖3」及「圖4」：以四十位元（八位元加上三十二位元）的加密層級為例，首先，於訊號發送端裝置10中，數據封包由資料生成模組12輸出至二維加密模組14的第一階段。

於第一階段中，加密控制器A3將第一開關切換器A21切換至八位元加密器E11，加密控制器A3將第一開關切換器A22切換至第一虛擬位元生成器A1，加密控制器A3將第一開關切換器A23切換至第一平行邏輯加密器PG1的輸出，第一虛擬位元生成器A1的固定輸出為0，第一平行邏輯加密器PG1為互斥或閘（XOR）；基於上面的架構，由於第一平行邏輯加密器PG1一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第一階段輸出至第一加密邏輯閘VG1的輸入為八位元加密器E11的輸出，數據封包經由八位元加密器E11加密後獲得一階加密序列。

於第二階段中，加密控制器A3將第一開關切換器A24切換至三十二位元加密器E21，加密控制器A3將第一開關切換器A25切換至第一虛擬位元生成器A1，加密控制器A3將第一開關切換器A26切換至第二平行邏輯加密器PG2的輸出，第一虛擬位元生成器A1的固定輸出為0，第二平行邏輯加密器PG2為互斥或閘（XOR）；基於上面的架構，由於第二平行邏輯加密器PG2一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第二階段輸出至第二加密邏輯閘VG2的輸入為三十二位元加密器E21的輸出，一階加密序列經由三十二位元加密器E21加密後獲得二階加密序列。

於第三階段中，加密控制器A3將第一開關切換器A27切換至第一虛擬位元生成器A1，第一虛擬位元生成器A1的固定輸出為0，第三加密邏輯閘VG3為互斥或閘（XOR）；基於上面的架構，由於第三加密邏輯閘VG3一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第三階段輸出至第三加密邏輯閘VG3的輸入為0，第三加密邏輯閘VG3直接將二階加密序列作為最終加密序列輸出至發送器單元16，依此實現四十位元加密的結果。

基於對稱式加密架構，訊號接收端裝置20同樣以四十位元（八位元加上三十二位元）的加密層級進行解密，首先，於訊號接收端裝置20中，接收器單元26將所接收到的資料（最終加密序列）輸出至二維解密模組24的第一階段。

於第一階段中，解密控制器B3將第二開關切換器B21切換至第二虛擬位元生成器B1，第二虛擬位元生成器B1的固定輸出為0，第一解密邏輯閘VF1為互斥或閘（XOR）；基於上面的架構，由於第一解密邏輯閘VF1一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第一階段輸出至第一解密邏輯閘VF1的輸入為0，第一解密邏輯閘VF1直接將最終加密序列作為二階解密序列輸出至第二階段。

於第二階段中，解密控制器B3將第二開關切換器B22切換至三十二位元解密器D21，解密控制器B3將第二開關切換器B23切換至第二虛擬位元生成器B1，解密控制器B3將第二開關切換器B24切換至第一平行邏輯解密器PF1的輸出，第二虛擬位元生成器B1的固定輸出為0，第一平行邏輯解密器PF1為互斥或閘（XOR）；基於上面的架構，由於第一平行邏輯解密器PF1一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第二階段輸出至第二解密邏輯閘VF2的輸入為三十二位元解密器D21的輸出，二階解密序列經由三十二位元解密器D21解密後獲得一階解密序列。

於第三階段中，解密控制器B3將第二開關切換器B25切換至八位元解密器D31，解密控制器B3將第二開關切換器B26切換至第二虛擬位元生成器B1，解密控制器B3將第二開關切換器B27切換至第二平行邏輯解密器PF2的輸出，第二虛擬位元生成器B1的固定輸出為0，第二平行邏輯解密器PF2為互斥或閘（XOR）；基於上面的架構，由於第二平行邏輯解密器PF2一端輸入為0，互斥或閘（XOR）一端輸入為0時，則輸出與另一端輸入恆相同，第二階段輸出至第三解密邏輯閘VF3的輸入為八位元解密器D31的輸出，一階解密序列經由八位元解密器D31解密後還原為原始數據封包。

綜上所述，本發明採用了三階平行及串接方式進行加密及解密，並利用可控制加密層級的加密選擇器可以選擇性的控制加密邏輯，提升破解的困難度。

以上已將本發明做一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能以此限定本創作實施之範圍，即凡依本發明請求項所作之均等變化與修飾，皆應仍屬本發明之專利涵蓋範圍內。

100 多階段平行與串接運算加解密系統 10 訊號發送端裝置 12 資料生成模組 14 二維加密模組 142 加密選擇器 144 多階段串接式加密器 E1 八位元/十六位元平行式加密器 E11 八位元加密器 M11 八位元的加密運算元暫存器 M12 抽頭單元 M13 加密邏輯閘 ma[1]~ma[8] 儲存位元 E12 十六位元加密器 M21 十六位元的加密運算元暫存器 M22 抽頭單元 M23 加密邏輯閘 mb[1]~mb[16]儲存位元 PG1 第一平行邏輯加密器 E2 三十二位元/六十四位元平行式加密器 E21 三十二位元加密器 M31 三十二位元的加密運算元暫存器 M32 抽頭單元 M33 加密邏輯閘 mc[1]~mc[32]儲存位元 E22 六十四位元加密器 M41 六十四位元的加密運算元暫存器 M42 抽頭單元 M43 加密邏輯閘 md[1]~md[64]儲存位元 PG2 第二平行邏輯加密器 E3 一百二十八位元加密器 M51 一百二十八位元的加密運算元暫存器 M52 抽頭單元 M53 加密邏輯閘 me[1]~me[128]儲存位元 VG1 第一加密邏輯閘 VG2 第二加密邏輯閘 VG3 第三加密邏輯閘 A1 第一虛擬位元生成器 A21~A27 第一開關切換器 A3 加密控制器 16 發送器單元 20 訊號接收端裝置 22 資料目的模組 24 二維解密模組 242 解密選擇器 244 多階段串接式解密器 D1 一百二十八位元解密器 N11 一百二十八位元的解密運算元暫存器 N12 抽頭單元 N13 解密邏輯閘 na[1]~na[128]儲存位元 D2 三十二位元/六十四位元平行式解密器 D21 三十二位元解密器 N21 三十二位元的解密運算元暫存器 N22 抽頭單元 N23 解密邏輯閘 nb[1]~nb[32] 儲存位元 D22 六十四位元解密器 N31 六十四位元的解密運算元暫存器 N32 抽頭單元 N33 解密邏輯閘 nc[1]~nc[64]儲存位元 PF1 第一平行邏輯解密器 D3 八位元/十六位元平行式解密器 D31 八位元解密器 N41 八位元的解密運算元暫存器 N42 抽頭單元 N43 解密邏輯閘 nd[1]~nd[8] 儲存位元 D32 十六位元解密器 N51 十六位元的解密運算元暫存器 N52 抽頭單元 N53 解密邏輯閘 ne[1]~ne[16] 儲存位元 PF2 第二平行邏輯解密器 VF1 第一解密邏輯閘 VF2 第二解密邏輯閘 VF3 第三解密邏輯閘 B1 第二虛擬位元生成器 B21~B27 第二開關切換器 B3 解密控制器 26 接收器單元

圖1，為本發明多階段平行與串接運算加解密系統的方塊示意圖(一)。

圖2，為本發明多階段平行與串接運算加解密系統的方塊示意圖(二)。

圖3，為本發明中二維加密模組的方塊示意圖。

圖4，為本發明中二維解密模組的方塊示意圖。

圖5，本發明中八位元加密器的方塊示意圖。

圖6，本發明中十六位元加密器的方塊示意圖。

圖7，本發明中三十二位元加密器的方塊示意圖。

圖8，本發明中六十四位元加密器的方塊示意圖。

圖9，本發明中一百二十八位元加密器的方塊示意圖。

圖10，本發明中一百二十八位元解密器的方塊示意圖。

圖11，本發明中三十二位元解密器的方塊示意圖。

圖12，本發明中六十四位元解密器的方塊示意圖。

圖13，本發明中八位元解密器的方塊示意圖。

圖14，本發明中十六位元解密器的方塊示意圖。

100 多階段平行與串接運算加解密系統 10 訊號發送端裝置 12 資料生成模組 14 二維加密模組 16 發送器單元 20 訊號接收端裝置 22 資料目的模組 24 二維解密模組 26 接收器單元

Claims

一種多階段平行與串接運算加解密系統，包括：一訊號發送端裝置，包括一資料生成模組、一二維加密模組、以及一發送器單元，該二維加密模組包括一加密選擇器、以及多階段串接式加密器，其中該多階段串接式加密器包括複數個加密器且其中至少一該加密器為多階段平行式加密器，該加密選擇器依據加密層級設定啟動對應的該加密器；以及一訊號接收端裝置，包括一資料目的模組、一二維解密模組、以及一接收器單元，該二維解密模組包括一解密選擇器、以及多階段串接式解密器，其中該多階段串接式解密器包括複數個解密器且其中至少一該解密器為多階段平行式解密器，該解密選擇器依據該加密層級設定啟動對應的該解密器；其中，該多階段串接式加密器包括依序串接的一八位元/十六位元平行式加密器、一三十二位元/六十四位元平行式加密器、一一百二十八位元加密器、一第一加密邏輯閘兩輸入端分別連接至該八位元/十六位元平行式加密器的輸出以及該資料生成模組的輸出、一第二加密邏輯閘兩輸入端分別連接至該三十二位元/六十四位元平行式加密器的輸出以及該第一加密邏輯閘的輸出、一第三加密邏輯閘兩輸入端分別連接至該一百二十八位元加密器的輸出以及該第二加密邏輯閘的輸出，且該第三加密邏輯閘的輸出連接至該發送器單元；其中，該多階段串接式解密器包括依序串接的一一百二十八位元解密器、一三十二位元/六十四位元平行式解密器、一八位元/十六位元平行式解密器、一第一解密邏輯閘兩輸入端分別連接至該一百二十八位元解密器的輸出以及該接收器單元的輸出、一第二解密邏輯閘兩輸入端分別連接至該三十二位元/六十四位元平行式加密器的輸出以及該第一解密邏輯閘的輸出、一第三解密邏輯閘兩輸入端分別連接至該八位元/十六位元平行式解密器的輸出以及該第二解密邏輯閘的輸出，且該第三解密邏輯閘的輸出連接至該資料目的模組。
如請求項1所述的多階段平行與串接運算加解密系統，其中，該八位元/十六位元平行式加密器包括八位元加密器、以及十六位元加密器、以及二輸入連接至該八位元加密器、以及該十六位元加密器的第一平行邏輯加密器。
如請求項2所述的多階段平行與串接運算加解密系統，其中，該三十二位元/六十四位元平行式加密器包括三十二位元加密器、以及六十四位元加密器、以及二輸入連接至該三十二位元加密器、以及該六十四位元加密器的第二平行邏輯加密器。
如請求項3所述的多階段平行與串接運算加解密系統，其中，該三十二位元/六十四位元平行式解密器包括三十二位元解密器、以及六十四位元解密器、以及二輸入連接至該三十二位元解密器、以及該六十四位元解密器的第一平行邏輯解密器。
如請求項4所述的多階段平行與串接運算加解密系統，其中，該八位元/十六位元平行式解密器包括八位元解密器、以及十六位元解密器、以及二輸入連接至該八位元解密器、以及該十六位元解密器的第二平行邏輯解密器。
如請求項5所述的多階段平行與串接運算加解密系統，其中，該加密選擇器包括一或複數個第一虛擬位元生成器、複數個第一開關切換器、以及加密控制器，該第一開關切換器係設置於該第一加密邏輯閘、該第二加密邏輯閘、該第三加密邏輯閘的輸入端，依據該加密控制器的設定啟動該第一開關切換器切換至該第一虛擬位元生成器，以經由該第一虛擬位元生成器輸出連續性恆定位元至該第一加密邏輯閘、該第二加密邏輯閘、該第三加密邏輯閘的輸入端；該解密選擇器包括一或複數個第二虛擬位元生成器、複數個第二開關切換器、以及解密控制器，該第二開關切換器係設置於該第一解密邏輯閘、該第二解密邏輯閘、該第三解密邏輯閘的輸入端，依據該解密控制器的設定啟動該第二開關切換器切換至該第二虛擬位元生成器，以經由該第二虛擬位元生成器輸出連續性恆定位元至該第一解密邏輯閘、該第二解密邏輯閘、該第三解密邏輯閘的輸入端。
如請求項6所述的多階段平行與串接運算加解密系統，其中，該第一開關切換器係設置於該第一平行邏輯加密器、該第二平行邏輯加密器的輸入端，依據該加密控制器的設定啟動該第一開關切換器切換至該第一虛擬位元生成器，以經由該第一虛擬位元生成器輸出連續性恆定位元至該第一平行邏輯加密器、該第二平行邏輯加密器的輸入端；該第二開關切換器係設置於該第一平行邏輯解密器、該第二平行邏輯解密器的輸入端，依據該解密控制器的設定啟動該第二開關切換器切換至該第二虛擬位元生成器，以經由該第二虛擬位元生成器輸出連續性恆定位元至該第一平行邏輯解密器、該第二平行邏輯解密器的輸入端。
如請求項7所述的多階段平行與串接運算加解密系統，其中，該八位元加密器、該十六位元加密器、該三十二位元加密器、該六十四位元加密器、該一百二十八位元加密器、該八位元解密器、該十六位元解密器、該三十二位元解密器、該六十四位元解密器、以及該一百二十八位元解密器係為線性反饋移位暫存器。