TW202217916A - 包含導電鍵合界面的半導體結構及其製作方法 - Google Patents
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Abstract
本發明涉及一種半導體結構(100)，其包括單晶半導體材料製成且在一主平面(x,y)中延伸之一工作層(10)，半導體材料製成之一載體底材(30)，以及位於該工作層(10)與該載體底材(30)間且與該主平面(x,y)平行延伸於之一交界區(20)，該半導體結構(100)之特徵在於該交界區(20)包含多個結核(21)：
- 該多個結核(21)是導電的，且包含一金屬材料，以形成與該工作層(10)及該載體底材(30)之歐姆接觸，
- 該多個結核(21)沿着垂直於該主平面(x,y)之軸(z)具有小於或等於30 nm之厚度，
- 該多個結核(21)是斷續的或連接的，斷續的結核(21)彼此之間以該工作層(10)與該載體底材(30)間的直接接觸區(22)分開。
本發明亦涉及一種用於製作所述結構(100)之方法。
Description
本發明與用於微電子元件之半導體材料領域有關。詳言之，本發明涉及一種結構，其包含單晶半導體層及半導體載體底材，二者以一導電鍵合界面接合。本發明亦涉及一種用於製作所述結構之方法。
透過將厚度小且高晶質之半導體工作層移轉至較低晶質之載體底材以形成一半導體結構是習知方法。一種眾所周知的薄層移轉方法為Smart Cut
TM方法，其以輕離子植入及鍵合界面直接鍵結之接合為基礎。除了與薄化工作層的高品質材料相關的經濟優點之外，該半導體結構亦可提供有利的特性，例如與載體底材的導熱性或導電性或機械相容性相關的特性。
舉例而言，在功率電子學(power electronics)領域中，在工作層和載體底材間建立電傳導以形成垂直元件是額外有利的。例如，若所述結構包含單晶碳化矽製之工作層及較低品質碳化矽(無論單晶或多晶)製之載體底材時，鍵合界面必須表現出盡可能低的電阻率，優選低於1 mohm.cm
2或甚至低於0.1 mohm.cm
2。
一些習知的解決方案提出在工作層及載體底材間進行半導體及半導體之直接鍵合，以建立垂直導電。然而，這類鍵合方式很難獲得高品質的界面。
F.Mu等人(ECS Transactions, 86 (5) 3-21, 2018)提出，在透過氬轟擊使待接合表面活化後進行直接鍵結(SAB為「表面活化鍵合」的簡稱)：這種鍵合前的處理會產生非常高密度的側鏈(side bonds)，這些側鏈會促進共價鍵(covalent bond)在接合界面處形成，從而帶來高鍵合能量。然而，此方法的缺點是會在接合表面產生非晶層，其對於薄層與載體底材之間的垂直導電有負面影響。為克服此問題，文件EP3168862提出將接合表面重摻雜。
其他習知解決方案則提出，以沉積在待接合表面上的金屬層爲基礎形成導電鍵合。
舉例而言，Letertre的文章("Silicon carbide and related materials", Material Science Forum – vol 389-393, April 2002)或文件US7208392，描述了沉積一層鎢及一層矽，以形成基於矽化鎢(WSi2)之導電中間層。此方式的一個缺點為，因爲矽化物相對於初始沉積材料的收縮，中間層可能形成空隙：詳言之，這可能會影響表面半導體層及半導體結構的整體品質，使其無法用於目標應用。此外，將鍵合界面的電阻率降低至符合某些應用所需會變得非常困難，因爲這些應用要求極佳的垂直導電。
本發明涉及一種習知技術的替代解決方案，目的為克服前述全部或部分缺點。詳言之，本發明係涉及一種包含以導電鍵合界面(electrically conductive bonding interface)接合單晶半導體工作層及半導體載體底材之結構。本發明亦涉及一種用於製作所述結構之方法。
本發明涉及一種半導體結構，其包括單晶半導體材料製成且在一主平面中延伸之一工作層，半導體材料製成之一載體底材，以及位於該工作層與該載體底材間且與該主平面平行延伸於之一交界區。該半導體結構之特徵在於該交界區包含多個結核(nodules)：
- 該多個結核是導電的，且包含一金屬材料，以形成與該工作層及該載體底材之歐姆接觸，
- 該多個結核沿着垂直於該主平面之軸具有小於或等於30 nm之厚度，
- 該多個結核是斷續的或連接的，斷續的結核彼此之間以該工作層與該載體底材間的直接接觸區分開。
依照本發明之其他有利的和非限制性的特徵，其可以單獨實施，或以任何技術上可行的組合來實施：
該工作層及該載體底材由相同半導體材料形成並具有完全相同的摻雜類型；
該工作層之半導體材料係從矽碳化物、矽、氮化鎵、鍺當中選定；
該載體底材之半導體材料係從碳化物、矽、氮化鎵、鍺當中選定，且具有單晶、多晶或非晶結構；
該多個結核之金屬材料係從鎢、鈦、鎳、鋁、鉬、鈮、鉭、鈷、銅當中選定；
該多個結核在該交界區之中心平面的覆蓋度在1%及70%之間；
該多個結核具有低於0.1 mohm.cm
2之電阻率，優選爲低於或等於0.01 mohm.cm
2之電阻率，以爲該交界區獲得低於0.1 mohm.cm
2之電阻率，優選爲低於或等於0.01 mohm.cm
2之電阻率；
該多個結核具有小於或等於20 nm之厚度，或甚至小於或等於10 nm之厚度。
本發明亦涉及一種製作在前述半導體結構之工作層上面及/或當中之功率元件，且該功率元件包括在該載體底材上面及/或當中的至少一電接觸，位於該半導體結構之背面。
最後，本發明涉及一種用於製作前述結構之方法，其包括以下步驟：
a) 提供單晶半導體材料製成之一工作層，其具有待接合之一自由面，
b) 提供半導體材料製成之一載體底材，其具有待接合之一自由面，
c) 在非氧化的受控氣氛下沉積一金屬材料製成之一薄膜，其能夠形成與該工作層及該載體底材之歐姆接觸，且在該工作層之待接合之自由面上及/或在該載體底材之待接合之自由面上具有小於或等於20 nm之厚度，
d) 形成一中間結構，其包括在非氧化的受控氣氛下直接接合該工作層及該載體底材各自之自由面之操作，該中間結構包含一包覆薄膜，該包覆薄膜源自步驟c)所沉積的一個或多個薄膜，
e) 在高於或等於一臨界溫度之溫度下對該中間結構進行回火，以造成該包覆薄膜分割成導電的多個結核而形成與該工作層及該載體底材之歐姆接觸，並形成一交界區。
依照本發明之其他有利的和非限制性的特徵，其可以單獨實施，或以任何技術上可行的組合來實施：
該工作層及該載體底材由相同半導體材料形成並具有完全相同的摻雜類型；
步驟a)包括將輕質物種植入一供體底材之操作，以形成一埋置弱化平面，該埋置弱化平面與該供體底材之正面界定出該工作層；
步驟a)包括在一初始底材上磊晶生長一供體層以形成該供體底材，然後對該供體層進行所述植入；
步驟d)包括，在形成包含該供體底材及該載體底材之一鍵合組件之直接鍵合後，於該埋置弱化平面處進行分離，以一方面形成包含該工作層、該包覆薄膜及該載體底材之該中間結構，另一方面形成該供體底材之剩餘部；
在沉積步驟c)之前，待接合之該工作層之自由面及/或待接合之該載體底材之自由面之脫氧步驟c')；
步驟c)的沉積及步驟d)的直接鍵合在同一設備中進行；
步驟c)所沉積之該薄膜的厚度小於或等於10 nm，或甚至小於或等於5 nm，或甚至小於或等於2 nm；
步驟c)及步驟d)在真空中進行；
沉積步驟c)在環境溫度下以濺鍍法進行；
該工作層之半導體材料係從矽碳化物、矽、氮化鎵、鍺當中選定；
該載體底材之半導體材料係從碳化物、矽、氮化鎵、鍺當中選定，且具有單晶、多晶或非晶結構；
該薄膜之金屬材料係從鎢、鈦、鎳、鋁、鉬、鈮、鉭、鈷、銅當中選定；
該臨界溫度在500°C及1800°C之間，該臨界溫度取決於該包覆薄膜之金屬材料的性質，以及該工作層及該載體底材之一種或多種半導體材料的性質。
在以下說明中，圖式中相同的元件編號代表同類型元件。為了可讀性，圖式為不按比例繪製之概要示意。詳言之，相較於x軸和y軸代表的橫向尺寸，z軸所代表的層厚度未按比例繪製；此外，層之間的相對厚度在圖式中也未按比例繪製。
本發明涉及一種半導體結構100，其包括單晶半導體材料製成之一工作層10，半導體材料製成之一載體底材30，以及位於該工作層10與該載體底材30間之一交界區20(圖1)。如同工作層10，交界區20亦平行於主平面(x,y)而延伸。
如微電子領域之常規情況，半導體結構100可有利地為直徑在100 mm及450 mm之間且總厚度通常在300微米及1000微米之間的圓形晶圓。應了解的是，在此情況下，載體底材30及工作層10亦為圓形。(圓形)晶圓的正面100a及背面100b平行於主平面(x,y)而延伸。
允許工作層10及載體底材30之間垂直導電之各種半導體結構100可有利於微電子應用：因此，構成工作層10及載體底材30之材料性質可能有很大差異。
舉例而言，工作層10之半導體材料可從碳化矽、矽、氮化鎵、鍺當中選定。一般而言，要在工作層10上製作元件，工作層10必須表現出高晶質：因此，工作層10被選定成具有與目標應用匹配的品質等級、類型和摻雜程度之單晶層。
同樣作為示例，載體底材30之半導體材料可從碳化矽、矽、氮化鎵、鍺當中選定。該材料優選為較低品質(主要基於經濟考量)，且可為單晶、多晶或非晶結構。該材料之類型及摻雜程度係配合目標應用而選定。
依照本發明，半導體結構100之交界區20之特徵在於其包含多個導電結核(electrically conductive nodules) 21。每一結核21包括能夠與工作層10及載體底材30形成歐姆接觸之金屬材料。結核21之金屬材料可從鎢、鈦、鎳、鋁、鉬、鈮、鉭、鈷、銅當中選定，但此並非限制性。如熟習本發明所屬技術領域者所周知，這些材料並非全部都能與前述所有可形成工作層10及/或載體底材30的半導體材料形成歐姆接觸。因此，結核21之金屬材料將根據工作層10及載體底材30之性質而選定。下文將進一步說明若干特定示例。
交界區20之多個結核21沿垂直於主平面(x,y)的z軸表現出且很低或甚至非常低的厚度：通常小於或等於30 nm、小於或等於20 nm、小於或等於10 nm，或甚至小於或等於5 nm。
分布在交界區20中的多個結核21為斷續的(disjunct)或連接的(joined)；斷續的結核彼此之間主要以區域22分開；工作層10與載體底材30在區域22中直接接觸，換言之，在區域22中，工作層10之半導體材料與載體底材30之半導體材料間有直接鍵結。所述區域22以下稱為「直接接觸區22」。
在某些情況下，半導體結構100之接觸區22中可能存在奈米厚度的孔穴，但在接觸區22所佔主平面(x,y)的面積中，該些孔穴佔據小於20%、小於10%，或甚至小於5%的區域。該些孔穴之厚度亦小於結核21之厚度。
本發明之半導體結構100透過交界區20確保工作層10與載體底材30之間具有良好導電性。詳細而言，分布在基本上平行於主平面(x,y)之中心平面(median plane) P之交界區20中的多個結核21，與工作層10及載體底材30建立歐姆接觸，且該些結核21至少部分由良好電導體之金屬材料形成。因此，結核21可允許有效的垂直導電。
在斷續的結核21之間的直接接觸區22可能允許導電，但其導電效果不如結核21。然而，這些直接接觸區22可確保交界區20的機械連貫性(mechanical continuity)，並在工作層10及和載體底材30之間提供極佳的機械強度。因此工作層10的品質不會受潛在的空隙或界面缺陷所影響；應注意的是，當前述孔穴存在時，其尺寸及密度不會對工作層10的品質和機械強度造成負面影響。
在交界區20之中心平面P中，結核21的覆蓋度通常在1%及70%之間，優選在10%及60%之間。
結核21優選表現出低於0.1 mohm.cm
2的電阻率，或甚至低於或等於0.01 mohm.cm
2的電阻率。由於結核21的厚度非常低，因此在本說明書中，結核21(或更一般而言交界區20)之電阻率係以ohm.cm
2為單位。
結核21之電阻率包括形成結核21之金屬材料之電阻率、結核21與工作層10之間的特定接觸電阻(specific contact resistance)，以及結核21與載體底材30之間的特定接觸電阻。正是這些接觸電阻主導了整體垂直電阻。因此，以ohm.cm
2描述表面電阻率(surface resistivity)是合理的。所述特徵接觸電阻可有所不同，其取決於工作層10及載體底材30各自材料的性質及/或摻雜。舉例而言，N型摻雜(氮或磷摻雜物)濃度為4E15/cm³時，含碳化矽(SiC)的鎳製結核之特定接觸電阻約為3 mΩ. cm²，當N型摻雜濃度為1E19/cm³時，其特定接觸電阻約為0.003 mΩ. cm²。
圖5之圖表繪示交界區20之電阻率變化，爲結核21電阻率及結核21在中心平面P的覆蓋度之函數。如前所述，對於功率應用而言，交界區20之目標電阻率為低於或等於1 mohm.cm
2，或甚至低於或等於0.1 mohm.cm
2。
依照一有利實施例，工作層10及載體底材30由相同半導體材料形成並具有完全相同的摻雜類型，以允許待製作於工作層10當中及/或上面之元件，與待製作於結構100之載體底材30之背面30b之元件及/或電極之間，有效地垂直導電。
根據第一示例，本發明之半導體結構100包括高品質單晶碳化矽製之工作層10；「高品質」一詞係指碳化矽每平方公分包含少於一個微管(micropipe, MP)，每平方公分少於500個螺紋型螺位錯(threading screw dislocation, TSD)，每平方公分少於5000個螺紋型刃位錯 (threading edge dislocation, TED)、每平方公分少於1000個基面位錯(basal plane dislocation, BPD)，以及每公分小於1的堆疊缺陷(stacking fault, SF)。工作層10的碳化矽具有8x10
18/cm
3之N型摻雜。該半導體結構100亦包括低品質單晶或多晶碳化矽製成之載體底材30，其為N型摻雜且電阻率為約20 mΩ. cm。結核21由鎢製成；其可具有約5 nm之厚度，並具有15%及25%之間的覆蓋度。這種半導體結構100之交界區20之電阻率為約0.05 mohm.cm
2，亦即低於或等於0.1 mohm.cm
2。
根據第二示例，本發明之半導體結構100包括高品質單晶碳化矽製之工作層10，其特徵為1x10
19/cm
3之P型摻雜，以及低品質單晶或多晶碳化矽製成之載體底材30，其特徵為5x10
19/cm
3之P型摻雜。交界區20之多個結核21爲鈦製；其具有約6 nm之厚度，並具有30%及40%之間的覆蓋度。這種半導體結構100之交界區20之電阻率低於1 mohm.cm
2。
根據第三示例，本發明之半導體結構100包括高品質單晶矽製之工作層10，其特徵為5x10
19/cm
3之N型摻雜，以及低品質單晶或多晶碳化矽製成之載體底材30，其特徵為5x10
19/cm
3之N型摻雜。結核21爲鋁製；其具有約3 nm之厚度，並具有5%及15%之間的覆蓋度。這種半導體結構100之交界區20之電阻率低於1 mohm.cm
2。
當然，前述示例並非全面的，吾人可在滿足前述關於交界區20之條件的同時，根據工作層10、結核21及載體底材30之材料的不同組合，製作許多其他符合本發明之半導體結構100。
詳細而言，功率元件可製作在本發明之半導體結構100的工作層10上面及/或當中。該些功率元件可在半導體結構100的背面100b包含至少一個電接觸在載體底材30上面及/或當中。作為非限制性的示例，該些功率元件可包括電晶體、二極體、閘流體(thyristor)或被動元件(電容器、電感器等)等。
本發明亦涉及一種用於製作前述半導體結構100之方法。
該方法首先包含提供單晶半導體材料製成之工作層10之步驟a) (圖2a)。在此步驟a)中，工作層10具有用於在後續步驟中接合之自由面10a，亦稱為正面10a；工作層10亦具有相對於正面10a之背面10b。
根據一有利實施方式，工作層10係從供體底材1上移轉一表面層而獲得，詳言之透過Smart Cut方法移轉。
因此，步驟a)可包括將輕質物種(例如氫、氦或二者之組合)植入供體底材1之操作，以形成埋置弱化平面11，該埋置弱化平面11與該供體底材1之正面10a界定出工作層10 (圖3a)。
根據此實施方式之一變化例，步驟a)包括在植入輕質物種前於初始底材上磊晶生長供體層1'以形成供體底材1(圖3b)。此變化例可形成供體層1'，其表現出目標應用所需之結構及電氣特性。詳細而言，透過磊晶法可獲得良好的晶質，且供體層1'的原位摻雜可被精確控制。接著將輕質物種植入供體層1'，以形成埋置弱化平面11。
作為替代方案，步驟a)提供之工作層10當然亦可使用其他移轉薄層之習知技術形成。
本發明之製作方法接著包含提供半導體材料製成之載體底材30之步驟b) (圖2b)。載體底材30具有用於在後續步驟中接合之自由面30a，亦稱為正面30a；載體底材30亦具有一背面30b。
如前文關於半導體結構100之說明所述，工作層10可由選自碳化矽、矽、氮化鎵、鍺的一種或多種材料形成；載體底材30可由選自碳化矽、矽、氮化鎵、鍺的一種或多種材料形成，優選為品質較低者，不論是單晶、多晶或非晶。
根據一特定實施例，工作層10及載體底材30由相同半導體材料形成並具有完全相同的摻雜類型(N型或P型)。
如圖2c所示，該製作方法接著包括在工作層10之待接合自由面10a上或在載體底材30之待接合自由面30a上沉積金屬材料製成之薄膜2之步驟c)。該金屬材料被選定成適於與工作層10及載體底材30形成歐姆接觸。該金屬材料可從以下非限制性的材料清單中選定：鎢、鈦、鎳、鋁、鉬、鈮、鉭、鈷、銅，其取決於工作層10及載體底材30之性質。
薄膜2的厚度小於或等於20 nm，優選小於或等於10 nm，或甚至小於或等於5 nm。舉例而言，沉積之薄膜2可具有約0.5 nm、1 nm、2 nm、3 nm、4 nm、5 nm、8 nm、10 nm或15 nm之厚度。
應注意的是，當薄膜2同時沉積在兩個自由面10a、30a上時，總沉積厚度，亦即分別沉積在自由面10a、30a上的薄膜2之厚度總和，優選小於或等於20nm，或甚至小於或等於10 nm。沉積之薄膜2的總厚度必須保持很低，以允許在稍後的步驟中將該薄膜分割成多個結核21。
薄膜2係在非氧化的受控氣氛下進行沉積。重要的是，金屬薄膜2不可發生任何氧化或被來自周圍氣氛的污染物損傷。一般而言，步驟c)的沉積係在約為10
-6Pa或更低的高真空中進行。
根據沉積之薄膜2的性質，步驟c)可在環境溫度下或低溫下進行，有利者為使用濺鍍沉積技術以中性元素或殘留在沉積金屬中時無破壞性的元素(Ar、Si、N等)轟擊該金屬目標。
根據一特定實施方式，本發明之製作方法包括在沉積步驟c)之前，使工作層10之待接合自由面10a及/或該載體底材30之待接合自由面30a脫氧之步驟c')。該步驟可允許去除任何存在於工作層10及/或載體底材30上之原生氧化物，這麼做有助於在稍後的步驟中與金屬材料形成歐姆接觸。該脫氧步驟可透過濕式(例如透過氫氟酸攻擊進行去除)或乾式(在還原性氣氛下進行乾式蝕刻或回火)化學處理進行。
該製作方法接著包括形成中間結構150之步驟d)，其包括在鍵合界面15處直接接合工作層10及載體底材30各自之待接合自由面之操作(圖2d)。
此直接接合步驟優選以分子黏附鍵結進行，其包括將待接合的兩個面10a、30a在非氧化的受控氣氛下進行接觸。當薄膜2只在載體底材30上沉積時，該鍵合為工作層10及薄膜2之間的直接鍵結；當薄膜2只在工作層10上沉積時，該鍵合為載體底材30及薄膜2之間的直接鍵結；當薄膜2在工作層10及載體底材30上沉積時，該鍵合為兩個薄膜2之間的直接鍵結。
該直接接合優選在受控氣氛下進行，詳言之在約為10
-6Pa或更低的高真空中進行。
本發明有利的是，步驟c)的沉積及步驟d)的直接鍵合可在不中斷真空的情況下依次地原位(in situ)進行或在一多腔室設備中進行。舉例而言，佳能(Canon)的BV7000原子擴散鍵合設備可在維持受控氣氛的同時，依次進行金屬沉積及直接鍵結。
茲參考圖3a至圖3d所示的有利實施方式，其中步驟d)包括將工作層10的待接合自由面10a與載體底材30的待接合自由面30a直接鍵合，以形成一鍵合組件200，其包括供體底材1、載體底材30及鍵合界面15(圖3c)。步驟d)更包括沿埋置弱化平面11進行分離之步驟，以一方面形成包含工作層10、一個或多個薄層2及載體底材30之中間結構150，另一方面形成供體底材1''之剩餘部(圖3d)。該分離可在使植入物種所造成之孔穴及微裂縫能夠在埋置弱化層11中生長之熱處理期間進行。該分離亦可透過施加機械應力進行，或透過熱應力及機械應力之組合進行，亦即眾所周知的Smart Cut方法。
對於工作層10之分離面10b及/或供體底材1''剩餘部之分離面1''a可進行清潔、平滑、研磨或蝕刻程序，以恢復良好的表面品質，尤其在粗糙度、缺陷密度及其他污染方面。
無論採用哪種實施方式，在步驟d)結束時，中間結構150在工作層10那側具有正面10b，在載體底材30那側具有背面30b，並且在工作層10及載體底材30之間具有包覆薄膜2'。應注意的是，當包覆薄膜2'只沉積在待接合的自由面10a、30a其中之一時，包覆薄膜2'對應於薄膜2，或者，包覆薄膜2'對應於沉積在工作層10及載體底材30兩者上的薄膜2。
本發明之方法接著包括在高於或等於一臨界溫度之溫度下對中間結構150進行回火之步驟e)，以造成包覆薄膜2'分割成導電的多個結核21及形成交界區20(圖2e)。在步驟e)結束時將形成半導體結構100。
「臨界溫度」在此意指，使包覆薄膜2'的金屬與工作層10及載體底材30的半導體之間的接觸變成電阻性(ohmic)的溫度：例如，對於Al/Si之組合，臨界溫度在400°C及650°C之間，對於Ni/SiC之組合，臨界溫度在950°C及1100°C之間等。此外，臨界溫度必須夠高，以允許多個結核21之間的直接接觸區22鍵合。
臨界溫度通常在500°C及1800°C之間，其取決於金屬材料之性質及半導體結構100之一種或多種半導體材料之性質。
超出所述臨界溫度時，含有包覆薄膜2'及與其接觸之工作層10半導體表面及載體底材30半導體表面之系統因爲可透過將包覆薄膜2'聚集(clustering)成多個結核21以與半導體表面建立歐姆接觸，以及透過在工作層10及載體底材30二者的半導體表面之間建立直接接觸區22，而使其表面能量最佳化。
此外，由於包覆薄膜2'極薄，因此只能在低溫或中溫下保持安定之金屬材料，亦可用於本發明之半導體結構100，該半導體結構100能夠承受高溫(900°C-1100°C)或甚至非常高溫(1200°C-1800°C)的處理：詳細而言，由於包覆薄膜2'聚集成小尺寸且低厚度的多個結核21，因此不會造成半導體結構100(尤其是工作層10)的劣化。舉例而言，當半導體結構100包括及碳化矽製的工作層10及載體底材30，且該結構中的多個結核21爲鎳製或鈦製時，該結構可在1600°C及1800°C之間的溫度下進行磊晶生長。
因此，透過前述方法可獲得半導體結構100，其透過交界區20在工作層10及載體底材30之間提供垂直導電。極薄的多個結核21主要由金屬製成，因此表現出非常低的電阻率。此外，存在於斷續結核21之間的直接接觸區22，可避免工作層10及/或待製作於該層當中或上面的元件發生機械強度或可靠性方面的問題。最後，本發明以透過金屬薄膜2的接合為基礎，因此，與不同晶體性質半導體材料之直接鍵結有關之交界面電阻率增加，對於結構100中的垂直導電並不是問題，因為結核21可確保導電。
示例性實施例：供體底材1由高品質單晶4H SiC製成且直徑為150 mm。供體底材1為n型摻雜，並具有約20 mohm.cm之電阻率。氫離子以5
E16/cm
2的劑量及95 keV的能量被植入供體底材1的正面1a，亦即「C」面。從而在植入深度附近界定出埋置弱化平面11，該埋置弱化平面11及供體底材1之正面10a界定出工作層10。
載體底材30由較低品質單晶4H SiC製成，並具有與供體底材1相同的直徑。載體底材30為N型摻雜，並具有約20 mohm.cm之電阻率。
對供體底材1及載體底材30施加清潔程序，以去除顆粒及其他表面污染物。清潔程序優選被選定成使得供體底材1及載體底材30不會發生氧化(沒有原生氧化物)。
將供體底材1及載體底材30引入直接鍵結設備的第一沉積腔室。在真空、10
-6Pa的壓力及環境溫度下，以濺鍍法將厚度0.5 nm之鎢薄膜2分別沉積在供體底材1及載體底材30各自的正面10a、30a(待接合的自由面)上。
將供體底材1及載體底材30引入第二鍵合腔室中，透過使分別沉積在供體底材1及載體底材30上之薄膜2直接接觸，將供體底材1及載體底材30經由其正面10a、30a而接合。鍵合腔室中的氣氛與沉積腔室中的氣氛相同，以防止薄膜2的表面發生氧化或鈍化。
在接合後，鍵合組件200包括經由鍵合界面15而與載體底材30連接之供體底材1，以及由埋置於供體底材1及載體底材30之間的兩個沈積薄膜2所形成的包覆薄膜2'。該包覆薄膜2'具有約1 nm之厚度。
在約900°C的溫度下對鍵合組件200施加熱處理30分鐘，以在埋置弱化平面11處引發分離。從而獲得中間結構150，其包括設置在包覆薄膜2'上且厚度為500 nm之工作層10，該包覆薄膜2'係設置在載體底材30上。施加清潔及研磨程序，以將工作層10的表面10b之缺陷密度及粗糙度恢復至令人滿意的水準。
最後，在1700°C的溫度下對中間結構150施加回火30分鐘，該中間結構150已先在其正面10b(亦即中間結構150的工作層10之自由面10b)上設有保護層。在此回火處理完成後，可獲得本發明之半導體結構100：交界區20已形成，且鎢製之多個結核21被工作層10及載體底材30之間的直接接觸區20隔開，為半導體結構100提供非常良好的垂直導電性，該導電性與電阻率20 mohm.cm之塊狀碳化矽底材的導電性幾乎完全相同。這在圖4圖表中可清楚看出，該圖表繪示包含兩個金屬接觸電極之簡單元件中電流作爲電壓函數I(V)的曲線。在本發明之結構100中，該I(V)測量係在兩個電極處進行，電流路徑在該兩個電極之間通過交界區20。交界區20具有低於或等於0.1 mohm.cm
2之電阻率。
此半導體結構100中的多個結核21具有約5 nm之厚度及約20 nm之平均直徑。結核21在交界區20之中心平面的覆蓋度約為20%。
作為比較，圖4之圖表亦繪示非本發明鍵合之情況，其I(V)曲線係基於直接的碳化矽/碳化矽鍵合結構且接合表面爲重摻雜(氮植入)，該些碳化矽底材具有與前述結構100相同的電阻率。從圖4可清楚看出，本發明在交界區之電阻率方面提供了顯著改善。
在與前述相同的實驗條件下，已觀察到當包覆薄膜2'的厚度為約2 nm或甚至3 nm時，交界區20的電阻率可更降低。圖6繪示包覆薄膜2'厚度在0.4 nm至2 nm範圍時對I(V)曲線的影響：當包覆薄膜2'的厚度為2 nm時，其I(V)曲線非常接近使用塊狀碳化矽底材時所獲得的曲線。
當然，本發明不限於說明書所述實施方式及示例，且對於實施例所為之各種變化，均落入以下申請專利範圍所界定之範疇。
1:供體底材
1':供體層
1'':剩餘部
1''a:分離面
2:薄膜
2':包覆薄膜
10:工作層
10a, 30a, 100a:自由面
10b, 30b, 100b:背面
11:埋置弱化平面
20:交界區
21:結核
22:直接接觸區
30:載體底材
100:半導體結構
150:中間結構
200:鍵合組件
P:中心平面
下文之實施方式將更清楚說明本發明其他特徵和優點，實施方式係參照所附圖式提供，其中：
圖1繪示依照本發明之結構；
圖2a至圖2e繪示依照本發明之一製作方法之步驟；
圖3a至圖3d繪示依照本發明之一製作方法之步驟之變化例；
圖4繪示電流隨施加電壓而變化之曲線，其係利用製作在依照本發明之結構上的兩個電極來測得，而電流路徑通過該結構之交界區；作為比較，圖4亦繪示塊狀底材之電流/電壓曲線，以及非依照本發明之鍵合結構之電流/電壓曲線；
圖5繪示在本發明之結構之交界區中，結核電阻率與結核覆蓋度之圖表，以獲得交界區之不同電阻率；
圖6繪示電流隨電壓變化之圖表，其顯示交界區的電阻率依照中間結構形成前所沉積的金屬材料薄膜厚度而變化。
10:工作層
20:交界區
21:結核
22:直接接觸區
30:載體底材
100:半導體結構
100a:自由面
100b:背面
P:中心平面
Claims (20)
- 一種半導體結構(100)，其包括單晶半導體材料製成且在一主平面(x,y)中延伸之一工作層(10)，半導體材料製成之一載體底材(30)，以及位於該工作層(10)與該載體底材(30)間且與該主平面(x,y)平行延伸於之一交界區(20)，該半導體結構(100)之特徵在於該交界區(20)包含多個結核(21)： - 該多個結核(21)是導電的，且包含一金屬材料，以形成與該工作層(10)及該載體底材(30)之歐姆接觸， - 該多個結核(21)沿着垂直於該主平面(x,y)之軸(z)具有小於或等於30 nm之厚度， - 該多個結核(21)是斷續的或連接的，斷續的結核(21)彼此之間以該工作層(10)與該載體底材(30)間的直接接觸區(22)分開。
- 如請求項1之半導體結構(100)，其中該工作層(10)及該載體底材(30)由相同半導體材料形成並具有完全相同的摻雜類型。
- 如請求項1或2之半導體結構(100)，其中該工作層(10)之半導體材料係從矽碳化物、矽、氮化鎵、鍺當中選定。
- 如請求項1至3任一項之半導體結構(100)，其中該載體底材(30)之半導體材料係從碳化物、矽、氮化鎵、鍺當中選定，且具有單晶、多晶或非晶結構。
- 如請求項1至4任一項之半導體結構(100)，其中該多個結核(21)之金屬材料係從鎢、鈦、鎳、鋁、鉬、鈮、鉭、鈷、銅當中選定。
- 如請求項1至5任一項之半導體結構(100)，其中該多個結核(21)在該交界區(20)之中心平面(P)的覆蓋度在1%及70%之間。
- 如請求項1至6任一項之半導體結構(100)，其中該多個結核(21)具有低於0.1 mohm.cm 2之電阻率，優選爲低於或等於0.01 mohm.cm 2之電阻率，以爲該交界區(20)獲得低於0.1 mohm.cm 2之電阻率，優選爲低於或等於0.01 mohm.cm 2之電阻率。
- 如請求項1至7任一項之半導體結構(100)，其中該多個結核(21)具有小於或等於20 nm之厚度，或甚至小於或等於10 nm之厚度。
- 一種製作在如請求項1至8任一項之半導體結構(100)之工作層(10)上面及/或當中之功率元件，且該功率元件包括在該載體底材(30)上面及/或當中的至少一電接觸，位於該半導體結構(100)之背面。
- 一種用於製作如請求項1至8任一項之半導體結構(100)之方法，該方法包括以下步驟： a) 提供單晶半導體材料製成之一工作層(10)，其具有待接合之一自由面(10a)， b) 提供半導體材料製成之一載體底材(30)，其具有待接合之一自由面(30a)， c) 在非氧化的受控氣氛下沈積一金屬材料製成之一薄膜(2)，其能夠形成與該工作層(10)及該載體底材(30)之歐姆接觸，且在該工作層(10)之待接合之自由面(10a)上及/或在該載體底材(30)之待接合之自由面(30a)上具有小於或等於20 nm之厚度， d) 形成一中間結構(150)，其包括在非氧化的受控氣氛下直接接合該工作層(10)及該載體底材(30)各自之自由面之操作，該中間結構(150)包含一包覆薄膜(2')，該包覆薄膜(2')源自步驟c)所沈積的一個或多個薄膜(2)， e) 在高於或等於一臨界溫度之溫度下對該中間結構(150)進行回火，以造成該包覆薄膜(2')分割成導電的多個結核(21)而形成與該工作層(10)及該載體底材(30)之歐姆接觸，並形成一交界區(20)。
- 如請求項10之方法，其中該工作層(10)及該載體底材(30)由相同半導體材料形成並具有完全相同的摻雜類型。
- 如請求項10或11之方法，其中步驟a)包括將輕質物種植入一供體底材(1)之操作，以形成一埋置弱化平面(11)，該埋置弱化平面(11)與該供體底材(1)之正面(10a)界定出該工作層(10)。
- 如請求項12之方法，其中步驟a)包括在一初始底材上磊晶生長一供體層(1')以形成該供體底材(1)，然後對該供體層(1')進行所述植入。
- 如請求項12或13之方法，其中步驟d)包括，在形成包含該供體底材(1)及該載體底材(30)之一鍵合組件(200)之直接鍵合後，於該埋置弱化平面(11)處進行分離，以一方面形成包含該工作層(10)、該包覆薄膜(2')及該載體底材(30)之該中間結構(150)，另一方面形成該供體底材之剩餘部(1'')。
- 如請求項10至14任一項之方法，其包括在沈積步驟c)之前，待接合之該工作層(10)之自由面(10a)及/或待接合之該載體底材(30)之自由面(30a)之脫氧步驟step c')。
- 如請求項10至15任一項之方法，其中步驟c)的沈積及步驟d)的直接鍵合在同一設備中進行。
- 如請求項10至16任一項之方法，其中步驟c)所沈積之該薄膜(2)的厚度小於或等於10 nm，或甚至小於或等於5 nm，或甚至小於或等於2 nm。
- 如請求項10至17任一項之方法，其中步驟c)及步驟d)在真空中進行。
- 如請求項10至18任一項之方法，其中沈積步驟c)在環境溫度下以濺鍍法進行。
- 如請求項10至19任一項之方法，其中該臨界溫度在500°C及1800°C之間，該臨界溫度取決於該包覆薄膜(2')之金屬材料的性質，以及該工作層(10)及該載體底材(30)之一種或多種半導體材料的性質。
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