TW202211653A - 單線雙向通訊電路及單線雙向通訊方法 - Google Patents

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Abstract

一種單線雙向通訊電路包括：兩個晶片；單根資料傳輸線連接在兩個晶片之間；每個晶片包括：隨機記憶體用於存儲資料；資料控制模組與所述隨機記憶體連接，用於從所述隨機記憶體中獲取第一位址中之資料，及將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中；資料線控制模組，用於將獲取之所述第一位址中之資料藉由所述資料傳輸線發送至所述另一晶片進行寫操作；及資料線監控模組與所述資料控制模組及所述資料傳輸線連接，用於藉由所述資料傳輸線接收所述另一晶片發送之第二位址中之資料進行讀操作。

Description

單線雙向通訊電路及單線雙向通訊方法
本發明涉及通訊領域，具體涉及一種單線雙向通訊電路及單線雙向通訊方法。
目前，電路板上之晶片之間為藉由低速匯流排進行通訊。所述低速匯流排可為I2C匯流排、LPC匯流排、或者通用串列輸入/輸出匯流排（Serial General Purpose Input/Output, SGPIO）等低速匯流排。但是，目前之通訊需要佔用每個晶片之多個輸入/輸出引腳。如此將會導致輸入/輸出引腳之缺乏。
鑒於此，有必要提供一種單線雙向通訊系統，可節省輸入/輸出引腳。
本申請之第一方面提供一種單線雙向通訊電路，所述單線雙向通訊電路包括：
兩個晶片；
單根資料傳輸線，所述資料傳輸線連接在兩個所述晶片之間；
其中，每個晶片包括：
隨機記憶體，所述隨機記憶體用於存儲資料；
資料控制模組，所述資料控制模組與所述隨機記憶體連接，所述資料控制模組用於從所述隨機記憶體中獲取第一位址中之資料，及將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中；
資料線控制模組，所述資料線控制模組與所述資料控制模組及所述資料傳輸線連接，所述資料線控制模組用於將獲取之所述第一位址中之資料藉由所述資料傳輸線發送至所述另一晶片進行寫操作；及
資料線監控模組，所述資料線監控模組與所述資料控制模組及所述資料傳輸線連接，所述資料線監控模組用於藉由所述資料傳輸線接收所述另一晶片發送之第二位址中之資料進行讀操作。
較佳地，所述資料線控制模組還用於藉由所述資料傳輸線發送包括低電位之寫指令及所述第一位址至所述另一晶片來對所述另一晶片進行所述寫操作，及藉由所述資料傳輸線發送包括低電位之讀指令及所述第二位址至所述另一晶片來對所述另一晶片進行所述讀操作；
所述資料線監控模組還用於藉由所述資料傳輸線接收所述另一晶片發送之寫指令及所述第一位址，及藉由所述資料傳輸線接收所述另一晶片發送之讀指令及所述第二位址。
較佳地，每個晶片還包括時鐘產生模組，所述時鐘產生模組用於在所述晶片上電時，產生時鐘頻率同步信號；
所述資料線控制模組還用於藉由所述資料傳輸線發送所述時鐘頻率同步信號至所述另一晶片，並進入空閒狀態；
所述資料線監控模組還用於藉由所述資料傳輸線接收所述另一晶片發送之所述時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述另一晶片進行時鐘頻率同步處理，並進入所述空閒狀態。
較佳地，所述資料線監控模組還用於在空閒狀態時，監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述另一晶片進行時鐘相位同步處理。
較佳地，所述資料線控制模組還用於在藉由所述資料傳輸線發送所述第一位址中之資料後，產生通訊終止標誌位元，並進入所述空閒狀態；
所述資料線監控模組還用於在所述資料控制模組將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中後產生所述通訊終止標誌位元，並進入所述空閒狀態。
本申請之第二方面提供一種單線雙向通訊方法，應用於第一晶片及第二晶片上，所述第一晶片藉由單根資料傳輸線與所述第二晶片連接，所述第一晶片包括第一隨機記憶體，所述第二晶片包括第二隨機記憶體，所述單線雙向通訊方法包括：
若所述第一晶片進行寫操作，所述第一晶片從所述第一隨機記憶體中獲取第一位址中之資料，並將獲取之所述第一位址中之資料上傳至所述資料傳輸線；
所述第二晶片從所述資料傳輸線上接收所述第一位址中之資料，並將所述第一位址中之資料存入所述第二隨機記憶體之第一位址中；
若所述第一晶片進行讀操作，所述第二晶片從所述第二隨機記憶體中獲取第二位址中之資料，並將獲取之所述第二位址中之資料上傳至所述資料傳輸線；
所述第一晶片從所述資料傳輸線上接收所述第二位址中之資料，並將所述第二位址中之資料存入所述第一隨機記憶體之第二位址中。
較佳地，若所述第一晶片進行寫操作，在所述第一晶片從所述第一隨機記憶體中獲取第一位址中之資料之前，所述單線雙向通訊方法還包括：
所述第一晶片將包括低電位之寫指令及所述第一位址上傳至所述資料傳輸線；
所述第二晶片從所述資料傳輸線上接收所述寫指令及所述第一位址；
若所述第一晶片進行讀操作，在所述第二晶片從所述第二隨機記憶體中獲取第二位址中之資料之前，所述單線雙向通訊方法還包括：
所述第一晶片將包括低電位之讀指令及所述第二位址上傳至所述資料傳輸線；
所述第二晶片從所述資料傳輸線上接收所述讀指令及所述第二位址。
較佳地，在所述第一晶片進行寫操作或所述第一晶片進行讀操作之前，所述單線雙向通訊方法還包括：
所述第一晶片還在上電時，產生時鐘頻率同步信號，並將所述時鐘頻率同步信號上傳至所述資料傳輸線，並進入空閒狀態；
所述第二晶片從所述資料傳輸線上接收所述時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述第一晶片進行時鐘頻率同步處理，並進入所述空閒狀態。
較佳地，所述單線雙向通訊方法還包括：
所述第二晶片還用於在空閒狀態時，監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述第一晶片進行時鐘相位同步處理。
較佳地，在所述將獲取之所述第一位址中之資料上傳至所述資料傳輸線之後，所述單線雙向通訊方法還包括：
所述第一晶片產生通訊終止標誌位元，並進入所述空閒狀態；
在將所述第一位址中之資料存入所述第二隨機記憶體之第一位址中之後，所述單線雙向通訊方法還包括：
所述第二晶片產生所述通訊終止標誌位元，並進入所述空閒狀態；
在所述將獲取之所述第二位址中之資料上傳至所述資料傳輸線之後，所述單線雙向通訊方法還包括：
所述第二晶片產生所述通訊終止標誌位元，並進入所述空閒狀態；
在所述將所述第二位址中之資料存入所述第一隨機記憶體之第二位址中之後，所述單線雙向通訊方法還包括：
所述第一晶片產生所述通訊終止標誌位元，並進入所述空閒狀態。
本案藉由所述資料控制模組從所述隨機記憶體中獲取第一位址中之資料，所述資料線控制模組將獲取之所述第一位址中之資料藉由所述資料傳輸線發送至所述另一晶片進行寫操作，及所述資料線監控模組藉由所述資料傳輸線接收所述另一晶片發送之第二位址中之資料進行讀操作，並將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中，可節省輸入/輸出引腳，及發起具體位址之資料之讀寫。
為了能夠更清楚地理解本發明之上述目的、特徵和優點，下面結合附圖和具體實施例對本發明進行詳細描述。需要說明之是，在不衝突之情況下，本申請之實施例及實施例中之特徵可以相互組合。
在下面之描述中闡述了很多具體細節以便於充分理解本發明，所描述之實施例僅是本發明一部分實施例，而不是全部之實施例。基於本發明中之實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得之所有其他實施例，都屬於本發明保護之範圍。
除非另有定義，本文所使用之所有之技術和科學術語與屬於本發明之技術領域之技術人員通常理解之含義相同。本文中在本發明之說明書中所使用之術語只是為了描述具體之實施例之目的，不是旨在於限制本發明。
圖1係本發明之單線雙向通訊電路之方框示意圖。所述單線雙向通訊電路1包括兩個晶片10及單根資料傳輸線20。在圖1中，兩個所述晶片10分別用第一晶片及第二晶片表示。所述資料傳輸線20連接在兩個所述晶片10之間。每個晶片10包括隨機記憶體11、資料控制模組12、資料線控制模組13及資料線監控模組14。所述隨機記憶體11用於存儲資料。所述資料控制模組12與所述隨機記憶體11連接。所述資料控制模組12用於從所述隨機記憶體11中獲取第一位址中之資料，及將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體11之第二位址中。所述資料線控制模組13與所述資料控制模組12及所述資料傳輸線20連接。所述資料線控制模組13用於將獲取之所述第一位址中之資料藉由所述資料傳輸線20發送至所述另一晶片進行寫操作。所述資料線監控模組14與所述資料控制模組12及所述資料傳輸線20連接。所述資料線監控模組14用於藉由所述資料傳輸線20接收所述另一晶片發送之第二位址中之資料進行讀操作。所述第一位址與所述第二位址可相同或不相同。
在本實施例中，所述單線雙向通訊電路1還包括提升電阻R1及提升電源VDD。所述提升電阻R1之一端與所述資料傳輸線20連接，所述提升電阻R1之另一端與所述提升電源VDD連接。
在本實施例中，所述資料線控制模組13還用於藉由所述資料傳輸線20發送包括低電位之寫指令及所述第一位址至所述另一晶片來對所述另一晶片進行所述寫操作，及藉由所述資料傳輸線20發送包括低電位之讀指令及所述第二位址至所述另一晶片來對所述另一晶片進行所述讀操作。所述資料線監控模組14還用於藉由所述資料傳輸線20接收所述另一晶片發送之寫指令及所述第一位址，及藉由所述資料傳輸線20接收所述另一晶片發送之讀指令及所述第二位址。
在本實施例中，所述資料線控制模組13還與所述資料線監控模組14連接。所述資料線控制模組13還用於在藉由所述資料傳輸線20發送包括低電位之寫指令及所述第一位址至所述另一晶片後，等待第一預設時鐘週期，並在所述資料線監控模組14藉由所述資料傳輸線20接收所述另一晶片發送之讀指令及所述第二位址後，等待第二預設時鐘週期。所述第一預設時鐘週期及所述第二預設時鐘週期可根據需要設置，例如為3個時鐘週期。所述第一預設時鐘週期與所述第二預設時鐘週期可相同或不相同。在所述資料線控制模組13等待期間，所述資料線控制模組13等待所述資料控制模組12從所述隨機記憶體11中獲取資料。
在本實施例中，所述資料線監控模組14還用於在藉由所述資料傳輸線20接收所述另一晶片發送之寫指令及所述第一位址後，等待所述第一預設時鐘週期，並在所述資料線控制模組13藉由所述資料傳輸線20發送包括低電位之讀指令及所述第二位址至所述另一晶片後，等待所述第二預設時鐘週期。在所述資料線監控模組14等待期間，所述資料線監控模組14等待所述另一晶片發送資料。
在本實施例中，所述資料線監控模組14還用於在所述資料線控制模組13藉由所述資料傳輸線20發送包括低電位之寫指令及所述第一位址至所述另一晶片後，判斷是否接收到所述另一晶片之包括位址資訊之應答。若接收到所述另一晶片之包括位址資訊之應答，所述資料線控制模組13等待所述第一預設時鐘週期。若沒有接收到所述另一晶片之包括位址資訊之應答，所述資料線控制模組13產生通訊終止標誌位元，並進入空閒狀態。所述資料線控制模組13還用於在所述資料線監控模組14藉由所述資料傳輸線20接收所述另一晶片發送之寫指令及所述第一位址後，在所述資料線監控模組14等待所述第一預設時鐘週期之前，發送包括位址資訊之應答至所述另一晶片。
在本實施例中，所述資料線監控模組14還用於在所述資料線控制模組13藉由所述資料傳輸線20發送包括低電位之讀指令及所述第二位址至所述另一晶片後，判斷是否接收到所述另一晶片之包括位址資訊之應答。若接收到所述另一晶片之包括位址資訊之應答，所述資料線監控模組14等待所述第二預設時鐘週期。若沒有接收到所述另一晶片之包括位址資訊之應答，所述資料線監控模組14產生所述通訊終止標誌位元，並進入所述空閒狀態。所述資料線控制模組13還用於在所述資料線監控模組14藉由所述資料傳輸線20接收所述另一晶片發送之讀指令及所述第二位址後，在所述資料線控制模組13等待所述第二預設時鐘週期之前，發送包括位址資訊之應答至所述另一晶片。
在本實施例中，每個晶片10還包括時鐘產生模組15。所述時鐘產生模組15用於在所述晶片10上電時，產生時鐘頻率同步信號。所述資料線控制模組13還用於藉由所述資料傳輸線20發送所述時鐘頻率同步信號至所述另一晶片，並進入空閒狀態。所述資料線監控模組14還用於藉由所述資料傳輸線20接收所述另一晶片發送之所述時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述另一晶片進行時鐘頻率同步處理，並進入所述空閒狀態。
在本實施例中，所述資料線監控模組14還用於在空閒狀態時，監測所述資料傳輸線20之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述另一晶片進行時鐘相位同步處理。
在本實施例中，所述資料線控制模組13還用於在藉由所述資料傳輸線20發送所述第一位址中之資料後，產生通訊終止標誌位元，並進入所述空閒狀態。所述資料線監控模組14還用於在所述資料控制模組12將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體11之第二位址中後產生所述通訊終止標誌位元，並進入所述空閒狀態。
圖2係所述單線雙向通訊電路中之兩個晶片之間進行寫操作時之時序圖。兩個所述晶片分別為晶片A及晶片B。圖2中之兩個所述晶片之間進行寫操作為所述晶片A對所述晶片B進行寫操作。所述晶片A依序執行之操作為：AC上電、發送低高低之時鐘頻率同步信號、進入空閒狀態、發送低低之寫指令及暫存器位址、等待晶片B應答、等待第一預設時鐘週期、發送8個比特之資料。所述資料傳輸線上之狀態依序為：高之AC上電、低高低之時鐘頻率同步信號、高之空閒狀態、低低之寫指令及暫存器位址資料、低之應答信號、高之第一預設時鐘週期之等待及8個比特之資料。所述晶片B依序執行之操作為：接收所述時鐘頻率同步信號並進行時鐘頻率同步處理、進入空閒狀態、監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述另一晶片進行時鐘相位同步處理、接收寫指令及暫存器位址、對晶片A進行應答、等待第一預設時鐘週期、接收8個比特之資料。所述寫指令為2個時鐘週期，所述暫存器位址為8個時鐘週期，所述應答為1個時鐘週期，等待為所述第一預設個時鐘週期，所述8個比特之資料為8個時鐘週期。
圖3係所述單線雙向通訊電路中之兩個晶片之間進行讀操作時之時序圖。兩個所述晶片分別為晶片A及晶片B。圖3中之兩個所述晶片之間進行讀操作為所述晶片A對所述晶片B進行讀操作。所述晶片A依序執行之操作為：AC上電、發送低高低之時鐘頻率同步信號、進入空閒狀態、發送低高之讀指令及暫存器位址、等待晶片B應答、等待第二預設時鐘週期、發送8個比特之資料。所述資料傳輸線上之狀態依序為：高之AC上電、低高低之時鐘頻率同步信號、高之空閒狀態、低高之讀指令及暫存器位址資料、低之應答信號、高之第二預設時鐘週期之等待及8個比特之資料。所述晶片B依序執行之操作為：接收所述時鐘頻率同步信號並進行時鐘頻率同步處理、進入空閒狀態、監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述另一晶片進行時鐘相位同步處理、接收讀指令及暫存器位址、對晶片A進行應答、等待第二預設時鐘週期、接收8個比特之資料。所述讀指令為2個時鐘週期，所述暫存器位址為8個時鐘週期，所述應答為1個時鐘週期，等待為所述第二預設個時鐘週期，所述8個比特之資料為8個時鐘週期。
圖4係本發明之單線雙向通訊方法中第一晶片進行寫操作時第一晶片執行之步驟之流程圖。所述單線雙向通訊方法應用於所述第一晶片及第二晶片上。所述第一晶片藉由單根資料傳輸線與所述第二晶片連接。所述第一晶片包括第一隨機記憶體。所述單線雙向通訊方法中所述第一晶片進行寫操作時所述第一晶片執行之步驟包括：
S41：所述第一晶片在上電時，產生低高低電位之時鐘頻率同步信號，並將所述時鐘頻率同步信號上傳至所述資料傳輸線。
S42：所述第一晶片進入空閒狀態。
S43：所述第一晶片將包括低電位之寫指令及所述第一位址上傳至所述資料傳輸線。
S44：所述第一晶片判斷是否接收到所述第二晶片之包括第一位址之應答。若所述第一晶片接收到所述第二晶片之包括第一位址之應答，所述第一晶片執行步驟S45。若所述第一晶片沒有接收到所述第二晶片之包括第一位址之應答，所述第一晶片執行步驟S47。
S45：所述第一晶片等待第一預設時鐘週期來從所述第一隨機記憶體中獲取所述第一位址中之資料。
S46：所述第一晶片將獲取之所述第一位址中之資料上傳至所述資料傳輸線。
S47：所述第一晶片產生通訊終止標誌位元。然後，執行步驟S42。
圖5係本發明之單線雙向通訊方法中第一晶片進行寫操作時第二晶片執行之步驟之流程圖。所述單線雙向通訊方法應用於所述第一晶片及第二晶片上。所述第二晶片藉由單根資料傳輸線與所述第一晶片連接。所述第二晶片包括第二隨機記憶體。所述單線雙向通訊方法中所述第一晶片進行寫操作時所述第二晶片執行之步驟包括：
S51：所述第二晶片從所述資料傳輸線上接收低高低電位之時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述第一晶片進行時鐘頻率同步處理。
S52：所述第二晶片進入空閒狀態。
S53：所述第二晶片監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述第一晶片進行時鐘相位同步處理。
S54：所述第二晶片從所述資料傳輸線上接收寫指令及第一位址。
S55：所述第二晶片發送包括所述第一位址之應答至所述第一晶片。
S56：所述第二晶片等待第一預設時鐘週期來等待所述第一晶片發送資料。
S57：所述第二晶片從所述資料傳輸線上接收所述第一位址中之資料，並將所述第一位址中之資料存入所述第二隨機記憶體之第一位址中。
S58：所述第二晶片產生通訊終止標誌位元。然後，執行步驟S52。
圖6係本發明之單線雙向通訊方法中第一晶片進行讀操作時第一晶片執行之步驟之流程圖。所述單線雙向通訊方法應用於所述第一晶片及第二晶片上。所述第一晶片藉由單根資料傳輸線與所述第二晶片連接。所述第一晶片包括第一隨機記憶體。所述單線雙向通訊方法中所述第一晶片進行讀操作時所述第一晶片執行之步驟包括：
S61：所述第一晶片在上電時，產生低高低電位之時鐘頻率同步信號，並將所述時鐘頻率同步信號上傳至所述資料傳輸線。
S62：所述第一晶片進入空閒狀態。
S63：所述第一晶片將包括低電位之讀指令及第二位址上傳至所述資料傳輸線。
S64：所述第一晶片判斷是否接收到所述第二晶片之包括第二位址之應答。若所述第一晶片接收到所述第二晶片之包括第二位址之應答，所述第一晶片執行步驟S65。若所述第一晶片沒有接收到所述第二晶片之包括第二位址之應答，所述第一晶片執行步驟S67。
S65：所述第一晶片等待第二預設時鐘週期來等待所述第二晶片發送資料。
S66：所述第一晶片從所述資料傳輸線上接收所述第二晶片發送之所述第二位址中之資料，並將所述第二位址中之資料存入所述第一隨機記憶體之第二位址中。
S67：所述第一晶片產生通訊終止標誌位元。然後，執行步驟S62。
圖7係本發明之單線雙向通訊方法中第一晶片進行讀操作時第二晶片執行之步驟之流程圖。所述單線雙向通訊方法應用於所述第一晶片及第二晶片上。所述第二晶片藉由單根資料傳輸線與所述第一晶片連接。所述第二晶片包括第二隨機記憶體。所述單線雙向通訊方法中所述第一晶片進行讀操作時所述第二晶片執行之步驟包括：
S71：所述第二晶片從所述資料傳輸線上接收低高低電位之時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述第一晶片進行時鐘頻率同步處理。
S72：所述第二晶片進入空閒狀態。
S73：所述第二晶片監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述第一晶片進行時鐘相位同步處理。
S74：所述第二晶片從所述資料傳輸線上接收讀指令及第二位址。
S75：所述第二晶片發送包括所述第二位址之應答至所述第一晶片。
S76：所述第二晶片等待第二預設時鐘週期來從所述第二隨機記憶體中獲取所述第二位址中之資料。
S77：所述第二晶片將獲取之所述第二位址中之資料上傳至所述資料傳輸線。
S78：所述第二晶片產生通訊終止標誌位元。然後，執行步驟S72。
顯然，所述單線雙向通訊方法還可有其他變形，具體請參照所述單線雙向通訊電路，在此不進行贅述。
本案藉由所述資料控制模組從所述隨機記憶體中獲取第一位址中之資料，所述資料線控制模組將獲取之所述第一位址中之資料藉由所述資料傳輸線發送至所述另一晶片進行寫操作，及所述資料線監控模組藉由所述資料傳輸線接收所述另一晶片發送之第二位址中之資料進行讀操作，並將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中，可節省輸入/輸出引腳，及可發起具體位址之資料之讀寫。
最後應說明之是，以上實施例僅用以說明本發明之技術方案而非限制，儘管參照較佳實施例對本發明進行了詳細說明，本領域之普通技術人員應當理解，可以對本發明之技術方案進行修改或等同替換，而不脫離本發明技術方案之精神範圍。
1:單線雙向通訊電路 10:晶片 11:隨機記憶體 12:資料控制模組 13:資料線控制模組 14:資料線監控模組 15:時鐘產生模組 20:資料傳輸線
圖1係本發明之單線雙向通訊電路之方框示意圖。 圖2係圖1之單線雙向通訊電路中之兩個晶片之間進行寫操作時之時序圖。 圖3係圖1之單線雙向通訊電路中之兩個晶片之間進行讀操作時之時序圖。 圖4係本發明之單線雙向通訊方法中第一晶片進行寫操作時第一晶片執行之步驟之流程圖。 圖5係本發明之單線雙向通訊方法中第一晶片進行寫操作時第二晶片執行之步驟之流程圖。 圖6係本發明之單線雙向通訊方法中第一晶片進行讀操作時第一晶片執行之步驟之流程圖。 圖7係本發明之單線雙向通訊方法中第一晶片進行讀操作時第二晶片執行之步驟之流程圖。
無
1:單線雙向通訊電路
10:晶片
11:隨機記憶體
12:資料控制模組
13:資料線控制模組
14:資料線監控模組
15:時鐘產生模組
20:資料傳輸線

Claims (10)

  1. 一種單線雙向通訊電路，其中，所述單線雙向通訊電路包括： 兩個晶片； 單根資料傳輸線，所述資料傳輸線連接在兩個所述晶片之間； 其中，每個晶片包括： 隨機記憶體，所述隨機記憶體用於存儲資料； 資料控制模組，所述資料控制模組與所述隨機記憶體連接，所述資料控制模組用於從所述隨機記憶體中獲取第一位址中之資料，及將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中； 資料線控制模組，所述資料線控制模組與所述資料控制模組及所述資料傳輸線連接，所述資料線控制模組用於將獲取之所述第一位址中之資料藉由所述資料傳輸線發送至所述另一晶片進行寫操作；及 資料線監控模組，所述資料線監控模組與所述資料控制模組及所述資料傳輸線連接，所述資料線監控模組用於藉由所述資料傳輸線接收所述另一晶片發送之第二位址中之資料進行讀操作。
  2. 如請求項1所述之單線雙向通訊電路，其中： 所述資料線控制模組還用於藉由所述資料傳輸線發送包括低電位之寫指令及所述第一位址至所述另一晶片來對所述另一晶片進行所述寫操作，及藉由所述資料傳輸線發送包括低電位之讀指令及所述第二位址至所述另一晶片來對所述另一晶片進行所述讀操作； 所述資料線監控模組還用於藉由所述資料傳輸線接收所述另一晶片發送之寫指令及所述第一位址，及藉由所述資料傳輸線接收所述另一晶片發送之讀指令及所述第二位址。
  3. 如請求項1所述之單線雙向通訊電路，其中： 每個晶片還包括時鐘產生模組，所述時鐘產生模組用於在所述晶片上電時，產生時鐘頻率同步信號； 所述資料線控制模組還用於藉由所述資料傳輸線發送所述時鐘頻率同步信號至所述另一晶片，並進入空閒狀態； 所述資料線監控模組還用於藉由所述資料傳輸線接收所述另一晶片發送之所述時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述另一晶片進行時鐘頻率同步處理，並進入所述空閒狀態。
  4. 如請求項3所述之單線雙向通訊電路，其中： 所述資料線監控模組還用於在空閒狀態時，監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述另一晶片進行時鐘相位同步處理。
  5. 如請求項3所述之單線雙向通訊電路，其中： 所述資料線控制模組還用於在藉由所述資料傳輸線發送所述第一位址中之資料後，產生通訊終止標誌位元，並進入所述空閒狀態； 所述資料線監控模組還用於在所述資料控制模組將從另一晶片所接收之第二位址中之資料存入所述隨機記憶體之第二位址中後產生所述通訊終止標誌位元，並進入所述空閒狀態。
  6. 一種單線雙向通訊方法，應用於第一晶片及第二晶片上，所述第一晶片藉由單根資料傳輸線與所述第二晶片連接，所述第一晶片包括第一隨機記憶體，所述第二晶片包括第二隨機記憶體，其中，所述單線雙向通訊方法包括： 若所述第一晶片進行寫操作，所述第一晶片從所述第一隨機記憶體中獲取第一位址中之資料，並將獲取之所述第一位址中之資料上傳至所述資料傳輸線； 所述第二晶片從所述資料傳輸線上接收所述第一位址中之資料，並將所述第一位址中之資料存入所述第二隨機記憶體之第一位址中； 若所述第一晶片進行讀操作，所述第二晶片從所述第二隨機記憶體中獲取第二位址中之資料，並將獲取之所述第二位址中之資料上傳至所述資料傳輸線； 所述第一晶片從所述資料傳輸線上接收所述第二位址中之資料，並將所述第二位址中之資料存入所述第一隨機記憶體之第二位址中。
  7. 如請求項6所述之單線雙向通訊方法，其中： 若所述第一晶片進行寫操作，在所述第一晶片從所述第一隨機記憶體中獲取第一位址中之資料之前，所述單線雙向通訊方法還包括： 所述第一晶片將包括低電位之寫指令及所述第一位址上傳至所述資料傳輸線； 所述第二晶片從所述資料傳輸線上接收所述寫指令及所述第一位址； 若所述第一晶片進行讀操作，在所述第二晶片從所述第二隨機記憶體中獲取第二位址中之資料之前，所述單線雙向通訊方法還包括： 所述第一晶片將包括低電位之讀指令及所述第二位址上傳至所述資料傳輸線； 所述第二晶片從所述資料傳輸線上接收所述讀指令及所述第二位址。
  8. 如請求項6所述之單線雙向通訊方法，其中，在所述第一晶片進行寫操作或所述第一晶片進行讀操作之前，所述單線雙向通訊方法還包括： 所述第一晶片還在上電時，產生時鐘頻率同步信號，並將所述時鐘頻率同步信號上傳至所述資料傳輸線，並進入空閒狀態； 所述第二晶片從所述資料傳輸線上接收所述時鐘頻率同步信號，根據所述時鐘頻率同步信號與所述第一晶片進行時鐘頻率同步處理，並進入所述空閒狀態。
  9. 如請求項8所述之單線雙向通訊方法，其中，所述單線雙向通訊方法還包括： 所述第二晶片還用於在空閒狀態時，監測所述資料傳輸線之電平，並在所述資料傳輸線之電平由高電平變為低電平之下降沿時與所述第一晶片進行時鐘相位同步處理。
  10. 如請求項8所述之單線雙向通訊方法，其中： 在所述將獲取之所述第一位址中之資料上傳至所述資料傳輸線之後，所述單線雙向通訊方法還包括： 所述第一晶片產生通訊終止標誌位元，並進入所述空閒狀態； 在將所述第一位址中之資料存入所述第二隨機記憶體之第一位址中之後，所述單線雙向通訊方法還包括： 所述第二晶片產生所述通訊終止標誌位元，並進入所述空閒狀態； 在所述將獲取之所述第二位址中之資料上傳至所述資料傳輸線之後，所述單線雙向通訊方法還包括： 所述第二晶片產生所述通訊終止標誌位元，並進入所述空閒狀態； 在所述將所述第二位址中之資料存入所述第一隨機記憶體之第二位址中之後，所述單線雙向通訊方法還包括： 所述第一晶片產生所述通訊終止標誌位元，並進入所述空閒狀態。
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