KR20060119785A - 메모리 모듈에서의 랭크 어드레스 설정 방법 및 반도체메모리 시스템 - Google Patents

메모리 모듈에서의 랭크 어드레스 설정 방법 및 반도체메모리 시스템 Download PDF

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KR20060119785A
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피터 오에샤이
헤르만 루케르바우어
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인피니언 테크놀로지스 아게
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Abstract

바이트 레인을 따라 분포된 다수의 메모리 칩을 갖는 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 제공되며, 이 방법은, 제 1 랭크 어드레스를 갖도록 바이트 레인의 제 1 메모리 칩을 설정하고, 상기 제 1 랭크 어드레스로부터 제 2 랭크 어드레스를 생성하고, 제 2 랭크 어드레스를 상기 메모리 칩 중 제 2 메모리 칩에 제공하는 것을 포함한다. 대안적으로, 제 1 랭크 어드레스는 제 2 메모리 칩에 제공될 수 있으며, 그 후, 제 2 랭크 어드레스는 해당 제 2 메모리 칩에서 생성된다. 더욱이, 제 2 메모리 칩은 제 2/제 1 랭크 어드레스를 제공하는 상기 대안적인 단계들에 응답하여, 제 2 랭크 어드레스를 갖도록 설정된다. 전압 공급 이후의 파워업(power-up) 시퀀스, 또는 직렬 관리 버스 또는 코맨드 어드레스 버스를 통해 송신된 코맨드 신호는 랭크의 설정을 개시하는데 이용될 수 있다. 랭크 어드레스는 바이트 레인을 따라 DQ 라인에 의해 인접 메모리 칩으로 다시 제공된다.

Description

메모리 모듈에서의 랭크 어드레스 설정 방법 및 반도체 메모리 시스템{METHOD FOR SETTING AN ADDRESS OF A RANK IN A MEMORY MODULE}
도 1은 코맨드 어드레스 버스 및 바이트 레인 데이터 라인에 의해 랭크 구성을 갖는 본 발명에 따른 제 1 실시예를 도시하는 도면,
도 2는 직렬 관리 버스 및 바이트 레인 데이터 라인에 의해 랭크 구성을 갖는 본 발명에 따른 제 2 실시예를 도시하는 도면,
도 3은 코맨드 어드레스 버스 및 바이트 레인 데이터 라인에 의해 랭크 구성을 가지며, 랭크의 니블이 개별적으로 처리되는 본 발명에 따른 제 3 실시예를 도시하는 도면,
도 4는 본 발명에 따른 방법의 몇 가지 가능한 실시예의 개요를 도시하는 흐름도.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 모듈, DIMM 12 : 인쇄 배선 보드
20 : 메모리 제어기, 칩 세트 22 : 핀
30-33 : 메모리 칩 45 : 비아 홀
DQ : 데이터 라인 CA : 코맨드 어드레스
rD-in/-out : 데이터 라인의 수신/송신 포트
CawD-in/-out : 코맨드 어드레스 라인의 수신/송신 포트
본 발명은 반도체 메모리 모듈에 관한 것이다. 특히, 본 발명은 반도체 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 관한 것으로서, 메모리 모듈은 메모리 제어기에 의해 제어되며, 다수의 메모리 칩을 포함한다. 또한, 본 발명은 반도체 메모리 모듈의 랭크를 구성하는 것에 관한 것이다.
PC 또는 워크스테이션과 같은 컴퓨팅 장치의 메모리 모듈은 일반적으로 랭크의 관점으로 배열된다. 그러한 랭크는 해당하는 수의 메모리 칩을 포함하고, 메모리 칩은, 예를 들면, 제어기 또는 칩 세트에 의해 메모리 모듈에 데이터를 저장하는데 이용된 버스의 폭에 대응하는 해당하는 수의 데이터 라인을 제공한다. 전형적으로, 버스 폭은 64 비트이다. 따라서, 그러한 랭크는 메모리에서 64 비트 폭의 영역을 정의한다. ECC(error correction code)를 포함하여, 그것은 72 비트 폭의 영역을 정의한다.
각각의 메모리 어레이에 저장된 데이터를 검색하기 위한 4("x4") 또는 8("x8") 데이터 라인에 의해 액세스가능한 메모리 칩이 있다. 그에 따라, 랭크는 16 x4 칩 또는 8 x8 칩(ECC를 포함하여, 18 x4 칩 또는 9 x8 칩)을 포함한다. 이 중 측면형(double-sided) 메모리 모듈은, 예를 들면, 1, 2 또는 4 랭크를 포함할 수 있다.
메모리 모듈에 데이터를 기록하거나 메모리 모듈로부터 데이터를 판독하기 위해, 각각의 랭크는 그의 고유한 랭크 어드레스가 알려질 필요가 있다. 제어기 또는 칩 셋과 각각의 메모리 칩 사이의 접속의 종류에 따라, 이것을 달성하는 방법에 관해 적어도 2개의 가능성이 존재한다.
제 1 구현에 따르면, 제어기는 각각의 메모리 랭크에 대해 병렬 접속을 제공하는 추가적인 라인을 갖는다. 원하는 랭크의 각각의 칩을 어드레싱하기 위해서는, 또다른 칩 선택 신호가 필요하다. 타입 DDR1 - DDR3(DDR: double data rate)의 반도체 메모리 모듈에 의해 표현되는 이러한 경우에, 메모리 모듈의 접속에 대해 또다른 핀이 필요하며, 이것은 공간 절약 및 전류 감소의 관점에서 단점으로 된다.
제 2 구현에 따르면, 각각의 메모리 칩(패키지)에는, 예를 들면, BGA(ball grid array)의 2개의 추가적인 볼이 제공된다. DIMM(double inline memory module)상에서 하드와이어링되는 2개의 추가적인 볼은 함께 랭크 어드레스를 정의하며, 칩은, 예를 들면, 4 랭크 번호 0-3 중 하나에 속하게 된다. 따라서, 기록 코맨드가 발행될 때, 그것은 대응하는 랭크 어드레스(0-3)의 전송(transferal)과 더불어 제공된다. 그러나, 풋프린트를 감소시키고, 저장 밀도를 증가시키기 위해 칩 패키지상의 볼의 수를 감소시키기 위한 최근의 노력은, 바람직하지 않게도 그러한 해결책에 의해 방해를 받는다.
따라서, 본 발명의 목적은 메모리 제어기 또는 칩 세트에 대해 메모리 모듈의 메모리 칩을 어드레싱하는데 요구되는 볼 또는 핀의 배선의 양 및/또는 수를 감소시키는 것이다.
본 발명의 다른 목적은 반도체 메모리 모듈의 저장 밀도 및 판독 속도를 증가시키는 것이다.
본 발명의 목적은 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 의해 해결되며, 상기 메모리 모듈은 메모리 제어기 또는 칩 세트에 의해 제어되고, 다수의 메모리 칩을 포함하며, 상기 방법은,
- 제 1 랭크 어드레스를 갖도록 메모리 칩 중 제 1 메모리 칩을 설정하는 단계와,
- 상기 제 1 메모리 칩에서의 상기 제 1 랭크 어드레스로부터 제 2 랭크 어드레스를 생성하고, 제 2 랭크 어드레스를 상기 메모리 칩 중 제 2 메모리 칩에 제공하는 단계와,
- 제 1 메모리 칩으로 인해 제 2 랭크 어드레스를 제공하는 상기 단계에 응답하여, 제 2 랭크 어드레스를 갖도록 제 2 메모리 칩을 설정하는 단계를 포함한다.
본 발명의 목적은 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 의해 또한 해결되며, 상기 메모리 모듈은 메모리 제어기 또는 칩 세트에 의해 제어되 고, 다수의 메모리 칩을 포함하며, 상기 방법은,
- 제 1 랭크 어드레스를 갖도록 메모리 칩 중 제 1 메모리 칩을 설정하는 단계와,
- 제 1 랭크 어드레스를 상기 메모리 칩 중 제 2 메모리 칩에 제공하고, 상기 제 2 메모리 칩에서의 상기 제 1 랭크 어드레스로부터 제 2 랭크 어드레스를 생성하는 단계와,
- 제 1 메모리 칩으로 인해 제 2 랭크 어드레스를 제공하는 상기 단계에 응답하여, 제 2 랭크 어드레스를 갖도록 제 2 메모리 칩을 설정하는 단계를 포함한다.
본 발명의 목적은 메모리 제어기, 및 랭크의 관점에서 배열되는 다수의 메모리 칩을 갖는 적어도 하나의 메모리 모듈을 포함하는 반도체 메모리 시스템에 의해 또한 해결되며, 적어도 하나의 메모리 칩은,
(a) 적어도 하나의 메모리 칩을 초기 제 1 랭크 어드레스로 설정하는 단계와,
(b) 상기 초기 제 1 랭크 어드레스를 제 2 메모리 칩에 제공하는 단계를 수행하도록 배열되고,
또는 대안적으로,
(a') 적어도 하나의 메모리 칩을 초기 제 1 랭크 어드레스로 설정하는 단계와,
(b') 그로부터 제 2 랭크 어드레스를 생성하는 단계와,
(c') 상기 제 2 랭크 어드레스를 제 2 메모리 칩에 제공하는 단계를 수행하도록 배열된다.
반도체 메모리 모듈의 메모리 칩은 랭크 어드레스와 관련된다. 종래 기술(특정 칩 선택 신호를 이용한 제어기에 대한 병렬 접속, 또는 기록/판독 코맨드와 관련된 랭크 어드레스와 연관된 추가적인 볼)에 따른 바와 같은 추가적인 핀 또는 볼로 하드와이어링하여 랭크 구성을 달성하는 대신에, 메모리 칩은 현존 배선을 통해 저속 모드에서 랭크 어드레스로 구성된다. 메모리 칩을 구성하기 위한 목적을 제공하기 위한 코맨드 어드레스 버스(CA), 데이터 라인 버스(DQ) 또는 직렬 관리 버스(SMBUS) 중 하나가, 해당 모드에서의 랭크 구성을 위해 이용된다. 그러나, 본 발명은 그러한 버스 시스템을 이용하는 것에 제한되지 않는다.
바람직하게, 시스템 개시 이후에 메모리 칩의 초기화가 수행되어 타이밍 파라미터, 크기 등을 설정하는 구성 단계를 이용하여 본 발명의 방법 단계들을 수행한다. 이러한 단계는 버스의 병렬 라인상의 신호의 동시성(synchronism)의 정도가 작기 때문에, 저속의 데이터 송신에 의해 특징지워진다. 그러나, 본 발명의 실시예에 따르면, 코맨드 어드레스를 이용하여 랭크 설정을 개시하며, 고속 통신 모드가 배제되지 않는다.
다수의 메모리 칩이 메모리 모듈상의 바이트 레인을 따라 배열될 수 있다. 메모리 모듈당 4개의 랭크가 배열되어 존재한다면, 채널을 정의하는 바이트 레인이 상이한 랭크의 4 메모리 칩을, 순차적인 방식으로, 메모리 제어기 또는 칩 세트와 접속한다. 바이트 레인은, 예를 들면, 데이터 라인 버스의 4 또는 8 데이터 라인 을 포함한다.
본 발명에 따르면, 바이트 레인을 이용하여 하나의 메모리 칩으로부터 다음 메모리 칩으로 랭크 어드레스를 제공함으로써, 이전의 랭크 어드레스로부터 다른 랭크 어드레스를 각각 생성한다. 가장 단순한 경우, 초기 랭크 어드레스는 각각 "1" 만큼 증가된다. 그 후, 바이트 레인을 따른 제 1 메모리 칩에 대한 초기 어드레스가 "0"인 경우, 시퀀스에서의 다음 것은 랭크 어드레스로서 "1"을 수신한다.
이전의 랭크 어드레스로부터 새로운 랭크 어드레스의 생성, 예를 들면, "1" 만큼의 증가 또는 부가는 각 경우에 메모리 칩을 송신함으로써 또는 메모리 칩을 수신함으로써 수행될 수 있다. 2개의 실시예는 본 발명에 의해 커버된다. 구성될 4개의 랭크가 있고, 4개의 메모리 칩이 바이트 레인을 따라 배열된다면, 마지막 메모리 칩은 위에서 제공된 예에 따라 "3"을 수신한다.
바이트 레인을 따라 통신하기 위해, 각각의 메모리 칩의 데이터 라인에 대한 송신 포트 및 수신 포트가 이용된다. 랭크 구성을 수행시에, 예를 들면, 하나의 메모리 칩의 랭크 어드레스가 그의 송신 포트에 제공된 후, 이전의 것과 인접하여 배열되는 인접 메모리 칩으로 송신된다. 인접 메모리 칩은 그의 수신 포트에서 랭크 어드레스를 수신한 후, 이러한 랭크 어드레스 번호에 대해 "1" 만큼 증가 동작을 수행한다.
구성 알고리즘에 따라, 이러한 메모리 칩은 증가된 어드레스를 저장하거나 또는 아직 증가되지 않은 랭크 어드레스를, 칩과 관련된 어드레스 버퍼내에 저장한다. 즉, 한 가지의 경우, 랭크 어드레스가 먼저 전달된 후, 증가되어, 해당 수신 칩에 대한 새로운 랭크 어드레스로서 설정되며, 다른 경우, 랭크 어드레스가 먼저 증가된 후, 해당 칩의 랭크 어드레스로서 설정될 다음 칩에 제공된다.
송신 및 수신 포트를 갖는 바이트 레인을 따라 순차적으로 배열된 칩의 설계는, 제 4의 도래하는 DDR-4 표준과 같은 미래의 고속 메모리 인터페이스에 대하여 특히 적합하다.
본 발명의 이슈는 바이트 레인을 따른 개별적인 제 1 메모리 칩에 대하여 설정될 초기 랭크 어드레스에 관한 것으로서, 해당 레인을 따른 제 2 및 임의의 또다른 칩의 랭크 설정으로부터 벗어나며, 제 1 양상에서, 코맨드 신호가 메모리 제어기 또는 칩 세트에 의해 송신되어, 랭크 설정 구성을 개시할 수 있다.
제 2 양상에서, 바이트 레인을 따라 배열된 각 세트의 메모리 칩은 파워업 시퀀스가 모듈에서 수행된 후, 즉 전압 및 전력 공급의 시스템 개시후에, 그 자신의 랭크 설정 구성을 시작한다. 이러한 양상에 따르면, 제 1 메모리 칩은 파워업 시퀀스에 응답하여 랭크 설정 단계들을 수행하고, 전달되고 반복적으로 증가된 랭크 어드레스의 결과로서 다른 칩이 그 이후에 하나씩 제공된다.
제어기 또는 칩 세트로부터 이러한 제 1 메모리 칩으로 코맨드 신호가 통신되는 방법의 제 1 양상에 따른 수 개의 실시예가 존재한다. 일실시예에 따르면, 공통 코맨드 어드레스 버스가 이용된다. 한 가지의 경우(새로운 메모리 기법), 랭크는 32 데이터 라인에 의해 정의되며, 대응하는 코맨드 어드레스 버스는, 예를 들면, 4 바이트 레인 중 하나를 따라 배열되는 x8 메모리 칩 각각을 갖는 24 라인을 포함한다. 그러한 경우, 칩을 접속하는 8 데이터 라인이, 6 코맨드 어드레스 라인 에 의해 각각 수반된다.
이들 6 라인, 또는 그로부터의 서브세트는, 제어기로부터 제 1 메모리 칩으로 코맨드 신호를 송신하는데 이용될 수 있다. 본 발명에 따르면, 메모리 칩은 프로토콜 기반 알고리즘과 관련되며, 이것은 전술한 바와 같은 방법 단계들을 수행하는 관점, 즉, 현재 수신된 어드레스로부터 랭크 어드레스를 설정하고, 현재의 어드레스로부터 다음 랭크 어드레스를 생성하고, 그것을 다음 메모리 칩의 인접하는 수신 포트로 전달하는 관점에서, 입력되는 코맨드 신호의 해석을 제공한다.
제 1 메모리 칩은, 그것이 레인에서의 이전의 칩으로부터 통신되지 않는 초기 랭크 어드레스를 갖는다는 점에서, 동일 레인내의 다른 칩으로부터 벗어난다.
요약하면, 이러한 제 1 랭크 어드레스는,
a) 코맨드 어드레스 버스(또는 임의의 다른 버스)에 의해 제 1 칩으로 송신될 수 있거나, 또는
b) 제 1 칩에 하드와이어링되는, 예를 들면, 메모리 모듈의 EEPROM에 이전에 저장되고, 그 다음, 단일의 코맨드 신호에 의해 단지 개시되거나,
c) 또는, 코맨드 신호가 전혀 존재하지 않고, 랭크 어드레스는 칩에 하드와이어링되고(예를 들면, EEPROM에 저장됨), 제어기 또는 칩 세트와는 독립적으로 모듈상의 칩의 파워업 시퀀스의 수행 이후에 획득된다.
본 발명의 다른 실시예에 따르면, 직렬 관리 버스(SMBUS)를 이용하여, 코맨드 신호를 메모리 칩으로 송신한다. 이러한 버스는 하나의 데이터 라인 및 관련된 클록 라인을 갖는다. SMBUS를 이용하여, 일련의 인스트럭션 또는 단순히 하나의 단일 신호 레벨이 메모리 칩으로 송신될 수 있다. 전자의 일련의 인스트럭션은 본 발명의 단계들을 수행하기 위해 순차적으로 수행될 수 있는 반면, 단지 하나의 신호 레벨 또는 단순히 RESET 코맨드를 설정하는 후자의 실시예는 메모리 칩의 조직내의, 예를 들면, 메모리 모듈의 EEPROM에서 또는 칩 그 자체상에서 프로토콜 기반 알고리즘을 수행하기 위한 인스트럭션을 저장하는 것을 포함한다.
본 발명의 다른 이점, 양상 및 실시예는 첨부된 특허 청구 범위로부터 명백한 것이다.
본 발명은 도면과 함께 특정 실시예를 참조함으로써 보다 명확해질 것이다.
도 1은 본 발명의 제 1 실시예를 도시한다. 도면들에 있어서, 하나 이상의 라인을 포함하는 버스는 오블리제드 바(obliged bar)로 표기된다. 숫자들은 각각의 버스의 폭, 즉, 메모리 칩당 버스와 관련된 라인의 수를 나타낸다. 본 실시예에서 이용된 칩은 x4 DRAM 칩(DRAM: dynamic random access memory)이다.
메모리 모듈(10)은 각각의 16 x4 메모리 칩을 갖는 4개의 랭크(랭크0 ... 랭크3)를 포함하며, 간략화를 위해 8 x4 칩(30)이 도 1에서 표기된다. 도 1에 도시된 모듈(10)은 PWB(printed wiring board)(12)의 전면측에 부착된 메모리 칩(30, 30', 31, 31')과, PWB(12)의 후면측에 부착된 메모리 칩(32, 32', 33, 33')을 갖는 DIMM 모듈이다. 각각의 2 x4 메모리 칩, 예를 들면, 참조 번호(30, 30')를 갖는 것들은 8 비트의 완전한 대역폭을 제공하며, 따라서, 보다 하위의 니블 및 보다 상 위의 니블을 각각 정의한다. 메모리 제어기(20)는 메모리 모듈(10)과 통신한다. PWB(12)의 바닥측상의 음영으로 된 영역은, 상세히 도시되지 않은 핀(22)의 존재를 나타낸다.
랭크(랭크0 ... 랭크3)와 관련될 각 쌍의 메모리 칩은 코맨드 어드레스 버스 CA의 6 라인에 대한 수신 포트 CawD-in 및 데이터 라인(DQ-버스)에 대한 모듈(10)의 어느 한 측면(좌측 또는 우측)에 대한 또다른 수신 포트 rD-in을 포함한다. 더욱이, 각 쌍의 메모리 칩은 코맨드 어드레스 버스 CA의 6 라인에 대한 송신 포트 CawD-out 및 DQ-버스에 대한 모듈(10)의 어느 한 측면(좌측 또는 우측)에 대한 또다른 송신 포트 rD-out를 포함한다.
그러한 구성을 가지고, 각각의 하나의 메모리 칩으로부터, 채널의 바이트 레인 또는 코맨드 어드레스 버스를 따라, 다음 메모리 칩까지의 CA 또는 DQ-신호의 다시 제공이 가능하다.
본 실시예에 따른 랭크 구성을 수행시에, 제어기(20)는 먼저 코맨드 "SetRank"를 모듈(10)의 각각의 바이트 레인으로 송신한다. 도 1에 따른 바이트 레인은 4 쌍의 메모리 칩을 포함하며, 그 중 2개의 칩은 PWB(12)의 반대측상에 위치되고, 그 전부는 비아 홀(45)을 통해 동일한 바이트 레인 DQ에 의해 순차적으로 접속된다.
"SetRank" 코맨드는 바이트 레인, 보다 정확하게는 해당 채널의 바이트 레인과 관련된 CA 버스들 중 하나를 통해 송신될 수 있고, 따라서, 대응하는 바이트 레인 DQ를 따라 분포된 메모리 칩들 중 제 1 메모리 칩에 의해 수신된다. 특히, "SetRank" 코맨드는 SMBUS(다음 실시예를 참조)를 통해서 개시되거나, 또는 메모리 모듈에 부착된 칩의 파워업 시퀀스를 리세트 및/또는 수행함으로써 암시적으로 발행된다. "SetRank" 코맨드는 바이트 레인의 제 1 칩을 랭크 구성 모드로 설정한다.
본 실시예에서, 또다른 랭크 어드레스 신호가 제어기로부터 CA-버스를 통해 송신되며, 그것은 각각의 제 1 DRAM 칩의 CawD-in 포트에서 수신되는 랭크 어드레스 "0"을 포함한다. 그 결과, 이러한 칩은 그 자신의 랭크를 "0"으로 설정하고, 발행된 코맨드 신호를 동일한 바이트 레인, 즉 DQ-버스상에서의 다음 메모리 칩에다시 제공한다. 그러나, 어드레스를 제공하기 전에, 어드레스 "0"이 "1" 만큼 증가되어, 새로운 랭크 어드레스로서 "1"을 제공하며, 이것은 도 1에서 "+1"로 표기된다.
다음 DRAM 칩은 DQ-버스상의 그의 수신 포트 rD-in에서 코맨드를 수신하고, 그 자신의 어드레스를 "1"로 설정하며, 어드레스를 "1" 만큼 증가시켜 "2"를 제공하고, 랭크 어드레스를 제 3 DRAM 칩으로 전달(다시 제공)한다. 이러한 방안을 계속하여, 제 3 DRAM 칩은 랭크 어드레스 "2"를 얻게 되며, 제 4 메모리 칩은 랭크 어드레스 "3"을 얻게 된다.
제 2 모듈(도 1에 도시되지 않음)은 랭크 어드레스 "4"의 송신을 초래하는 또다른 "SetRank" 코맨드를 발행함으로써 처리될 수 있다. 따라서, 해당 모듈의 메모리 칩은 랭크 어드레스 "4" 내지 "7" 등을 수신한다.
제 2 실시예가 도 2에 도시된다. 이전의 실시예와는 반대되는 것으로서, 직 렬 관리 버스 SMBUS를 이용하여 "SetRank" 코맨드 신호를 발행한다. 그러나, 임의의 다른 저속 직렬 구성 버스가 이러한 목적을 위해 동일하게 적합하다. 이러한 "SetRank" 코맨드는 각각의 DRAM 칩을 병렬로 개시하여, CA- 또는 DQ-버스의 각각의 라인상의 신호 레벨을 체크한다.
다음 단계에서, 현재의 신호 레벨이 고정되고, 바이트 레인 DQ를 따른 각각의 메모리 칩에 대한 예비 랭크 어드레스로서 설정된다. 다음, 제 1 DRAM 칩이 "1"을 그의 랭크 어드레스에 부가하고, 그 어드레스를 바이트 레인 DQ상에 인접하여 위치된 다음 DRAM 칩에 다시 제공한다. 이러한 DRAM 칩은 증가된 랭크 어드레스를 수신하고, 그의 예비 값을 새로운 랭크 어드레스로 중복기록하며, 다시 한번 랭크 어드레스를 증가시켜, 그것을 제 3 DRAM 칩 등으로 전달한다.
이러한 구성 모드에서, 시간이 지정되며, 그 시간 이후에 제어기는 다시 제공의 시퀀스가 바이트 레인을 따라 마지막 DRAM 칩에서 성공적으로 종료된 것으로 가정한다. 만약 이것이 그러한 경우라면, 제어기는 랭크 어드레스를 최종적인 것으로 만들어서, 또다른 "finalizeRankSet" 코맨드를 송신하며, 그것은 최종적으로 랭크 어드레스를 고정시킨다.
대안적인 실시예에서, 마지막 DRAM 칩은 정보, 예를 들면, 바이트 레인 DQ를 따른 증가된 랭크 어드레스를 제어기로 다시 송신한다. 그 후, 제어기는 예를 들면, 랭크 어드레스를 고정시킴으로써 랭크 구성을 종료시키는 또다른 "finalizeRankSet" 코맨드에 의해 이러한 신호에 응답한다.
이전의 실시예와 유사한 제 3 실시예에가 도 3에 도시된다. 이러한 실시예 에 따르면, 모듈(10)의 상이한 니블("상위" 또는 "하위")이 개별적으로 처리된다. 초기 전력을 DRAM에 제공한 후, 또는 대안적으로, 리세트 코맨드 또는 직렬 관리 버스 초기 코맨드를 제어기에 의해 발행한 후, DRAM 칩은 랭크 정의 모드에 있게 된다.
처음에, 각각의 DRAM 칩은 그의 송신 포트 rD-out상에 "1111"을 가지며, 대응하는 수신 포트 rD-in상의 신호 레벨을 체크한다. 내부적으로, "1"이 이러한 입력 값에 부가된다.
하위 니블 DRAM 칩은 그들의 랭크 어드레스를 다음과 같이 수신한다. 즉, 제 1 메모리 칩은 DIMM 모듈(10)상에서 프로그램되기 때문에, 그의 수신 포트에서 고정된 "0000"을 갖는다. 따라서, 그것은 랭크 어드레스 "0L"을 자동적으로 달성한다. 더욱이, 제 1 메모리 칩은 그의 송신 포트 rD-out 값을 "1111"로부터 "0001"로 스위칭한다. 따라서, 랭크 어드레스 "0L"을 갖는 바이트 레인을 따른 제 1 메모리 칩은 이진수 "1"을 입력 DC 신호에 부가하고, 이러한 새로운 어드레스 값을 다음 DRAM 칩에 다시 제공한다.
이 순간까지, 하위 니블의 제 2 DRAM 칩은 비정의된 랭크 어드레스를 가지며, 이 경우 그것은 "1111"이다. 그것은 이제 수신 포트에서 "0001"을 수신한다. 따라서, 그것은 랭크 어드레스 "1L"을 갖도록 후속하여 설정하고, 이진수 "1"을 어드레스 값에 부가한 후, 그의 송신 포트 rD-out 어드레스 값을 "1111"로부터 "0010"으로 스위칭한다.
그 후, "0010"이 이러한 제 2 DRAM 칩의 송신 포트 rD-out상에 놓여지고, 제 3 DRAM 칩에 의해 수신되며, 이것은 다시 "1"을 부가하고, "0011"을 제 4 DRAM 칩에 다시 제공한다. 따라서, 제 3 칩은 랭크 어드레스 "2L"을 갖는다. 제 4 메모리 칩은 동일하게 "1"을 부가하여, "0100"을 얻은 후, 그것을 메모리 제어기에게 송신한다.
상위 니블은 그의 수신 포트 rD-in에서 고정된 "1000"을 갖는 제 1 메모리 칩을 갖는다. 따라서, 그것은 랭크 어드레스 "0U"을 얻고, 송신 포트 rD-out를 "1111"로부터 "1001"로 스위칭한다. 하위 니블과 비교했을 때 유사한 시퀀스에서, 제 2 DRAM 칩은 그의 수신 포트 rD-in에서 수신된 "1001"로 인해 랭크 어드레스 "1U"를 수신하고, 제 3 칩은 어드레스 "2U"를 갖는 "1010"을 가지며, 제 4 칩은 랭크 어드레스 "3U"를 갖는 "1011"을 갖는다. 제어기는 DQ 라인상에서 "1100"을 다시 수신한다.
제어기(20)는 2개의 신호 "0100" 및 "1100"을 다시 수신한 후, 각각의 DIMM 모듈(10)에 대한 랭크 및 니블 어드레스를 고정시키는 직렬 관리 버스(도 3에 도시되지 않지만, 도 2를 참조)상의 "SetRank" 코맨드를 해제한다.
이러한 실시예에 따른 방법을 이용함으로써, 상위 니블이 "1111"을 제어기로 다시 제공하는 경우, 8 개의 랭크까지 구성될 수 있다. 예를 들면, x4 칩의 경우 "0"을 포함하고, x8 칩의 경우 "1"을 포함하는 CA-버스상에서 다시 제공된 신호는 여기서 더 이상 관심의 대상이 아니다.
위에서 제공된 몇몇 실시예들의 개요는 도 4의 흐름도에서 도시되며, 본 발명은 도 4에서 구현된 바와 같은 상세한 특징에 한정되지 않음을 주지해야 한다.
본 발명에 따르면, 메모리 제어기 또는 칩 세트에 대해 메모리 모듈의 메모리 칩을 어드레싱하는데 요구되는 볼 또는 핀의 배선의 양 및/또는 수를 감소시킬 수 있고, 또한, 반도체 메모리 모듈의 저장 밀도 및 판독 속도를 증가시킬 수 있다.

Claims (32)

  1. 메모리 제어기 또는 칩 세트에 의해 제어되고 다수의 메모리 칩을 포함하는 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 있어서,
    제 1 랭크 어드레스를 갖도록 상기 메모리 칩 중 제 1 메모리 칩을 설정하는 단계와,
    상기 제 1 메모리 칩에서의 상기 제 1 랭크 어드레스로부터 제 2 랭크 어드레스를 생성하고, 상기 제 2 랭크 어드레스를 상기 메모리 칩 중 제 2 메모리 칩에 제공하는 단계와,
    상기 제 1 메모리 칩으로 인해 제 2 랭크 어드레스를 제공하는 상기 단계에 응답하여, 상기 제 2 랭크 어드레스를 갖도록 상기 제 2 메모리 칩을 설정하는 단계를 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  2. 제 1 항에 있어서,
    코맨드 신호가 상기 제어기에 의해 생성된 후, 상기 메모리 칩 중 상기 제 1 메모리 칩에 제공되며, 상기 제 1 메모리 칩은 상기 코맨드 신호에 응답하여 상기 제 1 랭크 어드레스를 갖도록 설정되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  3. 제 1 항에 있어서,
    상기 메모리 모듈 및 각각의 상기 메모리 칩의 파워업(power-up) 시퀀스가, 시스템 개시 또는 재개시 이후에 수행되며, 상기 제 1 메모리 칩은, 상기 파워업 시퀀스에 응답하여,
    (a) 초기 제 1 랭크 어드레스를 설정하고,
    (b) 그로부터 상기 제 2 랭크 어드레스를 생성하고,
    (c) 상기 제 2 랭크 어드레스를 상기 제 2 메모리 칩에 제공하도록 배열되며, 상기 단계 (a)-(c)는 상기 제 1 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  4. 제 1 항에 있어서,
    상기 메모리 칩은 바이트 레인을 따라 배열되며, 상기 제 1 메모리 칩은 상기 제 2 랭크 어드레스를 동일한 바이트 레인을 따라 상기 제 2 메모리 칩 쪽에 제공하며, 상기 바이트 레인에 의해 2개의 메모리 칩이 접속되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  5. 제 4 항에 있어서,
    적어도 4개의 메모리 칩이 상기 동일한 바이트 레인을 따라 배열되고, 또다른 랭크 어드레스를 생성하는 단계, 상기 또다른 랭크 어드레스를 다음 메모리 칩에 제공하는 단계 및 상기 다음 메모리 칩을 설정하는 단계가 제 3 및 제 4 메모리 칩에 대해 반복되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  6. 제 4 항에 있어서,
    상기 바이트 레인은 데이터 라인의 세트를 포함하고, 상기 랭크 어드레스는 상기 메모리 칩 중 하나로부터 상기 메모리 칩 중 다음 메모리 칩에, 상기 바이트 레인의 상기 데이터 라인의 적어도 하나의 서브세트를 통해 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  7. 제 2 항에 있어서,
    상기 메모리 제어기에 의해 생성된 상기 코맨드 신호는 코맨드 어드레스 버스의 코맨드 어드레스 라인의 적어도 하나의 서브세트를 통해 상기 제 1 메모리 칩에 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  8. 제 2 항에 있어서,
    상기 메모리 제어기에 의해 생성된 상기 코맨드 신호는 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  9. 제 8 항에 있어서,
    상기 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공된 상기 코맨드 신호는 리세트 코맨드를 포함하고, 상기 제 1 메모리 칩은, 상기 리세트 코맨드에 응답하여,
    (a) 초기 제 1 랭크 어드레스를 설정하고,
    (b) 그로부터 상기 제 2 랭크 어드레스를 생성하고,
    (c) 상기 제 2 랭크 어드레스를 상기 제 2 메모리 칩에 제공하도록 배열되며, 상기 단계 (a)-(c)는 상기 제 1 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  10. 제 3 항 또는 제 9 항에 있어서,
    상기 제 2 메모리 칩은,
    (d) 상기 제 2 랭크 어드레스를 갖도록 설정되고,
    (e) 그로부터 제 3 랭크 어드레스를 생성하고,
    (f) 상기 제 3 랭크 어드레스를 제 3 메모리 칩에 제공하도록 더 배열되며, 상기 단계 (d)-(f)는 상기 제 2 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  11. 제 9 항에 있어서,
    리세트 코맨드인 상기 코맨드 신호를 사전결정된 지속 기간 이후에 종료시키는 단계를 더 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  12. 제 10 항에 있어서,
    동일한 바이트 레인의 데이터 라인을 따라 배열된 상기 메모리 칩 중 마지막 메모리 칩으로부터 다시 송신된(sent back) 신호에 응답하여, 리세트 코맨드인 상 기 코맨드 신호를 종료시키는 단계를 더 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  13. 제 8 항에 있어서,
    상기 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공된 상기 코맨드 신호는 직렬 코맨드의 프로토콜 기반 시퀀스를 포함하고,
    (a) 초기 제 1 랭크 어드레스를 설정하는 단계와,
    (b) 그로부터 상기 제 2 랭크 어드레스를 생성하는 단계와,
    (c) 상기 제 2 랭크 어드레스를 상기 제 2 메모리 칩에 제공하는 단계를 수행하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  14. 제 2 항에 있어서,
    통상적인 사용자 모드 이전에 각각의 상기 메모리 칩을 구성하기 위해, 각각의 방법 단계들을 저속 모드에서 수행하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  15. 메모리 제어기 또는 칩 세트에 의해 제어되고 다수의 메모리 칩을 포함하는 메모리 모듈에서의 랭크의 어드레스를 설정하는 방법에 있어서,
    제 1 랭크 어드레스를 갖도록 상기 메모리 칩 중 제 1 메모리 칩을 설정하는 단계와,
    상기 제 1 랭크 어드레스를 상기 메모리 칩 중 제 2 메모리 칩에 제공하고, 상기 제 2 메모리 칩에서의 상기 제 1 랭크 어드레스로부터 제 2 랭크 어드레스를 생성하는 단계와,
    상기 제 1 메모리 칩으로 인해 상기 제 2 랭크 어드레스를 제공하는 상기 단계에 응답하여, 상기 제 2 랭크 어드레스를 갖도록 상기 제 2 메모리 칩을 설정하는 단계를 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  16. 제 15 항에 있어서,
    코맨드 신호가 상기 제어기에 의해 생성된 후, 상기 메모리 칩 중 상기 제 1 메모리 칩에 제공되며, 상기 제 1 메모리 칩은 상기 코맨드 신호에 응답하여 상기 제 1 랭크 어드레스를 갖도록 설정되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  17. 제 15 항에 있어서,
    상기 메모리 모듈 및 각각의 상기 메모리 칩의 파워업 시퀀스가, 시스템 개시 또는 재개시 이후에 수행되며, 상기 제 1 메모리 칩은, 상기 파워업 시퀀스에 응답하여,
    (a) 초기 제 1 랭크 어드레스를 설정하고,
    (b) 상기 제 1 랭크 어드레스를 상기 제 2 메모리 칩에 제공하도록 배열되며, 상기 단계 (a)-(b)는 상기 제 1 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  18. 제 15 항에 있어서,
    상기 메모리 칩은 바이트 레인을 따라 배열되며, 상기 제 1 메모리 칩은 상기 제 1 랭크 어드레스를 동일한 바이트 레인을 따라 상기 제 2 메모리 칩 쪽에 제공하며, 상기 바이트 레인에 의해 2개의 메모리 칩이 접속되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  19. 제 18 항에 있어서,
    적어도 4개의 메모리 칩이 상기 동일한 바이트 레인을 따라 배열되고, 현재의 랭크 어드레스를 다음 메모리 칩에 제공하는 단계, 상기 다음 메모리 칩에서 다음 랭크 어드레스를 생성하는 단계 및 상기 생성된 다음 랭크 어드레스를 갖도록 상기 다음 메모리 칩을 설정하는 단계가 제 3 및 제 4 메모리 칩에 대해 반복되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  20. 제 18 항에 있어서,
    상기 바이트 레인은 데이터 라인의 세트를 포함하고, 상기 랭크 어드레스는 상기 메모리 칩 중 하나로부터 상기 메모리 칩 중 다음 메모리 칩에, 상기 바이트 레인의 상기 데이터 라인의 적어도 하나의 서브세트를 통해 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  21. 제 16 항에 있어서,
    상기 메모리 제어기에 의해 생성된 상기 코맨드 신호는 코맨드 어드레스 버스의 코맨드 어드레스 라인의 적어도 하나의 서브세트를 통해 상기 제 1 메모리 칩에 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  22. 제 16 항에 있어서,
    상기 메모리 제어기에 의해 생성된 상기 코맨드 신호는 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공되는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  23. 제 22 항에 있어서,
    상기 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공된 상기 코맨드 신호는 리세트 코맨드를 포함하고, 상기 제 1 메모리 칩은, 상기 리세트 코맨드에 응답하여,
    (a) 초기 제 1 랭크 어드레스를 설정하고,
    (b) 상기 제 1 랭크 어드레스를 상기 제 2 메모리 칩에 제공하도록 배열되며, 상기 단계 (a)-(b)는 상기 제 1 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  24. 제 17 항 또는 제 23 항에 있어서,
    상기 제 2 메모리 칩은,
    (c) 상기 제 1 랭크 어드레스로부터 상기 제 2 랭크 어드레스를 생성하고,
    (d) 상기 제 2 랭크 어드레스를 갖도록 설정되고,
    (e) 상기 제 2 랭크 어드레스를 제 3 메모리 칩에 제공하도록 더 배열되며, 상기 단계 (c)-(e)는 상기 제 1 메모리 칩에 저장된 프로토콜 기반 알고리즘에 근거하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  25. 제 23 항에 있어서,
    리세트 코맨드인 상기 코맨드 신호를 사전결정된 지속 기간 이후에 종료시키는 단계를 더 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  26. 제 24 항에 있어서,
    동일한 바이트 레인의 데이터 라인을 따라 배열된 상기 메모리 칩 중 마지막 메모리 칩으로부터 다시 송신된 신호에 응답하여, 리세트 코맨드인 상기 코맨드 신호를 종료시키는 단계를 더 포함하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  27. 제 22 항에 있어서,
    상기 직렬 관리 버스를 통해 상기 제 1 메모리 칩에 제공된 상기 코맨드 신호는 직렬 코맨드의 프로토콜 기반 시퀀스를 포함하고,
    (a) 초기 제 1 랭크 어드레스를 설정하는 단계와,
    (b) 상기 제 1 랭크 어드레스를 상기 제 2 메모리 칩에 제공하는 단계를 수행하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  28. 제 16 항에 있어서,
    통상적인 사용자 모드 이전에 각각의 상기 메모리 칩을 구성하기 위해, 각각의 방법 단계들을 저속 모드에서 수행하는
    메모리 모듈에서의 랭크 어드레스 설정 방법.
  29. 메모리 제어기, 및 랭크의 관점에서 배열되는 다수의 메모리 칩을 갖는 적어도 하나의 메모리 모듈을 포함하는 반도체 메모리 시스템에 있어서,
    적어도 하나의 메모리 칩은,
    (a) 적어도 하나의 메모리 칩을 초기 제 1 랭크 어드레스로 설정하는 단계 와,
    (b) 상기 초기 제 1 랭크 어드레스를 제 2 메모리 칩에 제공하는 단계를 수행하도록 배열되고,
    또는 대안적으로,
    (a') 적어도 하나의 메모리 칩을 초기 제 1 랭크 어드레스로 설정하는 단계와,
    (b') 그로부터 제 2 랭크 어드레스를 생성하는 단계와,
    (c') 상기 제 2 랭크 어드레스를 제 2 메모리 칩에 제공하는 단계를 수행하도록 배열되는
    반도체 메모리 시스템.
  30. 제 29 항에 있어서,
    상기 적어도 하나의 메모리 칩은 직렬 관리 버스에 의해 상기 메모리 제어기에 접속되고, 상기 적어도 하나의 메모리 칩은, 상기 메모리 제어기에 의해 발행된 사전결정된 코맨드 신호에 응답하여, 상기 단계 (a)-(b) 또는 (a')-(c')을 수행하도록 배열되는
    반도체 메모리 시스템.
  31. 제 29 항에 있어서,
    또다른 메모리 칩이 동일한 바이트 레인을 따라 상기 적어도 하나의 메모리 칩과 함께 배열되고, 상기 바이트 레인을 따른 상기 제 2 및 임의의 또다른 메모리 칩이 상기 바이트 레인의 데이터 라인을 통해 선행하는 및 인접하는 메모리 칩으로부터 랭크 어드레스를 수신하여 또다른 랭크 어드레스를 생성하고, 그의 랭크를 해당 어드레스로 설정하며, 상기 또다른 랭크 어드레스를 상기 바이트 레인을 따른 상기 제 2 또는 또다른 메모리 칩의 다음 것인 다른 메모리 칩에 제공하도록 배열되는
    반도체 메모리 시스템.
  32. 제 29 항에 있어서,
    또다른 메모리 칩이 동일한 바이트 레인을 따라 상기 적어도 하나의 메모리 칩과 함께 배열되고, 상기 바이트 레인을 따른 상기 제 2 및 임의의 또다른 메모리 칩이 상기 바이트 레인의 데이터 라인을 통해 선행하는 및 인접하는 메모리 칩으로부터 랭크 어드레스를 수신하여, 그의 랭크를 해당 어드레스로 설정하고, 또다른 랭크 어드레스를 생성하며, 상기 또다른 랭크 어드레스를 상기 바이트 레인을 따른 상기 제 2 또는 또다른 메모리 칩의 다음 것인 다른 메모리 칩에 제공하도록 배열되는
    반도체 메모리 시스템.
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