TW202209720A - 記憶體裝置的製造方法 - Google Patents

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Abstract

一種用於製造記憶體的方法，包括在基板中形成導孔溝槽，並在導孔溝槽中形成導孔。導孔的下部包括第一金屬，導孔的上部包括與第一金屬不同的第二金屬。此方法還包括在導孔上方形成磁性穿隧接面，並在磁性穿隧接面上方形成頂電極。

Description

記憶體裝置的製造方法
本發明實施例是關於半導體裝置，特別是關於記憶體裝置的形成方法。
半導體積體電路(integrated circuit, IC)工業經歷了指數型成長。IC材料與設計的技術進步已產出數代的IC，其中每一代都比上一代具有更小且更複雜的電路。在IC的發展過程，功能密度(即每單位晶片區域互連裝置的數量)已大量增加，而幾何大小(即可以使用製程產出的最小組件(或線))已縮小。這種微縮化製程一般通過提高生產效率與降低相關成本以提供效益。這種微縮化也增加了IC製程與製造的複雜性。
一些IC設計和製造的進展之一是非揮發性記憶體(non-volatile memory, NVM)的開發，特別是磁性隨機存取記憶體(magnetic random-access memory, MRAM)。磁性隨機存取記憶體(MRAM)具有與揮發性靜態隨機存取記憶體(static random-access memory, SRAM)相當的性能，且具有與揮發性動態隨機存取記憶體(dynamic random access memory, DRAM)相當的密度但較低的功耗。與非揮發性(NVM)快閃記憶體想比，磁性隨機存取記憶體（MRAM）可以提供更快的存取時間且承受較少的經時劣化。一個磁性隨機存取記憶體（MRAM）單元由一個包括兩個鐵磁層的磁性穿隧接面（magnetic tunneling junction, MTJ）形成，這兩個鐵磁層被薄的絕緣障壁分開，且藉由電子穿隧過在兩個鐵磁層間的絕緣障壁運作。在操作中，磁性隨機存取記憶體（MRAM）單元的可變狀態(例如邏輯的「0」或「1」態)通常藉由量測磁性穿隧接面（MTJ）的電阻來讀取。由於磁性穿隧效應，量測磁性穿隧接面（MTJ）的電阻隨著磁極性而變化。當施加偏壓在頂金屬線(例如位元線)、頂電極導孔、頂電極、量測磁性穿隧接面（MTJ）、底電極、底電極導孔以及底金屬線(例如字元線)的組合結構時，我們可以得到組合結構的串聯電阻，當量測到流經其中的電流。串聯電阻包括量測磁性穿隧接面（MTJ）的電阻與附加電阻。為了提高磁性隨機存取記憶體（MRAM）單元的靈敏度與速度，附加電阻應該被減少或維持在盡可能低的理想值。儘管現有形成磁性隨機存取記憶體（MRAM）單元的方法已經大致能滿足其預期目的，但並非在所有方面都令人滿意。舉例而言，高電阻的底電極導孔(bottom electrode via, BEVA)，通常是磁性隨機存取記憶體（MRAM）單元中附加電阻的主要貢獻，而降低了記憶體電路的性能。因此，需要對本領域進行改進。
本發明實施例提供一種製造記憶體裝置的方法，包括：形成導孔溝槽在基板中；形成導孔在導孔溝槽中，其中導孔的下部包括第一金屬，且導孔的上部包括不同於第一金屬的第二金屬； 形成磁性穿隧接面在導孔上方；以及形成上電極在磁性穿隧接面上方。
本發明實施例提供一種製造記憶體裝置的方法，包括：提供基板；形成導孔溝槽基板中；沉積第一金屬於導孔溝槽的下部中；沉積第二金屬於導孔溝槽的上部中，從而於導孔溝槽中形成導孔，其中第二金屬具有比第一金屬更高的電阻率；形成下電極層於導孔上方；形成磁性穿隧接面堆疊於下電極層上方，其中磁性穿隧接面包括：下鐵磁層；穿隧阻障層，於下鐵磁層上方；以及上鐵磁層，於穿隧阻障層上方；以及形成上電極層於磁性穿隧接面堆疊層上方。
本發明實施例提供一種記憶體裝置，包括：下電極導孔，其包括下部和上部，其中下部包括第一金屬，上部包括不同於第一金屬的第二金屬；下電極，設置於下電極導孔上方；磁性穿隧接面，設置於下電極上方；以及上部電極，設置於磁性穿隧接面上方。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露大致上涉及半導體裝置和製造方法。本揭露的一些面向涉及磁性隨機存取記憶體（MRAM）單元。更具體地，本揭露涉及提供一種具有底電極導孔（BEVA）的磁性隨機存取記憶體（MRAM）單元，這底電極導孔包括至少兩種不同的金屬（例如銅和鎢），減少了通過磁性隨機存取記憶體（MRAM）單元的電流路徑中的附加電阻。藉由具有低電阻的電流路徑，磁性隨機存取記憶體（MRAM）單元的靈敏度和速度得以提升。
第1A及1B圖繪示出磁性隨機存取記憶體（MRAM）單元內的磁性穿隧接面（MTJ）100的透視圖。量測磁性穿隧接面（MTJ）100包括由薄的絕緣層106（也稱為隧道阻障層）隔開的上鐵磁板102和下鐵磁板104。兩個鐵磁板中的一個（例如下鐵磁板104）是釘扎在反鐵磁層上的磁性層，而另一個鐵磁板（例如上鐵磁板102）是「自由」磁層，可以將其磁場改變為兩個或多個值之一以儲存兩個或多個相應數據態之一。
量測磁性穿隧接面（MTJ）100使用穿隧式磁阻(tunnel magnetoresistance, TMR)以儲存上鐵磁板102與下鐵磁板104的磁場。對於足夠薄的絕緣層106厚度(例如約100Å或更小)，電子可以從上鐵磁板102穿隧到下鐵磁板104。數據可以以多種方式寫入單元。在一種方法中，電流在上和下鐵磁板102和104之間通過，這感應出磁場，儲存在自由磁性層（例如上鐵磁板102）。在另一種方法中，利用自旋轉移力矩，其中使用自旋對準或極化的電子流來改變自由磁性層內相對於釘扎磁性層的磁場。可以使用其他寫入數據的方法。儘管如此，各種寫入數據的方法包括改變自由磁性層內相對於釘扎的磁性層的磁場。
量測磁性穿隧接面（MTJ）100的電阻根據儲存在上和下鐵磁板102和104中的磁場變化，由於磁穿隧效應。舉例而言，在第1A圖中，上和下鐵磁板102和104的磁場是對準的(例如箭頭112A及114A)，造成低電阻態(即邏輯「0」態)。在第1B圖中，電流經過量測磁性穿隧接面（MTJ）100以感應磁性自由層（例如上鐵磁板102）的磁場的變化。因此，在這數據寫入操作之後，上下鐵磁板102和104中的磁場彼此相反（例如箭頭112B和114B），這造成高電阻態（即邏輯「1」態）。因此，通過測量上下鐵磁板102和104之間的電阻，耦合到量測磁性穿隧接面（MTJ）100的讀取電路可以識別「0」和「1」的數據狀態。
第1C圖繪示出磁性隨機存取記憶體（MRAM）單元陣列120，其包括磁性隨機存取記憶體（MRAM）單元的M行（row）（字元）和N列（column）（位元）。每個磁性隨機存取記憶體（MRAM）單元包括一個量測磁性穿隧接面（MTJ）100。字元線WL1 , WL2 ,… WLM 延伸橫跨記憶體單元的相應行（row），而位元線BL1 , BL2 ,… BLN 沿著列（column）延伸。磁性隨機存取記憶體（MRAM）單元被夾在字元線和位元線的金屬柵格之間。每個磁性隨機存取記憶體（MRAM）單元更包括：頂部電極，其通過頂部電極導孔連接至上方的金屬線（例如位元線）；以及底部電極，其通過底部電極導孔連接至下方的金屬線（例如字元線）。當向磁性隨機存取記憶體（MRAM）單元寫入或讀取數據時，字元線（WL）被觸動（asserted）以選擇行（row），且適當的偏壓置被施加在個別的位元線（BL）以向相應的磁性隨機存取記憶體（MRAM）單元中選擇的行（row）寫入或讀取相應的值。在適當的偏壓驅動下，測出流過組合結構的電流，上述組合結構包括：位元線、上電極導孔、上電極、磁性穿隧接面（MTJ）、下電極、下電極導孔以及字元線。因此，可以從偏壓和電流值獲得組合結構的串聯電阻，並導出量測磁性穿隧接面（MTJ）的電阻。因此，磁性穿隧接面（MTJ）本身的電阻之外的附加電阻應減小到或保持在盡可能低的理想值，以保證磁性隨機存取記憶體（MRAM）單元的靈敏度和速度。然而，由於底部電極導孔，預期會有很大一部分的附加電阻。 在一些實施例中，氮化鈦（TiN）和鎢（W）被廣泛用於形成底部電極導孔。儘管銅（Cu）的電阻率比氮化鈦（TiN）和鎢（W）低得多，但是由於銅的擴散能力高，如果發生擴散，這可能不利於設置在底電極導孔上方的量測磁性穿隧接面（MTJ），因此在本技術流程中避免將銅（Cu）用於底電極導孔。本公開提供了一種用於製造具有低電阻的含銅底電極導孔的磁性隨機存取記憶體（MRAM）單元的方法。因此，提升了磁性隨機存取記憶體（MRAM）單元的靈敏度和速度。
第2A及2B圖根據一個實施例，繪示出用於形成磁性隨機存取記憶體單元陣列的方法200的流程圖。方法200為示例，且不意圖將本揭露作出除了請求項中明確記載範圍之外的限制。在方法200之前、期間以及∕或之後，可提供額外的步驟。一些所述操作在另外的實施例中可被替換、刪去或移動。半導體裝置結構可增加額外部件。一些所述部件在不同實施例中可被替換或刪去。儘管所討論的一些實施例以特定順序的步驟執行，這些步驟仍可以另一合乎邏輯的順序執行。下面結合第3至18圖描述方法200，根據方法200，這些圖繪示出在製造步驟期間，一部分磁性隨機存取記憶體（MRAM）單元陣列的各種剖面圖。
在操作202，方法200（第2A圖）提供或配備有具有基板302的裝置結構300，例如第3圖所示。在此實施例中，基板302是矽基板。或者，基板302可以包括另一種元素半導體，例如鍺，一種化合物半導體，包括碳化矽、氮化鎵、砷化鎵、磷化鎵、磷化銦、砷化銦和銻化銦，一種合金半導體，包括矽鍺、磷砷化鎵、磷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和砷磷化鎵銦；或其組合。在另一個實施例中，基板302包括銦錫氧化物（indium tin oxide, ITO）玻璃。在各種實施例中，基板302是晶圓，例如矽晶圓，且可以在其上部中包括一個或多個磊晶生長的半導體層。
在基板302表面上設置有互連結構304。互連結構304包括金屬間介電質（inter-metal dielectric, IMD）層306和在金屬間介電質（IMD）層306中水平延伸的金屬線308。金屬間介電質（IMD）層306可以是氧化物，例如二氧化矽，低k介電材料，例如碳摻雜的氧化物，或極低k介電材料，例如多孔碳摻雜的二氧化矽。金屬線308可以由金屬製成，例如鋁（Al）、銅（Cu）或其組合。
在操作204，方法200（第2A圖）在互連結構304上方沉積介電層310，如第4圖所示。在示例性的實施例中，介電層310的形式為堆疊子層，舉例而言，碳氮化矽（SiCN）層310a、氧化鋁（AlOx ）層310b、未摻雜氧化矽玻璃（undoped silicon oxide glass, USG）層310c以及以毯覆式沉積在互連結構304頂表面上方的覆蓋層310d。覆蓋層310d是無氮的，且包括例如富矽氧化物（silicon-rich oxide, SRO），碳氧化矽等或其組合。在一些實施例中，覆蓋層310d還作為底部抗反射層（bottom anti-reflective coating, BARC）。因此，覆蓋層310d也被稱為無氮抗反射層（nitrogen-free anti-reflection coating, NFARC）。介電層310可以通過多種技術形成，包括化學氣相沉積（chemical vapor deposition , CVD）、低壓化學氣相沉積（low-pressure CVD, LP-CVD）、電漿化學氣相沉積（plasma-enhanced, PE-CVD）、濺射和物理氣相沉積（physical vapor deposition, PVD）等。在一些實施例中，碳氮化矽（SiCN）層310a具有約150-200Å的厚度，氧化鋁（AlOx ）層310b具有約40-60Å的厚度，未摻雜氧化矽玻璃（USG）層310c具有約500-650Å的厚度，無氮抗反射層（NFARC）層310d具有約200-1500Å的厚度。
在形成介電層310之後，然後在介電層310上形成遮罩312，例如光阻遮罩。然後在備妥遮罩312的情況下執行蝕刻製程314以圖案化介電層310。蝕刻製程314可以使用適合的乾蝕刻操作。在一些實施例中，乾蝕刻包括採用含氟氣體的反應式離子蝕刻（reactive ion etch, RIE）。在一些實施例中，乾蝕刻操作可以是任何合適的介電質蝕刻，以在常規互補金屬氧化物半導體（CMOS）技術的金屬化結構中形成導孔溝槽316。導孔溝槽316暴露金屬線308的一部分。遮罩312可以在蝕刻之後移除。
在操作206，方法200（第2A圖）形成擴散阻障層318，此擴散阻擋層318覆蓋在導孔溝槽316的側壁和底部上方以及介電層310上方。擴散阻擋層318可以包括導電材料，例如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鈷（Co）或一種或多種的前述組合。擴散阻障層318可以通過製程例如原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其他合適的方法來沉積。舉例而言，擴散阻障層318可以包括三個子層，且通過物理氣相沉積（PVD）依次沉積鉭層（例如大約10Å）、氮化鉭層（例如大約20Å）和鈷層（例如大約20Å）來形成，在高於攝氏300度的溫度下。隨後，執行底電極導孔材料320a的第一沉積。此底電極導孔材料320a沉積在導孔溝槽316中的擴散阻障層318上。第5圖繪示出所得的結構。此第一沉積可以通過多種技術形成底電極導孔材料320a，例如高密度離子化金屬電漿（ionized metal plasma, IMP）沉積、高密度感應耦合電漿（inductively coupled plasma , ICP）沉積、濺射、化學氣相沉積（CVD）、物理氣相沉積（PVD）、低壓化學氣相沉積（LP-CVD）、電漿化學氣相沉積（PE-CVD）等。在示例性的實施例中，第一沉積的底電極導孔材料320a為銅（Cu），且通過電鍍操作形成，其中銅（Cu）晶種層沉積在導孔溝槽316中的擴散阻擋層318上。當銅（Cu）達到預定高度H1時，電鍍操作停止。在一些實施例中，高度H1在大約400Å至大約1000Å的範圍內，例如在特定的示例中為620Å。與已經廣泛用於形成底電極導孔的氮化鈦（TiN）和鎢（W）相比，銅（Cu）的電阻率要小得多，僅為氮化鈦（TiN）的約十分之一（1/10）且為鎢（W）的約三分之一（1/3）。通過使用銅（Cu）作為底電極導孔的底部，可以有效地降低底電極導孔的總電阻。
在操作208，方法200（第2A圖）在導孔溝槽316中與在擴散阻擋層318上方進行底電極導孔材料320b的第二沉積如第6圖所示。底電極導孔材料320b包括與底電極材料320a不同的金屬。第二沉積的底電極導孔材料320b可以通過多種技術形成，例如高密度離子化金屬電漿（IMP）沉積、高密度感應耦合電漿（ICP）沉積、濺射、化學氣相沉積（CVD）、物理氣相沉積（PVD）、低壓化學氣相沉積（LP-CVD）、電漿化學氣相沉積（PE-CVD）等。在此示例性的實施例中，底電極導孔材料320b為鎢（W），且在鑲嵌操作後接著平坦化製程例如化學機械研磨（chemical mechanical polishing, CMP）、蝕刻操作或其組合，以移除過多的導電材料。平坦化製程也從導孔溝槽316外部的位置移除了擴散阻障層318，而暴露出介電層310的頂表面。介電層310頂部中的覆蓋層310d也可以平坦化製程移除。平坦化製程之後所得的結構在圖7中示出。如果導孔溝槽316的開口寬於預定值，則由於平坦化製程，在第二道沉積的底電極導孔材料320b中可能出現凹陷效應。如果發生凹陷效應，第7圖中的虛線321代表第二沉積的底電極導孔材料320b的替代頂表面。第二沉積的底電極導孔材料320b的厚度H2，在其最薄的位置（例如虛線321的最底點）測量。
第一沉積的底電極導孔材料320a和第二沉積的底電極導孔材料320b共同定義了底電極導孔320。換句話說，底電極導孔320包括填充有第一導電材料320a的下部和填充有不同於第一導電材料320a的第二導電材料320b的上部。如上所述，在此示例性的實施例中，第一導電材料320a為銅（Cu），第二導電材料320b為鎢（W）。值得注意的是，第二導電材料320b作為覆蓋層，以阻止銅（Cu）擴散到隨後將形成的磁性穿隧接面（MTJ）堆疊的上層。銅（Cu）擴散到量測磁性穿隧接面（MTJ）堆疊對磁性隨機存取記憶體（MRAM）單元的操作有害。因此，在各種實施例中，導電材料320b的厚度H2具有約120Å的最小厚度。如果厚度H2小於120Å，則覆蓋層將不會有效地阻止銅（Cu）擴散。在一些實施例中，厚度H2在約120Å至約300Å的範圍內，例如在特定示例中為約155Å。在一些實施例中，銅（Cu）和鎢（W）的厚度之間的比率（H1 / H2）在約2：1至約5：1的範圍內，例如在特定示例中為約4：1。如果H1 / H2小於2∶1，則包括鎢（W）的上部可能太厚，底電極導孔的電阻可能變得太大，且對磁性隨機存取記憶體（MRAM）單元性能產生負面影響。如果H1 / H2大於5：1，則鎢（W）層可能太薄而不能有效地阻止銅（Cu）的擴散，但會對磁性隨機存取記憶體（MRAM）單元的性能產生負面影響。
在一些實施例中，通過使銅（Cu）作為底電極導孔的主要部分而不會引起銅（Cu）擴散到量測磁性穿隧接面（MTJ）堆疊中，可以將底電極導孔的電阻降低約60％至約90％。因此，通過磁性隨機存取記憶體（MRAM）單元的電流路徑中的總串聯電阻也減少了。此外，降低串聯電阻的方法很容易與後段製程（back-end-of-line, BEOL）流程兼容，而在受控的製造成本提供更好的磁性隨機存取記憶體（MRAM）操作。
在操作210，方法200（第2A圖）在介電層310上方形成底電極層322，且與底電極導孔320接觸，如第8圖所示。底電極層322可以是導電材料，例如TiN、TaN、Ti、Ta或前述中的一種或多種的組合。底電極層320可以通過例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其他合適方法的製程來沉積。舉例來說，底電極層320可以通過物理氣相沉積（PVD）製程中沉積TiN，在高於攝氏300度的溫度下形成。底電極層322的頂表面在沉積之後可以具有非平面的頂表面，且此後可以在一個或多個化學機械研磨（CMP）製程中被平坦化。在一些實施例中，底電極層322具有約140-160Å的厚度。
在操作212，方法200（第2A圖）在底電極層322的上表面上方形成磁性穿隧接面（MTJ）堆疊330，例如第9圖所示。在此示例性的實施例中，量測磁性穿隧接面（MTJ）堆疊330包括下鐵磁電極層332（可以具有固定的磁場方向）和上鐵磁電極層342（可以具有自由的磁場方向）。穿隧阻障層340設置在下鐵磁電極層332和上鐵磁電極層342之間。下鐵磁電極層332可以是合成反鐵磁（synthetic anti-ferromagnetic, SAF）結構，其包括底釘扎鐵磁層334，頂釘扎鐵磁層338以及夾在底釘扎鐵磁層334和頂釘扎鐵磁層338之間的金屬層336。磁性穿隧接面（MTJ）堆疊330的每一層通過適當的層成長技術設置。一些層成長技術包括濺鍍沉積、分子束磊晶（molecular beam epitaxy, MBE）、脈衝雷射濺鍍（pulsed laser deposition, PLD）、原子層沉積（ALD）、電子束（electron beam, e-beam）磊晶、化學氣相沉積（CVD）或類似的化學氣相沉積（CVD）製程還包括低壓化學氣相沉積（LP-CVD）、原子層化學氣相沉積（atomic layer CVD, AL-CVD）、超高真空化學氣相沉積（ultrahigh vacuum CVD, UHV-CVD）、減壓化學氣相沉積（reduced pressure CVD, RP-CVD）或其任意組合。
在一些實施例中，上鐵磁電極層342包括Fe、Co、Ni、FeCo、CoNi、CoFeB、FeB、FePt、FePd等，且具有在約8Å與約13Å之間的厚度。在一些實施例中，穿隧阻障層340在上鐵磁電極層342和下鐵磁電極層332之間提供電性隔離，同時仍允許電子在適當條件下穿隧過穿隧阻障層340。穿隧阻障層340可以包括例如氧化鎂（MgO）、氧化鋁（例如Al2 O3 ）、NiO、GdO、Ta2 O5 、MoO2 、TiO2 、WO2 等。此外，穿隧阻障層340可以是例如具有約100-200Å的厚度。在一實施例中，底釘扎鐵磁層334包括CoFeB膜。或者，底釘扎鐵磁層334可以包括其他材料，例如CoFeTa、NiFe、Co、CoFe、CoPt、CoPd、FePt或Ni、Co和Fe的合金。在一實施例中，金屬層336包括釕（Ru）。或者，金屬層336可以包括其他合適的材料，例如Ti、Ta、Cu或Ag。在一些實施例中，頂釘扎鐵磁層338包括基本上類似於底釘扎鐵磁層334的鐵磁材料。舉例而言，頂釘扎鐵磁層338包括CoFeB膜。在各種實施例中，磁性穿隧接面（MTJ）堆疊330的總高度在約200Å至約400Å的範圍內。
在操作214，方法200（第2B圖）在磁性穿隧接面（MTJ）堆疊330的上表面上形成頂電極層350，如第10圖所示。頂電極層350可以是導電材料，例如TiN、TaN、Ti、Ta或前述中一種或多種的組合。頂電極層350可以通過例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其他合適方法的製程來沉積。舉例而言，頂部電極層350可以通過物理氣相沉積（PVD）製程沉積TiN在高於攝氏300度的溫度下形成。頂電極層350的頂表面在沉積之後可以具有非平面的頂表面，且此後可以在一個或多個化學機械研磨（CMP）製程中被平坦化。在一些實施例中，底電極層322和頂電極層350在底電極層322中包括不同的導電材料，例如Ta、TaN或Ta和TaN的組合，而在頂電極層350中包括TiN。在一些實施例中，頂電極層350具有約250-300Å的厚度。在此示例性的實施例中，頂電極層350具有比底電極層322更大的厚度。
在操作216，方法200（第2B圖）在頂電極層350上方形成硬遮罩層360，例如第11圖所示。硬遮罩層360可以包括一個或多個圖案化層。在一些實施例中，硬遮罩層360包括介電材料，例如氧化矽、氮化矽、氮氧化矽、非晶碳（amorphous carbon, APF）或其合適的組合。硬遮罩層360可以通過例如化學氣相沉積（CVD）或其他合適方法的製程沉積。操作216進一步包括通過微影和蝕刻製程來圖案化硬遮罩層360，例如在第12和13圖中所示。微影和蝕刻製程可以首先在硬遮罩層360上方形成並圖案化阻抗層370，然後使用圖案化的阻抗層370作為蝕刻遮罩來對硬遮罩層360進行圖案化。在此示例性的實施例中，阻抗層370可以包括兩層或更多層，例如底部抗反射塗層（BARC）層372和光敏層374。示例性的微影製程可以包括對光敏層374所選區域暴露於輻射，執行微影曝光。曝光導致在光阻的曝光區域中發生化學反應。曝光後，將顯影劑加在光阻上。在正光阻顯影製程的情況下，顯影劑溶解或以其他方式移除曝光區域，在負光阻顯影製程的情況下，顯影劑溶解或以其他方式移除未曝光區域。合適的正顯影劑包括四甲基氫氧化銨（TMAH）、氫氧化鉀（KOH）和氫氧化鈉（NaOH），合適的負性顯影劑包括溶劑，例如乙酸丁酯、乙醇、己烷、苯和甲苯。在顯影光阻之後，通過選擇性地蝕穿顯影的光敏層374中的開口，將在光敏層374中形成的圖案轉移到底部抗反射(BARC)層372，而形成圖案化的阻抗層370。隨後，如第13圖所示，硬遮罩層360的暴露部分可以通過例如濕蝕刻、乾蝕刻、反應式離子蝕刻（RIE）、電漿清洗及/或其他蝕刻方法的蝕刻製程376移除，以形成圖案化的硬遮罩層360。從俯視圖看，圖案化的硬遮罩層360可以具有圓形的柱狀形式。圖案化的硬遮罩層360的形狀將通過本文後續實施例中揭露的圖案化方法轉移到頂電極層350和下面的磁性穿隧接面（MTJ）堆疊330。在圖案化硬掩模層360之後，可以移除阻抗層370。
在操作218，方法200（第2B圖）使用圖案化的硬遮罩層360作為蝕刻遮罩來蝕刻頂電極層350，如第13圖所示。操作218可以使用乾蝕刻、濕蝕刻或其他合適的蝕刻製程。舉例來說，乾蝕刻製程可以實施含氧氣體、含氟氣體（例如CF4、SF6、CH2 F2 、CHF3 及/或C2 F6 ）、含氯氣體（例如Cl2 、CHCl3 、CCl4 及/或BCl3 ）、含溴氣體（例如HBr及/或CHBR3 ）、含碘氣體、其他合適的氣體及/或電漿及/或其組合。舉例來說，濕蝕刻製程可以包括在稀氫氟酸（diluted hydrofluoric acid, DHF）；氫氧化鉀（KOH）溶液； 氨；含有氫氟酸（HF）、硝酸（HNO3 ）及/或乙酸（CH3 COOH）的溶液；或其他合適的濕蝕刻劑中蝕刻。在一些實施例中，蝕刻製程是具有以下參數下的反應式離子蝕刻（RIE）製程，舉例來說，電源功率在約900W至約1200W的範圍內，偏壓在約0V至約500V的範圍內，氣流流送約10sccm至約200sccm的範圍內，溫度在約攝氏15度至約攝氏55度的範圍內。蝕刻劑氣體可包括Cl2 、SiCl4 、BCl3 、NF3 、N2 、H2 、CH4 、HBr、He、Ar或其組合。在蝕刻頂電極層350之後，可以移除圖案化的硬遮罩層360。
在操作220，方法200（第2B圖）以圖案化的頂電極層350作為蝕刻遮罩來蝕刻磁性穿隧接面（MTJ）堆疊330和底電極層322，如第14圖所示。操作220包括蝕刻製程以蝕穿磁性穿隧接面（MTJ）堆疊330和底電極層322。在一實施例中，蝕刻製程是等向性乾蝕刻製程。在一些實施例中，蝕刻製程首先將在頂電極層350中定義的圖案例如柱陣列（例如圓柱形圖案）轉移到磁性穿隧接面（MTJ）堆疊330中，然後使用圖案化頂電極層350和圖案化的磁性穿隧接面（MTJ）堆疊330一起作為蝕刻遮罩移除部分的底電極層322。在一些實施例中，蝕刻製程蝕刻磁性穿隧接面（MTJ）堆疊330和下電極層322沒有中間蝕刻步驟。在一些實施例中，操作218中的蝕刻製程和操作220中的蝕刻製程是一個蝕刻步驟，無需中間蝕刻步驟就蝕刻頂電極層350、磁性穿隧接面（MTJ）堆疊330和底電極層322。在圖案化頂電極層350、磁性穿隧接面（MTJ）堆疊330和底電極層320之後，為了簡單描述，將圖案化的頂電極層350表示為頂電極350，圖案化的磁性穿隧接面（MTJ）堆疊330表示為磁性穿隧接面（MTJ）330，圖案化的下電極層322表示為下電極322。
在一些實施例中，蝕刻製程包括在預定時間中使用濕蝕刻劑或電漿蝕刻劑。在一些實施例中，操作220使用端點控制方法來精確地控制蝕刻時間。端點控制可在蝕刻過程中即時分析發射的殘留物，例如通過使用光放射光譜儀（optical emission spectroscopy, OES）檢查電漿蝕刻製程中電漿所發射的光譜。當來自底電極322的材料成分減少時，蝕刻製程輕微地過度蝕刻到介電層310的頂部，使得未摻雜氧化矽玻璃（USG）層310c的頂表面354在底電極322的底表面下方一距離H3。在一示例中，距離H3約為100Å。在一些實施例中，在示例性的實施例中，底電極322比底電極導孔320的頂表面寬，且未摻雜氧化矽玻璃（USG）層310c的一部分保留在底電極322的正下方，如第14圖中虛線圓356所強調的。值得注意的是，過度蝕刻將頂表面354保持在底電極導孔320的鎢（W）/銅（Cu）之間的界面上方一距離H4。在各種實施例中，距離H4至少為30Å。如果距離H4小於30Å，則存在銅（Cu）擴散進入製造儀器並引起銅（Cu）污染的風險。在一些實施例中，H3/H4的比率為約0.5：1至約4：1。如果H3/H4小於0.5∶1，則過度蝕刻可能不足以確保在各種製程變化下底電極層322圖案化的完整。如果H3/H4大於4：1，則存在高風險的銅洩漏和污染。
在操作222，方法200（第2B圖）形成如第15圖所示的側壁間隔物362，此側壁間隔物362覆蓋頂電極350、磁性穿隧接面（MTJ）330和底電極320的側壁，並覆蓋頂電極350與介電層310的頂表面。側壁間隔物362可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或其組合，且可包括一層或多層材料。側壁間隔物362可以通過在裝置結構300上方沉積作為覆蓋層的間隔物材料來形成。隨後，在側壁間隔物362上方沉積介電層364，例如原矽酸四乙酯（tetraethyl orthosilicate, TEOS）層。介電層364可以通過電漿化學氣相沉積（PE-CVD）、流動式化學氣相沉積（flowable chemical vapor deposition, F-CVD）或其他合適的方法形成。然後在介電層364和側壁間隔物362上執行平坦化操作，使得在平坦化操作之後暴露出頂電極350的頂表面。平坦化操作之後所得結構如第16圖中示出。由於介電層310凹入的頂表面，側壁間隔物362的一部分在底電極322的底表面下方。
在操作224，方法200（第2B圖）形成金屬間介電質（inter-metal dielectric, IMD）層390，此金屬間介電質（IMD）層390覆蓋側壁間隔物層362和介電層364，如第17圖所示。金屬間介電質（IMD）層390可以包括正矽酸四乙酯（TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜矽氧化物，例如硼磷矽酸鹽玻璃（borophosphosilicate glass , BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼摻雜矽玻璃（boron doped silicon glass, BSG）及/或其他合適的介電材料。可以通過電漿化學氣相沉積（PE-CVD）、流動式化學氣相沉積（F-CVD）或其他合適的方法來形成金屬間介電質（IMD）層390。在一些實施例中，金屬間介電質（IMD）層396由低k介電層或極低k介電層形成，厚度約為2500Ǻ。如果使用極低k介電層，則可在沉積極低k介電層之後進行固化製程以增加其孔隙率、降低k值且提高機械強度。操作224還執行一個或多個化學機械研磨（CMP）製程以平坦化裝置結構300的頂表面。
在操作226，方法200（第2B圖）執行進一步的步驟以完成裝置結構300的製造。舉例而言，方法200可以在金屬間介電質（IMD）層396中形成導孔溝槽和開口（未示出），且在其中沉積導電材料以提供互連，例如金屬線394和坐落在其上的頂電極導孔（top electrode via, TEVA）392，如第17圖所示。金屬線394是金屬互連層的一部分，例如磁性隨機存取記憶體（MRAM）單元陣列中的位線（例如，第1C圖中的位線BL1 ）。頂電極導孔392將磁性隨機存取記憶體（MRAM）單元電性連接到金屬互連層。在一些實施例中，頂電極導孔392和金屬線394包括銅（Cu）或鎢（W）。頂電極導孔392和金屬線394可以通過鑲嵌或雙鑲嵌製程形成。
如第18圖繪示出第1C圖中磁性隨機存取記憶體（MRAM）單元陣列沿A-A線的剖面圖。參照第18圖，沿著位線（例如第1C圖中的位線BL1 ）順序地沉積多個磁性隨機存取記憶體（MRAM）單元。頂電極導孔392和金屬線394形成在磁性隨機存取記憶體（MRAM）單元上方延伸的連續導電體。嵌入在金屬間介電質（IMD）層306中的金屬線308形成字線（例如圖1C中的字線WL1 -WLM ）。底電極322在兩個相鄰的磁性隨機存取記憶體（MRAM）單元之間不連續，以避免短路不同的字線。以數據讀取操作為例，為了從磁性隨機存取記憶體（MRAM）單元讀取數據，在金屬線394和金屬線308之間施加偏壓以選擇特定的磁性隨機存取記憶體（MRAM）單元。在偏壓的驅動下，電流流過金屬線394、頂電極導孔392、頂電極350、磁性穿隧接面（MTJ）332、底電極322、底電極導孔320和金屬線308的組合結構。因此，可以從偏壓和驅動電流的值獲得組合結構的串聯電阻，並進一步得出磁性穿隧接面（MTJ）332的電阻。通過用低電阻的含銅底電極導孔320製造磁性隨機存取記憶體（MRAM）單元，減少了電流路徑中除了磁性穿隧接面（MTJ）332的電阻之外的附加電阻，這增加了磁性隨機存取記憶體（MRAM）單元的靈敏度和速度。
本揭露的一個或多個實施例為半導體裝置及其形成提供了許多益處。且不意圖將本揭露作出範圍之外的限制。舉例來說，本揭露的實施例提供了具有低電阻的含銅底電極導孔的磁性隨機存取記憶體（MRAM）單元陣列，以實現磁性隨機存取記憶體（MRAM）單元陣列的高靈敏度和高速，而沒有銅擴散到量測磁性穿隧接面（MTJ）中的風險。此外，磁性隨機存取記憶體（MRAM）單元陣列的形成可以容易地整合到現有的半導體製造製程中。
在一個示例性的面向，本揭露針對一種用於製造記憶體裝置的方法。此方法包括用於製造記憶體裝置的方法。此方法包括：形成導孔溝槽在基板中；形成導孔在導孔溝槽中，其中導孔的下部包括第一金屬，且導孔的上部包括不同於第一金屬的第二金屬；形成磁性穿隧接面在導孔上方；以及形成上電極在磁性穿隧接面上方。在一些實施例中，第一金屬的電阻率低於第二金屬的電阻率。在一些實施例中，第一金屬具有第一厚度，第二金屬具有小於第一厚度的第二厚度。在一些實施例中，第一厚度與第二厚度之比例為約2∶1至約5∶1。在一些實施例中，第二厚度不小於約120Å。在一些實施例中，其中第一金屬為銅，第二金屬為鎢。在一些實施例中，方法更包括：在形成導孔之前，沉積擴散阻障層在導孔溝槽中。在一些實施例中，方法更包括：在形成磁性穿隧接面之前，形成下電極於導孔上方。在一些實施例中，方法更包括：凹蝕基板的頂表面，其中基板的被凹蝕的頂表面保持在第一金屬和第二金屬之間的界面上方。在一些實施例中，被凹蝕的頂表面在該界面上方至少30Å。
在另一個示例性的面向，本揭露針對一種用於製造記憶體裝置的方法。此方法包括：提供基板；形成導孔溝槽基板中；沉積第一金屬於導孔溝槽的下部中；沉積第二金屬於導孔溝槽的上部中，從而於導孔溝槽中形成導孔，其中第二金屬具有比第一金屬更高的電阻率；形成下電極層於導孔上方；形成磁性穿隧接面堆疊於下電極層上方，其中磁性穿隧接面包括：下鐵磁層；穿隧阻障層，於下鐵磁層上方；以及上鐵磁層，於穿隧阻障層上方；以及形成上電極層於磁性穿隧接面堆疊層上方。在一些實施例中，其中第一金屬為銅，第二金屬為鎢。在一些實施例中，第二金屬的厚度小於該第一金屬的厚度。在一些實施例中，第二金屬的厚度至少為120Å。在一些實施例中，方法更包括：形成遮罩層在上電極層上方；圖案化遮罩層；以及利用圖案化的遮罩作為蝕刻遮罩，蝕刻上電極層、磁性穿隧接面堆疊以及下電極層。在一些實施例中，下電極層的蝕刻包括對基板的頂部進行過度蝕刻，以使得基板的頂表面在下電極層的底表面之下，但在導孔中的第一金屬的最上部之上。
在又另一個示例性的面向，本揭露針對一種用於記憶體裝置。此記憶體裝置包括：下電極導孔，其包括下部和上部，其中下部包括第一金屬，上部包括不同於第一金屬的第二金屬；下電極，設置於下電極導孔上方；磁性穿隧接面，設置於下電極上方；以及上部電極，設置於磁性穿隧接面上方。在一些實施例中，第一金屬的電阻率低於第二金屬的電阻率。在一些實施例中，第一金屬為銅，第二金屬為鎢。在一些實施例中，記憶體裝置，更包括：介電層，環繞於下電極導孔，其中介電層的部分於下電極的正下方，且與下電極接觸。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:磁性穿隧接面 102:上鐵磁板 104:下鐵磁板 106:絕緣層 112A, 112B, 114A, 114B:磁場方向 120:磁性隨機存取記憶體單元陣列 200:方法 202, 204, 206, 208, 210, 212, 214, 216, 218, 220, 222, 224, 226:操作 300:裝置結構 302:基板 304:互連結構 306, 390:金屬間介電質層 308, 394:金屬線 310, 364:介電層 310a:碳氮化矽層 310b:氧化鋁層 310c:未摻雜氧化矽玻璃層 310d:覆蓋層 312:遮罩 314:蝕刻製程 316:導孔溝槽 318:擴散阻障層 320, 320a, 320b:底電極導孔材料 321:虛線 322:底電極層 330:磁性穿隧接面堆疊 332:下鐵磁電極層 334:底釘扎鐵磁層 336:金屬層 338:頂釘扎鐵磁層 340:穿隧阻障層 342:上鐵磁電極層 350:頂電極層 354:頂表面 356:虛線圓 360:硬遮罩層 362:側壁間隔物 370:阻抗層 372:底部抗反射塗層 374:光敏層 392:頂電極導孔 H1:高度 H2:厚度 H3, H4:距離 BL1 , BL2 ,… BLN :位元線 WL1 , WL2 ,… WLM :字元線
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1A及1B圖繪示出磁性隨機存取記憶體單元內的磁性穿隧接面的透視圖。 第1C圖是根據本發明的一些實施例，繪示出磁性隨機存取記憶體陣列。 第2A及2B圖是根據本發明的一些實施例，繪示出磁性隨機存取記憶體單元陣列形成方法的流程圖。 第3至18圖是根據本發明的一些實施例，依據第2A及2B圖的方法繪示出製造過程中半導體結構的剖面圖。
300:裝置結構
302:基板
304:互連結構
306,390:金屬間介電質層
308,394:金屬線
310,364:介電層
310a:碳氮化矽層
310b:氧化鋁層
310c:未摻雜的氧化矽玻璃層
318:擴散阻障層
320,320a,320b:底電極導孔材料
322:底電極層
332:下鐵磁電極層
334:底釘扎鐵磁層
336:金屬層
338:頂釘扎鐵磁層
340:穿隧阻障層
342:上鐵磁電極層
350:頂電極層
362:側壁間隔物
392:頂電極導孔

Claims (1)

  1. 一種記憶體裝置的製造方法，包括： 形成一導孔溝槽在一基板中； 形成一導孔在該導孔溝槽中，其中該導孔的一下部包括一第一金屬，且該導孔的一上部包括不同於該第一金屬的一第二金屬； 形成一磁性穿隧接面在該導孔上方；以及 形成一上電極在該磁性穿隧接面上方。
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