TW202147317A - 記憶體系統及其操作方法 - Google Patents

Abstract

一種記憶體系統及其操作方法。記憶體系統包括多個偽靜態隨機存取記憶體晶片以及記憶體控制器。偽靜態隨機存取記憶體晶片互相耦接。當各偽靜態隨機存取記憶體晶片接收到動作命令時，判斷本身是否會發生刷新衝突，並據以產生衝突信號。記憶體控制器根據衝突信號控制偽靜態隨機存取記憶體晶片。所有偽靜態隨機存取記憶體晶片共享各自的衝突信號，以同步地進行相同的延遲。

Description

記憶體系統及其操作方法

本發明是有關於一種記憶體系統，且特別是有關於一種適用於偽靜態隨機存取記憶體（Pseudo Static Random Access Memory）晶片的記憶體系統及其操作方法。

偽靜態隨機存取記憶體（Pseudo Static Random Access Memory）具有大容量及低成本的優點，但需要考慮定期執行刷新操作的需求。為了避免刷新衝突所造成的影響，現有的偽靜態隨機存取記憶體具有可變延遲時間（VL）模式。在可變延遲時間（VL）模式中延遲的長短取決於是否會與寫入動作或讀取動作發生刷新衝突。當發生刷新衝突時採用長延遲，沒發生時採用短延遲。長延遲時間例如是短延遲時間的2倍。

為了降低電子裝置的尺寸，多晶片封裝（Multi-chip package，MCP）已經成為未來發展必然的趨勢之一。在多晶片封裝的架構下，當其中一個偽靜態隨機存取記憶體晶片產生刷新衝突時，其他的偽靜態隨機存取記憶體晶片未必也會同時產生刷新衝突，適用於兩者的延遲時間可能也不相同。由於難以即時地調整延遲時間，導致操作上的難度增加。因此，如何對採用多晶片封裝的偽靜態隨機存取記憶體晶片進行設計則成為一個重要的課題。

本發明提供一種記憶體系統及其操作方法，可將刷新衝突的資訊共享至所有記憶體晶片中，以同步地進行相同的延遲。

本發明的記憶體系統包括多個偽靜態隨機存取記憶體晶片以及記憶體控制器。偽靜態隨機存取記憶體晶片互相耦接。當各偽靜態隨機存取記憶體晶片接收到動作命令時，判斷本身是否會發生刷新衝突，並據以產生衝突信號。記憶體控制器根據衝突信號控制偽靜態隨機存取記憶體晶片。所有偽靜態隨機存取記憶體晶片共享各自的衝突信號，以同步地進行相同的延遲。

本發明的記憶體系統的操作方法，適用於包括多個偽靜態隨機存取記憶體晶片的記憶體系統。操作方法包括：接收動作命令；判斷是否會發生刷新衝突，並據以產生衝突信號；以及共享衝突信號至所有偽靜態隨機存取記憶體晶片，以同步地進行相同的延遲。

基於上述，在本發明的記憶體系統中，所有記憶體晶片可共享各自的衝突資訊（衝突信號）。當至少一個記憶體晶片發生刷新衝突時，延遲時間可設置為長延遲。當所有記憶體晶片都沒有刷新衝突時，延遲時間可設置為短延遲。由於所有記憶體晶片的延遲時間都相同，可以在多晶片封裝的架構下使用可變延遲時間模式，並且即時地對延遲時間進行調整，以提高記憶體晶片的執行速度。

請參照圖1，圖1繪示本發明一實施例的記憶體系統的方塊示意圖。記憶體系統100包括多個偽靜態隨機存取記憶體晶片（例如，偽靜態隨機存取記憶體晶片110_0及110_1）以及記憶體控制器120。

偽靜態隨機存取記憶體晶片110_0及110_1例如是採用多晶片封裝技術進行配置的偽靜態隨機存取記憶體晶片。偽靜態隨機存取記憶體晶片110_0及110_1互相耦接。在本實施例中，當每個偽靜態隨機存取記憶體晶片110_0及110_1接收到動作命令ACMD時，每個偽靜態隨機存取記憶體晶片110_0及110_1都會判斷本身是否會發生刷新衝突，並據以產生衝突信號。

記憶體控制器120耦接偽靜態隨機存取記憶體晶片110_0及110_1。記憶體控制器120可根據衝突信號控制偽靜態隨機存取記憶體晶片110_0及110_1。舉例來說，在進行寫入操作或讀取操作時，記憶體控制器120可根據來自存取記憶體晶片110_0及110_1的衝突信號適當地調整偽靜態隨機存取記憶體晶片110_0及110_1的動作，以在兼顧資料可靠度的情況下順利進行寫入操作或讀取操作。

此外，在本實施利中，偽靜態隨機存取記憶體晶片110_0及110_1可共享各自的衝突信號，以同步地進行相同的延遲。舉例來說，當偽靜態隨機存取記憶體晶片110_0發生刷新衝突時，偽靜態隨機存取記憶體晶片110_0會產生對應的衝突信號。由於在偽靜態隨機存取記憶體晶片110_0及110_1中傳遞衝突信號的接腳會互相耦接，偽靜態隨機存取記憶體晶片110_1可依據接收到的來自偽靜態隨機存取記憶體晶片110_0的衝突信號而去設定本身的延遲時間，以與偽靜態隨機存取記憶體晶片110_0同步地進行相同的延遲。

在本實施例中，記憶體控制器120可以是利用多個邏輯閘所組成的邏輯電路，或者是中央處理單元（central processing unit，CPU）、可程式化之一般用途或特殊用途的微處理器（microprocessor）、數位訊號處理器（digital signal processor，DSP）、可程式化控制器、特殊應用積體電路（application specific integrated circuits，ASIC）、可程式化邏輯裝置（programmable logic device，PLD）、其他類似裝置或這些裝置的組合，本發明實施例並不以此為限。

需說明的是，雖然本實施例是以包括2個偽靜態隨機存取記憶體晶片110_0及110_1的記憶體系統100進行說明，但上述晶片的個數在本發明並不依此為限。本領域技術人員可以視其實際需求，並參照本實施例之教示，而將偽靜態隨機存取記憶體晶片的個數類推至更多個。

本案的記憶體系統100可例如採用位址擴展類型（address expansion type）以及IO擴展類型（IO expansion type）兩種方式進行配置。以下針對上述兩種方式舉例進行說明。

圖2繪示本發明一實施例的記憶體系統的電路示意圖。記憶體系統200適用於位址擴展類型的配置方式。如圖2所示，記憶體系統200包括多個偽靜態隨機存取記憶體晶片（例如，偽靜態隨機存取記憶體晶片210_0及210_1）以及記憶體控制器220。上述偽靜態隨機存取記憶體晶片的個數在本發明並不依此為限。

如圖2所示，偽靜態隨機存取記憶體晶片210_0包括選通腳位DQS_0、資料腳位ADQ_0、驅動控制器230_0、輸出驅動電路240_0以及接收器250_0。偽靜態隨機存取記憶體晶片210_1包括選通腳位DQS_1、資料腳位ADQ_1、驅動控制器230_1、輸出驅動電路240_1以及接收器250_1。其中，偽靜態隨機存取記憶體晶片210_0的選通腳位DQS_0耦接至其他所有偽靜態隨機存取記憶體晶片的選通腳位（例如，偽靜態隨機存取記憶體晶片210_1的選通腳位DQS_1）以及記憶體控制器220的選通腳位DQS_C，偽靜態隨機存取記憶體晶片210_0的資料腳位ADQ_0耦接至其他所有偽靜態隨機存取記憶體晶片的資料腳位（偽靜態隨機存取記憶體晶片210_1的資料腳位ADQ_1）以及記憶體控制器220的資料腳位ADQ_C。

以偽靜態隨機存取記憶體晶片210_0為範例進行說明，驅動控制器230_0可透過資料腳位ADQ_0自記憶體控制器220接收動作命令ACMD。

舉例來說，偽靜態隨機存取記憶體晶片210_0可例如為256M位元、8 IO的偽靜態隨機存取記憶體晶片。在記憶體控制器220所發送的動作命令ACMD中可包含8位元量的命令資訊、25位元量的位址資訊A＜24:0＞以及1位元量的晶片資訊A＜25＞。當晶片資訊A＜25＞為0（低邏輯準位）時，表示記憶體控制器220選擇的是偽靜態隨機存取記憶體晶片210_0，當晶片資訊A＜25＞為1（高邏輯準位）時，表示記憶體控制器220選擇的是偽靜態隨機存取記憶體晶片210_1。藉此，當偽靜態隨機存取記憶體晶片210_0收到動作命令ACMD時，驅動控制器230_0就可例如根據晶片資訊A＜25＞而判斷出是否要對應進行動作。

接著，當偽靜態隨機存取記憶體晶片210_0被選擇時，驅動控制器230_0可根據接收到動作命令ACMD的時間點與內容，判斷所屬的偽靜態隨機存取記憶體晶片210_0是否會發生刷新衝突，並據以產生控制信號CL1_0。

輸出驅動電路240_0耦接選通腳位DQS_0以及驅動控制器230_0。輸出驅動電路240_0根據控制信號CL1_0，提供衝突信號CF1_0至選通腳位DQS_0。

接收器250_0耦接選通腳位DQS_0。接收器250_0可根據衝突信號CF1_0決定延遲時間，以使所屬的偽靜態隨機存取記憶體晶片210_0進行延遲。在本實施例中，接收器250_0可例如是包括計數器及多個邏輯閘的邏輯電路，本發明實施例並不以此為限。

偽靜態隨機存取記憶體晶片210_1與偽靜態隨機存取記憶體晶片210_0的操作方式實質上相同，故其動作以及信號（包括控制信號CL1_1及衝突信號CF1_1）的操作方式可參考偽靜態隨機存取記憶體晶片210_0。

以下舉例說明輸出驅動電路240_0的詳細電路結構與操作方式。圖3繪示本發明一實施例的輸出驅動電路的結構示意圖。輸出驅動電路240_0包括電晶體T1、電晶體T2、電晶體T3以及電阻R1。在本實施中，控制信號CL1_0包括子控制信號CL1、CL2及CL3，分別用以控制電晶體T1、電晶體T2以及電晶體T3。

在圖3中，電晶體T1的第一端接收驅動電壓VDD。電晶體T1的第二端耦接選通腳位DQS_0。電晶體T1的控制端接收子控制信號CL1。

電晶體T2的第一端耦接至電晶體T1的第二端。電晶體T2的第二端接收接地電壓VSS。電晶體T2的控制端接收子控制信號CL2。

電晶體T3的第一端耦接至電晶體T1的第二端。電晶體T3的控制端接收子控制信號CL3。電阻R1的第一端耦接至電晶體T3的第二端，電阻R1的第二端接收接地電壓VSS。

如圖3所示，電晶體T1為P型電晶體，電晶體T2及T3為N型電晶體。控制信號CL1~CL3的操作方式如下：

	接收到動作命令ACMD	讀取	寫入	其他
無刷新衝突	有刷新衝突
CL1		H	L	V	H	H
CL2		L	L	V	L	L
CL3	240_0	H	H	L	L	L
其他	L	L	L	L	L
接收器		致能	致能	禁能	致能	禁能

表1

在表1中，H為高邏輯準位，L為低邏輯準位。V為高邏輯準位或低邏輯準位，當將H輸出至選通腳位DQS_0的情況下CL1及CL2=L，當將L輸出至選通腳位DQS_0的情況下CL1及CL2=H。

請同時參照圖3及表1，在電路的操作上，當驅動控制器230_0接收到動作命令ACMD，並且判斷所屬的偽靜態隨機存取記憶體晶片210_0不會發生刷新衝突時，控制信號CL1為高邏輯準位（H），控制信號CL2為低邏輯準位（L），在輸出驅動電路240_0中的控制信號CL3為高邏輯準位（H）。此時，在輸出驅動電路240_0中電晶體T1及T2會斷開，因此輸出驅動電路240_0不會驅動選通腳位DQS_0的邏輯準位。在所有的偽靜態隨機存取記憶體晶片210_0及210_1都未發生刷新衝突的情況下，由於只有輸出驅動電路240_0中的電晶體T3會導通，選通腳位DQS_0會被拉低至接地電壓VSS，以輸出對應的衝突信號CF1_0至選通腳位DQS_0。

另一方面，當驅動控制器230_0接收到動作命令ACMD，並且判斷所屬的偽靜態隨機存取記憶體晶片210_0會發生刷新衝突時，控制信號CL1為低邏輯準位（L），控制信號CL2為低邏輯準位（L），在輸出驅動電路240_0中的控制信號CL3為高邏輯準位（H）。此時，在輸出驅動電路240_0中電晶體T1會導通，電晶體T2會斷開，因此輸出驅動電路240_0會拉升選通腳位DQS_0的邏輯準位，以輸出對應的衝突信號CF1_0至選通腳位DQS_0。

通過上述的操作方式，在本案的多個偽靜態隨機存取記憶體晶片（例如，偽靜態隨機存取記憶體晶片210_0及210_1）中，發生刷新衝突的晶片可將選通腳位驅動到高邏輯準位，而沒有發生刷新衝突的晶片不會驅動選通腳位。

並且，這樣的操作方式不易在腳位上產生匯流排衝突（bus fight）。當選通腳位DQS_0被驅動到高邏輯準位時，直流電流會流過電晶體T3以及電阻R1。此電流取決於電阻R1的電阻值。舉例來說，在電阻R1=為10K歐姆，VDD為2.0伏特時，通過電晶體T3直流電流為200u安培，它小於偽靜態隨機存取記憶體晶片的動作電流（activated current）。

如表1所示，在驅動控制器230_0接收到動作命令ACMD的期間，無論是否有發生刷新衝突，只有輸出驅動電路240_0中的控制信號CL3為高邏輯準位（H），其他輸出驅動電路中的控制信號CL3皆為低邏輯準位（L）。這樣的操作方式是為了在所有的偽靜態隨機存取記憶體晶片210_0及210_1都未發生刷新衝突的情況下，導通輸出驅動電路240_0中的電晶體T3，據以將選通腳位DQS_0及DQS_1拉低至接地電壓VSS，從而避免選通腳位DQS_0及DQS_1變成高阻抗狀態。

另外，在驅動控制器230_0接收到動作命令ACMD的期間，接收器250_0處於致能狀態。當輸出驅動電路240_0輸出對應的衝突信號CF1_0至選通腳位DQS_0後，接收器250_0可根據衝突信號CF1_0決定延遲時間。

再者，由於所有的偽靜態隨機存取記憶體晶片210_0及210_1的選通腳位皆互相耦接，因此所有的偽靜態隨機存取記憶體晶片210_0及210_1可同步地設置相同的延遲時間。在所有的偽靜態隨機存取記憶體晶片210_0及210_1都未發生刷新衝突的情況下，可同步地設置較短的延遲時間。藉此，在本發明的架構下，可以實現跨記憶體晶片的叢發（burst）式讀取與寫入。

並且，如表1所示，在進行讀取操作的期間，可禁用接收器。在進行寫入操作的期間，由於可使用選通腳位產生資料遮罩（data mask）信號，因此禁用了輸出驅動電路而將接收器致能。

圖4繪示本發明另一實施例的記憶體系統的電路示意圖。記憶體系統300適用於IO擴展類型的配置方式。如圖4所示，記憶體系統300包括多個偽靜態隨機存取記憶體晶片（例如，偽靜態隨機存取記憶體晶片310_0及310_1）以及記憶體控制器320。上述偽靜態隨機存取記憶體晶片的個數在本發明並不依此為限。

如圖4所示，偽靜態隨機存取記憶體晶片310_0包括選通腳位DQS_0、資料腳位ADQ_0、延遲腳位LTY_0、驅動控制器330_0、輸出驅動電路340_0、接收器350_0以及輸出控制器360_0。偽靜態隨機存取記憶體晶片310_1包括選通腳位DQS_1、資料腳位ADQ_1、延遲腳位LTY_1、驅動控制器330_1、輸出驅動電路340_1、接收器350_1以及輸出控制器360_1。其中，偽靜態隨機存取記憶體晶片310_0的選通腳位DQS_0及資料腳位ADQ_0分別耦接至記憶體控制器320的選通腳位DQS_C0及資料腳位ADQ_C0。偽靜態隨機存取記憶體晶片310_1的選通腳位DQS_1及資料腳位ADQ_1分別耦接至記憶體控制器320的選通腳位DQS_C1及資料腳位ADQ_C1。態隨機存取記憶體晶片310_0的延遲腳位LTY_0耦接至其他所有偽靜態隨機存取記憶體晶片的延遲腳位（例如，偽靜態隨機存取記憶體晶片310_1的延遲腳位LTY_1）。

以偽靜態隨機存取記憶體晶片310_0為範例進行說明，驅動控制器330_0可透過資料腳位ADQ_0自記憶體控制器320接收動作命令ACMD0。

舉例來說，偽靜態隨機存取記憶體晶片310_0可例如為256M位元、8 IO的偽靜態隨機存取記憶體晶片。與前述實施例不同的是，由於記憶體控制器320分別以資料腳位ADQ_C0及資料腳位ADQ_C1耦接至偽靜態隨機存取記憶體晶片310_0的資料腳位ADQ_0及靜態隨機存取記憶體晶片310_1的資料腳位ADQ_1，當要選擇偽靜態隨機存取記憶體晶片310_0時，記憶體控制器320可透過資料腳位ADQ_C0發送動作命令ACMD0至偽靜態隨機存取記憶體晶片310_0。在IO擴展型的多晶片封裝中，記憶體控制器320同時將相同的命令發送到所有的偽靜態隨機存取記憶體晶片310_0及310_1。

接著，當偽靜態隨機存取記憶體晶片310_0被選擇時，驅動控制器330_0可根據接收到動作命令ACMD0的時間點與內容，判斷所屬的偽靜態隨機存取記憶體晶片310_0是否會發生刷新衝突，並據以產生控制信號CL2_0。

輸出驅動電路340_0耦接延遲腳位LTY_0以及驅動控制器330_0。輸出驅動電路340_0根據控制信號CL2_0，提供衝突信號CF2_0至延遲腳位LTY_0。

接收器350_0耦接延遲腳位LTY_0。接收器350_0可根據衝突信號CF2_0決定延遲時間，以使所屬的偽靜態隨機存取記憶體晶片310_0進行延遲。在本實施例中，接收器350_0可例如是包括計數器及多個邏輯閘的邏輯電路，本發明實施例並不以此為限。

輸出控制器360_0耦接接收器350_0以及選通腳位DQS_0。輸出控制器360_0根據所決定的延遲時間，提供延遲信號LT_0至選通腳位DQS_0。藉此，記憶體控制器320可得到偽靜態隨機存取記憶體晶片310_0的延遲資訊，以便對偽靜態隨機存取記憶體晶片310_0進行適當的控制。在本實施例中，輸出控制器360_0可以是利用多個邏輯閘所組成的邏輯電路，本發明實施例並不以此為限。

此外，在一實施例中，在輸出控制器360_0以及選通腳位DQS_0之間也可跨接有離線驅動調整器（off-chip driver，OCD）。離線驅動調整器可用以調整選通腳位DQS_0的電壓，來補償上拉與下拉電阻值，以確保信號的完整與可靠性。

偽靜態隨機存取記憶體晶片310_1與偽靜態隨機存取記憶體晶片310_0的操作方式實質上相同，故其動作以及信號（包括動作命令ACMD1、控制信號CL2_1、衝突信號CF2_1及延遲信號LT_1）的操作方式可參考偽靜態隨機存取記憶體晶片310_0。

以下舉例說明輸出驅動電路340_0的詳細電路結構與操作方式。圖5繪示本發明另一實施例的輸出驅動電路的結構示意圖。輸出驅動電路340_0包括電晶體T4、電晶體T5以及電阻R2。在本實施中，控制信號CL2_0包括子控制信號CL4及CL5，分別用以控制電晶體T4以及電晶體T5。

在圖5中，電晶體T4的第一端接收驅動電壓VDD。電晶體T4的第二端耦接延遲腳位LTY_0。電晶體T4的控制端接收子控制信號CL4。

電晶體T5的第一端耦接至電晶體T4的第二端。電晶體T5的控制端接收子控制信號CL5。電阻R2的第一端耦接至電晶體T5的第二端，電阻R2的第二端接收接地電壓VSS。

如圖5所示，電晶體 T4為P型電晶體，電晶體T5為N型電晶體。控制信號CL4、CL5的操作方式如下：

	接收到動作命令ACMD	其他
無刷新衝突	有刷新衝突
CL4		H	L	H
CL5	340_0	H	H	H
其他	L	L	L
接收器		致能	致能	禁能

表2

在表2中，H為高邏輯準位，L為低邏輯準位。

請同時參照圖5及表2，在電路的操作上，當驅動控制器330_0接收到動作命令ACMD0，並且判斷所屬的偽靜態隨機存取記憶體晶片310_0不會發生刷新衝突時，控制信號CL4為高邏輯準位（H），在輸出驅動電路340_0中的控制信號CL5為高邏輯準位（H）。此時，在輸出驅動電路340_0中電晶體T4會斷開，因此輸出驅動電路340_0不會驅動延遲腳位LTY_0的邏輯準位。在所有的偽靜態隨機存取記憶體晶片310_0及310_1都未發生刷新衝突的情況下，由於只有輸出驅動電路340_0中的電晶體T5會導通，延遲腳位LTY_0會被拉低至接地電壓VSS，以輸出對應的衝突信號CF2_0至延遲腳位LTY_0。

另一方面，當驅動控制器330_0接收到動作命令ACMD0，並且判斷所屬的偽靜態隨機存取記憶體晶片310_0會發生刷新衝突時，控制信號CL4為低邏輯準位（L），在輸出驅動電路340_0中的控制信號CL5為高邏輯準位（H）。此時，在輸出驅動電路340_0中電晶體T4會導通，因此輸出驅動電路340_0會拉升延遲腳位LTY_0的邏輯準位，以輸出對應的衝突信號CF2_0至延遲腳位LTY_0。

通過上述的操作方式，在本案的多個偽靜態隨機存取記憶體晶片（例如，偽靜態隨機存取記憶體晶片310_0及310_1）中，發生刷新衝突的晶片可將延遲腳位驅動到高邏輯準位，而沒有發生刷新衝突的晶片不會驅動延遲腳位。

並且，這樣的操作方式不易在腳位上產生匯流排衝突（bus fight）。當延遲腳位LYT_0被驅動到高邏輯準位時，直流電流會流過電晶體T5以及電阻R2。此電流取決於電阻R2的電阻值。舉例來說，在電阻R2=為10K歐姆，VDD為2.0伏特時，通過電晶體T5直流電流為200u安培，它小於偽靜態隨機存取記憶體晶片的動作電流（activated current）。

如表2所示，在驅動控制器330_0接收到動作命令ACMD0的期間，無論是否有發生刷新衝突，只有輸出驅動電路340_0中的控制信號CL5為高邏輯準位（H），其他輸出驅動電路中的控制信號CL5皆為低邏輯準位（L）。這樣的操作方式是為了在所有的偽靜態隨機存取記憶體晶片310_0及310_1都未發生刷新衝突的情況下，導通輸出驅動電路340_0中的電晶體T5，據以將延遲腳位LYT_0及LYT_1拉低至接地電壓VSS，從而避免延遲腳位LYT_0及LYT_1變成高阻抗狀態。

另外，在驅動控制器330_0接收到動作命令ACMD0的期間，接收器350_0處於致能狀態。當輸出驅動電路340_0輸出對應的衝突信號CF2_0至延遲腳位LYT_0後，接收器350_0可根據衝突信號CF2_0決定延遲時間。

再者，由於所有的偽靜態隨機存取記憶體晶片310_0及310_1的延遲腳位皆互相耦接，因此所有的偽靜態隨機存取記憶體晶片310_0及310_1可同步地設置相同的延遲時間。在所有的偽靜態隨機存取記憶體晶片310_0及310_1都未發生刷新衝突的情況下，可同步地設置較短的延遲時間。

以下請參照圖6，圖6繪示本發明一實施例的記憶體系統的操作方法的流程圖。本實施例的記憶體系統包括多個偽靜態隨機存取記憶體晶片。在步驟S610中，接收動作命令。接著，在步驟S620中，判斷是否會發生刷新衝突，並據以產生衝突信號。最後，在步驟S630中，共享衝突信號至所有偽靜態隨機存取記憶體晶片，以同步地進行相同的延遲。關於上述圖6的記憶體系統的操作方法的步驟實施細節，在前述的多個實施例及多個實施方式中都有詳細的說明，以下恕不多贅述。

綜上所述，在本發明的記憶體系統中，所有記憶體晶片可共享各自的衝突資訊（衝突信號）。由於所有記憶體晶片的延遲時間都相同，可以在多晶片封裝的架構下使用可變延遲時間模式，即時地對延遲時間進行調整，以提高記憶體晶片的執行速度，並且降低控制與操作上的難度。

100、200、300:記憶體系統 110_0、110_1、210_0、210_1、310_0、310_1:偽靜態隨機存取記憶體晶片 120、220、320:記憶體控制器 230_0、230_1、330_0、330_1:驅動控制器 240_0、240_1、340_0、340_1:輸出驅動電路 250_0、250_1、350_0、350_1:接收器 360_0、360_1:輸出控制器 ACMD、ACMD0、ACMD1:動作命令 ADQ_0、ADQ_1、ADQ_C、ADQ_C0、ADQ_C1:資料腳位 CF1_0、CF1_1、CF2_0、CF2_1:衝突信號 CL1_0、CL1_1、CL2_0、CL2_1:控制信號 CL1~CL5:子控制信號 DQS_0、DQS_1、DQS_C、DQS_C0、DQS_C1:選通腳位 LT_0、LT_1:延遲信號 LTY_0、LTY_1:延遲腳位 R1、R2:電阻 T1~T5:電晶體 VDD:驅動電壓 VSS:接地電壓 S610~S630:步驟

圖1繪示本發明一實施例的記憶體系統的方塊示意圖。 圖2繪示本發明一實施例的記憶體系統的電路示意圖。 圖3繪示本發明一實施例的輸出驅動電路的結構示意圖。 圖4繪示本發明另一實施例的記憶體系統的電路示意圖。 圖5繪示本發明另一實施例的輸出驅動電路的結構示意圖。 圖6繪示本發明一實施例的記憶體系統的操作方法的流程圖。

100:記憶體系統

110_0、110_1:偽靜態隨機存取記憶體晶片

120:記憶體控制器

Claims (10)

1. 一種記憶體系統，包括： 多個偽靜態隨機存取記憶體晶片，該些偽靜態隨機存取記憶體晶片互相耦接，當各該些偽靜態隨機存取記憶體晶片接收到一動作命令時，判斷本身是否會發生一刷新衝突，並據以產生一衝突信號；以及 一記憶體控制器，耦接該些偽靜態隨機存取記憶體晶片，根據該衝突信號控制該些偽靜態隨機存取記憶體晶片， 其中所有該些偽靜態隨機存取記憶體晶片共享各自的該衝突信號，以同步地進行相同的延遲。
2. 如請求項1所述的記憶體系統，其中各該些偽靜態隨機存取記憶體晶片包括： 一選通腳位，耦接該記憶體控制器以及其他所有該些偽靜態隨機存取記憶體晶片的選通腳位； 一資料腳位，耦接該記憶體控制器以及其他所有該些偽靜態隨機存取記憶體晶片的資料腳位； 一驅動控制器，透過該資料腳位自該記憶體控制器接收該動作命令，根據接收到該動作命令的時間點與內容，判斷所屬的該偽靜態隨機存取記憶體晶片是否會發生該刷新衝突，並據以產生一控制信號；以及 一輸出驅動電路，耦接該選通腳位以及該驅動控制器，根據該控制信號，提供該衝突信號至該選通腳位。
3. 如請求項2所述的記憶體系統，其中該控制信號包括一第一子控制信號、一第二子控制信號以及一第三子控制信號，該輸出驅動電路包括： 一第一電晶體，其第一端接收一驅動電壓，其第二端耦接該選通腳位，該第一電晶體的控制端接收該第一子控制信號； 一第二電晶體，其第一端耦接至該第一電晶體的第二端，其第二端接收一接地電壓，該第二電晶體的控制端接收該第二子控制信號； 一第三電晶體，其第一端耦接至該第一電晶體的第二端，該第三電晶體的控制端接收該第三子控制信號；以及 一電阻，其第一端耦接至該第三電晶體的第二端，其第二端接收該接地電壓。
4. 如請求項3所述的記憶體系統，其中該第一電晶體為P型電晶體，該第二、該第三電晶體為N型電晶體。
5. 如請求項2所述的記憶體系統，其中各該些偽靜態隨機存取記憶體晶片更包括： 一接收器，耦接該選通腳位，根據該衝突信號決定一延遲時間，以使所屬的該偽靜態隨機存取記憶體晶片進行延遲。
6. 如請求項1所述的記憶體系統，其中各該些偽靜態隨機存取記憶體晶片包括： 一選通腳位，耦接該記憶體控制器； 一資料腳位，耦接該記憶體控制器； 一延遲腳位，耦接其他所有該些偽靜態隨機存取記憶體晶片的延遲腳位； 一驅動控制器，透過該資料腳位自該記憶體控制器接收該動作命令，根據接收到該動作命令的時間點與內容，判斷所屬的該偽靜態隨機存取記憶體晶片是否會發生該刷新衝突，並據以產生一控制信號；以及 一輸出驅動電路，耦接該延遲腳位以及該驅動控制器，根據該控制信號，提供該衝突信號至該延遲腳位。
7. 如請求項6所述的記憶體系統，其中該控制信號包括一第一子控制信號以及一第二子控制信號，該輸出驅動電路包括： 一第一電晶體，其第一端接收一驅動電壓，其第二端耦接該延遲腳位，該第一電晶體的控制端接收該第一子控制信號； 一第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的控制端接收該第二子控制信號；以及 一電阻，其第一端耦接至該第二電晶體的第二端，其第二端接收一接地電壓。
8. 如請求項7所述的記憶體系統，其中該第一電晶體為P型電晶體，該第二電晶體為N型電晶體。
9. 如請求項6所述的記憶體系統，其中各該些偽靜態隨機存取記憶體晶片更包括： 一接收器，耦接該延遲腳位，根據該衝突信號決定一延遲時間；以及 一輸出控制器，耦接該接收器以及該選通腳位，根據所決定的該延遲時間，提供一延遲信號至該選通腳位。
10. 一種記憶體系統的操作方法，該記憶體系統包括多個偽靜態隨機存取記憶體晶片，該操作方法包括： 接收一動作命令； 判斷是否會發生一刷新衝突，並據以產生一衝突信號；以及 共享該衝突信號至所有該些偽靜態隨機存取記憶體晶片，以同步地進行相同的延遲。

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