TW202145720A - 類比數位轉換器裝置以及時脈偏斜校正方法 - Google Patents

類比數位轉換器裝置以及時脈偏斜校正方法 Download PDF

Info

Publication number
TW202145720A
TW202145720A TW109116768A TW109116768A TW202145720A TW 202145720 A TW202145720 A TW 202145720A TW 109116768 A TW109116768 A TW 109116768A TW 109116768 A TW109116768 A TW 109116768A TW 202145720 A TW202145720 A TW 202145720A
Authority
TW
Taiwan
Prior art keywords
signals
generate
circuit
adjustment
circuits
Prior art date
Application number
TW109116768A
Other languages
English (en)
Other versions
TWI723880B (zh
Inventor
康文柱
陳昱竹
韓昕翰
Original Assignee
創意電子股份有限公司
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創意電子股份有限公司, 台灣積體電路製造股份有限公司 filed Critical 創意電子股份有限公司
Priority to TW109116768A priority Critical patent/TWI723880B/zh
Priority to US17/035,748 priority patent/US11075640B1/en
Application granted granted Critical
Publication of TWI723880B publication Critical patent/TWI723880B/zh
Publication of TW202145720A publication Critical patent/TW202145720A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/04—Analogue/digital conversion; Digital/analogue conversion using stochastic techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1033—Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路更包含第一調整電路，其用以根據部分的第二量化輸出分析相鄰的時脈訊號以產生調整資訊。偏斜調整電路用以根據第二量化輸出以及調整資訊分析時脈訊號於偶數個取樣週期內的時間差資訊，以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。

Description

類比數位轉換器裝置以及時脈偏斜校正方法
本案是有關於一種類比數位轉換器裝置，且特別是有關於時間交錯式類比數位轉換器與其時脈偏斜校正方法。
類比數位轉換器(analog-to-digital converter, ADC)常應用於各種電子裝置中，用於轉換類比訊號至數位訊號以進行訊號處理。在實際應用中，ADC會因為增益誤差、電壓誤差或時序誤差影響其本身的解析度或線性度。其中，針對時序誤差，現有的技術需設置複雜的電路(例如額外的參考ADC電路、輔助用的ADC電路)或利用晶片外(off-chip)的校正來進行校正，使得ADC的功耗或是校正所需週期越來越高。
本案之第一實施態樣是在提供一種類比數位轉換器裝置，包含：複數個類比數位轉換電路、校正電路以及偏斜調整電路。複數個類比數位轉換電路用以根據交錯的複數個時脈訊號轉換輸入訊號以產生複數個第一量化輸出。校正電路用以根據第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出。偏斜調整電路更包含第一調整電路，其用以根據部分的第二量化輸出分析相鄰的時脈訊號以產生調整資訊。偏斜調整電路用以根據第二量化輸出以及調整資訊分析時脈訊號於偶數個取樣週期內的時間差資訊，以產生複數個調整訊號，其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本案之第二實施態樣是在提供一種時脈偏斜校正方法，包含：根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；藉由偏斜調整電路根據部分的第二量化輸出分析相鄰的時脈訊號，以產生調整資訊；以及藉由偏斜調整電路依據該些第二量化輸出以及該調整資訊分析時脈訊號於偶數個取樣週期內的時間差資訊，以產生複數個調整訊號；其中調整訊號用以降低類比數位轉換電路的時脈偏斜。
本發明之類比數位轉換器裝置及時脈偏斜校正方法主要係利用分析多個時脈訊號於偶數個取樣週期內的時間差資訊以及輔助的調整資訊來進行校正，使得輸入的訊號頻率在接近於奈奎斯特頻率(Nyquist frequency)時，仍然可以有效地校正時脈偏斜。如此，可降低整體功耗與校正週期。
以下將配合相關圖式來說明本發明的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
請參閱第1A圖與第1B圖，第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器(analog-to-digital converter, ADC)裝置100的示意圖。第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號CLK0 ~CLKM-1 之波形示意圖。於一些實施例中，ADC裝置100操作為具有多通道的一時間交錯式(time-interleaved)ADC。
於一些實施例中，ADC裝置100包含多個類比數位轉換電路110、校正電路120、偏斜(skew)調整電路130以及輸出電路140。值得注意的是，每一個類比數位轉換電路110操作為單一通道。換言之，於此例中，ADC裝置100包含M個通道。於一些實施例中，M為一偶數。如第1A圖所示，多個類比數位轉換電路110用以根據多個時脈訊號CLK0 ~CLKM-1 的其中之一對輸入訊號SIN進行類比數位轉換，以產生對應的量化輸出Q0 ~QM-1 。
如第1B圖所示，多個時脈訊號CLK0 ~CLKM-1 中兩個鄰近的時脈訊號彼此之間存在有一時間間隔，因此，第1個通道與第2個通道會在不同時間執行取樣操作與類比數位轉換。舉例而言，第1個通道(即根據時脈訊號CLK­0 操作的類比數位轉換電路110)於第1個取樣時間S1對輸入訊號SIN進行取樣，並進行類比數位轉換，且第2個通道(即根據時脈訊號CLK­1 操作的類比數位轉換電路110)於第2個取樣時間S2對輸入訊號SIN進行取樣，並進行類比數位轉換。其中，取樣時間S1與S2之間的差為取樣週期SP(其對應的取樣頻率為fs，即SP=1/fs。依此類推，M個通道可根據多個交錯時序進行運作)。
承上述，校正電路120耦接至每一個類比數位轉換電路110，以接收多個量化輸出Q0 ~QM-1 。校正電路120可依據量化輸出Q0 ~QM-1 執行至少一校正運算，以校正多個類比數位轉換電路110中的偏移(offset)與增益(gain)誤差，並產生校正後的多個量化輸出CQ0 ~CQM-1 。
於一些實施例中，校正電路120可以是前景式校正電路或背景式校正電路。例如，校正電路120可包含一偽隨機數值產生器電路(未繪示)與一數位處理電路(未繪示)，其中偽隨機數值產生器電路產生一校正訊號至類比數位轉換電路110，且數位處理電路可根據多個量化輸出Q0 ~QM-1 執行一適應性演算法(即前述的至少一校正運算)，以降低量化輸出Q0 ~QM-1 的偏移或誤差。上述的校正電路120僅用於示例，本揭示並不以此為限。各種類型的校正運算與校正電路120皆為本揭示所涵蓋之範圍。
承上述，偏斜調整電路130電性耦接至校正電路120，以接收多個校正後的量化輸出CQ0 ~CQM-1 。於一些實施例中，偏斜調整電路130可根據校正後的量化輸出CQ0 ~CQM-1 分析多個類比數位轉換電路110之間存在的時脈偏斜(相當於相位誤差)，以產生多個調整訊號T0 ~TM-1 。於一些實施例中，偏斜調整電路系統130將多個調整訊號T0 ~TM-1 分別輸出至多個類比數位轉換電路110，多個調整訊號T0 ~TM-1 用以指示多個類比數位轉換電路110因時脈偏斜所需調整的時序。
詳細而言（以M為偶數為例），偏斜調整電路130包含調整電路132、134A以及136A。調整電路132用以根據量化輸出CQ0 ~CQM-1 中部分的量化輸出CQk 、CQk-1 及 CQk+1 分析相鄰的時脈訊號以產生調整資訊TS，其中K>M-1，且K和M均為正整數。調整電路134A用以分析校正後的量化輸出CQ0 ~CQM-1 中的偶數項量化輸出CQ0 、CQ2 、…、CQM-2 ，以產生多個調整訊號T0 ～TM-1 的第一部分(即T0 、T2 、…、TM-2 )，且調整電路136A用以分析校正後的量化輸出CQ0 ~CQM-1 中的奇數項量化輸出CQ1 、CQ3 、…、CQM-1 ，以產生多個調整訊號T0 ～TM-1 的第二部分(即T1 、T3 、…、TM-1 )。
調整電路134A根據偶數項量化輸出CQ0 、CQ2 、…、CQM-2 分析偶數項類比數位轉換電路110之間存在的時脈偏斜(相當於時間差資訊)，以產生多個調整訊號T0 、T2 、…、TM-2 。由於量化輸出CQ0­ 對應第1個取樣時間S1且量化輸出CQ2 對應第3個取樣時間S3，此兩個對應時間之間的期間差為2個取樣週期SP，故分析量化輸出CQ0­ 以及量化輸出CQ2 可得知時脈訊號CLK0 與時脈訊號CLK2 中於2個取樣週期SP內的時間差資訊。依此類推，藉由此設置方式，調整電路134A可分析出時脈訊號CLK0 、CLK2 、…、CLKM-2 中於2個取樣週期SP內的時間差資訊。
類似地，調整電路136A根據奇數項量化輸出CQ1 、CQ3 、…、CQM-1 分析奇數項類比數位轉換電路110之間存在的時脈偏斜，以產生多個調整訊號T1 、T3 、…、TM-1 。藉由此設置方式，調整電路136A可分析出時脈訊號CLK1 、CLK3 、…、CLKM-1 中於2個取樣週期SP內的時間差資訊。
於一些實施例中，多個類比數位轉換電路110可根據多個調整訊號T0 ~TM-1 調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。或者，於一些實施例中，多個時脈訊號CLK0 ~CLKM-1 的時序可直接根據多個調整訊號T0 ~TM-1 被調整，以等效降低時脈偏斜。舉例而言，多個調整訊號T0 ~TM-1 被輸入至用於產生多個時脈訊號CLK0 ~CLKM-1 的時脈產生器、相位內插器或是一數位延遲控制線，以調整多個時脈訊號CLK0 ~CLKM-1 的相位。上述根據調整訊號T0 ~TM-1 降低時脈偏斜的設置方式用於示例，且本揭示並不以此為限。
承上述，輸出電路140電性耦接至校正電路120，以接收校正後的多個量化輸出CQ0 ～CQM-1 。輸出電路140根據校正後的多個量化輸出CQ0 ～CQM-1 執行資料組合操作，以產生數位訊號SOUT。藉由資料組合操作，可將M個通道所提供的多個量化輸出CQ0 ～CQM-1 組合為具有取樣頻率fs的單一數位訊號SOUT，其中，取樣頻率fs為M倍的時脈訊號頻率。於一些實施例中，輸出電路140可由多工器電路實現，但本揭示並不以此為限。
調整電路134A用以執行統計運算，以決定偶數項量化輸出CQ0 、CQ2 、…、CQM-2 分別對應的多個計算訊號(例如為第2B圖中的M0 、M2 、…、MM-2 )，並平均這些計算訊號以產生參考訊號(例如為第2B圖中的REF1)。調整電路134A更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T0 、T2 、…、TM-2 。關於此處之操作將於後述段落中參照第2B圖詳細說明。
相應地，於一些實施例中，調整電路136A用以執行統計運算，以決定奇數項量化輸出CQ1 、CQ3 、…、CQM-1 分別對應的多個計算訊號(例如為第2C圖中的M1 、M3 、…、MM-1 )，並平均這些計算訊號以產生參考訊號(例如為第2C圖中的REF2)。調整電路136A更將參考訊號與多個計算訊號比較，以產生前述的多個調整訊號T1 、T3 、…、TM-1 。
於一些實施例中，多個類比數位轉換電路110可根據多個調整訊號T0 ～TM-1 調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。類比數位轉換電路110的操作與前述實施例類似，在此不再贅述。
請參考第2A圖~第2C圖，第2A圖~第2C圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖。為了易於理解，第2A圖~第2C圖之類似元件將參照第1A圖指定為相同標號。於第1A圖所示的實施例中，調整電路132用以傳送調整資訊TS至調整電路134A。調整電路132包含多個運算電路212、多個絕對值電路222、多個統計電路232、平均電路242以及比較電路252。
值得注意的是，於第2A圖所示關於調整電路132的實施例中，調整電路132僅接收3個量化輸出CQk-1 、CQk 、CQk+1 ，然而也可利用超過3個的量化輸出來產生調整資訊TS，本揭示不限於此。
承上述，多個運算電路212電性耦接至第1A圖中的校正電路120。多個運算電路212接收部分的量化輸出CQk-1 、CQk 、CQk+1 ，且上述運算電路212中之一者用以根據量化輸出CQk-1 、CQk 產生差值訊號Dk-1 ，而上述運算電路212中之另一者用以根據量化輸出CQk 、CQk+1 產生差值訊號Dk 。以第1個運算電路212為例，第1個運算電路212接收量化輸出CQk-1 與CQk ，並將量化輸出CQk 減去量化輸出CQk-1 以產生差值訊號Dk-1 。其餘運算電路212之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路212可由減法器或其他具有相同功能的處理電路實現。各種實現運算電路212的電路皆為本揭示所涵蓋的範圍。
多個絕對值電路222電性耦接至多個運算電路212，以接收多個差值訊號Dk-1 及Dk 。每一絕對值電路222依據多個差值訊號Dk-1 及Dk 中的一對應差值訊號執行一絕對值運算，以產生多個絕對值訊號Ak-1 及Ak 中一對應者。以第1個絕對值電路222為例，第1個絕對值電路222接收差值訊號Dk-1 ，並執行絕對值運算以取得差值訊號Dk-1 的絕對值，以產生絕對值訊號Ak-1 。其餘絕對值電路222之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，絕對值電路222可由處理電路或整流電路實現，各種實現絕對值電路222的電路皆為本揭示所涵蓋的範圍。
承上述，多個統計電路232分別耦接至多個絕對值電路222，以分別接收多個絕對值訊號Ak-1 及Ak 。每一統計電路232用以於預定期間ST內持續接收多個絕對值訊號Ak-1 及Ak 中之一對應絕對值訊號，並執行統計運算以輸出對應的計算訊號Mk-1 及Mk 。
於一些實施例中，前述的統計運算可為最大值運算或是平均運算。以第1個統計電路232為例，第1個統計電路232於該預定期間ST內持續接收絕對值訊號Ak-1 ，並執行最大值運算以輸出該預定期間ST內所收到最大的絕對值訊號Ak-1 為計算訊號Mk-1 。或者，第1個統計電路232於預定期間ST內持續接收絕對值訊號Ak-1 ，並執行平均運算以平均該預定期間ST內所收到的所有絕對值訊號Ak-1 為計算訊號Mk-1 。其餘統計電路232之設置方式與操作可依此類推，故不再重複贅述。
於一些實施例中，統計電路232可由數位處理電路、比較器電路與/或暫存器電路實現，但本揭示並不以此為限。各種實現統計電路232的電路皆為本案所涵蓋的範圍。
承上述，平均電路242電性耦接至多個統計電路232，以接收多個計算訊號Mk-1 及Mk 。平均電路242用以根據多個計算訊號Mk-1 及Mk 執行一平均運算，以平均多個計算訊號Mk-1 及Mk 來產生一參考訊號REF。於一些實施例中，平均電路242可由數位處理電路實現，但本揭示並不以此為限。
承上述，比較電路252耦接至平均電路242，以接收參考訊號REF。比較電路252用以比較計算訊號Mk-1 與參考訊號REF，以產生調整資訊TS。其餘比較電路252之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，比較電路252可由比較器實現。或者，於一些實施例中，比較電路252可由減法器電路實現，並將參考訊號REF減去對應的計算訊號Mk-1 ，以產生調整資訊TS。上述關於比較器電路252的實施方式用於示例，且本揭示並不以此為限。
承上述，調整電路132係用以計算並產生調整資訊TS，並將調整資訊TS傳送至調整電路134A。調整資訊TS係根據相鄰的量化輸出的時脈資訊計算產生。換言之，偏斜調整電路130係根據校正後的量化輸出CQ0 ~CQM-1 分析多個類比數位轉換電路110之間存在的時脈偏斜(相當於相位誤差)，因而產生調整資訊TS，然後依據調整資訊TS再產生多個調整訊號T0 ~TM-1 ，以供相應的類比數位轉換電路110依據調整訊號T0 ~TM-1 調整取樣操作與/或類比數位轉換操作的執行時序，以等效校正時脈偏斜。基於上述，偏斜調整電路130或其所產生的調整資訊TS有助於讓不同通道(即不同類比數位轉換電路110)之間的相位誤差正確地收斂至0。
接著，如第2B圖所示，調整電路134A包含延遲電路205、多個運算電路214、多個絕對值電路224、多個統計電路234、平均電路244、多個比較電路254以及多個運算電路264。
承上述，延遲電路205用以延遲量化輸出CQM-2 ，以產生延遲後的量化輸出CQ-2 。於一些實施例中，延遲電路205所引入的延遲時間相當於第1B圖中的週期M×SP。延遲電路205可由各種數位電路實現，例如可為緩衝器、反相器、濾波器等等。上述關於延遲電路205的實現方式用於示例，且本揭示並不以此為限。
多個運算電路214電性耦接至第1A圖中的校正電路120。多個運算電路214依序接收偶數項量化輸出CQ-2 CQ0 …、CQM-2 中的兩者，以分別產生多個差值訊號D0 、D2 、…、DM-2 。以第1個運算電路214為例，第1個運算電路214接收量化輸出CQ-2 與CQ0 ，並將量化輸出CQ0 減去量化輸出CQ-2 以產生差值訊號D0 。其餘運算電路214之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路214的實施方式與運算電路212類似在此不再贅述。
多個絕對值電路224分別電性耦接至多個運算電路214，以分別接收多個差值訊號D0 、D2 、…、DM-2 。每一絕對值電路224依據多個差值訊號D0 、D2 、…、DM-2 中的一對應差值訊號執行一絕對值運算，以產生多個絕對值訊號A0 、A2 、…、AM-2 中一對應者。以第1個絕對值電路224為例，第1個絕對值電路224接收差值訊號D0 ，並執行絕對值運算以取得差值訊號D0 的絕對值，以產生絕對值訊號A0 。其餘絕對值電路224之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，絕對值電路224的實施方式與運算電路222類似在此不再贅述。
承上述，多個統計電路234分別耦接至多個絕對值電路224，以分別接收多個絕對值訊號A0 、A2 、…、AM-2 。每一統計電路234用以於預定期間ST內持續接收多個絕對值訊號A0 、A2 、…、AM-2 中之一對應絕對值訊號，並執行統計運算以輸出多個計算訊號M0 、M2 、…、MM-2 中之一對應者。
於一些實施例中，前述的統計運算可為最大值運算或是平均運算。以第1個統計電路234為例，第1個統計電路234於該預定期間ST內持續接收絕對值訊號A0 ，並執行最大值運算以輸出該預定期間ST內所收到最大的絕對值訊號A0 為計算訊號M0 。或者，第1個統計電路234於預定期間ST內持續接收絕對值訊號A0 ，並執行平均運算以平均該預定期間ST內所收到的所有絕對值訊號A0 為計算訊號M0 。其餘統計電路234之設置方式與操作可依此類推，故不再重複贅述。
於一些實施例中，統計電路234可由數位處理電路、比較器電路與/或暫存器電路實現，但本揭示並不以此為限。各種實現統計電路234的電路皆為本案所涵蓋的範圍。
承上述，平均電路244電性耦接至多個統計電路234，以接收多個計算訊號M0 、M2 、…、MM-2 。平均電路244用以根據多個計算訊號M0 、M2 、…、MM-2 執行一平均運算，以平均多個計算訊號M0 、M2 、…、MM-2 來產生參考訊號REF1。於一些實施例中，平均電路244可由數位處理電路實現，但本揭示並不以此為限。
多個比較電路254耦接至平均電路244，以接收參考訊號REF1。每一比較電路254用以比較每一計算訊號M0 、M2 、…、MM-2 與參考訊號REF1，以產生對應的偵測訊號SD0 、SD2 、…、SDM-2 。以第1個比較電路254為例，比較電路254比較計算訊號M0 與參考訊號REF1，以產生偵測訊號SD0 。其餘比較電路254之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，比較電路254的實施方式與比較電路252類似在此不再贅述。
多個運算電路264電性耦接至比較電路254。多個運算電路264依序接收對應的偵測訊號SD0 、SD2 、…、SDM-2 ，與調整資訊TS執行加法運算，以產生調整後的偵測訊號TSD0 、TSD2 、…、TSDM-2 。以第1個運算電路264為例，第1個運算電路264接收偵測訊號SD0 與調整資訊TS，並將偵測訊號SD0 與調整資訊TS相加以產生調整後的偵測訊號TSD0 。其餘運算電路264之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路264可由加法器或其他具有相同功能的處理電路實現。各種實現運算電路264的電路皆為本揭示所涵蓋的範圍。
於一些實施例中，多個調整後的偵測訊號TSD0 、TSD2 、…、TSDM-2 可直接輸出為第1A圖的多個調整訊號T0 、T2 、…、TM-2 。於一些實施例中，多個差值訊號D0 、D2 、…、DM-2 (或多個調整後的偵測訊號TSD0 、TSD2 、…、TSDM-2 )關聯於偶數項通道中時脈偏斜的時間資訊，其可反映出對應的偶數個類比數位轉換電路110上所產生的時脈偏斜。以第1個運算電路214之操作為例，如第2B圖所示，由於調整訊號T0 是基於量化輸出CQ-2 與量化輸出CQ0 之間的差值產生的，調整訊號T0 可用於指示量化輸出CQ0 對應的取樣時間S1以及量化輸出CQ-2 對應的取樣時間S3之間的時間差值。差值訊號D0 於時域中可推導為下式(1)：
Figure 02_image001
其中，(k+2)T用於指示量化輸出CQ0 對應的取樣時間點，k用於指示量化輸出CQ-2 所對應的取樣時間點，f為輸入訊號SIN的頻率，T為前述的取樣週期SP，Δt為時間差值。
Figure 02_image003
若頻率f遠小於1/2T，式(1)可進一步被推導為下式(2)：
據此，藉由比較計算訊號M0 與參考訊號REF1，可得知時脈偏斜所造成的時間差值Δt的影響。例如，若計算訊號M0 大於參考訊號REF1，代表時間差值Δt的影響為正。於此條件下，時脈偏斜造成時脈訊號CLK0 的相位不正確領先。或者，若計算訊號M0 低於參考訊號REF1，代表時間差值Δt的影響為負。於此條件下，時脈偏斜造成時脈訊號CLK­0 的相位不正確落後。因此，根據不同的比較結果，偵測訊號SD0 將具有不同邏輯值，以反映出第1個類比數位轉換電路110因時脈偏斜所需調整的相位資訊。依此類推，上述各個操作可適用於各個調整訊號T2 、…、TM-2 以及偵測訊號SD2 、…、SDM-2 ，故於此不再重複贅述。
於一些進一步的實施例中，調整電路134A可更包含多個濾波電路274與多個積分電路284。多個濾波電路274分別耦接至多個運算電路264，以分別接收多個調整後的偵測訊號TSD0 、TSD2 、…、TSDM-2 。
多個濾波電路274根據多個調整後的偵測訊號TSD0 、TSD2 、…、TSDM-2 與至少一臨界值TH1產生多個觸發訊號TR0 、TR2 、…、TRM-2 。多個積分電路284分別耦接至多個濾波電路274，以分別接收多個觸發訊號TR0 、TR2 、…、TRM-2 。多個積分電路284根據多個觸發訊號TR0 、TR2 、…、TRM-2 產生多個調整訊號T0 、T2 、…、TM-2 。
承上述，以第1個濾波電路274與第1個積分電路284為例，濾波電路274電性耦接至第1個運算電路264，以接收調整後的偵測訊號TSD0 。於一些實施例中，濾波電路274可持續累加調整後的偵測訊號TSD0 ，並比較所累加的調整後的偵測訊號TSD0 與至少一臨界值TH1，以輸出一或多個觸發訊號TR0 。例如，當所累加的調整後的偵測訊號TSD0 大於至少一臨界值TH1時，濾波電路274將所累加的調整後的偵測訊號TSD0 輸出為對應的觸發訊號TR0。第1個積分電路284耦接至第1個濾波電路274，以接收觸發訊號TR0 。積分電路284用以累積觸發訊號TR0 ，並將所累積的觸發訊號TR0 輸出為調整訊號T0 ，以配合不同的控制時序方法。其餘濾波電路274與積分電路284之設置方式與操作可以此類推，故不再重複贅述。
藉由設置濾波電路274，可降低校正時脈偏斜的執行次數，以降低ADC裝置100的動態功耗。同時，藉由設置濾波電路274亦可降低校正時脈偏斜所引起的抖動(jitter)。藉由設置積分電路284，可配合時序調整方法為一個對應值調整的方式。於實際應用中，濾波電路274與積分電路284可以根據實際需求選擇性地設置。此外，前述的臨界值TH1亦可根據實際需求調整。
於不同實施例中，前述的濾波電路274與積分電路284可由至少一比較器(例如可用於比較觸發訊號與臨界值TH1或比較累積的觸發訊號)、至少一暫存器(例如可用於儲存前述的累加訊號或累積的觸發訊號等等)、至少一清除電路(例如可用於清除前述暫存器的資料)與/或至少一運算電路(例如可用於產生累加訊號或用於累積觸發訊號)實現。上述關於濾波電路274與積分電路284的設置方式用於示例，且本揭示並不以此為限。
承上述，如第2C圖所示，調整電路136A包含延遲電路207、多個運算電路216、多個絕對值電路226、多個統計電路236、平均電路246以及多個比較電路256。
延遲電路207用以延遲量化輸出CQM-1 ，以產生延遲後的量化輸出CQ-1 。多個運算電路216依序接收奇數項量化輸出CQ-1 CQ1 …、CQM-1 中的兩者，以分別產生多個差值訊號D1 、D3 、…、DM-1 。多個絕對值電路226分別電性耦接至多個運算電路216，以分別接收多個差值訊號D1 、D3 、…、DM-1 ，並分別產生多個絕對值訊號A1 、A3 、…、AM-1 。多個統計電路236分別接收多個絕對值訊號A1 、A3 、…、AM-1 ，並分別輸出多個計算訊號M1 、M3 、…、MM-1 。平均電路246用以平均多個計算訊號M1 、M3 、…、MM-1 來產生參考訊號REF2。每一比較電路256用以比較每一計算訊號M1 、M3 、…、MM-1 與參考訊號REF2，以產生對應的偵測訊號SD1 、SD3 、…、SDM-1 。調整電路136A的操作方式皆與調整電路134A相同，在此不再贅述。
於一些進一步的實施例中，調整電路136A可更包含多個濾波器電路276與多個積分器電路286，其中濾波器電路276根據多個偵測訊號SD1~SDM-1 相應產生多個觸發訊號TR1 、TR3、…、TRM-1 ，積分器電路286根據多個觸發訊號TR1 、TR3、…、TRM-1 產生多個調整訊號T1 、T3 、…、TM-1 。濾波器電路276與積分器電路286與操作皆類似於前述的濾波器電路274與積分器電路284，故不再重複贅述。
參照第3圖，第3圖為根據本案一些實施例所繪示輸入訊號SIN的波形圖。在一些情形下，當輸入訊號SIN的頻率f接近於1/2取樣頻率fs(奈奎斯特頻率/Nyquist frequency)，即f≈1/2TS時，可從上式(1)推導出下式(3)：
Figure 02_image005
根據式(3)可得知，時間差值Δt的資訊與因子sin(π)相關。如波形301所示，當輸入訊號SIN對應於相位角π時，對應的取樣點P1位於輸入訊號SIN中斜率最大的位置。因此，經由取樣點P1所分析出的時間差值Δt的資訊可具有較明顯的變化。如此一來，在輸入訊號SIN的頻率f接近於1/2取樣頻率fs(奈奎斯特頻率/Nyquist frequency)的情形下，藉由分析時脈訊號CLK0 ～CLKM-1 在偶數個取樣週期SP(如此例中，為2個取樣週期ST)內的時間差資訊，ADC裝置100可有效地校正時脈偏斜。
於一些相關技術中，偏斜調整電路130分析多個時脈訊號在每個取樣週期內的時間差資訊。在這些技術中，上式(1)中的(k+2)T需修正為(k+1)T，且式(3)的因子sin(π-πfkΔt)需修正為sin(π/2-πfkΔt)。據此，時間差值Δt的資訊與因子sin(π/2)相關。如波形302所示，當輸入訊號SIN對應於相位角π/2時，對應的取樣點P2或P3皆位於波谷或波峰的位置，其變化相對不大。因此，經由取樣點P2或P3所分析出的時間差值Δt的資訊較不足夠，而無法在輸入訊號SIN的頻率f接近於1/2取樣頻率fs(奈奎斯特頻率/Nyquist frequency)的情形下有效地校正時脈偏斜。
請參照第4圖，第4圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖。如第4圖所示，於一實驗例中，第1A圖的ADC裝置100設置為具有8個通道(即具有8個類比數位轉換電路110)，輸入訊號SIN的頻率f設定為7.8GHz，且取樣頻率fs設置為16GHz。在輸入訊號SIN的頻率f接近於1/2取樣頻率fs(奈奎斯特頻率/Nyquist frequency)下，藉由前述實施例的校正操作，可看出8個通道之間的相位誤差能夠逐漸且正確地收斂至0。
請參考第5圖，第5圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法500的流程圖。為易於理解，時脈偏斜校正方法500將參照前述各圖式進行描述。於一實施例中，時脈偏斜校正方法500首先執行步驟S510，根據多個類比數位轉換電路110所產生的多個量化輸出Q0 ～QM-1 執行至少一校正運算，以產生多個量化輸出CQ0 ～CQM-1 。
時脈偏斜校正方法500接著執行步驟S520，藉由偏斜調整電路130根據部分校正後的量化輸出CQk-1 、CQk 、CQk+1 分析相鄰的時脈訊號以產生調整資訊TS。
時脈偏斜校正方法500接著執行步驟S530，藉由偏斜調整電路130依據校正後的量化輸出CQ0 ～CQM-1 以及調整資訊TS分析時脈訊號CLK0 ～CLKM-1 於偶數個取樣週期SP內的時間差資訊，以產生複數個調整訊號T0 ～TM-1 ，藉此降低類比數位轉換電路110的時脈偏斜。前述各個操作之說明與其實施方式可參考前述各實施例的描述，故於此不再重複贅述。
於另一實施例中，第6圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置600的示意圖。於一些實施例中，ADC裝置600操作為具有多通道的一時間交錯式(time-interleaved)類比數位轉換器。於此實施例中，ADC裝置600與ADC裝置100類似，兩者的差異在於偏斜調整電路130的實施方式。
承上述，於此實施例中，偏斜調整電路130A包含調整電路132、134B及136B。調整電路132用以根據部分校正後的量化輸出CQk 、CQk-1 及 CQk+1 分析相鄰的時脈訊號以產生調整資訊TS。接著，調整電路132用以傳送調整資訊TS至調整電路136B，調整電路136B用以根據調整資訊TS分析校正後的量化輸出中的奇數項量化輸出CQ1 、CQ3 、…、CQM-1 ，以產生多個調整訊號T0 ～TM-1 的第二部分(即T1 、T3 、…、TM-1 )。
承上述，第6圖所示的調整電路132的實施方式與第1圖所示的調整電路132的實施方式相同，在此不再贅述。值得注意的是，第6圖所示的實施例與第1圖所示的實施例的差異在於，調整電路134B及調整電路136B的實施方式。請參考第7A圖及第7B圖，第7A圖及第7B圖為根據本案之一些實施例所繪示第6圖中之調整電路之電路示意圖。為了易於理解，第7A圖及第7B圖之類似元件將參照第6圖指定為相同標號。
承上述，如第7A圖所示，調整電路134B包含延遲電路205、多個運算電路214、多個絕對值電路224、多個統計電路234、平均電路244以及多個比較電路254。在一些實施例中，調整電路134B中的電路及/或元件的功能均與調整電路134A中的電路及/或元件的功能類似，故於此不再贅述。此外，在一些實施例中，調整電路134B的操作方式與調整電路136A類似，故在此亦不再贅述
接著，如第7B圖所示，調整電路136B包含延遲電路207、多個運算電路216、多個絕對值電路226、多個統計電路236、平均電路246、多個比較電路256以及多個運算電路266。在一些實施例中，調整電路134B中的電路及/或元件的功能均與調整電路134A中的電路及/或元件的功能類似，故於此不再贅述。
承上述，多個運算電路266電性耦接至比較電路256。多個運算電路266依序接收對應的偵測訊號SD1 、SD3 、…、SDM-1 ，與調整資訊TS執行加法運算，以產生調整後的偵測訊號TSD1 、TSD3 、…、TSDM-1 。以第1個運算電路266為例，第1個運算電路266接收偵測訊號SD1 與調整資訊TS，並將偵測訊號SD1 與調整資訊TS相加以產生調整後的偵測訊號TSD1 。其餘運算電路266之設置方式與操作可以此類推，故不再重複贅述。於一些實施例中，運算電路266的實施方式與運算電路264相同，在此不再贅述。調整電路136B的操作方式皆與調整電路134A類似，在此不再贅述。
綜上所述，本揭露之類比數位轉換器裝置及時脈偏斜校正方法主要係利用分析多個時脈訊號於偶數個取樣週期內的時間差資訊以及輔助的調整資訊來進行校正，使得輸入的訊號頻率在接近於奈奎斯特頻率(Nyquist frequency)時，仍然可以有效地校正時脈偏斜。如此，可降低整體功耗與校正週期。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本發明的較佳實施例，凡依本發明請求項所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
100、600:類比數位轉換器裝置 110:類比數位轉換電路 120:校正電路 130:偏斜調整電路 132、134A、134B、136A、136B:調整電路 140:輸出電路 CLK0 ~CLKM-1 :時脈訊號 Q0 ~QM-1 、CQ-2 ~CQM-1 、CQ-1 :量化輸出 SIN:輸入訊號 fs:取樣頻率 SP:取樣週期 TS:調整資訊 ST:預定期間 SOUT:數位訊號 T0 ~TM-1 :調整訊號 205、207:延遲電路 212、214、216、264、266:運算電路 222、224、226:絕對值電路 232、234、236:統計電路 242、244、246:平均電路 252、254、256:比較電路 274、276：濾波電路 284、286：積分電路 D0 ～DM-1 :差值訊號 A0 ～AM-1 :絕對值訊號 M0 ～MM-1 :最大值訊號 REF、REF1、REF2:參考訊號 SD0 ～SDM-1 、TSD0 ～TSDM-1 :偵測訊號 TH1:臨界值 TR0 ～TRM-1 :觸發訊號 301、302:波形 P1、P2、P3:取樣點 π/2、π、3π/2:相位角 500:時脈偏斜校正方法 S510、S520、S530:步驟
為讓揭示文件之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1A圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖； 第1B圖為根據本案一些實施例所繪示的第1A圖中多個時脈訊號之波形示意圖； 第2A圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖； 第2B圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖； 第2C圖為根據本案之一些實施例所繪示第1A圖中之調整電路之電路示意圖； 第3圖為根據本案一些實施例所繪示輸入訊號SIN的波形圖； 第4圖為根據本案一些實施例所繪示校正時脈偏斜的模擬結果示意圖； 第5圖為根據本案之一些實施例所繪示的一種時脈偏斜校正方法的流程圖； 第6圖為根據本案一些實施例所繪示的一種類比數位轉換器裝置的示意圖； 第7A圖為根據本案之一些實施例所繪示第6圖中之調整電路之電路示意圖；以及 第7B圖為根據本案之一些實施例所繪示第6圖中之調整電路之電路示意圖。
100:類比數位轉換器裝置
110:類比數位轉換電路
120:校正電路
130:偏斜調整電路
140:輸出電路
CLK0 ~CLKM-1 :時脈訊號
Q0 ~QM-1 、CQ0 ~CQM-1 :量化輸出
SIN:輸入訊號
SOUT:數位訊號
T0 ~TM-1 :調整訊號

Claims (10)

  1. 一種類比數位轉換器裝置，包含： 複數個類比數位轉換電路，用以根據複數個時脈訊號轉換一輸入訊號以產生複數個第一量化輸出； 一校正電路，用以根據該些第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出；以及 一偏斜調整電路，更包含： 一第一調整電路，用以根據部分的該些第二量化輸出分析相鄰的時脈訊號以產生一調整資訊； 其中，該偏斜調整電路用以根據該些第二量化輸出以及該調整資訊分析該些時脈訊號於偶數個取樣週期內的一時間差資訊，以產生複數個調整訊號，其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  2. 如請求項1所述的類比數位轉換器裝置，其中該第一調整電路更包含： 複數個運算電路，用以接收部分的該些第二量化輸出，並且該些運算電路用以根據部分的該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 複數個統計電路，其中每一該些統計電路用以於一預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 一平均電路，用以執行一平均運算以平均該些計算訊號，以產生一參考訊號；以及 一比較電路，用以比較每一該些計算訊號與該參考訊號，以產生該調整資訊。
  3. 如請求項2所述的類比數位轉換器裝置，其中該偏斜調整電路更包含： 一第二調整電路，用以根據該調整資訊分析該些第二量化輸出中的偶數項量化輸出，以產生該些調整訊號的一第一部分；以及 一第三調整電路，用以分析該些第二量化輸出中的奇數項量化輸出，以產生該些調整訊號的一第二部分。
  4. 如請求項3所述的類比數位轉換器裝置，其中該第二調整電路更包含： 一延遲電路，用以延遲該些偶數個量化輸出中之一最後一者，以產生一延遲量化輸出； 複數個第一運算電路，用以依序接收該延遲量化輸出與該些偶數項量化輸出，並且該些第一運算電路用以根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 複數個統計電路，其中每一該些統計電路用以於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 一平均電路，用以執行一平均運算以平均該些計算訊號，以產生該參考訊號； 複數個比較電路，用以比較每一該些計算訊號與該參考訊號，以產生複數個偵測訊號；以及 複數個第二運算電路，其中每一該些第二運算電路用以根據該些偵測訊號中的一對應偵測訊號與該調整資訊執行一加法運算，以產生該些調整訊號的該第一部分。
  5. 如請求項3所述的類比數位轉換器裝置，其中該第三調整電路更包含： 一延遲電路，用以延遲該些奇數個量化輸出中之一最後一者，以產生一延遲量化輸出； 複數個第一運算電路，用以依序接收該延遲量化輸出與該些奇數項量化輸出，並且該些第一運算電路用以根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 複數個絕對值電路，其中每一該些絕對值電路用以根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 複數個統計電路，其中每一該些統計電路用以於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 一平均電路，用以執行一平均運算以平均該些計算訊號，以產生該參考訊號；以及 複數個比較電路，用以比較每一該些計算訊號與該參考訊號，以產生複數個偵測訊號，其中該些偵測訊號為該些調整訊號中的該第二部分。
  6. 一種時脈偏斜校正方法，包含： 根據複數個類比數位轉換電路所產生的複數個第一量化輸出執行至少一校正運算，以產生複數個第二量化輸出； 藉由一偏斜調整電路根據部分的該些第二量化輸出分析相鄰的時脈訊號，以產生一調整資訊；以及 藉由該偏斜調整電路依據該些第二量化輸出以及該調整資訊分析該些時脈訊號於偶數個取樣週期內的一時間差資訊，以產生複數個調整訊號； 其中該些調整訊號用以降低該些類比數位轉換電路的一時脈偏斜。
  7. 如請求項6所述的時脈偏斜校正方法，其中產生該調整資訊包含： 依序接收部分的該些第二量化輸出，並且複數個運算電路根據部分的該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 於一預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 執行一平均運算以平均該些計算訊號，以產生一參考訊號；以及 比較每一該些計算訊號與該參考訊號，以產生該調整資訊。
  8. 如請求項7所述的時脈偏斜校正方法，其中產生該些調整訊號包含： 藉由該偏斜調整電路根據該調整資訊分析該些第二量化輸出中的偶數項量化輸出，以產生該些調整訊號的一第一部分；以及 藉由該偏斜調整電路分析該些第二量化輸出中的奇數項量化輸出，以產生該些調整訊號的一第二部分。
  9. 如請求項8所述的時脈偏斜校正方法，其中產生該些調整訊號的該第一部分包含： 延遲該些偶數個量化輸出中之一最後一者，以產生一延遲量化輸出； 依序接收該延遲量化輸出與該些偶數項量化輸出，並且根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 執行一平均運算以平均該些計算訊號，以產生該參考訊號； 比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號；以及 根據該些偵測訊號中的一對應偵測訊號與該調整資訊執行一加法運算，以產生該些調整訊號的該第一部分。
  10. 如請求項8所述的時脈偏斜校正方法，其中產生該些調整訊號的該第二部分包含： 延遲該些奇數個量化輸出中之一最後一者，以產生一延遲量化輸出； 依序接收該延遲量化輸出與該些奇數項量化輸出，並且根據該延遲量化輸出與該些第二量化輸出中的兩個訊號分別產生複數個差值訊號； 根據該些差值訊號中的一對應差值訊號執行一絕對值運算，以產生對應的絕對值訊號； 於該預定期間內接收對應的絕對值訊號，並執行一統計運算，以輸出對應的計算訊號； 執行一平均運算以平均該些計算訊號，以產生該參考訊號；以及 比較每一該些計算訊號與該參考訊號，以產生該些偵測訊號，其中該些偵測訊號為該些調整訊號中的該第二部分。
TW109116768A 2020-05-20 2020-05-20 類比數位轉換器裝置以及時脈偏斜校正方法 TWI723880B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109116768A TWI723880B (zh) 2020-05-20 2020-05-20 類比數位轉換器裝置以及時脈偏斜校正方法
US17/035,748 US11075640B1 (en) 2020-05-20 2020-09-29 Analog to digital converter device and method for calibrating clock skew

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109116768A TWI723880B (zh) 2020-05-20 2020-05-20 類比數位轉換器裝置以及時脈偏斜校正方法

Publications (2)

Publication Number Publication Date
TWI723880B TWI723880B (zh) 2021-04-01
TW202145720A true TW202145720A (zh) 2021-12-01

Family

ID=76604628

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109116768A TWI723880B (zh) 2020-05-20 2020-05-20 類比數位轉換器裝置以及時脈偏斜校正方法

Country Status (2)

Country Link
US (1) US11075640B1 (zh)
TW (1) TWI723880B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI727797B (zh) * 2020-05-15 2021-05-11 瑞昱半導體股份有限公司 時間交錯式類比數位轉換器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250885B1 (en) * 2006-04-03 2007-07-31 Analog Devices, Inc. System and method for using timing skew estimation with a non-sequential time-interleaved analog-to-digital converter
US9000962B1 (en) * 2014-01-28 2015-04-07 Cadence Design Systems, Inc. System and method for interleaved analog-to-digital conversion having scalable self-calibration of timing
CN104038226B (zh) * 2014-06-25 2018-06-05 华为技术有限公司 多通道时间交织模数转换器
US9270291B1 (en) * 2015-01-13 2016-02-23 Broadcom Corporation High speed time-interleaved ADC gain offset and skew mitigation
TWI693799B (zh) * 2019-01-23 2020-05-11 創意電子股份有限公司 類比數位轉換器裝置與時脈偏斜校正方法

Also Published As

Publication number Publication date
US11075640B1 (en) 2021-07-27
TWI723880B (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
US10784882B2 (en) Analog to digital converter device and method of calibrating clock skew
US7808408B2 (en) Minimizing adverse effects of skew between two analog-to-digital converters
TWI704773B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
US9685970B1 (en) Analog-to-digital converting system and converting method
KR101082415B1 (ko) 계층구조 위상 디지털 변환기
WO2010013385A1 (ja) 時間測定回路、時間測定方法、それらを用いた時間デジタル変換器および試験装置
US10917103B2 (en) Analog-to-digital converter device and method for calibrating clock skew
TWI712267B (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
US8842029B2 (en) Area-efficiency delta modulator for quantizing an analog signal
US7405681B2 (en) A/D converter calibration test sequence insertion
TWI699975B (zh) 類比數位轉換器裝置與時脈偏斜校正方法
TW202145720A (zh) 類比數位轉換器裝置以及時脈偏斜校正方法
CN112448719B (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN113708762B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
CN113162622B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
US11515881B2 (en) Analog to digital converter device and method for calibrating clock skew
US11569833B2 (en) Analog to digital converter device and method for controlling calibration circuit
CN113271100B (zh) 模拟数字转换器装置以及时脉偏斜校正方法
CN111478702B (zh) 模拟数字转换器装置与时脉偏斜校正方法
CN115225085A (zh) 模拟数字转换器装置与校正电路控制方法
TW201933785A (zh) 類比數位轉換器校準系統
Murmann et al. BACKGROUND CALIBRATION OF TIMING SKEW IN TIME-INTERLEAVED A/D CONVERTERS