TW202138284A - 用於真空封裝之交錯 - Google Patents

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賢哲 洪
太寧 章
西恩 安德魯斯
珍 波斯
嘉偉 馬
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美商歐柏西迪恩感應器公司
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Abstract

在某些實施例中，本發明揭示包含一半導體層及一氣密密封件之機電系統以及製造該等系統之方法，該半導體層具有一平坦表面且包含導電及毗鄰非導電區域，並且該氣密密封件係施加在該平坦表面上方的。在某些實施例中，本發明揭示包含第一及第二平坦半導體層之機電裝置。該等半導體層中之每一者包含導電區域，且來自該等層中之每一者之至少一個導電區域彼此電耦合。本發明亦揭示製造該等機電裝置之方法。

Description

用於真空封裝之交錯
本發明一般而言係關於電子封裝。更具體而言，本發明係關於在導電交錯上方進行真空封裝。
MEMS裝置可在一真空中操作。舉例而言，一輻射熱計陣列可在一真空中操作以確保裝置之長久性及準確度。
諸如氣密密封之真空封裝技術一般在密封區中需要一平坦表面形貌。一氣密密封件係防止氣體及液體進入或離開一體積之一不透氣密封件。 一般而言，在氣密密封中，一平展介面比一非平展介面(例如，介面處之突出部)更合意，此乃因一非平展介面可導致一經降級密封件。在某些例項中，一經降級密封件可減小一真空之一有效性且降低一裝置(例如，一輻射熱計)之效能及長久性。
在某些應用中，可能需要經圖案化導電跡線橫穿密封區(例如，交錯)。舉例而言，經圖案化導電跡線可針對位於一真空內部之一輻射熱計陣列而產生電力及信號走線。將跡線圖案化可需要移除毗鄰跡線之間的導電材料，從而導致一非平坦表面。此非平坦形貌對於氣密密封程序係不合意的，此乃因(舉例而言)將一密封環沈積在此一形貌之頂部上可造成該密封環中之非所期望突出部及密封性質(例如，接合)之降級。為解決密封件降級問題，可在毗鄰跡線之間添加額外材料，但此會添加生產成本。此外，所添加材料不會產生一平坦形貌，且需要額外處理步驟(諸如化學機械平坦化或化學機械拋光(CMP))來產生一平坦形貌。
在一積體電路中將導電層接合可在經接合層中之每一者中需要一額外金屬或介電材料。在某些應用中，經接合層中之每一者在接合介面處需要一平坦表面以確保一良好接合。使用諸如CMP之平坦化技術以在金屬或介電材料上產生平展表面且產生平坦表面。如所提及，平坦化可係昂貴的(且在某些例項中，可係不可能的)，此乃因平坦表面面積增加。因此，可期望無需進行平坦化之接合技術。
本發明之實例包含在一平坦密封區中形成導電交錯之方法及藉由此等方法產生之裝置。在該等例示性方法中，可放棄在該等交錯中之毗鄰跡線之間進行材料移除，從而允許形貌保持適合於進行密封之一形狀或減少對用以產生一平坦形貌之額外材料(及處理)之需要。
在某些實施例中，一種用於製造機電系統之方法包含：提供具有一平坦表面之一半導體層；藉由修改該半導體層之一組成來在該半導體層中產生導電區域及毗鄰非導電區域，其中該平坦表面包括該等導電區域及該等非導電區域之表面；及將一氣密密封件施加在該平坦表面上方以產生一經氣密密封體積，其中：該等導電區域中之一導電區域包括一第一部分及一第二部分，該導電區域之該第一部分係在該經氣密密封體積下方，且該導電區域之該第二部分不在該經氣密密封體積下方。
在某些實施例中，在該半導體層中產生該等導電區域包括對該半導體層之區域進行摻雜以產生導電區域。
在某些實施例中，對該半導體層之該等區域進行摻雜進一步包括對該等區域進行N型摻雜。
在某些實施例中，該方法進一步包含對該半導體層之區域進行P型摻雜以產生該等非導電區域。
在某些實施例中，該經氣密密封體積係一真空。
在某些實施例中，該等導電區域係在不改變該半導體層之一形貌的情況下產生。
在某些實施例中，在該半導體層中產生該等導電區域包括在該半導體層之區域中形成一矽化物以產生導電區域。
在某些實施例中，形成該矽化物進一步包括將經圖案化金屬沈積在該半導體層之頂部上。
在某些實施例中，該半導體層之一表面跨越大於620 mm × 750 mm之尺寸。
在某些實施例中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在某些實施例中，該等導電區域係在不自該半導體層移除材料的情況下產生。
在某些實施例中，該方法進一步包含將一通孔電耦合至該導電區域。
在某些實施例中，該方法進一步包含將該導電區域電耦合至一輻射熱計電路。
在某些實施例中，提供具有該平坦表面之一半導體層包括將該半導體層沈積在一玻璃基板上。
在某些實施例中，該方法進一步包含在該半導體層上方並在該氣密密封件下方提供一絕緣層。
在某些實施例中，該方法包含將該等非導電區域氧化。
在某些實施例中，該方法進一步包含將該半導體層分離成複數個經分離部分，其中施加該氣密密封件進一步包括將一氣密密封件施加在一經分離部分之頂部上。
在某些實施例中，一種機電系統包含：一半導體層，其具有一平坦表面，其中該半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一經修改材料且毗鄰非導電區域包括該材料；及一氣密密封件，其被施加在該平坦表面上方，其中該氣密密封件產生一經氣密密封體積，其中：該等導電區域中之一導電區域包括一第一部分及一第二部分，該導電區域之該第一部分係在該經氣密密封體積下方，且該導電區域之該第二部分不在該經氣密密封體積下方。
在某些實施例中，對該半導體層之該等導電區域進行摻雜。
在某些實施例中，該等導電區域包括N型摻雜劑。
在某些實施例中，該等非導電區域包括P型摻雜劑。
在某些實施例中，該等導電區域係在不改變該半導體層之一形貌的情況下產生。
在某些實施例中，該等導電區域包括一矽化物。
在某些實施例中，藉由將經圖案化金屬沈積在該半導體層之頂部上來形成該矽化物。
在某些實施例中，該半導體層之一表面跨越大於620 mm × 750 mm之尺寸。
在某些實施例中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在某些實施例中，該等導電區域係在不自該半導體層移除材料的情況下產生。
在某些實施例中，該系統進一步包含電耦合至該導電區域之一通孔。
在某些實施例中，將該等導電區域中之至少一者電耦合至一輻射熱計電路。
在某些實施例中，該系統進一步包含一玻璃基板，其中將該半導體層沈積在該玻璃基板上。
在某些實施例中，該系統進一步包含在該半導體層上方並在該氣密密封件下方之一絕緣層。
在某些實施例中，將該等非導電區域氧化。
在某些實施例中，對該等非導電區域之修改不同於對該等導電區域之修改。
本發明之實例包含將兩個平坦半導體層接合之方法及藉由此等方法產生之裝置。在該等例示性方法中，可在進行接合之前放棄平坦化步驟。
在某些實施例中，一種用於製造機電系統之方法包括：提供具有一第一平坦表面之一第一半導體層；藉由修改該第一半導體層之一組成來在該第一半導體層中產生導電區域及毗鄰非導電區域；提供具有一第二平坦表面之一第二半導體層；藉由修改該第二半導體層之一組成來在該第二半導體層中產生導電區域及毗鄰非導電區域；將該等第一半導體層與第二半導體層接合，其中該第二平坦表面平行於該第一平坦表面及將該第二半導體層電耦合至該第一半導體層。
在某些實施例中，在該等第一及第二半導體層中產生該等導電區域包括對該等半導體層之區域進行摻雜以產生導電區域。
在某些實施例中，對該等半導體層之該等區域進行摻雜進一步包括對該等區域進行N型摻雜。
在某些實施例中，該方法進一步包括對該等半導體層之區域進行P型摻雜以產生該等非導電區域。
在某些實施例中，該等導電區域係在不改變該等半導體層之一形貌的情況下產生。
在某些實施例中，在該等半導體層中產生該等導電區域包括在該等半導體層之區域中形成一矽化物以產生導電區域。
在某些實施例中，該等半導體層中之該等非導電區域包括未經摻雜之半導體。
在某些實施例中，該等導電區域係在不自該等半導體層移除材料的情況下產生。
在某些實施例中，該方法進一步包括對該等第一及第二平坦表面進行表面處理。
在某些實施例中，該方法進一步包括在將該等第一半導體層與第二半導體層接合之前將該等經表面處理之平坦表面活化。
在某些實施例中，將該第二半導體層電耦合至該第一半導體層包括將該第二半導體層之一導電區域電耦合至該第一半導體層之一導電區域。
在某些實施例中，該方法進一步包括將該第一半導體層之該等導電區域中之一第二導電區域電耦合至該第二半導體層之該等導電區域中之一第二導電區域，其中該等第二導電區域與該等第一導電區域電解耦。
在某些實施例中，該等經電耦合之導電區域形成信號線。
在某些實施例中，該方法進一步包括將該等非導電區域氧化。
在某些實施例中，該方法進一步包括將該等經接合半導體層分離成複數個經分離部分，每一者分離部分與一機電系統相關聯。
在某些實施例中，該等第一及第二平坦表面具有小於1 nm之一均方根粗糙度。
在某些實施例中，一種機電系統包括：一第一半導體層，其具有一第一平坦表面，其中該第一半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一第一經修改材料且毗鄰非導電區域包括該第一材料；及一第二平坦半導體層，其具有一第二平坦表面，其中該第二半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一第二經修改材料且毗鄰非導電區域包括該第二材料，其中：該第一平坦表面平行於該第二平坦表面，且該第一半導體層之一導電區域電耦合至該第二半導體層之一導電區域。
在某些實施例中，對該等第一及第二半導體層之該等導電區域進行摻雜。
在某些實施例中，該等導電區域包括N型摻雜劑。
在某些實施例中，該等非導電區域包括P型摻雜劑。
在某些實施例中，該等導電區域係在不改變該等半導體層之一形貌的情況下產生。
在某些實施例中，該等導電區域包括一矽化物。
在某些實施例中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在某些實施例中，該等導電區域係在不自該等半導體層移除材料的情況下產生。
在某些實施例中，對該等第一及第二平坦半導體層進行表面處理。
在某些實施例中，將該第二半導體層之一導電區域電耦合至該第一半導體層之一導電區域。
在某些實施例中，將該第一半導體層之該等導電區域中之一第二導電區域電耦合至該第二半導體層之該等導電區域中之一第二導電區域，且該等第二導電區域與該等第一導電區域電解耦。
在某些實施例中，該等經電耦合之導電區域係信號線。
在某些實施例中，將該等非導電區域氧化。
在某些實施例中，該等第一及第二平坦表面具有小於1 nm之一均方根粗糙度。
本發明之實例包含一種將一機電裝置之一第一部分與一第二部分接合之方法。在該等例示性方法中，與不具有所揭示特徵之接合相比，接合之強度及/或均勻性可得到改良。
在某些實施例中，一種製造一機電裝置之方法包含：提供具有一接合區域的一裝置之一第一部分；將特徵添加在該接合區域中的該第一部分之該表面上；將一介面層沈積在該等特徵上；將該裝置之一第二部分定位在該接合區域上面；及在該接合區域處將該裝置之該等第一部分與第二部分接合。
在某些實施例中，該方法包含將一絕緣層沈積在該等特徵與該介面層之間。
在某些實施例中，該第一部分包含一非矽材料。
在某些實施例中，該等特徵包含一導電材料。
相關申請案之交叉參考
本申請案主張於2020年2月21日提出申請之美國臨時申請案第62/980,096號及於2020年3月30日提出申請之美國臨時申請案第63/002,229號的權益，每一申請案之內容以其全文引用方式併入本文中。
在對實施例之以下說明中，參考形成本發明之一部分且其中藉由圖解說明方式展示可實踐之特定實施例之隨附圖式。應理解，在不背離所揭示實施例之範疇的情況下可使用其他實施例且可做出結構性改變。
本發明之實例包含在一平坦密封區中形成導電交錯之方法及藉由此等方法產生之裝置。在該等例示性方法中，可放棄在該等交錯中之毗鄰跡線之間進行材料移除，從而允許形貌保持適合於進行密封之一形狀或減少對用以產生一平坦形貌之額外材料(及處理)之需要。
圖1A圖解說明一半導體裝置之一密封區域中之導電交錯之一俯視圖。所圖解說明堆疊包含導電交錯102、絕緣層104 (見圖1B)及密封金屬環106。該堆疊沈積在一基板110上面。出於對導電交錯進行清晰及較佳圖解說明目的，圖1A中未展示堆疊之某些細節(例如，絕緣層104)。
圖1B圖解說明由圖1A中之虛線圓圈指示的(舉例而言)一裝置之一區之一密封區域中之一堆疊之一剖視圖。所圖解說明堆疊包含導電交錯102、絕緣層104及密封金屬環106。密封金屬環106包含突出部108。
在某些例項中，在沈積絕緣層104及應用密封金屬環106之前，藉由將一金屬層沈積在一基板110上方來產生導電交錯102。在沈積金屬層之後，藉由移除毗鄰跡線之間的導電材料來圖案化交錯102。在將導電材料移除之後，將絕緣體104沈積在交錯102上方，且將密封金屬環106沈積在絕緣體104上方。將一密封環沈積在此一形貌之頂部上可造成密封環中之突出部108。在某些例項中，該等步驟可造成密封性質之降級。
另一選擇係，可在毗鄰跡線之間添加額外材料以產生一平坦形貌使得可消除突出部108 (例如，絕緣體及密封環係平坦的)。在此等例項中，無法僅僅添加額外材料來產生一平坦形貌。需要諸如化學機械平坦化或CMP之進一步處理步驟來產生一平坦形貌。然而，添加材料及處理步驟可添加生產成本。
圖2A圖解說明根據本發明之實例的具有一平坦形貌的一機電裝置200之一密封區域中之導電交錯之一俯視圖。該密封區域可係一裝置(舉例而言，一熱成像裝置)之一部分。在某些實施例中，該裝置係一輻射熱計。在某些實施例中，該裝置包含一玻璃基板且將所圖解說明堆疊沈積在該玻璃基板(例如，LCD玻璃基板)上。舉例而言，該裝置包含一輻射熱計陣列及周邊電路系統。在某些例項中，該玻璃基板係具有620 mm × 750 mm之尺寸之一第3.5代玻璃基板。
在某些實施例中，在將感測器放置至裝置上(例如，在輻射熱計位準處)之前執行一封裝步驟。在某些實施例中，在將感測器放置在裝置上之後執行該封裝步驟。
所圖解說明堆疊包含導電交錯202A、絕緣層204 (見圖2B)及密封金屬環206。將該堆疊沈積在一基板210上面。在某些實施例中，一密封介面區域具有一長度212，長度212係密封件與交錯區域之間的介面之一長度。出於對導電交錯進行清晰及較佳圖解說明目的，圖2A中未展示堆疊之某些細節(例如，絕緣層204)。
在某些實施例中，密封金屬環206圍封一真空區域208。舉例而言，對該真空區域進行氣密密封，且密封金屬環206充當一氣密密封件。在某些實施例中，真空區域208係由交錯上方之氣密密封件產生之一氣密密封體積。在某些實施例中，一非真空區域228係在該真空區域外部。舉例而言，該非真空區域不在該氣密密封體積下方。亦即，該半導體層之一第一部分(例如，一導電區域之一第一部分)可係在該真空區域內部，且該半導體層之一第二部分(例如，該導電區域之一第二部分)可係在該氣密密封體積外部。在某些實施例中，該氣密密封件係一非導電密封件。
圖2B圖解說明根據本發明之實例的具有一平坦形貌之一密封區域(舉例而言，由圖2A中之虛線圓圈指示之區)中之導電交錯之一剖視圖。在此實例中，該密封區域係真空區域與非真空區域之間的一介面。在某些實施例中，密封區域中之密封金屬環下方之一表面係平坦的。在某些實施例中，導電交錯具有一寬度214及一高度216。
在某些實施例中，導電交錯202A中之至少一者包含真空區域中之一部分及非真空區域中之一部分。導電交錯係藉由穿越密封區域而自非真空區域走線至真空區域。
所圖解說明堆疊包含導電交錯202A、非導電區域202B、絕緣層204及密封金屬環206。在某些實施例中，該等層係平坦的使得前述步驟不使裝置之特性(例如，密封性質)實質上降級。
在某些實施例中，導電交錯202A係在半導體層之導電區域中且非導電區域202B係半導體層之毗鄰非導電區域。在某些實例中，導電區域包括一經修改材料(例如，經摻雜N型半導體、矽化物)且非導電區域包括該材料(例如，經摻雜P型半導體、未經摻雜之半導體)。如本文中所使用，若一區域包含一材料且該區域係藉由進行摻雜或矽化物形成來修改的，則該區域仍包含該材料。
在某些實施例中，堆疊之半導體層包含一平坦表面218且該平坦表面包括導電交錯202A及非導電區域202B之表面。在某些實施例中，導電區域包含一經氣密密封體積(例如，真空區域208)下方之一第一部分(例如，第一部分202B，如圖2A中所圖解說明)及不在該經氣密密封體積(例如，非真空區域228)下方之一第二部分(例如，第二部分202C，如圖2B中所圖解說明)。
作為一實例，密封介面區域之長度212可係大約100 µm。若導電交錯係平直的且垂直於密封介面，則導電交錯將具有大約100 µm之一長度。在某些實例中，每一導電交錯之寬度214可係大約20 µm且每一導電交錯彼此分開大約20 µm。半導體層可具有大約200 nm之一高度216。
本文中所闡述及所圖解說明之導電交錯並非限制性的，除非另有陳述。應理解，導電交錯可具有不同於所闡述實施例之間隔、尺寸及性質。
在某些實施例中，包含導電交錯202A及非導電區域202B之一層係一平坦半導體層。在某些實施例中，藉由將半導體層之平坦表面之一組成修改為導電的來產生導電交錯202A。舉例而言，在修改其組成之前，平坦半導體層係一非晶矽層。在某些實施例中，亦將平坦表面下方之半導體層之組成修改為導電的。在某些實施例中，修改一層(例如，半導體層)之一組成不包含移除正被修改之層中之材料且接著在其位置中添加另一材料。舉例而言，對半導體層進行摻雜。作為另一實例，矽化物係由半導體層形成。
在某些實施例中，在進行分離之前，用以產生導電交錯之一半導體層跨越大於620 mm × 750 mm之尺寸。舉例而言，在進行單粒化之前，將半導體層沈積在具有620 mm × 750 mm之尺寸之一第3.5代玻璃基板上方；半導體層包含配置成一陣列之複數個半導體部分，每一部分對應於一單個裝置。半導體層可係連續的或不連續的(例如，該層包含毗鄰部分之間的裂縫或間隙)。在某些例項中，在進行單粒化之前，半導體層之尺寸可係過大的而不能使平坦化(例如，化學機械平坦化，CMP)具成本效益。因此，有利地，本文中所闡述之實施例可在不進行平坦化的情況下產生包含一(若干)交錯之一平坦半導體層。在某些實施例中，在形成耦合至半導體層之裝置(例如，輻射熱計)之後，可將玻璃基板、半導體層及裝置之堆疊分離成較小部分(例如，晶圓大小部分)以用於進行氣密密封。
在某些實施例中，由於半導體層係平坦的(例如，在形成導電交錯期間不產生突出部)，因此無需對半導體層進行平坦化(例如，化學機械平坦化)。作為一例示性優點，可減少製造裝置之複雜性及成本，此乃因不再需要平坦化步驟。在某些例項中，產生具有一半導體層(例如，不具有金屬沈積)之導電交錯可足以滿足裝置之電要求(例如，延遲、雜訊、電壓降)。因此，在此等例項中，裝置之成本及複雜性可保持為較低，此乃因可在無需進行平坦化的情況下滿足裝置要求。在其中平坦化並非一可行替代方案(舉例而言，在一板級處理規模上)之彼等例項中，本文中所揭示之實施例可藉由消除一平坦化步驟來促進處理。
在某些實施例中，藉由對平坦半導體層之特定區域進行摻雜來產生導電交錯202A。舉例而言，該等特定區域係導電交錯之圖案。在某些實施例中，用N型摻雜劑對平坦半導體層之特定區域進行摻雜。
在某些實施例中，與導電交錯202A相比，非導電區域202B較不導電。在某些實施例中，非導電區域202B包含未經摻雜矽，而導電交錯202A包含一更導電之材料(例如，經摻雜矽、矽化物)。在某些實施例中，用P型摻雜劑對非導電區域202B進行摻雜。在某些實施例中，將非導電區域202B氧化。在某些實施例中，非導電區域之電阻率係大約1012 歐姆-cm。
舉例而言，可藉由在一化學汽相沈積(CVD)室中進行前體氣相摻雜或藉由植入來對非晶矽進行摻雜。N型摻雜劑可係磷或砷。在氣相中，磷可對應於膦(PH3 )，且砷可對應於胂(AsH3 )。P型摻雜劑可係硼，其在氣相中可對應於二硼烷(B2 H6 )。
作為一實例，在大約0.1之摻雜比率(PH3 /SiH4 )下在一氣相中，對於一微晶矽可達成大約10毫歐姆-cm之一較低電阻率。在一大約10-5 氣相比率(B2 H6/SiH4 )下，可藉由進行P型輕摻雜來達成一較低導電率。
在某些實施例中，導電交錯包含一矽化物。舉例而言，導電交錯係一非晶矽層內之矽化物饋通。
在某些實施例中，藉由將金屬圖案化地沈積至一非晶矽層上來形成矽化物。矽化物形成之非限制性實例闡述於WO 2019/178402中，該等實例之全部內容出於所有目的而以引用方式併入本文中。該圖案對應於饋通或交錯之位置。舉例而言，將經圖案化金屬沈積在一非晶矽層之頂部上。經圖案化金屬及非晶矽可藉由退火來發生反應。在退火之後，經圖案化金屬旋即與矽一起擴散並形成矽化物。與擴散之前經圖案化金屬與矽之經組合體積相比，矽化物之形成造成一總體體積減小。在給定經圖案化金屬及非晶矽之尺寸(例如，寬度、高度、厚度)及質量的情況下，可基於經圖案化金屬而導出所形成矽化物及導電交錯之尺寸，且可使用具有適當尺寸及質量之經圖案化金屬來產生具有所期望尺寸之一矽化物交錯。
在某些實施例中，矽化物係橫向地形成的。一絕緣層位於非晶矽層下方。在某些實施例中，絕緣層在一橫向方向(亦即，平行於絕緣層之方向)上約束矽化物形成。在給定經圖案化金屬之尺寸及質量的情況下，若絕緣層將矽化物形成約束至橫向方向，則可導出矽化物交錯之橫向尺寸(例如，寬度)。因此，可使用具有適當尺寸及質量之經圖案化金屬來產生具有一所期望寬度之一矽化物交錯。
舉例而言，如圖2C中所圖解說明，將經圖案化金屬222沈積在一非晶矽層220之頂部上。使用所闡述方法中之任一者(例如，使用具有適當尺寸及質量之經圖案化金屬來產生所期望交錯尺寸)來形成矽化物導電交錯224。在形成導電交錯之後，可使用所闡述方法中之任一方法將一密封件226沈積在矽層及導電交錯上面。
在某些實施例中，儘管與一毗鄰非晶矽部分相比，矽化物之形成可造成一厚度偏移，但該偏移可係足夠小的(例如，該偏移顯著小於步長)以在無需進行平坦化的情況下允許接合發生。在某些實施例中，偏移具有小於40 nm之一RMS值，其可足以維持該密封件周圍之一環境與該密封件內之一體積之間的15x103 atm之一壓力差。 因此，在某些實施例中，取決於裝置要求，用矽化物形成交錯以減小電阻率可係有利的。舉例而言，NiSi之電阻率係大約4微歐姆-cm。作為另一實例，Ni2 Si具有大約24微歐姆-cm之一電阻率。
圖2D圖解說明導電交錯之一實施例。在某些實施例中，可在不具有一偏移的情況下形成矽化物交錯。可藉由最初在一絕緣層(例如，玻璃基板)上方產生經圖案化第一溝槽230來形成矽化物交錯。在某些實施例中，經圖案化溝槽係經圖案化絕緣體232之間的空間。在某些實施例中，在同一絕緣層上形成經圖案化絕緣體。在某些實施例中，將經圖案化絕緣體沈積在絕緣層(例如，絕緣層220)上。
接著將非晶矽層234沈積在第一溝槽及經圖案化絕緣體上。在某些實施例中，非晶矽之厚度係實質上均勻的且小於第一溝槽之高度(例如，該非晶矽不填充第一溝槽)。因此，該非晶矽層將包含第一溝槽上方之第二溝槽236。可將經圖案化金屬238沈積在第二溝槽236之頂部上，且可使用上文所闡述之方法來形成矽化物240。歸因於非晶矽層下方之經圖案化絕緣體及絕緣層，可將所形成矽化物侷限在第一溝槽中。在一實施例中，在給定經圖案化金屬及非晶矽之尺寸及質量的情況下，可對該尺寸及質量進行控制使得所形成矽化物之高度與第一溝槽之高度實質上相同，藉此在不具有一偏移的情況下產生矽化物交錯。在某些實施例中，可將一密封件242施加在矽化物交錯上方；該密封件可實質上類似於本文中所闡述之密封件(例如，密封金屬環206、密封件226)。
儘管闡述特定摻雜劑、矽化物及電阻率，但應理解，平坦半導體層可具有不同於上文所闡述之性質的性質。舉例而言，取決於裝置之要求(例如，諸如延遲之時序要求、諸如IR降之電力要求)，導電交錯可比出於最佳化目而闡述的更導電或較不導電。
儘管闡述矽化物形成之特定方法，但應理解，矽化物形成之其他方法可在不背離本發明之範疇的情況下形成導電交錯。
在某些實施例中，一旦使用上文所闡述之方法來形成交錯(例如，界定導電區域)，便可將對應於一裝置之每一組交錯分離。可將一絕緣層及一密封金屬環沈積在交錯上方，從而產生本文中所闡述之裝置之真空及非真空區域。
在某些實施例中，將交錯中之至少一者電耦合至一通孔。舉例而言，該通孔允許將交錯電耦合至另一電元件(例如，在一裝置上之一不同層、接腳或輸入上進行走線)。
在某些實施例中，將交錯中之至少一者電耦合至一輻射熱計陣列。在某些實施例中，該輻射熱計陣列駐留在真空區域中。在某些實施例中，將導電交錯中之至少一者電耦合至與輻射熱計陣列相關聯的一電路。在某些實施例中，該電路係非真空區域中之一輻射熱計讀出電路。在某些實施例中，該電路係一電壓驅動電路。在某些實施例中，該等交錯係穿越密封區域且在真空區域與非真空區域之間攜載信號之信號線。
圖3圖解說明根據本發明之實例的在具有一平坦形貌之一密封區域中形成導電交錯之一方法300。方法300包含提供具有一平坦表面之一半導體層(步驟302)。舉例而言，該半導體層可係關於圖2A至圖2D而闡述之半導體層。在某些實施例中，該半導體層係一非晶矽層。
方法300包含藉由將半導體層之一組成修改為導電的來在該半導體層中產生導電區域(例如，導電交錯) (步驟304)。在某些實施例中，在半導體層中產生導電區域進一步包含將平坦表面下方之半導體層之區域之組成修改為導電的。舉例而言，藉由增加半導體層之所界定區域之導電率來產生導電區域，如本文中所闡述。
在某些實施例中，產生導電區域不包含對半導體層進行平坦化。舉例而言，若無需進行金屬沈積來產生導電區域，則將不會產生步驟且將不需要進行平坦化，如本文中所闡述。
在某些實施例中，該等導電區域係在不改變該半導體層之一形貌的情況下產生。在某些實施例中，該等導電區域係在不自該半導體層移除材料的情況下產生。
在某些實施例中，在該半導體層中產生該等導電區域包含對該等導電區域進行摻雜。在某些實施例中，對該等導電區域進行摻雜進一步包含對該等區域進行N型摻雜(例如，用N型摻雜劑對該等導電區域進行摻雜)。在某些實施例中，該方法進一步包含用P型摻雜劑對非導電區域進行摻雜。在某些實施例中，該半導體層中之非導電區域包含未經摻雜之半導體。在某些實施例中，該方法進一步包含將非導電區域氧化。為簡潔起見，上文關於圖2A及圖2B而闡述例示性半導體材料、摻雜劑及摻雜方法。為了簡潔，此處將不重複進行說明。
在某些實施例中，在該半導體層中產生導電區域包含在該等導電區域中形成一矽化物。為簡潔起見，上文關於圖2C至圖2D而闡述在該等導電區域中形成例示性矽化物之方法。為了簡潔，此處將不重複進行說明。
方法300包含施加一密封件(步驟306)。在某些實施例中，施加一密封件包含將一氣密密封件施加在該平坦表面上方以產生一經氣密密封體積。舉例而言，如關於圖2A至圖2D所闡述，該真空區域係藉由將一密封金屬環接合至包含該半導體層之一裝置來產生。作為另一實例，如關於圖2A至圖2D所闡述，該真空區域係藉由將一非導電密封件接合至包含該半導體層之一裝置來產生。
在某些實施例中，該等導電區域中之一導電區域包括一第一部分及一第二部分，該導電區域之該第一部分係在該經氣密密封體積(例如，該真空區域)中，且該導電區域之該第二部分不在該經氣密密封體積(例如，該非真空區域)下方。舉例而言，如關於圖2A及圖2D所闡述，該等導電交錯中之至少一者包含該真空區域中之一部分及該非真空區域中之一部分。
在某些實施例中，一非真空區域環繞該真空區域，且該真空區域與該非真空區域之間的一介面係平坦的。舉例而言，如關於圖2A所闡述，該非真空區域環繞該真空區域，且該密封區係平坦的。
在某些實施例中，該半導體層跨越大於620 mm × 750 mm之一尺寸。在某些實施例中，該半導體層包含複數個部分，每一部分對應於一單個裝置；所圖解說明半導體層係該半導體層之一個部分。
在某些實施例中，方法300包含將一通孔電耦合至該導電區域。在某些實施例中，方法300包含將該導電區域電耦合至一輻射熱計電路。
在某些實施例中，方法300包含在該半導體層上方提供一絕緣層。舉例而言，如關於圖2B所闡述，該絕緣層係絕緣層204。如本文中所使用，當一第二層(例如，絕緣層204)相對於一第一層(例如，半導體層202)位於與基板(例如，基板210)相對之一方向上時，該第二層係在該第一層「上方」。
在某些實施例中，方法300包含將該半導體層沈積在一玻璃基板上。舉例而言，如關於圖2A至圖2D所闡述，可將包含半導體層之裝置200沈積在一玻璃基板上。
本發明之實例包含將兩個平坦半導體層接合之方法及藉由此等方法產生之裝置。在根據本發明之實例之該等例示性方法中，可在進行接合之前放棄平坦化步驟。
圖4A至圖4D圖解說明一已知例示性接合方法。圖4A圖解說明包含開始晶圓402、銅互連線404、晶種層406及經圖案化金屬408之一第一層400。
圖4B圖解說明將一個氧化物層410沈積在晶圓及經圖案化金屬上方之後的第一層400。如所圖解說明，氧化物層410填充毗鄰經圖案化金屬408之間的間隙且包含歸因於經圖案化金屬之步驟。為了產生用於接合之一平坦表面，需要將第一層400平坦化。
圖4C圖解說明進行平坦化之後的第一層400。舉例而言，使用CMP來將該第一層平坦化。在進行平坦化之後，移除經圖案化金屬上方之氧化物層之部分，從而曝露經圖案化金屬，且剩餘氧化物層及經圖案化金屬係平坦的。
圖4D圖解說明接合至一第二層412之第一層400。第二層412實質上類似於第一層400。換言之，用關於圖4A至圖4C而闡述之方法來製作第二層412。具體而言，為了確保該等第一層與第二層之間的一良好接合，將該等第一層與第二層之介接表面平坦化。
圖5A至圖5D圖解說明根據本發明之實例的將兩個平坦半導體層接合之一方法。
圖5A圖解說明沈積在基板500上之一第一半導體層502。在某些實施例中，第一半導體層502包含一平坦表面。在某些實施例中，第一半導體層502係未經摻雜非晶矽。應理解，所圖解說明組態僅僅係例示性的。在不背離本發明之範疇的情況下，半導體層可包含額外層或不同層組合。
在某些實施例中，由於半導體層具有一平坦表面，因此無需對半導體層進行平坦化(例如，CMP) (例如，無需移除一個氧化物層，如圖1C中所圖解說明)。在某些實施例中，當半導體層具有一平坦表面時，可減少CMP之使用。作為一例示性優點，當自製造程序省略平坦化步驟時，可減少製造裝置之複雜性及成本。在某些例項中，產生具有一半導體層(例如，不具有金屬或氧化物沈積)之導電區域可足以滿足包含半導體層之一電裝置之電要求(例如，延遲、雜訊、電壓降)。因此，在此等例項中，裝置之成本及複雜性可保持為較低，此乃因可在無需進行平坦化的情況下滿足裝置要求。
圖5B圖解說明已產生導電區域504A之後的第一半導體層502。在某些實施例中，包含導電區域504A及毗鄰於該等導電區域之非導電區域504B之層。
在某些實施例中，藉由將半導體層之平坦表面之一組成修改為導電的來產生導電區域504A。舉例而言，在修改其組成之前，平坦半導體層係一非晶矽層。在某些實施例中，將平坦表面下方之半導體層之組成修改為導電的(例如，導電區域係導電體積)。
作為一實例，每一導電區域之寬度可係在0.1 µm與5 µm之間，且每一導電區域可彼此分開0.1 µm至5 µm。半導體層可具有介於10 nm與500 nm之間的一高度。本文中所闡述及所圖解說明之導電區域係非限制性的，除非另有陳述。應理解，導電區域可具有不同於所闡述實施例之間隔、尺寸及性質。
在某些實施例中，藉由對平坦半導體層之特定區進行摻雜來產生導電區域504A。舉例而言，特定區係經接合半導體層中之導電區域之圖案，此在下文中將進行更詳細闡述。在某些實施例中，用N型摻雜劑對平坦半導體層之特定區進行摻雜(例如，載體係電子)。在某些實施例中，用P型摻雜劑對導電區域504A進行摻雜(例如，載體係電洞)。
在某些實施例中，與導電區域504A相比，非導電區域504B較不導電。在某些實施例中，非導電區域504B包含未經摻雜矽，而導電區域504A包含一更導電之材料(例如，經摻雜矽、矽化物)。在某些實施例中，用P型摻雜劑對非導電區域504B進行摻雜。在某些實施例中，將非導電區域504B氧化。作為一實例，將非導電區域氧化以增加區域之電阻。
舉例而言，可藉由在一CVD室中進行前體氣相摻雜或藉由植入來對非晶矽進行摻雜。N型摻雜劑可係磷或砷。在氣相中，磷可對應於膦(PH3 )，且砷可對應於胂(AsH3 )。P型摻雜劑可係硼，其在氣相中可對應於二硼烷(B2 H6 )。
在某些實施例中，導電區域之電阻率係大約1012 歐姆-cm。作為一實例，對於0.1之一氣相摻雜比率(PH3 /SiH4 )之一微晶矽，可達成接近10毫歐姆-cm之一較低電阻率。可藉由在一大約10-5 氣相比率(B2 H6/SiH4 )下進行P型輕摻雜來達成一較低導電率。
在某些實施例中，該等導電區域包含一矽化物。舉例而言，該等導電區域係一非晶矽層內之導電矽化物通道。
在某些實施例中，矽化物係藉由將金屬圖案化地沈積至一非晶矽層上來形成。矽化物形成之非限制性實例闡述於WO 2019/178402中，該等實例之全部內容出於所有目的而以引用方式併入本文中。該圖案對應於導電區域之位置。舉例而言，將經圖案化金屬沈積在一非晶矽層之頂部上。經圖案化金屬與非晶矽可藉由退火來發生反應。在退火之後，經圖案化金屬旋即與矽一起擴散並形成矽化物。與擴散之前的經圖案化金屬與矽之經組合體積相比，矽化物之形成會造成一總體體積減小。在給出經圖案化金屬及非晶矽之尺寸(例如，寬度、高度、厚度)及質量的情況下，可基於經圖案化金屬而導出所形成矽化物及導電區域之尺寸，且可使用具有適當尺寸及質量之經圖案化金屬來產生具有所期望尺寸之一矽化物區域。
在某些實施例中，矽化物係橫向地形成的。一絕緣層位於非晶矽層下方。在某些實施例中，絕緣層在一橫向方向 (亦即，平行於絕緣層之方向)上約束矽化物形成。在給出經圖案化金屬之尺寸及質量的情況下，若絕緣層將矽化物形成約束至橫向方向，則可導出矽化物導電區域之橫向尺寸(例如，寬度)。因此，可使用具有適當尺寸及質量之經圖案化金屬來產生具有一所期望寬度之一矽化物導電區域。
舉例而言，如圖5C中所圖解說明，將經圖案化金屬522沈積在一非晶矽層520之頂部上。使用所闡述方法中之任一方法(例如，使用具有適當尺寸及質量之經圖案化金屬來產生所期望尺寸)來形成矽化物導電區域524。包含矽化物導電區域524之此半導體層可用作第一半導體層502。
在某些實施例中，儘管與一毗鄰非晶矽部分相比，矽化物之形成可造成一厚度偏移，但該偏移可係足夠小的(例如，該偏移顯著小於步長)以在無需進行平坦化的情況下允許接合發生。在某些實施例中，該等偏移具有小於40 nm之一RMS值。 因此，在某些實施例中，取決於裝置要求，形成具有矽化物之導電區域以減小電阻率可係有利的。舉例而言，NiSi之電阻率係大約4微歐姆-cm。作為另一實例，Ni2 Si具有大約24微歐姆-cm之一電阻率。
圖5D圖解說明導電區域之一實施例。在某些實施例中，可在不具有一偏移的情況下形成矽化物導電區域。可藉由最初在一絕緣層(例如，玻璃基板)上方產生經圖案化第一溝槽530來形成矽化物導電區域。在某些實施例中，經圖案化溝槽係經圖案化絕緣體532之間的空間。在某些實施例中，在同一絕緣層上形成經圖案化絕緣體。在某些實施例中，將經圖案化絕緣體沈積在絕緣層(例如，絕緣層520)上。
接著將非晶矽層534沈積在第一溝槽及經圖案化絕緣體上。在某些實施例中，非晶矽之厚度係實質上均勻的且小於第一溝槽之高度(例如，非晶矽不填充第一溝槽)。因此，非晶矽層將包含第一溝槽上方之第二溝槽536。可將經圖案化金屬538沈積在第二溝槽536之頂部上，且矽化物540可使用上文所闡述之方法來形成。歸因於非晶矽層下方之經圖案化絕緣體及絕緣層，可將所形成矽化物侷限在第一溝槽中。在一實施例中，在給定經圖案化金屬及非晶矽之尺寸及質量的情況下，尺寸及質量可得到控制使得所形成矽化物之高度與第一溝槽之高度實質上相同，藉此產生不具有一偏移之矽化物導電區域。包含矽化物導電區域524之此半導體層可用作第一半導體層502。
儘管闡述特定摻雜劑、矽化物及電阻率，但應理解，平坦半導體層可具有不同於上文所闡述之性質的性質。舉例而言，取決於裝置之要求(例如，諸如延遲之時序要求、諸如IR降之電力要求)，導電區域可比所闡述的更導電或較不導電。
儘管闡述矽化物形成之特定方法，但應理解，矽化物形成之其他方法可在不背離本發明之範疇的情況下形成導電區域。
圖5E圖解說明施加表面處理506之後的第一半導體層502。在某些實施例中，在形成導電區域504A之後對第一半導體層502之頂部進行處理。舉例而言，該表面可經製備以用於與一第二半導體層接合以增強兩個層之間的黏附。在某些實施例中，該表面處理係自表面移除污染物(例如，原生氧化物)之一清潔步驟。在某些實施例中，該表面處理係藉由使用轟擊或化學程序來移除層上之經弱約束之材料之一清潔步驟。在某些實施例中，該表面處理係將不干擾半導體層之導電性質之一黏附促進材料。在某些實施例中，當半導體層係在真空中以在進行接合之前將表面活化時，該表面處理係一清潔步驟。在某些實施例中，用電漿對第一半導體層之一平坦表面進行處理。與各圖中之表面處理相關聯的標籤及所圖解說明區域僅僅係說明性的；應理解，標籤及所圖解說明區域可不表示表面處理之實體特性。
圖5F圖解說明接合至一第二半導體層508之第一半導體層502。在某些實施例中，將各別經表面處理之半導體層活化以起始在兩個半導體層之間的接合。舉例而言，可在低壓力(例如，0.1毫托至1托)及室溫下使用氬電漿來執行經表面活化之接合。作為另一實例，可在超低壓力(例如，10-8 托至10-5 托)及室溫下與氬或氖一起使用快速原子轟擊來執行經表面活化之接合。作為另一實例，可藉由在低壓力(例如，0.1毫托至1托)下將表面曝露於酸性或鹼性反應物來執行經表面活化之接合。接合方法之其他實例包含熱壓縮(例如，在升高溫度(例如，100℃至300℃)下之高力(例如，10 kN至80 kN))。
在某些實施例中，將第二半導體層508接合在第一半導體層502之頂部上。在某些實施例中，該等經接合半導體層係一機電裝置之一部分。舉例而言，經接合導電區域係該機電裝置之信號線。在某些實施例中，該等經接合半導體層被用於覆晶接合中。
在某些實施例中，該第二半導體層實質上類似於該第一半導體層。舉例而言，用關於圖5A至圖5E而闡述之方法製作第二半導體層508。具體而言，第二半導體層508係包含用根據本發明之實例之方法產生之導電區域之一平坦半導體層。
在某些實施例中，將第一半導體層502之一導電區域504A電耦合至第二半導體層508之一導電區域510A。舉例而言，第一半導體層502之一導電區域504A與第二半導體層508之一導電區域510A在區中重疊且藉此電耦合在一起。
在某些實施例中，將不止一個導電區域504A電耦合至不止一個導電區域510A。在某些實施例中，每一組經耦合導電區域彼此電解耦。舉例而言，每一組經耦合導電區域係一不同信號線或電力線。
在某些實施例中，經接合半導體層係一機電系統之一部分，且機電裝置可藉由分離機電系統之部分來形成。舉例而言，在進行分離之前，用以產生導電區域之一半導體層跨越大於620 mm × 750 mm之尺寸。舉例而言，在進行單粒化之前，將該半導體層沈積在具有620 mm × 750 mm之尺寸之一第3.5代玻璃基板上方；該半導體層包含配置成一陣列之複數個半導體部分，每一部分對應於一單個裝置。該半導體層可係連續的或不連續的(例如，該層包含毗鄰部分之間的裂縫或間隙)。在某些例項中，在進行單粒化之前，該半導體層之尺寸可係過大的而不能使平坦化(例如，化學機械平坦化CMP)具成本效益。因此，有利地，本文中所闡述之實施例可在不進行平坦化的情況下產生包含導電區域之一平坦半導體層。在某些實施例中，在形成耦合至半導體層之裝置(例如，輻射熱計)之後，可將玻璃基板、半導體層及裝置之堆疊分離成較小部分(例如，晶圓大小部分)以用於後續製造步驟。
儘管將矽層之導電區域圖解說明為係矩形的且被均勻地間隔開，但應理解，經接合矽層可包含其他形狀及間隔之導電區域圖案。儘管例示性裝置包含五個導電區域，但應理解，該裝置可包含任何數目之導電區域。
圖6圖解說明根據本發明之實例的製造包含兩個經接合平坦半導體層之一機電系統之方法600。方法600包含提供具有一第一平坦表面之一第一半導體層(步驟602)。舉例而言，該第一半導體層可係關於圖5A至圖5E而闡述之第一半導體層。在某些實施例中，該半導體層係一非晶矽層。儘管關於製造一機電系統而闡述方法600，但應理解，方法600可用於其他製造程序(諸如覆晶接合)中。
方法600包含藉由將該半導體層之該第一平坦表面之一組成修改為導電的來在該第一半導體層中產生導電區域(步驟604)。在某些實施例中，在該半導體層中產生導電區域進一步包含將該平坦表面下方之該半導體層之該組成修改為導電的。舉例而言，該等導電區域係藉由增加該第一半導體層之所界定區域之導電率來產生，如關於圖5A至圖5D所闡述。
方法600包含提供具有一第二平坦表面之一第二半導體層(步驟606)。舉例而言，該第二半導體層可係關於圖5A至圖5F而闡述之第二半導體層。在某些實施例中，該第二半導體層係一非晶矽層。
方法600包含藉由將該半導體層之該第二平坦表面之一組成修改為導電的來在該第二半導體層中產生導電區域(步驟608)。在某些實施例中，在該第二半導體層中產生導電區域進一步包含將該平坦表面下方之該第二半導體層之該組成修改為導電的。舉例而言，該等第二導電區域係藉由增加該第二半導體層之所界定區域之導電率來產生，如關於圖5A至圖5D所闡述。
在某些實施例中，產生該等導電區域不包含改變該等第一及第二半導體層之一形貌。舉例而言，若無需進行金屬或氧化物沈積(如關於圖4A至圖4D所闡述)來產生該等導電區域，則將不會產生步驟且將無需進行平坦化，如本文中所闡述。在某些實施例中，該等導電區域係在不自該等半導體層移除材料的情況下產生。
在某些實施例中，在該等第一及第二半導體層中產生該等導電區域包含對該等導電區域進行摻雜。在某些實施例中，對該等導電區域進行摻雜進一步包含用N型摻雜劑對該等導電區域進行摻雜。在某些實施例中，該方法進一步包含用P型摻雜劑對非導電區域進行摻雜。在某些實施例中，該等第一及第二半導體層中之非導電區域包含未經摻雜之半導體。在某些實施例中，該方法進一步包含將非導電區域氧化。為簡潔起見，不再次闡述例示性半導體材料、摻雜劑及摻雜方法(例如，如關於圖5A及圖5B所闡述)。
在某些實施例中，在該半導體層中產生導電區域包含在該等導電區域中形成一矽化物(例如，如關於圖5C及圖5D所闡述)。為簡潔起見，不再次闡述在該等導電區域中形成例示性矽化物之方法。
在某些實施例中，該方法包含對該等第一及第二平坦層進行表面處理。舉例而言，對第一半導體層502及第二半導體層508之頂部進行表面處理，如關於圖5E及圖5F所闡述。
方法600包含將該等第一半導體層與第二半導體層接合，其中該第二平坦表面平行於該第一平坦表面(步驟610)。舉例而言，如關於圖5F所闡述，將經表面處理之各別半導體層活化以起始在兩個半導體層之間的接合。舉例而言，可在低壓力(例如，0.1毫托至1托)及室溫下使用氬電漿來執行經表面活化之接合。作為另一實例，可在超低壓力(例如，10-8 托至10-5 托)及室溫下與氬或氖一起使用快速原子轟擊來執行經表面活化之接合。作為另一實例，可藉由在低壓力(例如，0.1毫托至1托)下將表面曝露於酸性或鹼性反應物來執行經表面活化之接合。接合方法之其他實例包含熱壓縮(例如，在經升高溫度(例如，100℃至300℃)下之高力(例如，10 kN至80 kN))。
方法600包含將該第二半導體層電耦合至該第一半導體層(步驟612)。舉例而言，導電區域504A與導電區域510A彼此電耦合，且將第二半導體層508接合在第一半導體層502之頂部上，如關於圖5F所闡述。在某些實施例中，經電耦合之導電區域形成一機電系統之一信號線。
在某些實施例中，將該第二半導體層電耦合至該第一半導體層包含將該第二半導體層之一導電區域電耦合至該第一半導體層之一導電區域。舉例而言，如關於圖5F所闡述，一導電區域504A與一導電區域510A實質上在區中彼此重疊。
在某些實施例中，該方法進一步包含將該第一半導體層之該等導電區域中之一第二導電區域電耦合至該第二半導體層之該等導電區域中之一第二導電區域，其中將該等第二導電區域(例如，第二對經電耦合之導電區域)與該等第一導電區域(例如，第一對經電耦合之導電區域)電解耦。舉例而言，如關於圖5F所闡述，將一第二導電區域504A電耦合至一第二導電區域510A且將第二組導電區域與第一組經耦合導電區域電解耦。
在某些實施例中，該方法進一步包含將該等經接合半導體層分離成複數個經分離部分，每一分離部分與一機電系統相關聯。舉例而言，在進行分離之前，用以產生該等導電區域之一半導體層跨越大於620 mm × 750 mm之尺寸。舉例而言，在進行單粒化之前，將該半導體層沈積在具有620 mm × 750 mm之尺寸之一第3.5代玻璃基板上方；該半導體層包含配置成一陣列之複數個半導體部分，每一部分對應於一單個裝置。該半導體層可係連續的或不連續的(例如，該層包含毗鄰部分之間的裂縫或間隙)。在某些例項中，在進行單粒化之前，該半導體層之尺寸可係過大的而不能使平坦化(例如，化學機械平坦化，CMP)具成本效益。因此，有利地，本文中所闡述之實施例可在不進行平坦化的情況下產生包含該等導電區域之一平坦半導體層。在某些實施例中，在形成耦合至該半導體層之裝置(例如，輻射熱計)之後，可將玻璃基板、半導體層及裝置之堆疊分離成較小部分(例如，晶圓大小部分)以用於後續製造步驟。
在某些實施例中，由於半導體層係平坦的(例如，在形成導電區域期間不產生突出部)，因此無需對半導體層進行平坦化(例如，化學機械平坦化)。作為一例示性優點，製造該裝置之複雜性及成本可減少，此乃因不再需要平坦化步驟。在某些例項中，產生具有一半導體層(例如，不具有金屬沈積)之導電區域可足以滿足裝置之電要求(例如，延遲、雜訊、電壓降)。因此，在此等例項中，裝置之成本及複雜性可保持為較低，此乃因可在無需進行平坦化的情況下滿足裝置要求。在其中平坦化並非一可行替代方案(舉例而言，在一板級處理規模上)之彼等例項中，本文中所揭示之實施例可藉由消除平坦化步驟來促進處理。
圖7A圖解說明一機電裝置700之一例示性密封結構。在某些實施例中，圖7A圖解說明形成用於真空封裝之一密封結構之一方法。舉例而言，該密封結構係機電裝置700之一部分，其包含進行真空封裝。在某些實施例中，所圖解說明區係機電裝置200或機電裝置900之一接合區(例如，密封區域)，且有利地，形成該密封結構之所揭示方法增加一封裝蓋(例如，用於一真空封裝)至一基板之黏附(例如，減少拆離)及/或黏附均勻性。應理解，圖7A係例示性的且機電裝置700可包含所圖解說明特徵及/或所闡述特徵中之更多特徵或更少特徵之不同配置。
如圖7A中所圖解說明，在某些實施例中，可藉由將特徵704引入於一基板706 (例如，一非矽基板、一玻璃基板)上之接合區中來促進介面層702 (例如，經組態以將一真空固定在封裝內部之一封裝蓋之一介接層)之黏附。在某些實施例中，該等特徵包括一導電(例如，金屬)材料。在某些實施例中，該等特徵包括一非導電(例如，非金屬)材料。在某些實施例中，選擇該等特徵之一材料以便與後續處理相容。
在某些實施例中，該等特徵係使用關於圖2A至圖2D及圖3而闡述之方法來製作(例如，該等特徵可使用產生交錯之一方法來產生)。在某些實施例中，該等特徵係使用關於圖2A至圖2D及圖3而闡述之方法來製作且增加藉由關於圖2A至圖2D及圖3而闡述之方法形成之毗鄰區域之間的一高度(例如，藉由蝕刻)。有利地，藉由增加毗鄰區域之間的高度以形成該等特徵來改良與一介接部分(例如，一封裝蓋、一密封環、機電裝置之一第二部分)之黏附及/或與該介接部分(例如，一封裝蓋、一密封環、機電裝置之一第二部分)之黏附均勻性。當與本文中增加一半導體表面之平坦性之其他實施例組合時，此可係尤其有利的。在某些實施例中，該等特徵在不具有功能性導電交錯(例如，傳導用於操作機電裝置之信號之導電交錯)之位置中與密封金屬環206或一封裝蓋介接。在某些實施例中，將該等特徵與裝置電解耦。舉例而言，該等特徵包括與裝置之信號線電解耦(例如，絕緣)之導電交錯。作為另一實例，該等特徵包括一非導電材料(例如，使用關於圖2A至圖2D而闡述之方法來產生)。在某些實施例中，該等特徵不延伸超出一功能性導電交錯(例如，傳導用於操作機電裝置(例如，關於圖2A至圖2D而闡述)之信號之導電交錯)之一長度。舉例而言，該等特徵包括終止於裝置之密封區域或密封區域之兩側中之導電交錯(例如，非功能性導電交錯)中。在某些實施例中，為了簡化目的，未展示不包含特徵(例如，非導電區域、比特徵低之一高度下之區域)之區域。
在某些實施例中，機電裝置700不包含一絕緣層。在某些實施例中，取決於特徵704之應用及側壁傾斜而添加一絕緣層708。舉例而言，所沈積之介面層702可需要對內部隅角(例如，藉由特徵704來形成)進行完全各向同性覆蓋，且若特徵704具有90度側壁，則可添加一絕緣層708以填充特徵704與介面層702之間的潛在空隙。
在某些實施例中，焊料(例如，對應於預製件710)與特徵704 (例如，該等特徵係導電的)之電短路可不利於裝置效能。在某些實施例中，為避免此電短路，在對介面層702進行黏附之前，用一介電層(例如，絕緣層708)塗佈特徵704 (例如，經由PECVD或其他高壓技術)。可藉由用介電層塗佈特徵來達成保形塗層，此有利地減小隅角處之系統空隙。
圖7B圖解說明形成一密封結構之一方法750。在某些實施例中，製造一機電裝置之方法750包含提供具有一接合區域的一裝置之一第一部分(步驟752)。舉例而言，提供一機電裝置700之一部分，且該裝置之該部分包含一接合區域，如圖7A中所圖解說明。
在某些實施例中，該方法包含將特徵添加在該接合區域中的該第一部分之該表面上(步驟754)。舉例而言，將特徵704添加在基板706上方。在某些實施例中，使用關於圖2A至圖2D及圖3而闡述之方法來添加特徵704。在某些實施例中，使用關於圖2A至圖2D及圖3而闡述之方法來添加特徵704且增加藉由關於圖2A至圖2D及圖3而闡述之方法形成之毗鄰區域之間的一高度(例如，藉由蝕刻)。
在某些實施例中，該方法包含將一介面層沈積在該等特徵上(步驟756)。舉例而言，將介面層702沈積至機電裝置700上。在某些實施例中，該方法包含將該裝置之一第二部分定位在該接合區域上面(步驟758)。舉例而言，將一封裝蓋定位在機電裝置700之接合區域上面(例如，用於將封裝蓋接合至裝置之第一部分)。
在某些實施例中，該方法包含在該接合區域處將該裝置之該等第一部分與第二部分接合(步驟760)。舉例而言，將一封裝蓋接合至機電裝置700之第一部分。
在某些實施例中，該方法包含將一絕緣層沈積在該等特徵與該介面層之間。舉例而言，將絕緣層708沈積在特徵704與介面層702之間。在某些實施例中，第一部分不包含一矽基板。舉例而言，基板706係一非矽基板。在某些實施例中，該等特徵包括一導電材料。舉例而言，特徵704包括一導電材料(例如，用關於圖2A至圖2D及圖3而闡述之方法形成之導電材料、一金屬材料)。
儘管將製造機電裝置之方法闡述為包含所陳述步驟，但應理解，該方法可包含額外步驟或比所闡述的少之步驟或與所闡述的次序不同之步驟，且該方法可用本文中所揭示之其他方法之步驟來執行。
如本文中所使用，若對應於一實體特徵之一表面在一區上面係實質上平展的，則該實體特徵係「平坦的」。舉例而言，半導體層之表面具有跨越該表面之一高度(例如，小於1 nm、小於40 nm)之一均方根(RMS)粗糙度。
舉例而言，一所揭示半導體層至少在(例如，與一密封環206、與一封裝蓋、與一第二半導體層(例如，關於圖5F而闡述之第二層之半導體層)之)一介面區域處係平坦的。舉例而言，該介面區域係用於密封之一介面區域，且若可將一裝置之一密封環或一第二介接區域(例如，裝置之一第二部分、一封裝蓋)接合至該介面區域且維持一特定真空(例如，在密封環內、在封裝蓋內、在用裝置之第二部分形成之一圍封件內)，則該介面區域之一表面係「平坦的」。作為另一實例，該介面區域係與一第二半導體層之一介面區域，且若該介面區域之一表面係實質上平展的使得可將兩個介接導電區域(例如，一者來自第一半導體層且一者來自第二半導體層)彼此接合且在經電耦合之導電區域之間維持一特定導電率，則該表面係「平坦的」。在某些實例中，在不對半導體層表面進行平坦化的情況下，該半導體層之一表面係「平坦的」。
如本文中所使用，若一材料具有高於一較不導電之材料(例如，一絕緣體、未經摻雜之半導體、p型半導體)之一導電率，則該材料係「導電的」。該較不導電之材料可係一「非導電」材料。具體而言，在一等效電位下與一非導電材料相比，更多電流將穿越一導電材料。舉例而言，如關於圖2A至圖2D、圖5A至圖5F或圖7A所闡述，所揭示導電區域比所揭示非導電區域更導電；在一相同電壓下與非導電區域相比，實質上更多電流將穿越導電區域。一導電材料之導電率可係在足以滿足裝置(例如，機電裝置200、關於圖5A至圖5F闡述之機電裝置、機電裝置700、機電裝置900)之電要求(例如，延遲、雜訊、電壓降、可傳導滿足裝置要求之一充足量之電流)之一位準處。
儘管在本發明中使用「電耦合」及「耦合」來闡述兩個電元件之間的電連接，但應理解，電連接未必需要在耦合在一起之組件之端子之間進行直接連接。所陳述組件之不同組合及連接可在不背離本發明之範疇的情況下存在。舉例而言，使用進行電走線來將組件之端子電耦合在一起。在另一實例中，將一閉合(導電)開關連接在耦合在一起之組件之端子之間。在又另一實例中，在不影響電路之特性的情況下，將額外元件連接在耦合在一起之組件之端子之間。舉例而言，可在不影響電路之特性且不背離本發明之範疇的情況下添加緩衝器、放大器及被動電路元件。
類似地，儘管在本發明中使用「電解耦」來闡述電路之兩個元件之間的斷開電連接，但應理解，斷開電連接未必需要在進行切換之組件之端子之間實體斷開。亦應理解，「解耦」並不限於意指阻止在兩個元件之間進行電能量傳送。舉例而言，將高阻抗元件連接在被解耦之組件之端子之間。在另一實例中，將一斷開(非導電)開關連接在被解耦之組件之端子之間，從而有效地將組件解耦。
一般而言，如本文中所使用，使用術語「實質上」來闡述理想地具有一精確品質(例如，固定的、相同的、均勻的、相等的、類似的、成比例的)但實務上具有與該精確品質在功能性上等效之品質之元素或數量。舉例而言，被闡述為實質上固定或均勻之一元素或數量可偏離固定值或均勻值，只要該偏離係在系統之一容限(例如，準確度要求等)內即可。作為另一實例，闡述為實質上相等之兩個元素或數量可大約相等，只要該差係在功能性上不影響一系統之操作之一容限內即可。
同樣地，儘管在不具有術語「實質上」之一絕對意義上闡述某些元素或數量，但應理解，此等元素及數量可具有在功能性上與絕對闡述等效之品質。舉例而言，在某些實施例中，將一比率闡述為一。然而，應理解，該比率可大於或小於一，只要該比率係在系統之一容限(例如，準確度要求等)內即可，除非內容脈絡另有明確指示。
圖8圖解說明根據一實施例的製造一機電系統之一方法800。作為非限制性實例，電化學系統可與本文中所闡述之裝置(例如，機電裝置200、圖5A至圖5F中所圖解說明之機電裝置、機電裝置700)或系統相關聯。為了製造一機電系統，可使用或可以一不同次序使用方法800中之程序步驟中之所有步驟或某些步驟。作為一非限制性實例，可在步驟812之前執行步驟814。在某些實施例中，可用方法800執行方法300或方法600。
方法800包含提供一基板之步驟802。在某些實施例中，該基板係由玻璃製成。在某些實施例中，該基板係低溫多晶矽。在某些實施例中，該基板係一硼矽酸鹽，其含有額外元素以微調性質。一硼矽酸鹽之一實例係Corning EagleTM ，其產生一鹼土硼鋁矽酸鹽(一種負載有硼、鋁及各種鹼土元素之矽酸鹽)。其他變體可自Asahi GlassTM 或SchottTM 購得。
在某些實施例中，使用一平展面板玻璃程序來製造機電系統。在某些實施例中，使用一液晶顯示器(LCD)程序來製造機電系統。在某些實施例中，使用一OLED顯示器程序或一x射線面板程序。利用一平展面板玻璃程序可允許經增加基板大小，藉此允許每基板存在較高數目個電化學系統，此減少處理成本。「面板級」之基板大小可包含620 mm × 750 mm、680 mm × 880 mm、1100 mm × 1300 mm、1300 mm × 1500 mm、1500 mm × 1850 mm、1950 mm × 2250 mm及2200 mm × 2500 mm。此外，面板級製造中之薄膜電晶體(TFT)亦可減少成本，且因此(舉例而言)，LCD-TFT程序可係有益的。
方法800包含將MEMS添加至基板之步驟804。儘管使用MEMS來闡述結構之添加，但應瞭解，可在不背離本發明之範疇的情況下添加其他結構。在使用面板級處理之實施例中，可使用一LCD-TFT程序來添加MEMS結構。
步驟804可後續接著進行浸沒電鍍(sub-plating)之選用步驟816。當基板大於後續步驟中所使用之處理設備時可使用步驟816。舉例而言，若使用一面板級程序(諸如LCD)，則某些實施例將包含(在步驟804處)將面板切削成晶圓大小以執行進一步處理(舉例而言，使用CMOS製造設備)。在其他實施例中，在方法800中而使用相同大小之基板(亦即，未使用步驟816)。
方法800包含自基板釋放MEMS之步驟806。
方法800包含進行釋放後處理之步驟808。此釋放後處理可為諸如平坦化之進一步程序步驟製備MEMS結構。在晶圓級處理中，平坦化可包含化學機械平坦化。在某些實施例中，進一步程序步驟包含回蝕，其中將一光阻劑旋塗在形貌上以產生一較平坦表面，然後蝕刻該表面。對蝕刻時間之較高控制可產生一較平滑表面輪廓。在某些實施例中，進一步程序步驟包含「玻璃上旋塗」，其中將負載有玻璃之有機黏合劑旋塗在形貌上且將所得物烘烤以驅除有機溶劑，從而留下較平滑之一表面。
方法800包含在必要情況下對MEMS結構進行真空囊封之步驟810。真空囊封對延長裝置壽命可係有益的。
方法800包含單粒化之步驟812。某些實施例可包含校準及晶片程序化，此可慮及感測器之性質。本文中所闡述之方法在玻璃基板製造程序中可係有利的，此乃因玻璃微影能力中之均勻性受到限制。作為一進一步優點，玻璃具有一較低熱傳導性且因此一玻璃基板可係一較佳熱絕緣體；藉由製造將一輻射熱計像素與一玻璃基板分離之薄結構，本文中之實施例可較佳地用於將玻璃輻射熱計像素與封裝環境熱隔離。
方法800包含附接一讀出積體電路(ROIC)及撓性/PCB附接之步驟814。作為非限制性實例，讀出電路可與本文中所闡述之裝置或系統相關聯。本文中所闡述之程序及裝置可具有進一步優點，即信號處理所需之區可比由感測實體所指定之感測區小得多。通常，將感測器整合在CMOS電路系統之頂部上，且區驅動之成本導致一技術節點對於信號處理任務並非最佳的。本文中所闡述之程序可使用一較適合CMOS並壓低信號處理所需之區，從而藉由利用FPD (平展面板顯示器)製造之低成本將感測器自任何區約束解放出來。在某些實施例中，ROIC係針對感測一特定電磁波長(諸如X射線、THz、LWIR)而專門設計。
圖9圖解說明一例示性感測器。在某些實施例中，使用方法800來製造感測器900。感測器900包含玻璃基板906、耦合至玻璃基板906之小於250 nm寬之結構904及耦合至結構904之一感測器像素902。在感測器900之某些實施例中，結構904係將作用區與玻璃熱分離之一鉸鏈。在某些實施例中，感測器900接收一輸入電流或電荷且基於所接收輻射而輸出一輸出電流或電荷(例如，感測器之兩個端子之間的電阻回應於曝露於LWIR輻射而發生改變)。
在某些實施例中，一感測器包含一玻璃基板、依據本文中所闡述之方法中之任一方法製造且耦合至玻璃基板之一結構及耦合至結構之一感測器像素。
在某些實施例中，一感測器包含藉由一LCD-TFT製造程序來製造之一MEMS或NEMS裝置及藉由本文中所闡述之方法中之任一方法來製造之一結構。
藉由實例方式，感測器可包含電阻感測器及電容感測器。輻射熱計可用於各種應用中。舉例而言，長波紅外光(LWIR，大約8 µm至14 µm之波長)輻射熱計可用於汽車及商業安全產業中。舉例而言，具有QVGA、VGA及其他解析度之LWIR輻射熱計。兆赫(THz，大約1.0 mm至0.1 mm之波長)輻射熱計可用於安全(例如，機場乘客安全篩查)及醫療(醫療成像)中。舉例而言，具有QVGA解析度及其他解析度之THz輻射熱計。某些電化學系統可包含X射線感測器或相機系統。類似地，LWIR及THz感測器被用於相機系統中。某些機電系統被應用於醫療成像(諸如內視鏡及外視鏡)中。X射線感測器包含直接及間接感測組態。
其他機電系統包含用於光偵測及測距(LIDAR)系統之掃描器。舉例而言，其中可將一雷射束之空間性質塑形之光學掃描器(例如，用於束指向)。機電系統包含慣性感測器(例如，其中輸入刺激係線性運動或角向運動)。某些系統可用於生物感測及生物治療平臺(例如，其中偵測生物化學製劑)中。
應理解，圖解說明裝置之各圖式係出於說明性目的。應理解，所揭示發明之實施例可不如所圖解說明地進行矩形配置。儘管例示性裝置包含特定數目個導電區域，但應理解，該裝置可包含任何數目個導電區域。
儘管用虛線圓圈圖解說明所揭示裝置之某些區段，但應理解，該等虛線圓圈僅係出於清晰目的而添加且並不意指係限制性的。應理解，所揭示裝置之其他區段之視圖可實質上類似於例示性視圖。
在一項態樣中，一種用於製造機電系統之方法包含：提供具有一平坦表面之一半導體層；藉由修改該半導體層之一組成來在該半導體層中產生導電區域及毗鄰非導電區域，其中該平坦表面包括該等導電區域及該等非導電區域之表面；及將一氣密密封件施加在該平坦表面上方以產生一經氣密密封體積，其中：該等導電區域中之一導電區域包括一第一部分及一第二部分，該導電區域之該第一部分係在該經氣密密封體積下方，且該導電區域之該第二部分不在該經氣密密封體積下方。
在上文方法之一項態樣中，在該半導體層中產生該等導電區域包括對該半導體層之區域進行摻雜以產生導電區域。
在上文方法之某些態樣中，對該半導體層之該等區域進行摻雜進一步包括對該等區域進行N型摻雜。
在上文方法之某些態樣中，該方法進一步包含對該半導體層之區域進行P型摻雜以產生該等非導電區域。
在上文方法之某些態樣中，該經氣密密封體積係一真空。
在上文方法之某些態樣中，該等導電區域係在不改變該半導體層之一形貌的情況下產生。
在上文方法之某些態樣中，在該半導體層中產生該等導電區域包括在該半導體層之區域中形成一矽化物以形成導電區域。
在上文方法之某些態樣中，形成該矽化物進一步包括將經圖案化金屬沈積在該半導體層之頂部上。
在上文方法之某些態樣中，該半導體層之一表面跨越大於620 mm × 750 mm之尺寸。
在上文方法之某些態樣中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在上文方法之某些態樣中，該等導電區域係在不自該半導體層移除材料的情況下產生。
在上文方法之某些態樣中，該方法進一步包含將一通孔電耦合至該導電區域。
在上文方法之某些態樣中，該方法進一步包含將該導電區域電耦合至一輻射熱計電路。
在上文方法之某些態樣中，提供具有該平坦表面之一半導體層包括將該半導體層沈積在一玻璃基板上。
在上文方法之某些態樣中，該方法進一步包含在該半導體層上方並在該氣密密封件下方提供一絕緣層。
在上文方法之某些態樣中，該方法包含將該等非導電區域氧化。
在上文方法之某些態樣中，該方法進一步包含將該半導體層分離成複數個經分離部分，其中施加該氣密密封件進一步包括將一氣密密封件施加在一經分離部分之頂部上。
在一項態樣中，一機電系統包含：一半導體層，其具有一平坦表面，其中該半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一經修改材料且毗鄰非導電區域包括該材料；及一氣密密封件，其被施加在該平坦表面上方，其中該氣密密封件產生一經氣密密封體積，其中：該等導電區域中之一導電區域包括一第一部分及一第二部分，該導電區域之該第一部分係在該經氣密密封體積下方，且該導電區域之該第二部分不在該經氣密密封體積下方。
在上文系統之一項態樣中，對該半導體層之該等導電區域進行摻雜。
在上文系統之某些態樣中，該等導電區域包括N型摻雜劑。
在上文系統之某些態樣中，該等非導電區域包括P型摻雜劑。
在上文系統之某些態樣中，該等導電區域係在不改變該半導體層之一形貌的情況下產生。
在上文系統之某些態樣中，該等導電區域包括一矽化物。
在上文系統之某些態樣中，該矽化物係藉由將經圖案化金屬沈積在該半導體層之頂部上來形成。
在上文系統之某些態樣中，該半導體層之一表面跨越大於620 mm × 750 mm之尺寸。
在上文系統之某些態樣中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在上文系統之某些態樣中，該等導電區域係在不自該半導體層移除材料的情況下產生。
在上文系統之某些態樣中，該系統進一步包含電耦合至該導電區域之一通孔。
在上文系統之某些態樣中，將該等導電區域中之至少一者電耦合至一輻射熱計電路。
在上文系統之某些態樣中，該系統進一步包含一玻璃基板，其中將該半導體層沈積在該玻璃基板上。
在上文系統之某些態樣中，該系統進一步包含在該半導體層上方並在該氣密密封件下方之一絕緣層。
在上文系統之某些態樣中，將該等非導電區域氧化。
在上文系統之某些態樣中，對該等非導電區域之修改不同於對該等導電區域之修改。
在一項態樣中，一種用於製造機電系統之方法包括：提供具有一第一平坦表面之一第一半導體層；藉由修改該第一半導體層之一組成來在該第一半導體層中產生導電區域及毗鄰非導電區域；提供具有一第二平坦表面之一第二半導體層；藉由修改該第二半導體層之一組成來在該第二半導體層中產生導電區域及毗鄰非導電區域；將該等第一半導體層與第二半導體層接合，其中該第二平坦表面平行於該第一平坦表面；及將該第二半導體層電耦合至該第一半導體層。
在上文方法之某些態樣中，在該等第一及第二半導體層中產生該等導電區域包括對該等半導體層之區域進行摻雜以產生導電區域。
在上文方法之某些態樣中，對該等半導體層之該等區域進行摻雜進一步包括對該等區域進行N型摻雜。
在上文方法之某些態樣中，該方法進一步包括對該等半導體層之區域進行P型摻雜以產生該等非導電區域。
在上文方法之某些態樣中，該等導電區域係在不改變該等半導體層之一形貌的情況下產生。
在上文方法之某些態樣中，在該等半導體層中產生該等導電區域包括在該等半導體層之區域中形成一矽化物以產生導電區域。
在上文方法之某些態樣中，該等半導體層中之該等非導電區域包括未經摻雜之半導體。
在上文方法之某些態樣中，該等導電區域係在不自該等半導體層移除材料的情況下產生。
在上文方法之某些態樣中，該方法進一步包括對該等第一及第二平坦表面進行表面處理。
在上文方法之某些態樣中，該方法進一步包括在將該等第一半導體層與第二半導體層接合之前將該等經表面處理之平坦表面活化。
在上文方法之某些態樣中，將該第二半導體層電耦合至該第一半導體層包括將該第二半導體層之一導電區域電耦合至該第一半導體層之一導電區域。
在上文方法之某些態樣中，該方法進一步包括將該第一半導體層之該等導電區域中之一第二導電區域電耦合至該第二半導體層之該等導電區域中之一第二導電區域，其中該等第二導電區域與該等第一導電區域電解耦。
在上文方法之某些態樣中，該等經電耦合之導電區域形成信號線。
在上文方法之某些態樣中，該方法進一步包括將該等非導電區域氧化。
在上文方法之某些態樣中，該方法進一步包括將該等經接合半導體層分離成複數個經分離部分，每一分離部分與一機電系統相關聯。
在上文方法之某些態樣中，該等第一及第二平坦表面具有小於1 nm之一均方根粗糙度。
在一項態樣中，一機電系統包括：一第一半導體層，其具有一第一平坦表面，其中該第一半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一第一經修改材料且毗鄰非導電區域包括該第一材料；及一第二平坦半導體層，其具有一第二平坦表面，其中該第二半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一第二經修改材料且毗鄰非導電區域包括該第二材料，其中：該第一平坦表面平行於該第二平坦表面，且該第一半導體層之一導電區域電耦合至該第二半導體層之一導電區域。
在上文系統之某些態樣中，對該等第一及第二半導體層之該等導電區域進行摻雜。
在上文系統之某些態樣中，該等導電區域包括N型摻雜劑。
在上文系統之某些態樣中，該等非導電區域包括P型摻雜劑。
在上文系統之某些態樣中，該等導電區域係在不改變該等半導體層之一形貌的情況下產生。
在上文系統之某些態樣中，該等導電區域包括一矽化物。
在上文系統之某些態樣中，該半導體層中之該等非導電區域包括未經摻雜之半導體。
在上文系統之某些態樣中，該等導電區域係在不自該等半導體層移除材料的情況下產生。
在上文系統之某些態樣中，對該等第一及第二平坦半導體層進行表面處理。
在上文系統之某些態樣中，將該第二半導體層之一導電區域電耦合至該第一半導體層之一導電區域。
在上文系統之某些態樣中，將該第一半導體層之該等導電區域中之一第二導電區域電耦合至該第二半導體層之該等導電區域中之一第二導電區域，且該等第二導電區域與該等第一導電區域電解耦。
在上文系統之某些態樣中，該等經電耦合之導電區域係信號線。
在上文系統之某些態樣中，將該等非導電區域氧化。
在上文系統之某些態樣中，該等第一及第二平坦表面具有小於1 nm之一均方根粗糙度。
在一項態樣中，一種製造一機電裝置之方法包含：提供具有一接合區域的一裝置之一第一部分；將特徵添加在該接合區域中的該第一部分之該表面上；將一介面層沈積在該等特徵上；將該裝置之一第二部分定位在該接合區域上面；及在該接合區域處將該裝置之該等第一部分與第二部分接合。
在上文方法之某些態樣中，該方法包含將一絕緣層沈積在該等特徵與該介面層之間。
在上文方法之某些態樣中，該第一部分包含一非矽材料。
在上文方法之某些態樣中，該等特徵包含一導電材料。
儘管已參考隨附圖式充分地闡述所揭示實施例，但應注意，熟習此項技術者將明瞭各種改變及修改。此等改變及修改將被理解為包含在如由所附申請專利範圍界定之所揭示實施例之範疇內。
本文中在對各種所闡述實施例之說明中所使用之術語係僅出於闡述特定實施例之目的且並不意欲係限制性的。如各種所闡述實施例及所附申請專利範圍中所使用，單數形式「一(a)」、「一(an)」及「該(the)」亦意欲包含複數形式，除非內容脈絡另有明確指示。亦將理解，如本文中所使用之術語「及/或」係指且囊括相關聯所列物項中之一或多者之任一或所有可能組合。將進一步理解，當在此說明書中使用時，術語「包含(includes)」、「包含(including)」、「包括(comprises)」及/或「包括(comprising)」規定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
102:導電交錯/交錯 104:絕緣層/絕緣體 106:密封金屬環 108:突出部 110:基板 200:機電裝置/裝置 202A:導電交錯 202B:非導電區域/第一部分 202C:第二部分 204:絕緣層 206:密封金屬環/密封環 208:真空區域 210:基板 212:長度 214:寬度 216:高度 218:平坦表面 220:非晶矽層/絕緣層 222:經圖案化金屬 224:矽化物導電交錯 226:密封件 228:非真空區域 232:經圖案化絕緣體 234:非晶矽層 238:經圖案化金屬 240:矽化物 242:密封件 300:方法 302:步驟 304:步驟 306:步驟 400:第一層 402:開始晶圓 404:銅互連線 406:晶種層 408:經圖案化金屬/毗鄰經圖案化金屬 410:氧化物層 412:第二層 500:基板 502:第一半導體層 504A:導電區域/第二導電區域 504B:非導電區域 506:表面處理 508:第二半導體層 510A:導電區域/第二導電區域 520:非晶矽層/絕緣層 522:經圖案化金屬 524:矽化物導電區域 532:經圖案化絕緣體 534:非晶矽層 538:經圖案化金屬 540:矽化物 600:方法 602:步驟 604:步驟 606:步驟 608:步驟 610:步驟 612:步驟 700:機電裝置 702:介面層 704:特徵 706:基板 708:絕緣層 710:預製件 750:方法 752:步驟 754:步驟 756:步驟 758:步驟 760:步驟 800:方法 802:步驟 804:步驟 806:步驟 808:步驟 810:步驟 812:步驟 814:步驟 816:選用步驟/步驟 900:機電裝置/感測器 902:感測器像素 904:結構 906:玻璃基板
圖1A圖解說明一裝置之一密封區域中之導電交錯之一俯視圖。
圖1B圖解說明圖1A中所展示之裝置之一密封區域中之導電交錯之一剖視圖。
圖2A圖解說明根據本發明之實例的具有一平坦形貌的一裝置之一密封區域中之導電交錯之一俯視圖。
圖2B圖解說明圖2A中所展示之裝置之一密封區域中之導電交錯之一剖視圖。
圖2C圖解說明導電交錯之一實施例。
圖2D圖解說明導電交錯之一實施例。
圖3圖解說明根據本發明之實例的在具有一平坦形貌之一密封區域中形成導電交錯之一方法。
圖4A至圖4D圖解說明一已知例示性接合方法。
圖5A至圖5F圖解說明根據本發明之實例的將兩個平坦半導體層接合之一方法。
圖6圖解說明根據本發明之實例的製造包含兩個經接合平坦半導體層之一機電裝置之一方法。
圖7A圖解說明一機電裝置之一例示性密封結構。
圖7B圖解說明形成一密封結構之一方法。
圖8圖解說明根據一實施例的製造一機電系統之一方法。
圖9圖解說明一例示性感測器。
200:機電裝置/裝置
202A:導電交錯
202B:非導電區域/第一部分
202C:第二部分
206:密封金屬環/密封環
208:真空區域
212:長度
228:非真空區域

Claims (20)

  1. 一種用於製造機電系統之方法，其包括： 提供具有一平坦表面之一半導體層； 藉由修改該半導體層之一組成來在該半導體層中產生導電區域及毗鄰非導電區域，其中該平坦表面包括該等導電區域及該等非導電區域之表面；及 將一氣密密封件施加在該平坦表面上方以產生一經氣密密封體積，其中： 該等導電區域中之一導電區域包括一第一部分及一第二部分， 該導電區域之該第一部分係在該經氣密密封體積下方，且 該導電區域之該第二部分不在該經氣密密封體積下方。
  2. 如請求項1之方法，其中在該半導體層中產生該等導電區域包括對該半導體層之區域進行摻雜以產生導電區域。
  3. 如請求項2之方法，其中對該半導體層之該等區域進行摻雜進一步包括對該等區域進行N型摻雜。
  4. 如請求項2之方法，其進一步包括對該半導體層之區域進行P型摻雜以產生該等非導電區域。
  5. 如請求項1之方法，其中該經氣密密封體積係一真空。
  6. 如請求項1之方法，其中該等導電區域係在不改變該半導體層之一形貌的情況下產生。
  7. 如請求項1之方法，其中在該半導體層中產生該等導電區域包括在該半導體層之區域中形成一矽化物以產生導電區域。
  8. 如請求項7之方法，其中形成該矽化物進一步包括將經圖案化金屬沈積在該半導體層之頂部上。
  9. 如請求項1之方法，其中該半導體層之一表面跨越大於620 mm × 750 mm之尺寸。
  10. 如請求項1之方法，其中該半導體層中之該等非導電區域包括未經摻雜之半導體。
  11. 如請求項1之方法，其中該等導電區域係在不自該半導體層移除材料的情況下產生。
  12. 如請求項1之方法，其進一步包括將一通孔電耦合至該導電區域。
  13. 如請求項1之方法，其進一步包括將該導電區域電耦合至一輻射熱計電路。
  14. 如請求項1之方法，其中提供具有該平坦表面之一半導體層包括將該半導體層沈積在一玻璃基板上。
  15. 如請求項1之方法，其進一步包括在該半導體層上方並在該氣密密封件下方提供一絕緣層。
  16. 如請求項1之方法，其進一步包括將該等非導電區域氧化。
  17. 如請求項1之方法，其進一步包括將該半導體層分離成複數個經分離部分，其中施加該氣密密封件進一步包括將一氣密密封件施加在一經分離部分之頂部上。
  18. 一種製造一機電裝置之方法，其包括： 提供具有一接合區域的一裝置之一第一部分； 將特徵添加在該接合區域中的該第一部分之該表面上； 將一介面層沈積在該等特徵上； 將該裝置之一第二部分定位在該接合區域上面；及 在該接合區域處將該裝置之該等第一部分與第二部分接合。
  19. 如請求項18之方法，其進一步包括將一絕緣層沈積在該等特徵與該介面層之間。
  20. 一種機電系統，其包括： 一半導體層，其具有一平坦表面，其中該半導體層包括導電區域及毗鄰非導電區域，其中該等導電區域包括一經修改材料且毗鄰非導電區域包括該材料，及 一氣密密封件，其被施加在該平坦表面上方，其中該氣密密封件產生一經氣密密封體積，其中： 該等導電區域之一導電區域包括一第一部分及一第二部分， 該導電區域之該第一部分係在該經氣密密封體積下方，且 該導電區域之該第二部分不在該經氣密密封體積下方。
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