KR20220143899A - 진공 패키징용 크로스오버 - Google Patents
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- 238000009461 vacuum packaging Methods 0.000 title description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 360
- 238000000034 method Methods 0.000 claims abstract description 193
- 238000004519 manufacturing process Methods 0.000 claims abstract description 51
- 229910021332 silicide Inorganic materials 0.000 claims description 74
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 69
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 51
- 239000000463 material Substances 0.000 claims description 49
- 239000011521 glass Substances 0.000 claims description 39
- 238000012876 topography Methods 0.000 claims description 31
- 238000000151 deposition Methods 0.000 claims description 24
- 230000008878 coupling Effects 0.000 claims description 20
- 238000010168 coupling process Methods 0.000 claims description 20
- 238000005859 coupling reaction Methods 0.000 claims description 20
- 239000000203 mixture Substances 0.000 claims description 20
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 230000001143 conditioned effect Effects 0.000 claims 1
- 238000007789 sealing Methods 0.000 description 56
- 229910021417 amorphous silicon Inorganic materials 0.000 description 36
- 239000002019 doping agent Substances 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 22
- 238000012545 processing Methods 0.000 description 21
- 239000012212 insulator Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 238000004381 surface treatment Methods 0.000 description 7
- 239000012071 phase Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 229910005883 NiSi Inorganic materials 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000002059 diagnostic imaging Methods 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052754 neon Inorganic materials 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 101100460147 Sarcophaga bullata NEMS gene Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 230000009885 systemic effect Effects 0.000 description 1
- 238000001931 thermography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
- B81C1/00095—Interconnects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0009—Structural features, others than packages, for protecting a device against environmental influences
- B81B7/0029—Protection against environmental influences not provided for in groups B81B7/0012 - B81B7/0025
-
- B—PERFORMING OPERATIONS; TRANSPORTING
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- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
- B81B7/0032—Packages or encapsulation
- B81B7/007—Interconnections between the MEMS and external electrical signals
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0207—Bolometers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
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- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2207/00—Microstructural systems or auxiliary parts thereof
- B81B2207/07—Interconnects
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2207/00—Microstructural systems or auxiliary parts thereof
- B81B2207/09—Packages
- B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
- B81B2207/097—Interconnects arranged on the substrate or the lid, and covered by the package seal
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Abstract
일부 구현예에서, 평탄한 표면(planar surface)을 갖고 전도성 및 인접한 비-전도성 영역들을 포함하는 반도체 층 및 상기 평탄한 표면 위에 적용된 기밀 밀봉(hermetic seal)을 포함하는 전기기계식 시스템들 및 상기 시스템들을 제조하는 방법들이 개시된다. 일부 구현예에서, 제 1 및 제 2 평면 반도체 층을 포함하는 전기기계식 장치가 개시된다. 상기 반도체 층들 각각은 전도성 영역들을 포함하고, 상기 층들 각각으로부터의 적어도 하나의 전도성 영역은 서로 전기적으로 커플링(coupling)된다. 상기 전기기계식 장치를 제조하는 방법이 또한 개시된다.
Description
<관련 출원에 대한 상호 참조>
본원은 2020년 2월 21일에 출원된 미국 가출원 제62/980,096호 및 2020년 5월 30일에 출원된 미국 가출원 제63/002,229호의 이익을 주장하며, 이들 출원의 전체 내용은 모든 목적을 위하여 본원에 참조로 통합된다.
본 개시는 일반적으로 전자 제품 패키징에 관한 것이다. 보다 구체적으로, 본 개시는 전도성 크로스오버(crossover, 또는 '횡단 구조')를 통한 진공 패키징(vacuum packaging)에 관한 것이다.
MEMS 장치(devices)는 진공 중에서 작동될 수 있다. 예를 들어 볼로미터 어레이(bolometer array)는 장치의 수명 및 정확성을 보장하기 위해 진공 중에서 작동될 수 있다.
진공 패키징 기술, 예를 들어 기밀 밀봉(hermetic sealing)은 일반적으로 밀봉 영역에서 평탄한 표면 토포그래피(planar surface topography)를 필요로 한다. 기밀 밀봉은 가스들 및 액체들이 볼륨(volume)으로 진입하거나 또는 볼륨을 빠져나가는 것을 방지하는 기밀 밀봉이다. 일반적으로, 기밀 밀봉에서, 비-평면 인터페이스(non-flat interface)는 열화된 밀봉을 초래할 수 있으므로, 평면 인터페이스(flat interface)가 비-평면 인터페이스(예를 들어, 인터페이스에서의 돌출부(protrusions))보다 더 바람직하다. 일부 경우에, 열화된 밀봉으로 인하여 진공의 효율성이 저하되고, 장치(devices)(예를 들어 볼로미터)의 성능이 더 낮아지고, 수명(longevity)이 감소될 수 있다.
일부 응용에서, 패터닝된 전도성 트레이스들은 밀봉 구역(seal area)을 횡단하는(예를 들어, 크로스오버(crossover)) 것이 요구될 수 있다. 예를 들어 패터닝된 전도성 트레이스들은 진공 내부에 위치된 볼로미터 어레이에 대한 전력 및 신호 라우팅들을 생성할 수 있다. 트레이스들의 패터닝은 인접한 트레이스들 사이의 전도성 재료의 제거를 요구하여, 비-평탄한 표면(non-planar surface)으로 이어질 수 있다. 예를 들어 상기 토포그래피의 상부에 밀봉 링(seal ring)을 증착하는(depositing) 경우 밀봉 링 내의 원치 않는 돌출부들 및 밀봉 특성들(예를 들어, 접합(bonding))에 대한 열화를 초래할 수 있으므로, 이러한 비-평탄한 토포그래피는 기밀 밀봉 프로세스에서 바람직하지 않다. 밀봉 열화를 해결하기 위해, 인접한 트레이스들 사이에 추가 재료가 첨가될 수 있지만, 이것은 제조 비용을 상승시킨다. 또한, 추가 재료는 평탄한 토포그래피를 생성하지 않으며, 평탄한 토포그래피를 생성하기 위해 추가 공정 단계들(예를 들어 화학-기계적 평탄화(chemical-mechanical planarization) 또는 화학-기계적 연마(chemical-mechanical polishing; CMP)가 요구된다.
집적 회로에서 전도성 층을 접합(bonding)하는 것은 접합된 층 각각에서 추가적인 금속성 또는 유전체 재료를 필요로 할 수 있다. 일부 응용에서, 접합된 층 각각은 양호한 접합을 보장하기 위해 접합 인터페이스에서 평탄한 표면을 필요로 한다. 평탄화 기법들 예를 들어 CMP는 금속성 또는 유전체 재료 상에 평탄한 표면(flat surfaces)을 생성하는데 사용되어 평탄한 표면(planar surfaces)을 생성한다. 전술한 바와 같이, 평탄화는 평탄한 표면 구역(planar surface area)이 증가함에 따라 비용이 많이 들 수 있다(그리고 일부 경우에는 불가능할 수 있다). 따라서, 평탄화를 필요로 하지 않는 접합 기법들이 바람직할 수 있다.
본 개시의 예들은 평탄한 밀봉 구역(planar seal area)에 전도성 크로스오버를 형성하는 방법 및 이들 방법에 의해 생성된 장치들을 포함한다. 예시적인 방법에서, 크로스오버에서의 인접한 트레이스들 사이의 재료 제거가 생략될(forgone) 수 있어서, 토포그래피가 밀봉에 적합한 형상을 유지하게 하거나 또는 평탄한 토포그래피를 생성하기 위한 추가 재료 (및 처리)에 대한 필요성을 감소시킬 수 있다.
일부 구현예에서, 전기기계식 시스템의 제조방법은, 평탄한 표면을 갖는 반도체 층을 제공하는 단계; 상기 반도체 층의 조성을 변형시킴으로써 상기 반도체 층 내에 전도성 영역들 및 인접한 비-전도성 영역들을 생성하는 단계, 상기 평탄한 표면은 상기 전도성 영역들 및 상기 비-전도성 영역들의 표면을 포함함; 및 상기 평탄한 표면 위에 기밀 밀봉(hermetic seal)을 적용하여 기밀 밀봉된 볼륨(hermetically sealed volume)을 생성하는 단계를 포함하되, 상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고, 상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉(sealing)된 볼륨 아래에 있고, 상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않다.
일부 구현예에서, 상기 반도체 층 내에 전도성 영역들을 생성하는 단계는 반도체 층의 영역들을 도핑(doping)하여 전도성 영역들을 생성하는 단계를 포함한다.
일부 구현예에서, 상기 반도체 층의 영역들을 도핑하는 단계는 상기 영역들을 N-타입(N-type) 도핑하는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 상기 반도체 층의 영역들을 P-타입(P-type) 도핑하여 비-전도성 영역들을 생성하는 단계를 더 포함한다.
일부 구현예에서, 상기 기밀 밀봉된 볼륨은 진공이다.
일부 구현예에서, 상기 전도성 영역들은 상기 반도체 층의 토포그래피(topography)를 변경시키지 않고 생성된다.
일부 구현예에서, 상기 반도체 층 내에 전도성 영역들을 생성하는 단계는 반도체 층의 영역들 내에 실리사이드(silicide)를 형성하여 전도성 영역들을 생성하는 단계를 포함한다.
일부 구현예에서, 상기 실리사이드를 형성하는 단계는 반도체 층의 상부에 패터닝된 금속을 증착하는 단계를 더 포함한다.
일부 구현예에서, 상기 반도체 층의 표면은 620 mm × 750 mm 초과의 치수에 걸쳐 있다.
일부 구현예에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은(undoped) 반도체를 포함한다.
일부 구현예에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 상기 방법은 비아(via)를 전도성 영역에 전기적으로 커플링하는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 전도성 영역을 볼로미터 회로(bolometer circuit)에 전기적으로 커플링하는 단계를 더 포함한다.
일부 구현예에서, 상기 평탄한 표면을 갖는 반도체 층을 제공하는 단계는 유리 기판 상에 반도체 층을 증착하는 단계를 포함한다.
일부 구현예에서, 상기 방법은 상기 반도체 층 위에 및 상기 기밀 밀봉 아래에 절연층을 제공하는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 상기 비-전도성 영역들을 산화시키는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 상기 반도체 층을 복수의 분리된 부분들로 분리하는 단계를 더 포함하되, 상기 기밀 밀봉을 적용하는 단계는 분리된 부분의 상부에 기밀 밀봉을 적용하는 단계를 더 포함한다.
일부 구현예에서, 전기기계식 시스템은, 평탄한 표면을 갖는 반도체 층, 상기 반도체 층은 전도성 영역들 및 인접한 비-전도성 영역들을 포함하고, 상기 전도성 영역들은 변형된 재료를 포함하고, 인접한 비-전도성 영역들은 상기 재료를 포함함; 및 상기 평탄한 표면 위에 적용된 기밀 밀봉, 상기 기밀 밀봉은 기밀 밀봉된 볼륨을 생성함;을 포함하되, 상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고, 상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉된 볼륨 아래에 있고, 상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않는다.
일부 구현예에서, 상기 반도체 층의 전도성 영역은 도핑된다.
일부 구현예에서, 상기 전도성 영역은 N-타입 도펀트들을 포함한다.
일부 구현예에서, 상기 비-전도성 영역은 P-타입 도펀트들을 포함한다.
일부 구현예에서, 상기 전도성 영역은 반도체 층의 토포그래피(topography)를 변경하지 않고 생성된다.
일부 구현예에서, 전도성 영역은 실리사이드를 포함한다.
일부 구현예에서, 상기 실리사이드는 반도체 층의 상부에 패터닝된 금속을 증착함으로써 형성된다.
일부 구현예에서, 상기 반도체 층의 표면은 620 mm × 750 mm 초과의 치수에 걸쳐 있다.
일부 구현예에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다.
일부 구현예에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 상기 시스템은 전도성 영역에 전기적으로 커플링된 비아를 더 포함한다.
일부 구현예에서, 상기 전도성 영역 중의 적어도 하나는 볼로미터 회로에 전기적으로 커플링된다.
일부 구현예에서, 상기 시스템은 유리 기판을 더 포함하되, 상기 반도체 층은 유리 기판 상에 증착된다.
일부 구현예에서, 상기 시스템은 반도체 층 위에 및 기밀 밀봉부 아래에 절연층을 추가로 포함한다.
일부 구현예에서, 상기 비-전도성 영역은 산화된다.
일부 구현예에서, 상기 비-전도성 영역은 전도성 영역의 변형과 상이하게 개질된다.
본 개시의 예들은 상기 방법에 의해 생성된 2개의 평탄한 반도체 층 및 장치들을 접합하는 방법을 포함한다. 예시적인 방법에서, 평탄화 단계들은 접합 전에 생략(forgone)될 수 있다.
일부 구현예에서, 전기기계식 시스템들의 제조방법은, 제 1 평탄한 표면을 갖는 제 1 반도체 층을 제공하는 단계; 상기 제 1 반도체 층의 조성을 변형시킴으로써 상기 제 1 반도체 층 내에 전도성 영역 및 인접한 비-전도성 영역들을 생성하는 단계; 제 2 평탄한 표면을 갖는 제 2 반도체 층을 제공하는 단계; 상기 제 2 반도체 층의 조성을 변형시킴으로써 상기 제 2 반도체 층 내에 전도성 영역 및 인접한 비-전도성 영역들을 생성하는 단계; 상기 제 1 및 제 2 반도체 층을 접합하는 단계, 상기 제 2 평탄한 표면은 상기 제 1 평탄한 표면에 평행함; 및 상기 제 2 반도체 층을 상기 제 1 반도체 층에 전기적으로 커플링하는 단계;를 포함한다.
일부 구현예에서, 상기 제 1 및 제 2 반도체 층에 전도성 영역들을 생성하는 단계는 반도체 층의 영역들을 도핑하여 전도성 영역들을 생성하는 단계를 포함한다.
일부 구현예에서, 상기 반도체 층의 영역들을 도핑하는 단계는 상기 반도체 층의 영역 N-타입 도핑하여 비-전도성 영역들을 생성하는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 반도체 층의 P-타입 도핑 영역을 더 포함한다.
일부 구현예에서, 상기 전도성 영역은 반도체 층의 토포그래피를 변경하지 않고 생성된다.
일부 구현예에서, 상기 반도체 층에 전도성 영역들을 생성하는 단계는 반도체 층의 영역에 실리사이드를 형성하여 전도성 영역들을 생성하는 단계를 포함한다.
일부 구현예에서, 상기 반도체 층의 비-전도성 영역은 도핑되지 않은 반도체를 포함한다.
일부 구현예에서, 상기 전도성 영역은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 상기 방법은 제 1 및 제 2 평탄한 표면을 표면 처리하는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 제 1 및 제 2 반도체 층을 접합하기 전에 표면 처리된 평탄한 표면을 활성화하는 단계를 더 포함한다.
일부 구현예에서, 상기 제 2 반도체 층을 제 1 반도체 층에 전기적으로 커플링하는 단계는 제 2 반도체 층의 전도성 영역을 제 1 반도체 층의 전도성 영역에 전기적으로 커플링하는 단계를 포함한다.
일부 구현예에서, 상기 방법은 제 1 반도체 층의 전도성 영역 중의 제 2 전도성 영역을 제 2 반도체 층의 전도성 영역 중의 제 2 전도성 영역에 전기적으로 커플링하는 단계를 더 포함하되, 상기 제 2 전도성 영역은 제 1 전도성 영역으로부터 전기적으로 커플링되지 않는다.
일부 구현예에서, 상기 전기적으로 커플링된 전도성 영역은 신호 라인들을 형성한다.
일부 구현예에서, 상기 방법은 비-전도성 영역들을 산화시키는 단계를 더 포함한다.
일부 구현예에서, 상기 방법은 접합된 반도체 층을 복수의 분리된 부분들로 분리시키는 단계를 더 포함하고, 각각의 분리된 부분은 전기기계식 시스템과 연관된다.
일부 구현예에서, 상기 제 1 및 제 2 평탄한 표면은 1 nm 미만의 제곱근 평균 조도(root mean square roughness)를 갖는다.
일부 구현예에서, 전기기계식 시스템은, 제 1 평탄한 표면을 갖는 제 1 반도체 층, 상기 제 1 반도체 층은 전도성 영역 및 인접한 비-전도성 영역을 포함하고, 상기 전도성 영역은 제 1 변형된 재료를 포함하고 인접한 비-전도성 영역은 제 1 재료를 포함함; 및 제 2 평탄한 표면을 갖는 제 2 평탄한 반도체 층, 상기 제 2 평탄한 반도체 층은 전도성 영역 및 인접한 비-전도성 영역을 포함하고, 상기 전도성 영역은 제 2 변형된 재료를 포함하고 인접한 비-전도성 영역은 제 2 재료를 포함함;을 포함하고; 상기 제 1 평탄한 표면은 제 2 평탄한 표면에 평행하고, 상기 제 1 반도체 층의 전도성 영역은 제 2 반도체 층의 전도성 영역에 전기적으로 커플링된다.
일부 구현예에서, 상기 제 1 및 제 2 반도체 층의 전도성 영역은 도핑된다.
일부 구현예에서, 상기 전도성 영역은 N-타입 도펀트(N-type dopants)를 포함한다.
일부 구현예에서, 상기 비-전도성 영역은 P-타입 도펀트(P-type dopants)를 포함한다.
일부 구현예에서, 상기 전도성 영역은 반도체 층의 토포그래피를 변경하지 않고 생성된다.
일부 구현예에서, 상기 전도성 영역은 실리사이드를 포함한다.
일부 구현예에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다.
일부 구현예에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 상기 제 1 및 제 2 평탄한 반도체 층은 표면-처리된다(surface-treated).
일부 구현예에서, 상기 제 2 반도체 층의 전도성 영역은 제 1 반도체 층의 전도성 영역에 전기적으로 커플링된다.
일부 구현예에서, 상기 제 1 반도체 층의 전도성 영역 중의 제 2 전도성 영역은 제 2 반도체 층의 전도성 영역 중의 제 2 전도성 영역에 전기적으로 커플링되고, 제 2 전도성 영역은 제 1 전도성 영역으로부터 전기적으로 커플링되지 않는다.
일부 구현예에서, 상기 전기적으로 커플링된 전도성 영역은 신호 라인(signal lines)이다.
일부 구현예에서, 상기 비-전도성 영역은 산화된다.
일부 구현예에서, 상기 제 1 및 제 2 평탄한 표면은 1 nm 미만의 제곱근 평균 조도를 갖는다.
본 개시의 예들은 전기기계식 장치의 제 1 부분 및 제 2 부분을 접합하는 방법을 포함한다. 예시적인 방법에서, 개시된 특징부가 없는 접합과 비교하여, 본드의 강도 및/또는 균일성이 개선될 수 있다.
일부 구현예에서, 전기기계식 장치를 제조하는 방법은, 접합 영역(bond region)을 갖는 장치의 제 1 부분을 제공하는 단계; 상기 접합 영역 내의 제 1 부분의 표면 상에 특징부(features)을 추가하는 단계; 상기 특징부 상에 인터페이스 층을 증착하는 단계; 상기 접합 영역 위에 장치의 제 2 부분을 위치시키는 단계; 및 상기 접합 영역에서 장치의 제 1 및 제 2 부분을 접합하는 단계;를 포함한다.
일부 구현예에서, 상기 방법은 특징부와 인터페이스 층 사이에 절연층을 증착하는 단계를 포함한다.
일부 구현예에서, 상기 제 1 부분은 비-실리콘 재료를 포함한다.
일부 구현예에서, 상기 특징부는 전도성 재료를 포함한다.
도 1a는 장치의 밀봉 영역에서의 전도성 크로스오버(conductive crossovers)의 평면도를 예시한다.
도 1b는 도 1a에 도시된 장치의 밀봉 영역에서의 전도성 크로스오버의 단면도를 예시한다.
도 2a는 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 장치의 밀봉 영역에서의 전도성 크로스오버의 평면도를 예시한다.
도 2b는 도 2a에 도시된 장치의 밀봉 영역에서의 전도성 크로스오버의 단면도를 예시한다.
도 2c는 전도성 크로스오버의 일 실시예를 예시한다.
도 2d는 전도성 크로스오버의 일 실시예를 예시한다.
도 3은 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 밀봉 영역에 전도성 크로스오버를 형성하는 방법을 예시한다.
도 4a 내지 도 4d는 공지의 예시적 접합 방법을 예시한다.
도 5a 내지 도 5f는 본 개시의 예들에 따른 2개의 평탄한 반도체 층을 접합하는 방법을 예시한다.
도 6은 본 개시의 실시예에 따른 2개의 접합된 평탄한 반도체 층을 포함하는 전기기계식 장치를 제조하는 방법을 예시한다.
도 7a는 전기기계식 장치의 예시적인 밀봉 구조를 예시한다.
도 7b는 밀봉 구조를 형성하는 방법을 예시한다.
도 8은 일 실시예에 따른 전기기계식 시스템을 제조하는 방법을 예시한다.
도 9는 예시적 센서(sensor)를 예시한다.
도 1b는 도 1a에 도시된 장치의 밀봉 영역에서의 전도성 크로스오버의 단면도를 예시한다.
도 2a는 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 장치의 밀봉 영역에서의 전도성 크로스오버의 평면도를 예시한다.
도 2b는 도 2a에 도시된 장치의 밀봉 영역에서의 전도성 크로스오버의 단면도를 예시한다.
도 2c는 전도성 크로스오버의 일 실시예를 예시한다.
도 2d는 전도성 크로스오버의 일 실시예를 예시한다.
도 3은 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 밀봉 영역에 전도성 크로스오버를 형성하는 방법을 예시한다.
도 4a 내지 도 4d는 공지의 예시적 접합 방법을 예시한다.
도 5a 내지 도 5f는 본 개시의 예들에 따른 2개의 평탄한 반도체 층을 접합하는 방법을 예시한다.
도 6은 본 개시의 실시예에 따른 2개의 접합된 평탄한 반도체 층을 포함하는 전기기계식 장치를 제조하는 방법을 예시한다.
도 7a는 전기기계식 장치의 예시적인 밀봉 구조를 예시한다.
도 7b는 밀봉 구조를 형성하는 방법을 예시한다.
도 8은 일 실시예에 따른 전기기계식 시스템을 제조하는 방법을 예시한다.
도 9는 예시적 센서(sensor)를 예시한다.
구현예에 대한 이하의 설명에서, 본원의 일부를 형성하고 실시될 수 있는 특정 구현예를 예시로 도시한 첨부 도면에 대한 참조가 이루어진다. 다른 구현예가 사용될 수 있고 개시된 구현예의 범위를 벗어나지 않고 구조적 변경이 이루어질 수 있다는 것을 이해해야 한다.
본 개시의 예들은 평탄한 밀봉 구역(planar seal area)에 전도성 크로스오버를 형성하는 방법 및 이들 방법에 의해 생성된 장치들을 포함한다. 예시적인 방법에서, 크로스오버에서의 인접한 트레이스들 사이의 재료 제거가 생략될(forgone) 수 있어서, 토포그래피가 밀봉에 적합한 형상을 유지하게 하거나 또는 평탄한 토포그래피를 생성하기 위한 추가 재료 (및 처리)에 대한 필요성을 감소시킬 수 있다.
도 1a는 반도체 장치의 밀봉 영역에서의 전도성 크로스오버의 평면도를 예시한다. 예시된 스택업(stackup)은 전도성 크로스오버(102), 절연층(104)(도 1b 참조), 및 밀봉 금속 링(106)을 포함한다. 스택업은 기판(110) 위에 증착된다. 전도성 크로스오버의 명확성 및 더 양호한 예시를 위해, 스택업의 일부 세부사항(예를 들어 절연층(104))은 도 1a에 도시되어 있지 않다.
도 1b는 예를 들어 도 1a에서 점선 원으로 표시된 장치의 구역(area)의 밀봉 영역에서의 적층의 단면도를 도시한다. 도시된 스택업은 전도성 크로스오버(102), 절연층(104), 및 밀봉 금속 링(106)을 포함한다. 밀봉 금속 링(106)은 돌출부(108)를 포함한다.
일부 경우에서, 절연층(104)의 증착 및 밀봉 금속 링(106)의 적용 전에 기판(110) 위에 금속층을 증착함으로써 전도성 크로스오버(102)가 생성된다. 금속층이 증착된 후, 인접한 트레이스 사이의 전도성 재료를 제거함으로써 크로스오버(102)가 패터닝된다. 전도성 재료가 제거된 후, 절연체(104)는 크로스오버(102) 위에 증착되고, 밀봉 금속 링(106)은 절연체(104) 위에 증착된다. 이러한 토포그래피의 상부에 밀봉 링을 증착하는 것은 밀봉 링에 돌출부(108)를 생성할 수 있다. 일부 경우에서, 상기 단계들은 밀봉 특성들에 대한 열화를 초래할 수 있다.
대안적으로, 돌출부(108)가 제거될 수 있도록(예를 들어 절연체 및 밀봉 링이 평면이 되도록) 평탄한 토포그래피를 생성하기 위해 인접한 트레이스 사이에 추가 재료가 부가될 수 있다. 이러한 경우들에서, 추가 재료는 단지 평탄한 토포그래피를 생성하기 위해 추가될 수 없다. 평탄한 토포그래피를 생성하기 위해 화학적-기계적 평탄화 또는 CMP와 같은 추가 처리 단계들이 요구된다. 그러나, 재료 및 처리 단계들을 추가하는 것은 제조 비용을 증가시킬 수 있다.
도 2a는 본 개시의 예들에 따른 평탄한 토포그래피를 갖는 전기기계식 장치(200)의 밀봉 구역에서의 전도성 크로스오버의 평면도를 예시한다. 밀봉 영역은 장치, 예를 들어 열 이미징 장치의 일부일 수 있다. 일부 실시예에서, 장치는 볼로미터이다. 일부 실시예에서, 장치는 유리 기판을 포함하고, 예시된 스택업은 유리 기판(예를 들어 LCD 유리 기판) 상에 증착된다. 예를 들어 장치는 볼로미터 어레이 및 주변 회로를 포함한다. 일부 경우에서, 유리 기판은 620 mm × 750 mm의 치수를 갖는 3.5세대 유리 기판이다.
일부 구현예에서, 패키징 단계는 (예를 들어 볼로미터 레벨에서) 장치 상에 센서를 배치하기 전에 수행된다. 일부 구현예에서, 패키징 단계는 센서가 장치 상에 배치된 후에 수행된다.
예시된 스택업은 전도성 크로스오버(202A), 절연층(204)(도 2b 참조), 및 밀봉 금속 링(206)을 포함한다. 스택업은 기판(210) 위에 증착된다. 일부 구현예에서, 밀봉 인터페이스 영역은 밀봉과 크로스오버 영역 사이의 인터페이스의 길이인 길이(212)를 갖는다. 전도성 크로스오버의 명확성 및 더 양호한 예시를 위해, 스택업의 일부 세부사항(예를 들어 절연층(204))은 도 2a에 도시되어 있지 않다.
일부 구현예에서, 밀봉 금속 링(206)은 진공 영역(208)을 둘러싼다. 예를 들어 진공 영역은 기밀 밀봉되고(hermetically sealed), 밀봉 금속 링(206)은 기밀 밀봉으로서 기능한다. 일부 구현예에서, 진공 영역(208)은 크로스오버 위의 기밀 밀봉에 의해 생성된 기밀 밀봉된 볼륨이다. 일부 구현예에서, 비-진공 영역(228)은 진공 영역 외부에 있다. 예를 들어 비-진공 영역은 기밀 밀봉된 볼륨 아래에 있지 않다. 즉, 반도체 층의 제 1 부분(예를 들어 전도성 영역의 제 1 부분)은 진공 영역 내부에 있을 수 있고, 반도체 층의 제 2 부분(예를 들어 전도성 영역의 제 2 부분)은 기밀 밀봉된 볼륨 외부에 있을 수 있다. 일부 구현예에서, 기밀 밀봉은 비-전도성 밀봉이다.
도 2b는 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 밀봉 영역(예를 들어 도 2a에서 점선 원으로 표시된 구역)에서의 전도성 크로스오버의 단면도를 예시한다. 이 실시예에서, 밀봉 영역은 진공 영역과 비-진공 영역 사이의 인터페이스이다. 일부 구현예에서, 밀봉 영역 내의 밀봉 금속 링 아래의 표면은 평면이다. 일부 구현예에서, 전도성 크로스오버는 폭(214) 및 높이(216)를 갖는다.
일부 구현예에서, 전도성 크로스오버(202A) 중 적어도 하나는 진공 영역 내의 일부 및 비-진공 영역 내의 일부를 포함한다. 전도성 크로스오버는 밀봉 영역을 횡단함(가로지름)으로써 비-진공 영역으로부터 진공 영역으로 라우팅된다(routed).
예시된 스택업은 전도성 크로스오버(202A), 비-전도성 영역(202B), 절연층(204), 및 밀봉 금속 링(206)을 포함한다. 일부 구현예에서, 층은 전술한 단계들이 장치의 특성들(예를 들어 밀봉 특성들)을 실질적으로 열화시키지 않도록 평면이다.
일부 구현예에서, 전도성 크로스오버(202A)는 반도체 층의 전도성 영역 내에 있고, 비-전도성 영역(202B)은 반도체 층의 인접한 비-전도성 영역이다. 일부 실시예에서, 전도성 영역은 변형된 재료(예를 들어 도핑된 N-타입 반도체, 실리사이드)를 포함하고, 비-전도성 영역은 재료(예를 들어 도핑된 P-타입 반도체, 도핑되지 않은 반도체)를 포함한다. 본원에서 사용되는 바와 같이, 영역이 재료를 포함하고 영역이 도핑 또는 실리사이드 형성에 의해 변형되는 경우, 상기 영역은 여전히 상기 재료를 포함한다.
일부 구현예에서, 스택업의 반도체 층은 평탄한 표면(218)을 포함하고, 상기 평탄한 표면은 전도성 크로스오버(202A) 및 비-전도성 영역(202B)의 표면을 포함한다. 일부 구현예에서, 전도성 영역은 기밀 밀봉된 볼륨(예를 들어 진공 영역(208)) 아래에 있는 제 1 부분(예를 들어 도 2a에 예시된 바와 같은 제 1 부분(202B)) 및 기밀 밀봉된 볼륨(예를 들어 비-진공 영역(228)) 아래에 있지 않은 제 2 부분(예를 들어 도 2b에 예시된 바와 같은 제 2 부분(202C))을 포함한다.
예로서, 밀봉 인터페이스 영역의 길이(212)는 대략 100 ㎛일 수 있다. 전도성 크로스오버가 직선이고 밀봉 인터페이스에 수직인 경우, 전도성 크로스오버는 대략 100 ㎛ 의 길이를 가질 것이다. 일부 실시예에서, 각각의 전도성 크로스오버의 폭(214)은 대략 20 ㎛일 수 있고, 각각의 전도성 크로스오버는 서로로부터 대략 20 ㎛ 이격되어 있다. 반도체 층은 대략 200 nm의 높이(216)를 가질 수 있다.
본원에서 설명되고 예시된 전도성 크로스오버는 달리 언급되지 않는 한 제한되지 않는다. 전도성 크로스오버는 설명된 구현예와 상이한 간격, 치수, 및 특성을 가질 수 있는 것으로 이해되어야 한다.
일부 구현예에서, 전도성 크로스오버(202A) 및 비-전도성 영역(202B)을 포함하는 층은 평탄한 반도체 층이다. 일부 구현예에서, 전도성 크로스오버(202A)는 전도성이 되도록 반도체 층의 평탄한 표면의 조성을 변형시킴으로써 생성된다. 예를 들어 그 조성을 변형시키기 전에, 평탄한 반도체 층은 비정질 실리콘 층이다. 일부 구현예에서, 평탄한 표면 아래의 반도체 층의 조성은 또한 전도성으로 될 수 있도록 변형된다. 일부 구현예에서, 층(예를 들어 반도체 층)의 조성을 변형시키는 것은 변형되는 층 내의 재료의 제거를 포함하지 않고, 이어서 그 자리에 다른 재료를 추가하는 것을 포함한다. 예를 들어 반도체 층은 도핑된다. 다른 예로서, 실리사이드가 반도체 층으로부터 형성된다.
일부 구현예에서, 분리 전에, 전도성 크로스오버를 생성하는 데 사용되는 반도체 층은 620 mm × 750 mm 초과의 치수에 걸쳐 있다. 예를 들어 싱귤레이션 전에, 반도체 층은 620 mm × 750 mm의 치수를 갖는 3.5 세대 유리 기판 위에 증착되고; 반도체 층은 어레이로 배열된 복수의 반도체 부분을 포함하고, 각각의 부분은 단일 장치에 대응한다. 반도체 층은 연속적 또는 불연속적일 수 있다(예를 들어 층은 인접한 부분들 사이의 틈들 또는 갭들을 포함함). 일부 경우에, 싱귤레이션(singulation) 전에, 반도체 층의 치수는 평탄화가 비용-효율적이 되기에는 너무 클 수 있다(예를 들어 화학적-기계적 평탄화, CMP). 따라서, 본원에서 설명된 구현예는 평탄화 없이 크로스오버(들)를 포함하는 평탄한 반도체 층을 유리하게 생성할 수 있다. 일부 구현예에서, 반도체 층에 커플링된 장치(예를 들어 볼로미터)의 형성 후에, 유리 기판, 반도체 층, 및 장치의 스택업은 기밀 밀봉을 위해 더 작은 부분(예를 들어 웨이퍼 크기 부분(wafer size portions))으로 분리될 수 있다.
일부 구현예에서, 반도체 층은 평면이므로(예를 들어 전도성 크로스오버의 형성 동안 돌출부가 생성되지 않으므로), 반도체 층의 평탄화(예를 들어 화학적-기계적 평탄화)가 요구되지 않는다. 예시적인 이점으로서, 평탄화 단계들이 더 이상 요구되지 않기 때문에 장치를 제조하는 복잡성 및 비용이 감소될 수 있다. 일부 경우에, 반도체 층을 갖는(예를 들어 금속 증착 없이) 전도성 크로스오버를 생성하는 것은 장치의 전기적 요건들(예를 들어 지연, 잡음, 전압 강하)을 충족시키는데 충분할 수 있다. 따라서, 이러한 경우에, 장치 요건이 평탄화할 필요 없이 충족될 수 있으므로 장치의 비용 및 복잡성이 더 낮게 유지될 수 있다. 평탄화가 (예를 들어 플레이트 레벨 처리 규모(plate level processing scale)에서) 실행 가능한 대안이 아닌 경우에, 본원에 개시된 구현예는 평탄화 단계(planarization step)를 제거함으로써 처리를 용이하게 할 수 있다.
일부 구현예에서, 전도성 크로스오버(202A)는 평탄한 반도체 층의 특정 영역을 도핑함으로써 생성된다. 예를 들어 특정 영역은 전도성 크로스오버의 패턴이다. 일부 구현예에서, 평탄한 반도체 층의 특정 영역은 N-타입 도펀트로 도핑된다.
일부 구현예에서, 비-전도성 영역(202B)은 전도성 크로스오버(202A)에 비해 전기 전도성이 낮다. 일부 구현예에서, 비-전도성 영역(202B)은 도핑되지 않은 실리콘을 포함하는 반면, 전도성 크로스오버(202A)는 더 많은 전도성 재료(예를 들어 도핑된 실리콘, 실리사이드)를 포함한다. 일부 구현예에서, 비-전도성 영역(202B)은 P-타입 도펀트로 도핑된다. 일부 구현예에서, 비-전도성 영역(202B)은 산화된다. 일부 구현예에서, 비-전도성 영역의 비저항은 대략 1012 옴(ohm)-cm이다.
예를 들어 비정질 실리콘은 화학 기상 증착(CVD) 챔버에서 전구체 기상 도핑에 의해 또는 주입에 의해 도핑될 수 있다. N-타입 도펀트는 인 또는 비소일 수 있다. 기상에서, 인은 포스핀(PH3)에 대응할 수 있고, 비소는 아르신(AsH3)에 대응할 수 있다. P-타입 도펀트는 기상에서 디보란(B2H6)에 대응하는 붕소일 수 있다.
예로서, 대략 10 밀리옴(milliohm)-cm의 보다 낮은 저항률은 대략 0.1의 도핑 비(PH3/SiH4)에서 기상으로 미정질 실리콘(microcrystalline silicon)에 대해 달성될 수 있다. 더 낮은 전도도는 대략 10-5 의 기상 비(B2H6/SiH4)에서 P-타입을 가볍게 도핑함으로써 달성될 수 있다.
일부 구현예에서, 전도성 크로스오버는 실리사이드를 포함한다. 예를 들어 전도성 크로스오버는 비정질 실리콘 층 내의 실리사이드 피드스루(silicide feedthroughs)이다.
일부 구현예에서, 실리사이드는 비정질 실리콘 층 상에 금속의 패터닝된 증착에 의해 형성된다. 실리사이드 형성의 비제한적인 예들은 국제공개공보 제WO 2019/178402호에 기술되어 있으며, 그 전체 내용이 모든 목적들을 위해 본원에서 참조로 원용된다. 패턴은 피드스루 또는 크로스오버의 위치에 대응한다. 예를 들어 패터닝된 금속은 비정질 실리콘 층의 최상부 상에 증착된다. 패터닝된 금속 및 비정질 실리콘은 어닐링에 의해 반응할 수 있다. 어닐링 시에, 패터닝된 금속은 실리콘과 함께 확산하여 실리사이드를 형성한다. 실리사이드의 형성은 확산 전에 패터닝된 금속 및 실리콘의 결합된 볼륨에 비해 전체 볼륨을 감소시킨다. 패터닝된 금속 및 비정질 실리콘의 치수(예를 들어 폭, 높이, 두께) 및 질량이 주어지면, 형성된 실리사이드 및 전도성 크로스오버의 치수는 패터닝된 금속에 기초하여 유도될 수 있고, 원하는 치수를 갖는 실리사이드 크로스오버는 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여 생성될 수 있다.
절연층은 비정질 실리콘 층 아래에 위치된다. 일부 구현예에서, 절연층은 측방향(즉, 절연층에 평행한 방향)으로 실리사이드 형성을 경계짓는다. 패터닝된 금속의 치수 및 질량이 주어지면, 절연층이 측방향으로 실리사이드 형성을 경계짓으면, 실리사이드 크로스오버의 측방향 치수(예를 들어 폭)가 도출될 수 있다. 따라서 원하는 폭을 갖는 실리사이드 크로스오버는 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여 생성될 수 있다.
예를 들어 도 2c에 예시된 바와 같이, 패터닝된 금속(222)은 비정질 실리콘 층(220)의 최상부 상에 증착된다. (예를 들어 원하는 크로스오버 치수를 생성하기 위해 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여) 기술된 방법들 중의 임의의 것을 사용하여, 실리사이드 전도성 크로스오버(224)가 형성된다. 전도성 크로스오버가 형성된 후에, 밀봉(226)이 기술된 방법들 중의 임의의 것을 사용하여 실리콘 층 및 전도성 크로스오버 위에 증착될 수 있다.
일부 구현예에서, 실리사이드의 형성이 인접한 비정질 실리콘 부분에 비해 두께로 오프셋을 야기할 수 있지만, 오프셋은 평탄화에 대한 필요성 없이 접합이 발생할 수 있게 하기에 충분히 작을 수 있다(예를 들어 오프셋은 단계들보다 상당히 더 작다). 일부 구현예에서, 오프셋은 40 nm 미만의 RMS 값을 가지며, 이는 밀봉을 둘러싸는 환경과 밀봉 내의 볼륨 사이의 15 × 103 atm의 압력 차이를 유지하기에 충분할 수 있다. 따라서, 일부 구현예에서, 장치 요건에 따라, 비저항을 감소시키기 위해 실리사이드와의 크로스오버를 형성하는 것이 유리할 수 있다. 예를 들어 NiSi의 비저항은 대략 4 μohm-cm이다. 다른 예로서, Ni2Si는 대략 24 μohm-cm의 비저항을 갖는다.
도 2d는 전도성 크로스오버의 구현예를 예시한다. 일부 구현예에서, 실리사이드 크로스오버는 오프셋 없이 형성될 수 있다. 실리사이드 크로스오버는 초기에 절연층(예를 들어 유리 기판) 위에 패터닝된 제 1 트렌치(230)를 생성함으로써 형성될 수 있다. 일부 구현예에서, 패터닝된 트렌치는 패터닝된 절연체들(232) 사이의 공간들이다. 일부 구현예에서, 패터닝된 절연체는 동일한 절연층 상에 형성된다. 일부 구현예에서, 패터닝된 절연체는 절연층(예를 들어 절연층(220)) 상에 증착된다.
비정질 실리콘 층(234)은 이어서 제 1 트렌치(trenches) 상에 및 패터닝된 절연체 상에 증착된다. 일부 구현예에서, 비정질 실리콘의 두께는 실질적으로 균일하고 제 1 트렌치의 높이보다 작다(예를 들어 비정질 실리콘은 제 1 트렌치를 채우지 않는다). 따라서 비정질 실리콘 층은 제 1 트렌치 위에 있는 제 2 트렌치(236)를 포함할 것이다. 패터닝된 금속(238)은 제 2 트렌치(236)의 최상부 상에 증착될 수 있고, 실리사이드(240)는 위에서 기술된 방법들을 사용하여 형성될 수 있다. 패터닝된 절연체 및 비정질 실리콘 층 아래의 절연층으로 인해, 형성된 실리사이드는 제 1 트렌치에 속박될 수 있다. 한 구현예에서, 패터닝된 금속 및 비정질 실리콘의 치수 및 질량이 주어지면, 치수 및 질량은 형성된 실리사이드의 높이가 제 1 트렌치의 높이와 실질적으로 동일하도록 제어될 수 있고, 그에 의해 오프셋 없이 실리사이드 크로스오버를 생성한다. 일부 구현예에서, 실리사이드 크로스오버 위에 밀봉(242)이 적용될 수 있고; 상기 밀봉은 본원에 설명된 밀봉(예를 들어 밀봉 금속 링(206), 밀봉(226))과 실질적으로 유사할 수 있다.
비록 특정 도펀트, 실리사이드, 및 비저항이 설명되지만, 평탄한 반도체 층은 위에서 설명된 것과 상이한 특성을 가질 수 있다는 것으로 이해되어야 한다. 예를 들어 장치 요건(예를 들어 지연과 같은 타이밍 요건, IR 드롭과 같은 전력 요건)에 따라, 전도성 크로스오버는 최적화의 목적을 위해 설명된 것보다 더 많거나 더 적을 수 있다.
특정 실리사이드 형성 방법들이 설명되었지만, 다른 실리사이드 형성 방법들이 본 개시의 범위를 벗어나지 않으면서 전도성 크로스오버를 형성할 수 있는 것으로 이해되어야 한다.
일부 구현예에서, 일단 크로스오버가 위에서 기술된 방법들을 사용하여 형성되면(예를 들어 전도성 영역이 정의되면), 장치에 대응하는 크로스오버 각각의 세트가 분리될 수 있다. 절연층 및 밀봉 금속 링이 크로스오버 위에 증착되어, 본원에서 설명된 장치의 진공 및 비-진공 영역을 생성할 수 있다.
일부 구현예에서, 크로스오버 중의 적어도 하나는 비아에 전기적으로 커플링된다. 예를 들어 비아는 크로스오버가 다른 전기 소자(예를 들어 상이한 층 상의 라우팅, 장치 상의 핀(pins) 또는 인풋(inputs))에 전기적으로 커플링되게 한다.
일부 구현예에서, 크로스오버 중의 적어도 하나는 볼로미터 어레이에 전기적으로 커플링된다. 일부 구현예에서, 볼로미터 어레이는 진공 영역에 존재한다. 일부 구현예에서, 전도성 크로스오버 중의 적어도 하나는 볼로미터 어레이와 연관된 회로에 전기적으로 커플링된다. 일부 구현예에서, 회로는 비-진공 영역 내의 볼로미터 판독 회로이다. 일부 구현예에서, 회로는 전압 구동 회로이다. 일부 구현예에서, 크로스오버는 밀봉 영역을 횡단하고 진공 영역과 비-진공 영역 사이에서 신호를 반송하는 신호 라인이다.
도 3은 본 개시의 실시예에 따른 평탄한 토포그래피를 갖는 밀봉 영역에 전도성 크로스오버를 형성하는 방법(300)을 예시한다. 방법(300)은 평탄한 표면을 갖는 반도체 층을 제공하는 단계(S302)를 포함한다. 예를 들어 반도체 층은 도 2a 내지 도 2d와 관련하여 기술된 반도체 층일 수 있다. 일부 구현예에서, 반도체 층은 비정질 실리콘 층이다.
방법(300)은 전도성일 반도체 층의 조성을 변형시킴으로써 반도체 층 내에 전도성 영역(예를 들어 전도성 크로스오버)을 생성하는 단계(S304)를 포함한다. 일부 구현예에서, 반도체 층 내에 전도성 영역들을 생성하는 단계는 전도성인 평탄한 표면 아래의 반도체 층의 영역의 조성을 변형시키는 단계를 더 포함한다. 예를 들어 전도성 영역은 본원에 설명된 바와 같이, 반도체 층의 정의된 영역의 전도성을 증가시킴으로써 생성된다.
일부 구현예에서, 전도성 영역들을 생성하는 것은 반도체 층의 평탄화를 포함하지 않는다. 예를 들어 전도성 영역들을 생성하기 위해 금속 증착이 요구되지 않는 경우, 본원에 설명된 바와 같이, 어떠한 단계도 일어나지 않을 것이고 평탄화도 요구되지 않을 것이다.
일부 구현예에서, 전도성 영역은 반도체 층의 토포그래피(topography)를 변경시키지 않고 생성된다. 일부 구현예에서, 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 반도체 층 내에 전도성 영역들을 생성하는 단계는 전도성 영역을 도핑하는 단계를 포함한다. 일부 구현예에서, 전도성 영역을 도핑하는 단계는 영역들을 N-타입 도핑하는 단계(예를 들어 전도성 영역들을 N-타입 도펀트로 도핑하는 단계)를 더 포함한다. 일부 구현예에서, 상기 방법은 비-전도성 영역을 P-타입 도펀트로 도핑하는 단계를 더 포함한다. 일부 구현예에서, 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다. 일부 구현예에서, 방법은 비-전도성 영역들을 산화시키는 단계를 더 포함한다. 간결성(brevity)을 위해서, 예시적인 반도체 재료, 도펀트, 및 도핑 방법이 도 2a 및 도 2b와 관련하여 위에서 기술되었다. 간결성을 위해서, 상기 설명은 여기서 반복하지 않는다.
일부 구현예에서, 반도체 층 내에 전도성 영역들을 생성하는 것은 전도성 영역 내에 실리사이드를 형성하는 것을 포함한다. 간결성을 위해, 전도성 영역 내의 예시적인 실리사이드 형성 방법은 도 2c 및 도 2d와 관련하여 위에서 기술되었다. 간결성을 위해서, 상기 설명은 여기서 반복하지 않는다.
방법(300)은 밀봉을 적용하는 단계(S306)를 포함한다. 일부 구현예에서, 밀봉을 적용하는 단계는 평탄한 표면 위에 기밀 밀봉을 적용하여 기밀 밀봉된 볼륨을 생성하는 단계를 포함한다. 예를 들어 도 2a 내지 도 2d와 관련하여 기술된 바와 같이, 진공 영역은 밀봉 금속 링을, 반도체 층을 포함하는 장치에 접합함으로써 생성된다. 다른 예로서, 도 2a 내지 도 2d와 관련하여 기술된 바와 같이, 진공 영역은 비-전도성 밀봉을, 반도체 층을 포함하는 장치에 접합함으로써 생성된다.
일부 구현예에서, 상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고, 전도성 영역의 제 1 부분은 기밀 밀봉된 볼륨(예를 들어 진공 영역) 내에 있고, 전도성 영역의 제 2 부분은 기밀 밀봉된 볼륨(예를 들어 비-진공 영역) 아래에 있지 않다. 예를 들어 도 2a 내지 도 2d와 관련하여 기술된 바와 같이, 전도성 크로스오버 중의 적어도 하나는 진공 영역 내의 부분 및 비-진공 영역 내의 부분을 포함한다.
일부 구현예에서, 비-진공 영역은 진공 영역을 둘러싸고, 진공 영역과 비-진공 영역 사이의 인터페이스는 평면이다. 예를 들어 도 2a와 관련하여 기술된 바와 같이, 비-진공 영역은 진공 영역을 둘러싸고, 밀봉 영역은 평탄하다.
일부 구현예에서, 반도체 층은 620 mm × 750 mm 초과의 치수에 걸쳐 있다. 일부 구현예에서, 반도체 층은 복수의 부분을 포함하고, 각각의 부분은 단일 장치에 대응하고; 예시된 반도체 층은 반도체 층의 하나의 부분이다.
일부 구현예에서, 방법(300)은 비아를 전도성 영역에 전기적으로 커플링하는 단계를 포함한다. 일부 구현예에서, 방법(300)은 전도성 영역을 볼로미터 회로에 전기적으로 커플링하는 단계를 포함한다.
일부 구현예에서, 방법(300)은 반도체 층 위에 절연층을 제공하는 단계를 포함한다. 예를 들어 도 2b에 대해 설명된 바와 같이, 상기 절연층은 절연층(204)이다. 본원에서 사용되는 바와 같이, 제 2 층(예를 들어 절연층(204))은 제 2 층이 제 1 층에 대해 기판(예를 들어 기판(210))에 대향하는 방향으로 위치될 때 제 1 층(예를 들어 반도체 층(202)) "위에" 있다.
일부 구현예에서, 방법(300)은 유리 기판 상에 반도체 층을 증착하는 단계를 포함한다. 예를 들어 도 2a 내지 도 2d와 관련하여 기술된 바와 같이, 반도체 층을 포함하는 장치(200)는 유리 기판 상에 증착될 수 있다.
본 개시의 예들은 이들 방법에 의해 생성된 2개의 평탄한 반도체 층 및 장치를 접합하는 방법을 포함한다. 본 개시의 실시예에 따른 예시적인 방법에서, 평탄화 단계는 접합 전에 생략(forgone)될 수 있다.
도 4a 내지 도 4d는 공지의 예시적인 접합 방법을 예시한다. 도 4a는 출발 웨이퍼(starting wafer)(402), 구리 인터커넥트(copper interconnects)(404), 시드 층(406), 및 패터닝된 금속(408)을 포함하는 제 1 층(400)을 예시한다.
도 4b는 산화물 층(410)이 웨이퍼 및 패터닝된 금속 위에 증착된 후의 제 1 층(400)을 예시한다. 예시된 바와 같이, 산화물 층(410)은 인접한 패터닝된 금속(408) 사이의 갭들을 채우고, 패터닝된 금속으로 인한 단계들을 포함한다. 접합을 위한 평탄한 표면을 생성하기 위해, 제 1 층(400)은 평탄화될 필요가 있다.
도 4c는 평탄화 후에 제 1 층(400)을 예시한다. 예를 들어 제 1 층은 CMP를 사용하여 평탄화된다. 평탄화 후에, 패터닝된 금속 위의 산화물 층의 부분들이 제거되어, 패터닝된 금속을 노출시키고, 나머지 산화물 층 및 패터닝된 금속은 평탄하다.
도 4d는 제 2 층(412)에 접합된 제 1 층(400)을 예시한다. 제 2 층(412)은 제 1 층(400)과 실질적으로 유사하다. 다시 말해서, 제 2 층(412)은 도 4a 내지 도 4c와 관련하여 기술된 방법으로 제조된다. 구체적으로, 제 1 층과 제 2 층 사이의 양호한 접합을 보장하기 위해, 제 1 층과 제 2 층의 인터페이싱 표면(interfacing surfaces)은 평탄화된다.
도 5a 내지 도 5d는 본 개시의 실시예에 따른 2개의 평탄한 반도체 층을 접합하는 방법을 예시한다. 도 5a는 기판(500) 상에 증착된 제 1 반도체 층(502)을 예시한다. 일부 구현예에서, 제 1 반도체 층(502)은 평탄한 표면을 포함한다. 일부 구현예에서, 제 1 반도체 층(502)은 도핑되지 않은 비정질 실리콘이다. 예시된 구성은 단지 예시를 위한 것으로 이해되어야 한다. 본 개시의 범위를 벗어나지 않으면서 추가 층 또는 층의 상이한 조합이 반도체 층과 함께 포함될 수 있다.
일부 구현예에서, 반도체 층이 평탄한 표면을 갖기 때문에, 반도체 층의 평탄화(예를 들어 CMP)가 요구되지 않는다(예를 들어 도 1c에 예시된 바와 같이, 산화물 층의 제거가 요구되지 않는다). 일부 구현예에서, 반도체 층이 평탄한 표면을 가질 때 CMP의 사용이 감소될 수 있다. 예시적인 이점으로서, 평탄화 단계들이 제조 공정으로부터 생략될 때 장치를 제조하는 복잡성 및 비용이 감소될 수 있다. 일부 경우에서, 반도체 층을 갖는(예를 들어 금속 또는 산화물 증착 없이) 전도성 영역들을 생성하는 것은 반도체 층을 포함하는 전기 장치의 전기적 요건(예를 들어 지연, 잡음, 전압 강하)을 충족시키기에 충분할 수 있다. 따라서, 이러한 경우에, 장치 요건들은 평탄화할 필요 없이 충족될 수 있기 때문에 장치의 비용 및 복잡성이 더 낮게 유지될 수 있다.
도 5b는 전도성 영역(504A)이 생성된 후의 제 1 반도체 층(502)을 예시한다. 일부 구현예에서, 전도성 영역(504A) 및 상기 전도성 영역에 인접한 비-전도성 영역(504B)을 포함하는 층이다.
일부 구현예에서, 전도성 영역(504A)은 전도성이 될 수 있도록 반도체 층의 평탄한 표면의 조성을 변경시킴으로써 생성된다. 예를 들어 그 조성을 변경하기 전에, 평탄한 반도체 층은 비정질 실리콘 층이다. 일부 구현예에서, 평탄한 표면 아래의 반도체 층의 조성은 전도성이 될 수 있도록 변경된다(예를 들어 전도성 영역은 전도성 볼륨들임).
예로서, 각각의 전도성 영역의 폭은 0.1 내지 5 ㎛일 수 있고, 각각의 전도성 영역은 서로 0.1 내지 5 ㎛ 이격될 수 있다. 반도체 층은 10 내지 500 nm의 높이를 가질 수 있다. 본원에 기술되고 예시된 전도성 영역은, 달리 언급되지 않는 한, 제한되지 않는다. 전도성 영역은 기술된 구현예와 상이한 간격, 치수 및 특성을 가질 수 있는 것으로 이해되어야 한다.
일부 구현예에서, 전도성 영역(504A)은 평탄한 반도체 층의 특정 구역을 도핑함으로써 생성된다. 예를 들어 특정 구역은 접합된 반도체 층 내의 전도성 영역의 패턴이며, 이는 하기에서 더 상세히 설명된다. 일부 구현예에서, 평탄한 반도체 층의 특정 구역은 N-타입 도펀트로 도핑된다(예를 들어 캐리어는 전자임). 일부 구현예에서, 전도성 영역(504A)은 P-타입 도펀트로 도핑된다(예를 들어 캐리어는 정공(holes)임).
일부 구현예에서, 비-전도성 영역(504B)은 전도성 영역(504A)에 비해 전기 전도성이 낮다. 일부 구현예에서, 비-전도성 영역(504B)은 도핑되지 않은 실리콘을 포함하는 반면, 전도성 영역(504A)은 더 많은 전도성 재료(예를 들어 도핑된 실리콘, 실리사이드)를 포함한다. 일부 구현예에서, 비-전도성 영역(504B)은 P형 도펀트로 도핑된다. 일부 구현예에서, 비-전도성 영역(504B)은 산화된다. 예로서, 비-전도성 영역은 영역의 저항을 증가시키기 위해 산화된다.
예를 들어 비정질 실리콘은 CVD 챔버에서 전구체 기상 도핑에 의해 또는 주입에 의해 도핑될 수 있다. N-타입 도펀트는 인 또는 비소일 수 있다. 기상에서, 인은 포스핀(PH3)에 대응할 수 있고, 비소는 아르신(AsH3)에 대응할 수 있다. P-타입 도펀트는 기상에서 디보란(B2H6)에 대응하는 붕소일 수 있다.
일부 구현예에서, 전도성 영역의 저항률은 대략 1012 ohm-cm이다. 예로서, 보다 낮은 저항률은 0.1의 기상 도핑 비(PH3/SiH4)에 대해 10 milliohm-cm에 근접하는 미정질 실리콘(microcrystalline silicon)에 대해 달성될 수 있다. 더 낮은 전도도는 대략 10-5 의 기상 비(B2H6/SiH4)에서 P-타입을 가볍게 도핑함으로써 달성될 수 있다.
일부 구현예에서, 전도성 영역은 실리사이드를 포함한다. 예를 들어 전도성 영역은 비정질 실리콘 층 내의 전도성 실리사이드 채널(conductive silicide channels)이다.
일부 구현예에서, 실리사이드는 비정질 실리콘 층 상에 금속의 패터닝된 증착에 의해 형성된다. 실리사이드 형성의 비제한적인 예들은 국제공개공보 제WO 2019/178402호에 기술되어 있으며, 그 전체 내용이 모든 목적들을 위해 본원에서 참조로 원용된다. 패턴은 전도성 영역의 위치에 대응한다. 예를 들어 패터닝된 금속은 비정질 실리콘 층의 최상부 상에 증착된다. 패터닝된 금속 및 비정질 실리콘은 어닐링에 의해 반응할 수 있다. 어닐링 시에, 패터닝된 금속은 실리콘과 함께 확산하여 실리사이드를 형성한다. 실리사이드의 형성은 확산 전에 패터닝된 금속 및 실리콘의 결합된 볼륨에 비해 전체 볼륨을 감소시킨다. 패터닝된 금속 및 비정질 실리콘의 치수(예를 들어 폭, 높이, 두께) 및 질량이 주어지면, 형성된 실리사이드 및 전도성 영역의 치수는 패터닝된 금속에 기초하여 유도될 수 있고, 원하는 치수를 갖는 실리사이드 크로스오버는 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여 생성될 수 있다.
절연층은 비정질 실리콘 층 아래에 위치된다. 일부 구현예에서, 절연층은 측방향(즉, 절연층에 평행한 방향)으로 실리사이드 형성을 경계짓는다. 패터닝된 금속의 치수 및 질량이 주어지면, 절연층이 측방향으로 실리사이드 형성을 경계짓으면, 실리사이드 전도성 영역의 측방향 치수(예를 들어 폭)가 도출될 수 있다. 따라서 원하는 폭을 갖는 실리사이드 전도성 영역은 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여 생성될 수 있다.
예를 들어 도 5c에 예시된 바와 같이, 패터닝된 금속(522)은 비정질 실리콘 층(520)의 최상부 상에 증착된다. 기술된 방법들 중의 임의의 것을 사용하여(예를 들어 원하는 치수를 생성하기 위해 적절한 치수 및 질량을 갖는 패터닝된 금속을 사용하여), 실리사이드 전도성 영역(524)이 형성된다. 실리사이드 전도성 영역(524)을 포함하는 이러한 반도체 층은 제 1 반도체 층(502)으로서 사용될 수 있다.
일부 구현예에서, 실리사이드의 형성이 인접한 비정질 실리콘 부분에 비해 두께로 오프셋을 야기할 수 있지만, 오프셋은 평탄화에 대한 필요성 없이 접합이 발생할 수 있도록 충분히 작을 수 있다(예를 들어 오프셋은 상기 단계들보다 상당히 작다). 일부 구현예에서, 오프셋은 40 nm 미만의 RMS 값을 갖는다. 따라서 일부 구현예에서, 장치 요건에 따라, 비저항을 감소시키기 위해 실리사이드를 갖는 전도성 영역을 형성하는 것이 유리할 수 있다. 예를 들어 NiSi의 비저항은 대략 4 μohm-cm이다. 다른 예로서, Ni2Si는 대략 24 μohm-cm의 비저항을 갖는다.
도 5d는 전도성 영역의 구현예를 예시한다. 일부 구현예에서, 실리사이드 전도성 영역은 오프셋 없이 형성될 수 있다. 실리사이드 전도성 영역은 초기에 절연층(예를 들어 유리 기판) 위에 패터닝된 제 1 트렌치(530)를 생성함으로써 형성될 수 있다. 일부 구현예에서, 패터닝된 트렌치는 패터닝된 절연체들(532) 사이의 공간이다. 일부 구현예에서, 패터닝된 절연체는 동일한 절연층 상에 형성된다. 일부 구현예에서, 패터닝된 절연체는 절연층(예를 들어 절연층(520)) 상에 증착된다.
이어서, 비정질 실리콘 층(534)은 제 1 트렌치 상에 및 패터닝된 절연체 상에 증착된다. 일부 구현예에서, 비정질 실리콘의 두께는 실질적으로 균일하고 제 1 트렌치들의 높이보다 작다(예를 들어 비정질 실리콘은 제 1 트렌치들을 채우지 않는다). 따라서 비정질 실리콘 층은 제 1 트렌치 위에 있는 제 2 트렌치(536)를 포함할 것이다. 패터닝된 금속(538)은 제 2 트렌치들(536)의 최상부 상에 증착될 수 있고, 실리사이드(540)는 위에서 기술된 방법들을 사용하여 형성될 수 있다. 패터닝된 절연체 및 비정질 실리콘 층 아래의 절연층으로 인해, 형성된 실리사이드는 제 1 트렌치에 한정될 수 있다. 한 구현예에서, 패터닝된 금속 및 비정질 실리콘의 치수 및 질량이 주어지면, 치수 및 질량은 형성된 실리사이드의 높이가 제 1 트렌치의 높이와 실질적으로 동일하도록 제어될 수 있고, 그에 의해 오프셋 없이 실리사이드 전도성 영역들을 생성한다. 실리사이드 전도성 영역(524)을 포함하는 이러한 반도체 층은 제 1 반도체 층(502)으로서 사용될 수 있다.
비록 특정 도펀트, 실리사이드, 및 비저항이 기술되었지만, 평탄한 반도체 층은 위에서 기술된 것과 상이한 특성을 가질 수 있는 것으로 이해되어야 한다. 예를 들어 장치 요건(예를 들어 지연과 같은 타이밍 요건들, IR 드롭과 같은 전력 요건들)에 따라, 전도성 영역은 기술된 것보다 더 많거나 더 적을 수 있다.
실리사이드 형성의 특정 방법들이 기술되었지만, 실리사이드 형성의 다른 방법들이 본 개시의 범위를 벗어나지 않으면서 전도성 영역을 형성할 수 있는 것으로 이해되어야 한다.
도 5e는 표면 처리(506)가 적용된 후에 제 1 반도체 층(502)을 예시한다. 일부 구현예에서, 제 1 반도체 층(502)의 상부는 전도성 영역(504A)이 형성된 후에 처리된다. 예를 들어 표면은 제 2 반도체 층과 접합하여 2개의 층 사이의 접착을 향상시키기 위해 준비될 수 있다. 일부 구현예에서, 표면 처리는 표면으로부터 오염물(예를 들어 천연 산화물)을 제거하는 세정 단계이다. 일부 구현예에서, 표면 처리는 충격 또는 화학적 처리를 사용함으로써 층 상의 약하게 바인딩된 재료를 제거하는 세정 단계이다. 일부 구현예에서, 표면 처리는 반도체 층의 전도성 특성을 방해하지 않는 접착 촉진 재료이다. 일부 구현예에서, 표면 처리는 반도체 층이 접합 전에 표면을 활성화시키기 위해 진공 상태에 있는 동안 세정 단계이다. 일부 구현예에서, 제 1 반도체 층의 평탄한 표면은 플라즈마로 처리된다. 도면에서의 표면 처리와 연관된 라벨들 및 예시된 영역은 단지 예시를 위한 것이며; 라벨들 및 예시된 영역은 표면 처리의 물리적 특성을 나타내지 않을 수 있는 것으로 이해되어야 한다.
도 5f는 제 2 반도체 층(508)에 접합된 제 1 반도체 층(502)을 예시한다. 일부 구현예에서, 각각의 표면 처리된 반도체 층은 2개의 반도체 층 사이의 접합을 개시하도록 활성화된다. 예를 들어 표면 활성화된 접합은 저압(예를 들어 0.1 mTorr 내지 1 Torr) 및 실온에서 아르곤 플라즈마를 사용하여 수행될 수 있다. 다른 예로서, 표면 활성화된 접합은 초저압(예를 들어 10-8 내지 10-5 Torr) 및 실온에서 아르곤 또는 네온을 이용한 빠른 원자 충격을 사용하여 수행될 수 있다. 다른 예로서, 표면 활성화된 접합은 저압(예를 들어 0.1 mTorr 내지 1 Torr)에서 산성 또는 염기성 반응물에 표면을 노출시킴으로써 수행될 수 있다. 접합 방법의 다른 예들은 승온(예를 들어 100-300℃)에서의 열압착(예를 들어 고력(예를 들어 10-80 kN))을 포함한다.
일부 구현예에서, 제 2 반도체 층(508)은 제 1 반도체 층(502)의 최상부 상에 접합된다. 일부 구현예에서, 접합된 반도체 층은 전기기계식 장치의 일부이다. 예를 들어 접합된 전도성 영역은 전기기계식 장치의 신호 라인이다. 일부 구현예에서, 접합된 반도체 층은 플립-칩 접합(flip-chip bonding)에 사용된다.
일부 구현예에서, 제 2 반도체 층은 제 1 반도체 층과 실질적으로 유사하다. 예를 들어 제 2 반도체 층(508)은 도 5a 내지 도 5e와 관련하여 기술된 방법으로 제조된다. 구체적으로, 제 2 반도체 층(508)은 본 개시의 예에 따른 방법으로 생성되는 전도성 영역을 포함하는 평탄한 반도체 층이다.
일부 구현예에서, 제 1 반도체 층(502)의 전도성 영역(504A)은 제 2 반도체 층(508)의 전도성 영역(510A)에 전기적으로 커플링된다. 예를 들어 제 1 반도체 층(502)의 전도성 영역(504A) 및 제 2 반도체 층(508)의 전도성 영역(510A)은 구역(area)이 중첩되고, 이에 의해 함께 전기적으로 커플링된다.
일부 구현예에서, 하나 초과의 전도성 영역(504A)은 하나 초과의 전도성 영역(510A)에 전기적으로 커플링된다. 일부 구현예에서, 커플링된 전도성 영역의 각각의 세트는 서로 전기적으로 커플링되지 않는다. 예를 들어 커플링된 전도성 영역의 각각의 세트는 상이한 신호 또는 전력 라인(power line)이다.
일부 구현예에서, 접합된 반도체 층은 전기기계식 시스템의 일부이고, 전기기계식 장치는 전기기계식 시스템의 부분들을 분리함으로써 형성될 수 있다. 예를 들어 분리 전에, 전도성 영역들을 생성하는 데 사용되는 반도체 층은 620 mm × 750 mm 초과의 치수에 걸쳐 있다. 예를 들어 싱귤레이션 전에, 반도체 층은 620 mm × 750 mm의 치수를 갖는 3.5 세대 유리 기판 위에 증착되고; 반도체 층은 어레이로 배열된 복수의 반도체 부분을 포함하고, 각각의 부분은 단일 장치에 대응한다. 반도체 층은 연속적 또는 불연속적일 수 있다(예를 들어 층은 인접한 부분들 사이의 단절부 또는 갭을 포함함). 일부 경우에, 싱귤레이션 전에, 반도체 층의 치수는 평탄화가 비용-효율적이 되기에는 너무 클 수 있다(예를 들어 화학적-기계적 평탄화, CMP). 따라서, 본원에 기술된 실시예들은 유리하게는 평탄화 없이 전도성 영역을 포함하는 평탄한 반도체 층을 생성할 수 있다. 일부 구현예에서, 반도체 층(예를 들어 볼로미터)에 커플링된 장치의 형성 후에, 유리 기판, 반도체 층, 및 장치의 스택업은 후속 제조 단계를 위해 더 작은 부분(예를 들어 웨이퍼 크기 부분)으로 분리될 수 있다.
실리콘 층의 전도성 영역은 직사각형이고 균일하게 이격된 것으로 도시되어 있지만, 접합된 실리콘 층은 다른 형상 및 간격으로 전도성 영역 패턴을 포함할 수 있는 것으로 이해되어야 한다. 예시적인 장치는 5개의 전도성 영역을 포함하지만, 상기 장치는 임의의 수의 전도성 영역을 포함할 수 있는 것으로 이해되어야 한다.
도 6은 본 개시의 예에 따른 2개의 접합된 평탄한 반도체 층을 포함하는 전기기계식 시스템을 제조하는 방법(600)을 예시한다. 방법(600)은 제 1 평탄한 표면을 갖는 제 1 반도체 층을 제공하는 단계(S602)를 포함한다. 예를 들어 제 1 반도체 층은 도 5a 내지 도 5e와 관련하여 기술된 제 1 반도체 층일 수 있다. 일부 구현예에서, 반도체 층은 비정질 실리콘 층이다. 상기 방법(600)이 전기기계식 시스템을 제조하는 것과 관련하여 기술되었지만, 상기 방법(600)은 플립-칩 접합과 같은 다른 제조 방법에서 사용될 수 있는 것으로 이해되어야 한다.
방법(600)은 반도체 층의 제 1 평탄한 표면의 조성을 전도성으로 되도록 변경시킴으로써 제 1 반도체 층 내에 전도성 영역들을 생성하는 단계(S604)를 포함한다. 일부 구현예에서, 반도체 층 내에 전도성 영역들을 생성하는 단계는 평탄한 표면 아래의 반도체 층의 조성을 전도성으로 되도록 변경시키는 단계를 더 포함한다. 예를 들어 전도성 영역은, 도 5a 내지 도 5d와 관련하여 기술된 바와 같이, 제 1 반도체 층의 정의된 영역의 전도성을 증가시킴으로써 생성된다.
방법(600)은 제 2 평탄한 표면을 갖는 제 2 반도체 층을 제공하는 단계(S606)를 포함한다. 예를 들어 제 2 반도체 층은 도 5a 내지 도 5f와 관련하여 기술된 제 2 반도체 층일 수 있다. 일부 구현예에서, 제 2 반도체 층은 비정질 실리콘 층이다.
방법(600)은 반도체 층의 제 2 평탄한 표면의 조성을 전도성으로 되도록 변경시킴으로써 제 2 반도체 층에 전도성 영역들을 생성하는 단계(S608)를 포함한다. 일부 구현예에서, 제 2 반도체 층에 전도성 영역들을 생성하는 단계는 제 2 반도체 층의 조성을 전도성으로 되도록 평탄한 표면 아래로 변경시키는 단계를 더 포함한다. 예를 들어 제 2 전도성 영역은, 도 5a 내지 도 5d와 관련하여 기술된 바와 같이, 제 2 반도체 층의 정의된 영역의 전도성을 증가시킴으로써 생성된다.
일부 구현예에서, 전도성 영역들을 생성하는 것은 제 1 및 제 2 반도체 층의 토포그래피를 변경시키는 것을 포함하지 않는다. 예를 들어 (도 4a 내지 도 4d와 관련하여 기술된 바와 같은) 금속 또는 산화물 증착이 전도성 영역들을 생성하는데 요구되지 않는 경우, 본원에 기술된 바와 같이, 어떠한 단계도 일어나지 않을 것이며 평탄화도 요구되지 않을 것이다. 일부 구현예에서, 전도성 영역은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
일부 구현예에서, 제 1 반도체 층 및 제 2 반도체 층 내에 전도성 영역들을 생성하는 단계는 전도성 영역을 도핑하는 단계를 포함한다. 일부 구현예에서, 전도성 영역을 도핑하는 단계는 전도성 영역들을 N-타입 도펀트로 도핑하는 단계를 더 포함한다. 일부 구현예에서, 방법은 비-전도성 영역을 P-타입 도펀트로 도핑하는 단계를 더 포함한다. 일부 구현예에서, 제 1 반도체 층 및 제 2 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다. 일부 구현예에서, 방법은 비-전도성 영역들을 산화시키는 단계를 더 포함한다. 간결성을 위해, (예를 들어 도 5a 및 도 5b와 관련하여 기술된 바와 같은) 예시적인 반도체 재료, 도펀트, 및 도핑 방법은 재차 기술되지 않는다.
일부 구현예에서, 반도체 층 내에 전도성 영역들을 생성하는 것은 (예를 들어 도 5c 및 도 5d와 관련하여 기술된 바와 같이) 전도성 영역 내에 실리사이드를 형성하는 것을 포함한다. 간결성을 위해, 전도성 영역 내의 예시적인 실리사이드 형성 방법은 재차 기술되지 않는다.
일부 구현예에서, 방법은 제 1 및 제 2 평탄한 층을 표면 처리하는 단계를 포함한다. 예를 들어 도 5e 및 도 5f와 관련하여 기술된 바와 같이, 제 1 반도체 층(502) 및 제 2 반도체 층(508)의 상부가 표면 처리된다.
방법(600)은 제 1 및 제 2 반도체 층을 접합하는 단계(S610)를 포함하며, 여기서 제 2 평탄한 표면은 제 1 평탄한 표면에 평행하다. 예를 들어 도 5f와 관련하여 기술된 바와 같이, 표면-처리된 각각의 반도체 층은 2개의 반도체 층 사이의 접합을 개시하기 위해 활성화된다. 예를 들어 표면 활성화된 접합은 저압(예를 들어 0.1 mTorr 내지 1 Torr) 및 실온에서 아르곤 플라즈마를 사용하여 수행될 수 있다. 다른 예로서, 표면 활성화된 접합은 초저압(예를 들어 10-8 내지 10-5 Torr) 및 실온에서 아르곤 또는 네온에 의한 빠른 원자 충격을 이용하여 수행될 수 있다. 다른 예로서, 표면 활성화된 접합은 저압(예를 들어 0.1 mTorr 내지 1 Torr)에서 산성 또는 염기성 반응물에 표면을 노출시킴으로써 수행될 수 있다. 접합 방법의 다른 예들은 고온(예를 들어 100-300℃)에서 열압축(예를 들어 큰 힘(high force)(예를 들어 10 내지 80 kN))을 포함한다.
방법(600)은 제 2 반도체 층을 제 1 반도체 층에 전기적으로 커플링하는 단계(S612)를 포함한다. 예를 들어 도 5f와 관련하여 기술된 바와 같이, 전도성 영역(504A 및 510A)은 서로 전기적으로 커플링되고, 제 2 반도체 층(508)은 제 1 반도체 층(502)의 상부에 접합된다. 일부 구현예에서, 전기적으로 커플링된 전도성 영역은 전기기계식 시스템의 신호 라인을 형성한다.
일부 구현예에서, 제 2 반도체 층을 제 1 반도체 층에 전기적으로 커플링하는 것은 제 2 반도체 층의 전도성 영역을 제 1 반도체 층의 전도성 영역에 전기적으로 커플링하는 것을 포함한다. 예를 들어 도 5f와 관련하여 기술된 바와 같이, 전도성 영역(504A) 및 전도성 영역(510A)은 구역이 서로 실질적으로 중첩된다.
일부 구현예에서, 방법은 제 1 반도체 층의 전도성 영역의 제 2 전도성 영역을 제 2 반도체 층의 전도성 영역의 제 2 전도성 영역에 전기적으로 커플링하는 단계를 추가로 포함하고, 제 2 전도성 영역들(예를 들어 제 2 쌍의 전기적으로 커플링된 전도성 영역들)은 제 1 전도성 영역들(예를 들어 제 1 쌍의 전기적으로 커플링된 전도성 영역들)로부터 전기적으로 커플링되지 않는다. 예를 들어 도 5f와 관련하여 기술된 바와 같이, 제 2 전도성 영역(504A)은 제 2 전도성 영역(510A)에 전기적으로 커플링되고, 제 2 세트의 전도성 영역은 제 1 세트의 커플링된 전도성 영역으로부터 전기적으로 커플링되지 않는다.
일부 구현예에서, 방법은 접합된 반도체 층을 복수의 분리된 부분으로 분리하는 단계를 더 포함하고, 각각의 분리된 부분은 전기기계식 시스템과 연관된다. 예를 들어 분리 전에, 전도성 영역들을 생성하기 위해 사용되는 반도체 층은 620 mm × 750 mm 초과의 치수에 걸쳐 있다. 예를 들어 싱귤레이션 전에, 반도체 층은 620 mm × 750 mm의 치수를 갖는 3.5 세대 유리 기판 위에 증착되고; 반도체 층은 어레이로 배열된 복수의 반도체 부분을 포함하고, 각각의 부분은 단일 장치에 대응한다. 반도체 층은 연속적 또는 불연속적일 수 있다(예를 들어 층은 인접한 부분들 사이의 틈들 또는 갭들을 포함한다). 일부 경우에, 싱귤레이션 전에, 반도체 층의 치수는 평탄화가 비용-효율적이 되기에는 너무 클 수 있다(예를 들어 화학-기계적 평탄화, CMP). 따라서 본원에 설명된 구현예는 평탄화 없이 전도성 영역을 포함하는 평판한 반도체 층을 유리하게 생성할 수 있다. 일부 구현예에서, 반도체 층(예를 들어 볼로미터)에 커플링된 장치의 형성 후에, 유리 기판, 반도체 층, 및 장치의 스택업은 후속 제조 단계를 위해 더 작은 부분(예를 들어 웨이퍼 크기 부분)으로 분리될 수 있다.
일부 구현예에서, 반도체 층은 평면이므로(예를 들어 돌출부가 전도성 영역의 형성 동안 생성되지 않음), 반도체 층의 평탄화(예를 들어 화학적-기계적 평탄화)가 요구되지 않는다. 예시적 이점으로서, 평탄화 단계가 더 이상 요구되지 않기 때문에 장치를 제조하는 복잡성 및 비용이 감소될 수 있다. 일부 경우에, 반도체 층을 갖는(예를 들어 금속 증착 없이) 전도성 영역들을 생성하는 것은 장치의 전기적 요건(예를 들어 지연, 잡음, 전압 강하)을 충족시키기에 충분할 수 있다. 따라서, 이러한 경우에, 장치 요건이 평탄화할 필요 없이 충족될 수 있기 때문에 장치의 비용 및 복잡성이 더 낮게 유지될 수 있다. 평탄화가 (예를 들어 플레이트 레벨 처리 규모 상에서) 실행 가능한 대안이 아닌 경우에, 본원에 개시된 구현예는 평탄화 단계를 제거함으로써 처리를 용이하게 할 수 있다.
도 7a는 전기기계식 장치(700)의 예시적인 밀봉 구조를 예시한다. 일부 구현예에서, 도 7a는 진공 패키징을 위한 밀봉 구조를 형성하는 방법을 예시한다. 예를 들어 밀봉 구조는 진공 패키징을 포함하는 전기기계 장치(700)의 일부이다. 일부 구현예에서, 예시된 구역은 전기기계식 장치(200) 또는 전기기계식 장치(900)의 접합 구역(예를 들어 밀봉 영역)이고, 밀봉 구조를 형성하는 개시된 방법은 유리하게, 기판에 대한 (예를 들어 진공 패키지에 대한) 패키지 리드의 접착의 균일성 및/또는 접착을 증가시킨다(예를 들어 분리들을 감소시킨다). 도 7a가 예시적이고, 전기기계식 장치(700)가 예시된 특징부(features)의 상이한 배열들 및/또는 설명된 특징들 중 더 많은 것 또는 더 적은 것을 포함할 수 있는 것으로 이해되어야 한다.
도 7a에 예시된 바와 같이, 일부 구현예에서, 인터피셜 층(interfacial layer)(702)(예를 들어 패키지 내부의 진공을 고정하도록 구성된 패키지 리드의 인터페이싱 층)의 접착은 기판(706)(예를 들어 비-실리콘 기판, 유리 기판) 상의 접합 구역에 특징들(704)을 도입함으로써 촉진될 수 있다. 일부 구현예에서, 특징부는 전도성(예를 들어 금속성) 재료를 포함한다. 일부 구현예에서, 특징부는 비-전도성(예를 들어 비-금속성) 재료를 포함한다. 일부 구현예에서, 특징들의 재료는 후속 처리와의 호환성을 위해 선택된다.
일부 구현예에서, 특징부는 도 2a 내지 도 2d 및 도 3과 관련하여 기술된 방법들을 사용하여 제조된다(예를 들어 특징부는 크로스오버를 생성하는 방법을 사용하여 생성될 수 있다). 일부 구현예에서, 특징부는 도 2a 내지 도 2d 및 도 3과 관련하여 기술된 방법을 사용하여 제조되고, 도 2a 내지 도 2d 및 도 3과 관련하여 기술된 방법에 의해 형성된 (예를 들어 에칭에 의해) 인접한 영역들 사이의 높이를 증가시킨다. 특징부를 형성하기 위해 인접한 영역들 사이의 높이를 증가시킴으로써, 인터페이싱 부분(예를 들어 패키지 리드(package lid), 밀봉 링(seal ring), 전기기계식 장치의 제 2 부분)과의 접착 및/또는 인터페이싱 부분(예를 들어 패키지 리드, 밀봉 링, 전기기계식 장치의 제 2 부분)과의 접착의 균일성이 유리하게 개선된다. 이는 반도체 표면의 평탄도를 증가시키는 본원의 다른 구현예들과 조합될 때 특히 유리할 수 있다. 일부 구현예에서, 특징부는 기능적 전도성 크로스오버(예를 들어 전기기계식 장치를 동작시키기 위한 신호를 전도하는 전도성 크로스오버)가 없는 위치들에서 밀봉 금속 링(206) 또는 패키지 리드와 인터페이싱한다. 일부 구현예에서, 특징부는 장치로부터 전기적으로 언커플링(uncoupling)된다. 예를 들어 특징부는 장치의 신호 라인으로부터 전기적으로 언커플링(예를 들어 절연)되는 전도성 크로스오버를 포함한다. 다른 예로서, 특징부는 (예를 들어 도 2a 내지 도 2d와 관련하여 기술된 방법들을 사용하여 생성된) 비-전도성 재료를 포함한다. 일부 구현예에서, 특징부는 기능적 전도성 크로스오버(예를 들어 전기기계식 장치를 동작시키기 위한 신호들을 전도하는 전도성 크로스오버(예를 들어 도 2a 내지 도 2d와 관련하여 기술됨))의 길이를 넘어 연장되지는 않는다. 예를 들어 특징부는 장치의 밀봉 영역 또는 밀봉 영역의 어느 한 측에서 종료되는 전도성 크로스오버(예를 들어 비기능적 전도성 크로스오버)을 포함한다. 일부 구현예에서, 단순화를 위해, 특징부를 포함하지 않는 영역(예를 들어 비-전도성 영역, 특징부보다 낮은 높이의 영역)은 도시되지 않는다.
일부 구현예에서, 전기기계식 장치(700)는 절연층을 포함하지 않는다. 일부 구현예에서, 특징부(704)의 애플리케이션 및 측벽 기울기에 따라, 절연층(708)이 추가된다. 예를 들어 증착된 인터페이스 층(702)은 (예를 들어 특징부(704)에 의해 형성된) 내부 코너들의 완전한 등방성 커버리지를 요구할 수 있고, 특징부(704)가 90도 측벽을 갖는 경우, 특징부(704)와 인터페이스 층(702) 사이의 잠재적 보이드를 충전하기 위해 절연층(708)이 추가될 수 있다.
일부 구현예에서, 특징부(704)(예를 들어 특징부는 전도성임)에 대한 (예를 들어 프리폼(preform)(710)에 대응하는) 솔더(solder)의 전기적 단락은 장치 성능에 유해할 수 있다. 일부 구현예에서, 이러한 전기적 단락을 회피하기 위해, 특징부(704)는 인터페이스 층(702)이 접착되기 전에 (예를 들어 PECVD 또는 다른 고압 기술(high-pressure techniques)을 통해) 유전체 층(예를 들어 절연층(708))으로 코팅된다. 특징부를 유전체 층으로 코팅함으로써, 컨포멀 코팅(conformal coating)이 달성될 수 있고, 유리하게는 코너에서의 시스테믹 보이드링(systemic voiding )을 감소시킨다.
도 7b는 밀봉 구조를 형성하는 방법(750)을 예시한다. 일부 구현예에서, 전기기계식 장치를 제조하는 방법(750)은 장치의 제 1 부분에 접합 영역을 제공하는 단계(S752)를 포함한다. 예를 들어 전기기계식 장치(700)의 부분이 제공되고, 장치의 부분은 도 7a에 예시된 바와 같이 접합 영역을 포함한다.
일부 구현예에서, 방법은 접합 영역 내의 제 1 부분의 표면 상에 피처들을 추가하는 단계(S754)를 포함한다. 예를 들어 특징부(704)가 기판(706) 위에 추가된다. 일부 구현예에서, 특징부는(704)는 도 2a 내지 도 2d 및 도 3에 대해 기술된 방법들을 사용하여 추가된다. 일부 구현예에서, 특징부(704)는 도 2a 내지 도 2d 및 도 3에 대해 기술된 방법들을 사용하여 추가되고, 도 2a 내지 도 2d 및 도 3에 대해 기술된 방법들에 의해 형성된 인접한 영역들 사이의 높이를 (예를 들어 에칭에 의해) 증가시킨다.
일부 구현예에서, 방법은 특징부 상에 인터페이스 층을 증착하는 단계(S756)를 포함한다. 예를 들어 인터페이스 층(702)이 전기기계식 장치(700) 상에 증착된다. 일부 구현예에서, 방법은 접합 영역 위에 장치의 제 2 부분을 위치시키는 단계(S758)를 포함한다. 예를 들어 (예를 들어 장치의 제 1 부분에 패키지 리드를 접합하기 위해) 패키지 리드가 전기기계식 장치(700)의 접합 영역 위에 위치된다.
본원에서 사용되는 바와 같이, 물리적 특징부에 대응하는 표면이 구역 위에서 실질적으로 편평한 경우, 상기 물리적 특징부는 "평탄한" 것이다. 예를 들어 반도체 층의 표면은 표면을 가로질러 높이(예를 들어 1 nm 미만, 40 nm 미만)의 제곱근 평균(RMS) 조도를 갖는다.
예를 들어 개시된 반도체 층은 적어도 인터페이스 영역에서 (예를 들어 밀봉 링(206), 패키지 리드, 제 2 반도체 층(예를 들어 도 5f와 관련하여 기술된 제 2 층의 반도체 층)을 가지면서) 평탄하다. 예를 들어 인터페이스 영역은 밀봉을 위한 인터페이스 영역이고, 인터페이스 영역의 표면은 밀봉 링 또는 장치의 제 2 인터페이싱 영역(예를 들어 장치의 제 2 부분, 패키지 리드)이 인터페이스 영역에 접합될 수 있고 특정 진공을 유지할 수 있는 경우(예를 들어 밀봉 링 내에서, 패키지 리드 내에서, 장치의 제 2 부분과 함께 형성된 인클로저 내에서) "평탄"하다. 다른 예로서, 인터페이스 영역은 제 2 반도체 층을 갖는 인터페이스 영역이고, 인터페이스 영역의 표면은 표면이 실질적으로 평평한 경우 "평탄한" 것이어서, 2개의 인터페이싱 전도성 영역(예를 들어 제 1 반도체 층으로부터의 하나 및 제 2 반도체 층으로부터의 하나)은 서로 접합될 수 있고 전기적으로 커플링된 전도성 영역들 사이의 특정 전도성을 유지할 수 있다. 일부 예들에서, 반도체 층의 표면은 반도체 층 표면의 평탄화 없이 "평탄한" 것이다.
본원에서 사용되는 바와 같이, 재료가 더 적은 전기 전도성 재료(예를 들어 절연체, 도핑되지 않은 반도체, p-형 반도체)보다 더 높은 전기 전도성을 갖는 경우, 재료는 "전도성"이다. 더 적은 전기 전도성 재료는 "비-전도성" 재료일 수 있다. 구체적으로, 등가 전기 전위(equivalent electrical potential) 하에서 비-전도성 재료에 비해 더 많은 전류가 전도성 재료를 가로지를 것이다. 예를 들어 도 2a 내지 도 2d, 도 5a 내지 도 5f 또는 도 7a와 관련하여 기술된 바와 같이, 개시된 전도성 영역은 개시된 비-전도성 영역보다 더 전도성이고; 동일한 전압 하에서, 실질적으로 더 많은 전류가 비-전도성 영역들에 비해 전도성 영역들을 가로지를 것이다. 전도성 재료의 전도성은 장치(예를 들어 전기기계식 장치(200), 도 5a 내지 도 5f와 관련하여 기술된 전기기계식 장치, 전기기계식 장치(700), 전기기계식 장치(900))의 전기 요건들(예를 들어 지연, 잡음, 전압 강하, 장치 요건들을 충족시키는 충분한 양의 전류가 전도될 수 있음)을 충족시키기에 충분한 레벨일 수 있다.
본 개시에서 두 전기 소자 사이의 전기적 연결을 설명하기 위해 "전기적으로 커플링된(electrically coupled)" 및 "커플링된(coupled)"이 사용되었지만, 전기적 연결이 반드시 함께 커플링된 컴포넌트의 단자 사이의 직접 연결을 필요로 하는 것은 아니라는 것으로 이해되어야 한다. 언급된 컴포넌트의 상이한 조합 및 연결은 본 개시의 범위를 벗어나지 않고 존재할 수 있다. 예를 들어 컴포넌트의 단자는 전기 배선(electrical routing)을 사용하여 서로 전기적으로 커플링된다. 다른 예에서, 닫힌 (전도) 스위치는 함께 커플링되는 컴포넌트의 단자 사이에 연결된다. 또 다른 예에서, 추가 소자는 회로의 특성에 영향을 주지 않고 함께 커플링되는 컴포넌트의 단자 사이에 연결된다. 예를 들어 버퍼, 증폭기 및 수동 회로 소자는 회로의 특성에 영향을 주지 않고 본 개시의 범위를 벗어나지 않고 추가될 수 있다.
유사하게, 본 개시에서 회로의 두 소자 사이의 전기적 연결 해제(disconnect)를 설명하기 위해 "전기적으로 커플링 해제된(electrically uncoupled)"이 사용되었지만, 전기적 연결 해제가 스위칭되는 컴포넌트의 단자 사이에서 반드시 물리적으로 개방될 필요는 없다는 것으로 이해되어야 한다. "언커플링된(uncoupled)"은 두 소자 사이의 전기 에너지 전달을 방지하는 것을 의미하는 것으로 제한되지 않는다는 것도 이해된다. 예를 들어 고 임피던스 소자는 언커플링되는 컴포넌트의 단자 사이에 연결된다. 또 다른 예에서, 개방된 (비전도) 스위치는 언커플링되는 컴포넌트의 단자 사이에 연결되어 컴포넌트를 효율적으로 언커플링한다.
일반적으로, 본원에서 사용되는 용어 "실질적으로(substantially)"는 이상적으로 정확한 품질(예를 들어 고정, 동일, 균일, 같은, 유사, 비례)을 갖는 엘리먼트(들) 또는 정량(들)을 설명하는 데 사용되지만 기능적으로 정확한 품질과 동등한 품질을 실제적으로 갖는다. 예를 들어 엘리먼트 또는 수량이 실질적으로 고정된 것으로 설명되거나 균일화되어 편차가 시스템의 허용 오차(예를 들어 정확도 요건 등) 내에 있는 한 고정 또는 균일한 값으로부터 벗어날 수 있다. 다른 예로, 실질적으로 동일한 것으로 설명된 2 엘리먼트 또는 수량은 시스템 동작에 기능적으로 영향을 주지 않는 허용 오차 범위 내에 있는 한 거의 동일할 수 있다.
마찬가지로, 일부 엘리먼트 또는 수량은 "실질적으로"라는 용어없이 절대적인 의미로 설명되지만, 이러한 엘리먼트 및 수량은 절대 설명과 기능적으로 동일한 특성을 가질 수 있음을 이해해야 한다. 예를 들어 일부 구현예에서, 비율은 1 인 것으로 설명된다. 그러나, 비율이 시스템의 허용 오차(예를 들어 정확도 요건 등) 내에 있고 달리 명시되지 않는 한 비율은 1 초과 또는 미만인 것으로 이해되어야 한다.
도 8은 일 구현예에 따른, 전기기계식 시스템을 제조하는 방법(800)을 예시한다. 비제한적 예로서, 전기기계식 시스템은 본원에 기술된 장치(예를 들어 전기기계식 장치(200), 도 5a 내지 도 5f에 예시된 전기기계식 장치, 전기기계식 장치(700)) 또는 시스템과 연관될 수 있다. 전기기계식 시스템을 제조하기 위해, 방법(800)에서의 공정 단계의 전부 또는 일부가 사용되고 상이한 순서로 사용될 수 있다. 비제한적 예로서, 단계(S814)는 단계(S812) 전에 수행될 수 있다. 일부 구현예에서, 방법(300) 또는 방법(600)은 방법(800)으로 수행될 수 있다.
상기 방법(800)은 기판을 제공하는 단계(S802)를 포함한다. 일부 구현예에서, 상기 기판은 유리로 만들어진다. 일부 구현예에서, 상기 기판은 저온 다결정 실리콘이다. 일부 구현예에서, 상기 기판은 속성을 미세 조정하기 위해 추가 엘리먼트를 함유하는 보로실리케이트(borosilicate)이다. 보로실리케이트의 예는 알칼리 토 보로알루미노실리케이트(붕소, 알루미늄 및 다양한 알칼리 토금속 원소가 함유된 실리케이트)를 생산하는 Corning Eagle™이 있다. 다른 변형예는 Asahi Glass™ 또는 Schott™에서 이용할 수 있다.
일부 구현예에서, 상기 전기기계식 시스템을 제조하기 위해 평탄한 패널 유리 프로세스가 사용된다. 일부 구현예에서, 액정 디스플레이(LCD) 프로세스가 전기기계식 시스템을 제조하는데 사용된다. 일부 구현예에서, OLED 디스플레이 프로세스 또는 x-선 패널 프로세스가 사용된다. 평탄한 패널 유리 프로세스를 사용하면 증가된 기판 크기를 가능하게 할 수 있어서 기판 당 더 많은 수의 전기 화학 시스템을 사용할 수 있어 프로세싱 비용이 절감된다. "패널 레벨(panel level)"에 대한 기판 크기는 620 mm × 750 mm, 680 mm × 880 mm, 1100 mm × 1300 mm, 1300 mm × 1500 mm, 1500 mm × 1850 mm, 1950 mm × 2250 mm 및 2200 mm × 2500 mm를 포함할 수 있다. 또한 패널 레벨 제조의 박막 트랜지스터(TFT)는 비용을 절감할 수 있으므로 예를 들어 LCD-TFT 프로세스가 유용할 수 있다.
상기 방법(800)은 기판에 MEMS를 추가하는 단계(S804)를 포함한다. 구조체의 추가를 설명하기 위해 MEMS가 사용되지만, 본 개시의 범위를 벗어나지 않고 다른 구조체가 추가될 수 있는 것으로 이해되어야 한다. 패널 레벨 프로세싱을 사용하는 구현예에서, MEMS 구조는 LCD-TFT 프로세스를 사용하여 추가될 수 있다.
상기 단계(S804)에 이어 옵션 단계(S816), 서브-도금(sub-plating)이 이어질 수 있다. 상기 단계(S816)은 기판이 후속 단계에서 사용되는 프로세싱 장비 보다 클 때 사용될 수 있다. 예를 들어 (LCD와 같은) 패널 레벨 프로세스를 사용하는 경우, 일부 구현예는 (S804에서) 추가 처리를 수행하기 위해 (예를 들어 CMOS 제조 장비를 사용하여) 패널을 웨이퍼 크기로 절단하는 단계를 포함할 것이다. 다른 구현예에서, 동일한 크기의 기판이 방법(800) 전반에 걸쳐 사용된다(즉, S816이 사용되지 않음).
상기 방법(800)은 기판으로부터 MEMS를 릴리즈하는 단계(S806)를 포함한다.
상기 방법(800)은 단계(S808), 릴리즈 후 처리(post-release processing)를 포함한다. 이러한 릴리즈 후 처리는 평탄화와 같은 추가 처리 단계를 위해 MEMS 구조를 준비할 수 있다. 웨이퍼 레벨 처리에서, 평탄화는 화학적 기계적 평탄화를 포함할 수 있다. 일부 구현예에서, 추가 처리 단계는 에칭 백(etch back)을 포함하고, 포토레지스트가 토포그래피 상에서 회전되어 보다 평평한 표면을 생성한 다음 에칭된다. 에칭 시간을 더 많이 제어하면 더 부드러운 표면 프로파일을 얻을 수 있다. 일부 구현예에서, 추가 프로세스 단계는 "스핀 온 유리(spin on glass)"를 포함하고, 여기서, 유리-로딩된 유기 바인더가 토포그래피 상에 회전되고 그 결과물이 베이킹되어 유기 용매를 제거하여 더 매끄러운 표면을 남긴다.
상기 방법(800)은 필요한 경우 단계(S810), MEMS 구조의 진공 캡슐화(vacuum encapsulation)를 포함한다. 진공 캡슐화는 장치 수명을 연장하는데 유익할 수 있다.
상기 방법(800)은 단계(S812), 싱귤레이션(singulation)을 포함한다. 일부 구현예는 센서의 특성을 고려할 수 있는 캘리브레이션 및 칩 프로그래밍을 포함할 수 있다. 본원에 기술된 방법은 유리 리소그래피 성능의 균일성이 제한되기 때문에 유리 기판 제조 프로세스에 유리할 수 있다. 또 다른 장점으로 유리는 열 전도율이 낮으므로 유리 기판이 더 나은 단열재가 될 수 있다; 유리 기판으로부터 볼로미터 픽셀을 분리하는 얇은 구조를 제조함으로써, 본원의 구현예는 패키징 환경으로부터 유리 볼로미터 픽셀을 열적으로 절연시키는 역할을 더 잘 할 수 있다.
상기 방법(800)은 단계(S814), 판독 집적 회로(ROIC; readout integrated circuit)의 부착 및 플렉스/PCB 부착을 포함한다. 비제한적인 예로서, 상기 판독 회로는 본원에서 기술된 장치 또는 회로와 관련될 수 있다. 본원에 기술된 프로세스 및 장치는 신호 처리에 필요한 구역이 감지 물리학에 의해 좌우되는 감지 구역(sensing area) 보다 훨씬 작을 수 있다는 추가 장점을 가질 수 있다. 일반적으로 센서는 CMOS 회로 최상부에 통합되며 구역 중심 비용은 신호 처리 작업에 최적이 아닌 기술 노드로 이어진다. 본원에 설명된 프로세스는 더 적합한 CMOS를 사용하고 신호 처리에 필요한 구역을 줄여 FPD(평탄한 패널 디스플레이) 제조의 저렴한 비용을 활용하여 센서를 임의의 구역 제약으로부터 해방시킬 수 있다. 일부 구현예에서, ROIC는 특정 전자기 파장(예를 들어 X-선, THz, LWIR)을 감지하도록 특별히 디자인된다.
도 9는 예시적인 센서를 예시한다. 일부 구현예에서, 센서(900)는 방법(800)을 사용하여 제조된다. 센서(900)는 유리 기판(906), 유리 기판(906)에 커플링된 폭이 250 nm 미만인 구조(904), 및 구조(904)에 커플링된 센서 픽셀(902)을 포함한다. 센서(900)의 일부 구현예에서, 구조(904)는 활성 구역을 유리로부터 열적으로 분리하는 힌지(hinge)이다. 일부 구현예에서, 센서(900)는 입력 전류 또는 전하를 수신하고 수신된 방사선에 기초하여 출력 전류 또는 전하를 출력한다(예를 들어 센서의 2 단자 사이의 저항은 LWIR 방사선에 대한 노출에 응답하여 변함).
일부 구현예에서, 센서는 유리 기판, 본원에 설명된 임의의 방법으로 제조되고 유리 기판에 커플링된 구조, 및 구조에 커플링된 센서 픽셀을 포함한다.
일부 구현예에서, 센서는 LCD-TFT 제조 프로세스에 의해 제조된 MEMS 또는 NEMS 장치 및 본원에 설명된 임의의 방법에 의해 제조된 구조를 포함한다.
예로서, 센서는 저항성 센서 및 용량성 센서를 포함할 수 있다. 볼로미터는 다양한 응용분야에서 사용될 수 있다. 예를 들어 장파 적외선(LWIR, 약 8 -14 ㎛의 파장) 볼로미터는 자동차 및 상업 보안 산업에서 사용될 수 있다. 예를 들어 QVGA, VGA 및 다른 해상도를 가진 LWIR 볼로미터. 테라 헤르츠(THz, 파장 약 1.0-0.1mm) 볼로미터는 보안(예를 들어 공항 승객 보안 검색) 및 의료(의료 영상)에 사용될 수 있다. 예를 들어 QVGA 해상도 및 다른 해상도를 가진 THz 볼로미터. 일부 전기 화학 시스템은 X-선 센서 또는 카메라 시스템을 포함할 수 있다. 유사하게, LWIR 및 THz 센서는 카메라 시스템에 사용된다. 일부 전기기계식 시스템은 내시경 및 외시경과 같은 의료 영상에 적용된다. X-선 센서는 직접 및 간접 감지 구성을 포함한다.
다른 전기기계식 시스템은 LIDAR(light detection and ranging) 시스템용 스캐너를 포함한다. 예를 들어 레이저 빔의 공간적 특성이 형성화될 수 있는 광학 스캐너(예를 들어 빔 포인팅). 전기기계식 시스템은 관성 센서(예를 들어 입력 자극이 선형 또는 각 운동(angular motion)인 경우)를 포함한다. 일부 시스템은 생체 감지 및 생체 치료 평면폼(예를 들어 생화학 에이전트가 검출되는 곳)에 사용될 수 있다.
장치를 예시하는 도면은 예시를 위한 것으로 이해되어야 한다. 개시된 발명의 구현예는 예시된 바와 같이 직사각형으로 배열되지 않을 수 있는 것으로 이해되어야 한다. 예시적인 장치는 특정 수의 전도성 영역을 포함하지만, 장치는 임의의 수의 전도성 영역을 포함할 수 있는 것으로 이해되어야 한다.
개시된 장치의 일부 섹션들이 점선 원들로 예시되지만, 점선 원들은 단지 명확성을 위해 추가되고 제한하는 것으로 의도되어서는 안된다. 개시된 장치의 다른 섹션들의 도면은 예시적인 도면과 실질적으로 유사할 수 있다는 것으로 이해되어야 한다.
한 측면에서, 전기기계식 시스템의 제조방법은, 평탄한 표면을 갖는 반도체 층을 제공하는 단계; 상기 반도체 층의 조성을 변형시킴으로써 상기 반도체 층 내에 전도성 영역들 및 인접한 비-전도성 영역들을 생성하는 단계, 상기 평탄한 표면은 상기 전도성 영역들 및 상기 비-전도성 영역들의 표면을 포함함; 및 상기 평탄한 표면 위에 기밀 밀봉(hermetic seal)을 적용하여 기밀 밀봉된 볼륨(hermetically sealed volume)을 생성하는 단계를 포함하되, 상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고, 상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉된 볼륨 아래에 있고, 상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않다.
상기 방법의 한 측면에서, 상기 반도체 층 내에 전도성 영역들을 생성하는 단계는 반도체 층의 영역들을 도핑(doping)하여 전도성 영역들을 생성하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 반도체 층의 영역들을 도핑하는 단계는 상기 영역들을 N-타입(N-type) 도핑하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 상기 반도체 층의 영역들을 P-타입(P-type) 도핑하여 비-전도성 영역들을 생성하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 기밀 밀봉된 볼륨은 진공이다.
상기 방법의 일부 측면에서, 상기 전도성 영역들은 상기 반도체 층의 토포그래피(topography)를 변경시키지 않고 생성된다.
상기 방법의 일부 측면에서, 상기 반도체 층 내에 전도성 영역들을 생성하는 단계는 반도체 층의 영역들 내에 실리사이드(silicide)를 형성하여 전도성 영역들을 생성하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 실리사이드를 형성하는 단계는 반도체 층의 상부에 패터닝된 금속을 증착하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 반도체 층의 표면은 620 mm × 750 mm 초과의 치수에 걸쳐 있다.
상기 방법의 일부 측면에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은(undoped) 반도체를 포함한다.
상기 방법의 일부 측면에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
상기 방법의 일부 측면에서, 상기 방법은 비아(via)를 전도성 영역에 전기적으로 커플링하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 전도성 영역을 볼로미터 회로(bolometer circuit)에 전기적으로 커플링하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 평탄한 표면을 갖는 반도체 층을 제공하는 단계는 유리 기판 상에 반도체 층을 증착하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 상기 반도체 층 위에 및 상기 기밀 밀봉 아래에 절연층을 제공하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 상기 비-전도성 영역들을 산화시키는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 상기 반도체 층을 복수의 분리된 부분들로 분리하는 단계를 더 포함하되, 상기 기밀 밀봉을 적용하는 단계는 분리된 부분의 상부에 기밀 밀봉을 적용하는 단계를 더 포함한다.
한 측면에서, 전기기계식 시스템은, 평탄한 표면을 갖는 반도체 층, 상기 반도체 층은 전도성 영역들 및 인접한 비-전도성 영역들을 포함하고, 상기 전도성 영역들은 변형된 재료를 포함하고, 인접한 비-전도성 영역들은 상기 재료를 포함함; 및 상기 평탄한 표면 위에 적용된 기밀 밀봉, 상기 기밀 밀봉은 기밀 밀봉된 볼륨을 생성함;을 포함하되, 상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고, 상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉된 볼륨 아래에 있고, 상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않는다.
상기 시스템의 한 측면에서, 상기 반도체 층의 전도성 영역은 도핑된다.
상기 시스템의 일부 측면에서, 상기 전도성 영역은 N-타입 도펀트들을 포함한다.
상기 시스템의 일부 측면에서, 상기 비-전도성 영역은 P-타입 도펀트들을 포함한다.
상기 시스템의 일부 측면에서, 상기 전도성 영역은 반도체 층의 토포그래피(topography)를 변경하지 않고 생성된다.
상기 시스템의 일부 측면에서, 전도성 영역은 실리사이드를 포함한다.
상기 시스템의 일부 측면에서, 상기 실리사이드는 반도체 층의 상부에 패터닝된 금속을 증착함으로써 형성된다.
상기 시스템의 일부 측면에서, 상기 반도체 층의 표면은 620 mm × 750 mm 초과의 치수에 걸쳐 있다.
상기 시스템의 일부 측면에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다.
상기 시스템의 일부 측면에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
상기 시스템의 일부 측면에서, 상기 시스템은 전도성 영역에 전기적으로 커플링된 비아를 더 포함한다.
상기 시스템의 일부 측면에서, 상기 전도성 영역 중의 적어도 하나는 볼로미터 회로에 전기적으로 커플링된다.
상기 시스템의 일부 측면에서, 상기 시스템은 유리 기판을 더 포함하되, 상기 반도체 층은 유리 기판 상에 증착된다.
상기 시스템의 일부 측면에서, 상기 시스템은 반도체 층 위에 및 기밀 밀봉부 아래에 절연층을 추가로 포함한다.
상기 시스템의 일부 측면에서, 상기 비-전도성 영역은 산화된다.
상기 시스템의 일부 측면에서, 상기 비-전도성 영역은 전도성 영역의 변형과 상이하게 개질된다.
한 측면에서, 전기기계식 시스템들의 제조방법은, 제 1 평탄한 표면을 갖는 제 1 반도체 층을 제공하는 단계; 상기 제 1 반도체 층의 조성을 변형시킴으로써 상기 제 1 반도체 층 내에 전도성 영역 및 인접한 비-전도성 영역들을 생성하는 단계; 제 2 평탄한 표면을 갖는 제 2 반도체 층을 제공하는 단계; 상기 제 2 반도체 층의 조성을 변형시킴으로써 상기 제 2 반도체 층 내에 전도성 영역 및 인접한 비-전도성 영역들을 생성하는 단계; 상기 제 1 및 제 2 반도체 층을 접합하는 단계, 상기 제 2 평탄한 표면은 상기 제 1 평탄한 표면에 평행함; 및 상기 제 2 반도체 층을 상기 제 1 반도체 층에 전기적으로 커플링하는 단계;를 포함한다.
상기 방법의 일부 측면에서, 상기 제 1 및 제 2 반도체 층에 전도성 영역들을 생성하는 단계는 전도성 영역들을 생성하기 위해 반도체 층의 영역들을 도핑하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 반도체 층의 영역들을 도핑하는 단계는 상기 반도체 층의 영역 N-타입 도핑하여 비-전도성 영역들을 생성하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 반도체 층의 P-타입 도핑 영역을 더 포함한다.
상기 방법의 일부 측면에서, 상기 전도성 영역은 반도체 층의 토포그래피를 변경하지 않고 생성된다.
상기 방법의 일부 측면에서, 상기 반도체 층에 전도성 영역들을 생성하는 단계는 반도체 층의 영역에 실리사이드를 형성하여 전도성 영역들을 생성하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 반도체 층의 비-전도성 영역은 도핑되지 않은 반도체를 포함한다.
상기 방법의 일부 측면에서, 상기 전도성 영역은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
상기 방법의 일부 측면에서, 상기 방법은 제 1 및 제 2 평탄한 표면을 표면 처리하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 제 1 및 제 2 반도체 층을 접합하기 전에 표면 처리된 평탄한 표면을 활성화하는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 제 2 반도체 층을 제 1 반도체 층에 전기적으로 커플링하는 단계는 제 2 반도체 층의 전도성 영역을 제 1 반도체 층의 전도성 영역에 전기적으로 커플링하는 단계를 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 제 1 반도체 층의 전도성 영역 중의 제 2 전도성 영역을 제 2 반도체 층의 전도성 영역 중의 제 2 전도성 영역에 전기적으로 커플링하는 단계를 더 포함하되, 상기 제 2 전도성 영역은 제 1 전도성 영역으로부터 전기적으로 커플링되지 않는다.
상기 방법의 일부 측면에서, 상기 전기적으로 커플링된 전도성 영역은 신호 라인들을 형성한다.
상기 방법의 일부 측면에서, 상기 방법은 비-전도성 영역들을 산화시키는 단계를 더 포함한다.
상기 방법의 일부 측면에서, 상기 방법은 접합된 반도체 층을 복수의 분리된 부분들로 분리시키는 단계를 더 포함하고, 각각의 분리된 부분은 전기기계식 시스템과 연관된다.
상기 방법의 일부 측면에서, 상기 제 1 및 제 2 평탄한 표면은 1 nm 미만의 제곱근 평균 조도(root mean square roughness)를 갖는다.
한 측면에서, 전기기계식 시스템은, 제 1 평탄한 표면을 갖는 제 1 반도체 층, 상기 제 1 반도체 층은 전도성 영역 및 인접한 비-전도성 영역을 포함하고, 상기 전도성 영역은 제 1 변형된 재료를 포함하고 인접한 비-전도성 영역은 제 1 재료를 포함함; 및 제 2 평탄한 표면을 갖는 제 2 평탄한 반도체 층, 상기 제 2 평탄한 반도체 층은 전도성 영역 및 인접한 비-전도성 영역을 포함하고, 상기 전도성 영역은 제 2 변형된 재료를 포함하고 인접한 비-전도성 영역은 제 2 재료를 포함하고,상기 제 1 평탄한 표면은 제 2 평탄한 표면에 평행하고, 상기 제 1 반도체 층의 전도성 영역은 제 2 반도체 층의 전도성 영역에 전기적으로 커플링된다.
상기 시스템의 일부 측면에서, 상기 제 1 및 제 2 반도체 층의 전도성 영역은 도핑된다.
상기 시스템의 일부 측면에서, 상기 전도성 영역은 N-타입 도펀트를 포함한다.
상기 시스템의 일부 측면에서, 상기 비-전도성 영역은 P-타입 도펀트를 포함한다.
상기 시스템의 일부 측면에서, 상기 전도성 영역은 반도체 층의 토포그래피를 변경하지 않고 생성된다.
상기 시스템의 일부 측면에서, 상기 전도성 영역은 실리사이드를 포함한다.
상기 시스템의 일부 측면에서, 상기 반도체 층 내의 비-전도성 영역들은 도핑되지 않은 반도체를 포함한다.
상기 시스템의 일부 측면에서, 상기 전도성 영역들은 반도체 층으로부터 재료를 제거하지 않고 생성된다.
상기 시스템의 일부 측면에서, 상기 제 1 및 제 2 평탄한 반도체 층은 표면-처리된다(surface-treated).
상기 시스템의 일부 측면에서, 상기 제 2 반도체 층의 전도성 영역은 제 1 반도체 층의 전도성 영역에 전기적으로 커플링된다.
상기 시스템의 일부 측면에서, 상기 제 1 반도체 층의 전도성 영역 중의 제 2 전도성 영역은 제 2 반도체 층의 전도성 영역 중의 제 2 전도성 영역에 전기적으로 커플링되고, 제 2 전도성 영역은 제 1 전도성 영역으로부터 전기적으로 커플링되지 않는다.
상기 시스템의 일부 측면에서, 상기 전기적으로 커플링된 전도성 영역은 신호 라인(signal lines)이다.
상기 시스템의 일부 측면에서, 상기 비-전도성 영역은 산화된다.
상기 시스템의 일부 측면에서, 상기 제 1 및 제 2 평탄한 표면은 1 nm 미만의 제곱근 평균 조도를 갖는다.
한 측면에서, 전기기계식 장치를 제조하는 방법은, 접합 영역(bond region)을 갖는 장치의 제 1 부분을 제공하는 단계; 상기 접합 영역 내의 제 1 부분의 표면 상에 특징부(features)을 추가하는 단계; 상기 특징부 상에 인터페이스 층을 증착하는 단계; 상기 접합 영역 위에 장치의 제 2 부분을 위치시키는 단계; 및 상기 접합 영역에서 장치의 제 1 및 제 2 부분을 접합하는 단계;를 포함한다.
상기 시스템의 일부 측면에서, 상기 방법은 특징부와 인터페이스 층 사이에 절연층을 증착하는 단계를 포함한다.
상기 시스템의 일부 측면에서, 상기 제 1 부분은 비-실리콘 재료를 포함한다.
상기 시스템의 일부 측면에서, 상기 특징부는 전도성 재료를 포함한다.
개시된 구현예가 첨부된 도면을 참조하여 완전히 설명되었지만, 다양한 변경 및 변형이 당업자에게 명백할 것이라는 것에 유의해야 한다. 이러한 변경 및 변형은 첨부된 청구 범위에 의해 정의된 바와 같이 개시된 구현예의 범위 내에 포함되는 것으로 이해되어야 한다.
본원의 다양한 설명된 구현예의 설명에 사용된 용어는 특정 구현예를 설명하기 위한 목적이며 한정하려는 의도가 아니다. 다양한 설명된 구현예 및 첨부된 청구 범위의 설명에서 사용된, 단수 형태 "a", "an" 및 "the"는 문맥이 달리 명확하게 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본원에서 사용된 용어 "및/또는"은 하나 이상의 연관된 열거된 항목의 임의 및 모든 가능한 조합을 지칭하고 포함하는 것으로 또한 이해될 것이다. 본원에서 사용될 때 "포함하다", "포함하는", "포함하는" 및/또는 "포함하는"이라는 용어는 언급된 특징부, 정수, 단계, 동작, 엘리먼트 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 엘리먼트, 컴포넌트 및/또는 그 그룹의 존재 또는 추가를 배제하지는 않는다.
Claims (20)
- 전기기계식 시스템을 제조하는 방법(a method for manufacturing electromechanical systems)으로서,
평탄한 표면(planar surface)을 갖는 반도체 층을 제공하는 단계;
상기 반도체 층의 조성(composition)을 조정(modifying)함으로써 상기 반도체 층 내에 전도성 영역들(conductive regions) 및 인접한 비-전도성 영역들(non-conductive regions)을 생성하는 단계 - 상기 평탄한 표면은 상기 전도성 영역들 및 상기 비-전도성 영역들의 표면을 포함함 -; 및
상기 평탄한 표면 위에 기밀 밀봉(hermetic seal)을 적용하여(applying) 기밀 밀봉된 볼륨(hermetically sealed volume)을 생성하는 단계;
를 포함하되,
상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고,
상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉된 볼륨 아래에 있고,
상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층 내에 상기 전도성 영역들을 생성하는 단계는,
상기 반도체 층의 영역들을 도핑(doping)하여 전도성 영역들을 생성하는 단계를 포함하는,
전기기계식 시스템 제조 방법. - 제 2 항에 있어서,
상기 반도체 층의 영역들을 도핑하는 단계는,
상기 영역들을 N-타입(N-type) 도핑하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 2 항에 있어서,
상기 반도체 층의 영역들을 P-타입(P-type) 도핑하여 상기 비-전도성 영역들을 생성하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 기밀 밀봉된 볼륨은 진공(vacuum)인,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 전도성 영역들은 상기 반도체 층의 토포그래피(topography)를 변경시키지 않고 생성되는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층 내에 상기 전도성 영역들을 생성하는 단계는,
상기 반도체 층의 영역들 내에 실리사이드(silicide)를 형성하여 전도성 영역들을 생성하는 단계를 포함하는,
전기기계식 시스템 제조 방법. - 제 7 항에 있어서,
상기 실리사이드를 형성하는 단계는,
상기 반도체 층의 상부에 패터닝된 금속(patterned metal)을 증착(depositing)하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층의 표면은 620 mm × 750 mm 초과의 치수에 걸쳐 있는(span),
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층 내의 상기 비-전도성 영역들은 도핑되지 않은(undoped) 반도체를 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 전도성 영역들은 상기 반도체 층으로부터 재료를 제거하지 않고 생성되는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
비아(via)를 상기 전도성 영역에 전기적으로 커플링하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 전도성 영역을 볼로미터 회로(bolometer circuit)에 전기적으로 커플링하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 평탄한 표면을 갖는 반도체 층을 제공하는 단계는,
유리 기판 상에 반도체 층을 증착하는 단계를 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층 위에 및 상기 기밀 밀봉 아래에 절연층을 제공하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 비-전도성 영역들을 산화시키는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 제 1 항에 있어서,
상기 반도체 층을 복수의 분리된 부분으로 분리하는 단계를 더 포함하되,
상기 기밀 밀봉을 적용하는 단계는 분리된 부분의 상부에 기밀 밀봉을 적용하는 단계를 더 포함하는,
전기기계식 시스템 제조 방법. - 전기기계식 장치를 제조하는 방법(a method for manufacturing electromechanical devices)으로서,
접합 영역(bond region)을 갖는 장치의 제 1 부분을 제공하는 단계;
상기 접합 영역 내의 제 1 부분의 표면 상에 특징부(features)를 추가하는 단계;
상기 특징부 상에 인터페이스 층(interfacial layer)을 증착하는 단계;
상기 접합 영역 위에 상기 장치의 제 2 부분을 위치시키는 단계; 및
상기 접합 영역에서 상기 장치의 제 1 및 제 2 부분을 접합하는 단계;
를 포함하는,
전기기계식 장치 제조 방법. - 제 18 항에 있어서,
상기 특징부와 상기 인터페이스 층 사이에 절연층을 증착시키는 단계를 더 포함하는,
전기기계식 장치 제조 방법. - 전기기계식 시스템으로서,
평탄한 표면을 갖는 반도체 층 - 상기 반도체 층은 전도성 영역들 및 인접한 비-전도성 영역들을 포함하고, 상기 전도성 영역들은 조정된 재료를 포함하고, 인접한 비-전도성 영역들은 상기 재료를 포함함 -; 및
상기 평탄한 표면 위에 적용된 기밀 밀봉 - 상기 기밀 밀봉은 기밀 밀봉된 볼륨을 생성함 -;
을 포함하되,
상기 전도성 영역들 중의 전도성 영역은 제 1 부분 및 제 2 부분을 포함하고,
상기 전도성 영역의 제 1 부분은 상기 기밀 밀봉된 볼륨 아래에 있고,
상기 전도성 영역의 제 2 부분은 상기 기밀 밀봉된 볼륨 아래에 있지 않는,
전기기계식 시스템.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062980096P | 2020-02-21 | 2020-02-21 | |
| US62/980,096 | 2020-02-21 | ||
| US202063002229P | 2020-03-30 | 2020-03-30 | |
| US63/002,229 | 2020-03-30 | ||
| PCT/US2021/018848 WO2021168299A1 (en) | 2020-02-21 | 2021-02-19 | Crossovers for vacuum packaging |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220143899A true KR20220143899A (ko) | 2022-10-25 |
Family
ID=74885024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227032237A KR20220143899A (ko) | 2020-02-21 | 2021-02-19 | 진공 패키징용 크로스오버 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20220411261A1 (ko) |
| EP (1) | EP4107117A1 (ko) |
| JP (1) | JP2023515465A (ko) |
| KR (1) | KR20220143899A (ko) |
| CN (1) | CN115362125A (ko) |
| TW (1) | TW202138284A (ko) |
| WO (1) | WO2021168299A1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4023562A (en) * | 1975-09-02 | 1977-05-17 | Case Western Reserve University | Miniature pressure transducer for medical use and assembly method |
| DE10035564B4 (de) * | 2000-07-21 | 2006-03-30 | Conti Temic Microelectronic Gmbh | Mikromechanisches Gehäuse |
| US6906395B2 (en) * | 2001-08-24 | 2005-06-14 | Honeywell International, Inc. | Hermetically sealed silicon micro-machined electromechanical system (MEMS) device having diffused conductors |
| TWI832846B (zh) | 2018-03-14 | 2024-02-21 | 美商歐柏西迪恩感應器公司 | 製造機電系統及結構之方法 |
-
2021
- 2021-02-19 JP JP2022549785A patent/JP2023515465A/ja active Pending
- 2021-02-19 WO PCT/US2021/018848 patent/WO2021168299A1/en unknown
- 2021-02-19 KR KR1020227032237A patent/KR20220143899A/ko active Search and Examination
- 2021-02-19 US US17/801,230 patent/US20220411261A1/en active Pending
- 2021-02-19 CN CN202180027549.8A patent/CN115362125A/zh active Pending
- 2021-02-19 EP EP21712606.9A patent/EP4107117A1/en active Pending
- 2021-02-20 TW TW110105998A patent/TW202138284A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JP2023515465A (ja) | 2023-04-13 |
| TW202138284A (zh) | 2021-10-16 |
| EP4107117A1 (en) | 2022-12-28 |
| US20220411261A1 (en) | 2022-12-29 |
| WO2021168299A1 (en) | 2021-08-26 |
| CN115362125A (zh) | 2022-11-18 |
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|---|---|---|---|
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